WO2004088753A1

WO2004088753A1 - スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ

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Publication number: WO2004088753A1
Application number: PCT/JP2004/004512
Authority: WO
Inventors: Satoshi Sugahara; Masaaki Tanaka
Original assignee: Japan Science And Technology Agency
Priority date: 2003-03-31
Filing date: 2004-03-30
Publication date: 2004-10-14
Also published as: CN101159287B; US7714400B2; US20080308853A1; KR20050116839A; CN100589247C; TW200501408A; TWI311812B; JPWO2004088753A1; EP1610386A4; EP1610386A1; CN101159287A; US7397071B2; CN1768427A; US20060118839A1; KR100737030B1; JP4500257B2

Abstract

本発明の強磁性半導体をチャネル領域に用いたＭＩＳＦＥＴによれば、ドレイン電流をゲート電圧で制御できるトランジスタとして特性を有するとともに、その伝達コンダクタンスを強磁性チャネル領域と強磁性ソース（又は強磁性ドレイン又は強磁性ソース及び強磁性ドレインの両方）との相対的な磁化の向きによって制御できるという特徴的な特性を併せ持つ。従って、この相対的な磁化の向きによって２値の情報を記憶することができるとともに、この相対的な磁化の向きを電気的に検出することができる。また、強磁性半導体からなるチャネル領域の電界効果による磁性制御を用いれば、情報の書き換えに必要な電流の大幅な低減が可能となる。したがって、上記ＭＩＳＦＥＴは、高密度集積化に適した高性能不揮発性メモリセルを構成することができる。

Description

明細書スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ技術分野

本発明は、新規なトランジスタに関し、より詳細には、スピン依存伝達特性を有するトランジスタと、それを用いた不揮発性記憶回路（不揮発性メモリ）に関する。背景技術 '

近年の高度情報化社会の発展は目覚しく、特に最近では "モパイル機器" を媒介として急速に展開してきている。 "モパイル機器" という大きな需要は今後の半導体産業の要になりうると認識されているが、この対応には半導体集積回路の高速化 ·低消費電力化 ·大容量化といった従来通りの高性能化に. 加え、情報の不揮発といった新たな要求に応じる必要が生じる。このような要求に対して、不揮発高密度記録として優れた強磁性体ストレージ技術と半導体集積ェレクトロ二タス技術とを融合させた新しいメモリデバイスが注目を集めている（例えば、非特許文献 1参照）。このデバイスは磁気ランダムァクセスメモリ (magnetoresi stive random access memory ; 以、 I M R A MJ と称する。）と呼ばれ、薄い絶縁性のトンネル障壁を強磁性電極で挟み込んだ構造を持つ強磁性トンネル接合（magnet ic tunnel junction ;以下「M T J」と称する）をその記憶素子として用いる。

M T Jでは強磁性電極間の相対的な磁化の方向によってトンネル抵抗が異なる卜ンネノレ磁気抵抗（tunnel ing magnetoresi stance；以下「T M R」と称する）効果を有することから、これを用いれば強磁性体の磁化状態を電気的に検出することが可能となる。したがって、 M T Jの存在によって強磁性体による情報の不揮発ストレージ技術を半導体集積エレクトロ二タスに理想的に取り込むことが可能となる。以下、図 8を参照して従来技術の一例について説明する。図 8に示すように、 MR AMのメモリセル 1 0 0では、 1 ビットのメモリセルを 1つの MT J 1 0 1と 1つの MO S トランジスタ 1 0 3 とにより構成する方法が主に用いられる。 MT J 1 0 1は、第 1の強磁性電極 1 0 5と、第 2の強磁性電極 1 0 7と、両者の間に設けられた絶縁体により形成されたトンネル障壁 1 0 8とからなるトンネル接合である。

MO S トランジスタ 1 0 3のソース（S) を接地（GND) し、ドレイン (D) を MT J 1 0 1の一方の強磁性電極 1 0 7にプラグ P Lなどを用いて接続する。 MT J 1 0 1の他方の強磁性電極 1 0 5はビット線 B Lに接続し、書き換え用のヮード線 1 1 1は、 MT J 1 0 1の直上または直下で MT J 1 0 1及ぴ他の配線と、絶縁膜 1 1 5により電気的に絶縁した状態でビット線 B Lと交差するように配置する。読み出し用ヮード線 WLは MO S トランジスタ 1 0 3のゲート電極 Gに接続する。

強磁性体では、磁化の方向を不揮発に保持することができるので、 MT J では強磁性電極間の相対的な磁化状態を平行磁化または反平行磁化とすることによって、 2値の情報を不揮発に記憶することができる。また、 MT Jでは TMR効果のため 2つの強磁性電極間における相対的な磁化状態でトンネル抵抗が異なる。よって、平行磁化、反平行磁化といった磁化状態に対応したトンネル抵抗を用いれば MT J内の磁化状態を電気的に検出することができる。

情報の書き換えは、 MT J 1 0 1における 2つの強磁性電極 1 0 5、 1 0 7の保持力を変えておく力、一方の強磁性電極の磁化方向を固定しておき、保持力の小さな強磁性電極または磁化方向の固定されていない強磁性電極を磁化反転させることによって行なう。以下、磁化反転を行う強磁性をフリ.一層、磁化反転を行わない強磁性体をピン層と呼ぶ。具体的には、選択メモリセル上で交差するビット線 B Lと書き換え用ワード線 1 1 1 とのそれぞれに電流を流し、それぞれの電流によって誘起される磁界の合成磁界によって選択されたメモリセル 1 0 0内の M.T J 1 0 1の磁化状態のみを平行磁化または反平行磁化に変化.させる。この際、選択したメモリセルと同一のビット線 B Lまたは書き換え用ワード線 1 1 1を有する非選択メモリセルが磁化反転しないように、一方の配線のみからの磁界では非選択メモリセルの] V1T J 1 〇 1が磁化反転をしないようにそれぞれの配線に流す電流値を設定しておく。情報の読み出しは、選択セルに接続された読み出し用のワード線 W Lに電圧を印加して MO S トランジスタ 1 0 3を導通させてから、ビット線 B Lを介して読み出し用の駆動電流を MT J 1 0 1に流す。 MT J 1.0 1では、 T MR効果によって平行磁化または反平行磁化の磁化状態によってトンネル抵抗が異なるため、読み出し用の駆動電流による MT J 1 0 1における電圧降下（以下、「出力電圧」と呼ぶ）を検出すれば磁化状態を判定することができる。上記技術に関連する文献例を以下に挙げる。

1 ) K. Inomata, 'Present and future of magnetic RAM technology" ， IEICE Trans. Electron. Vol. E84-C, pp740-746, 2001.

2) H. Ohno, D. Chiba, F. Matsukura, T. Omiya, E. Abe, T. Dietl, Y. Ohno and K. Otani, Electric-field control of f erroraagnetism , Nature 408 (2000) 944. (後述）

3 ) D. Chiba, M. Yaraanouchi, F. Matsukura and H. Ohno, " Magnetic manipulation of magnetization reversal in a ferromagnetic semiconductor" ， Science 301 (2003) 943. (後述）発明の開示

( 1 ) 情報の読み出し

MR AMの情報（データ）の読み出しにおける課題は MT Jに関するものが重要である。 MT Jは、トンネル障壁を介して相対する強磁性電極の磁化状態が平行磁化であるか反平行磁化であるかに対応して 2値の抵抗値をとる。この 2値のデータのいずれのデータが記憶されているかを駆動電流で高感度に検出するためには、 MT J 自身のインピーダンス（接合抵抗）を調節して出力電圧の大きさを最適化する必要がある。

さらに、情報の記憶内容を正確に読み出すために、平行磁化と反平行磁化との 2つの磁化状態間における出力信号の比を大きくする必要がある。このためには、 TMR比と呼ばれる MT Jが平行磁化を持つ場合と反平行磁化を持つ場合とのそれぞれにおける TMRの変化率を大きくする必要がある。 T MR比は、強磁性電極のスピン分極率 Pに依存する。 TMR比を大きくとるためには、 Pの値が大きな強磁性体を強磁性電極に用いることなどが必要でめ ₀

また、 MT Jにおける TMR比は、 MT Jに加わる電圧に強く依存し、この電圧とともに急激に減少する。高速に情報の読出しを行なうために大きな駆動電流を MT Jに流すと、 MT Jにおける電圧降下が大きくなり、 TMR 比が減少する。従って、 TMR比は、高速性とのトレードオフになる。そこで、 MT Jにおける大きな電圧降下が生じても TMR比が減少しないように、 T MR比の耐バイアスが必要になる。

従って、 MR AMに用いる記憶素子としては、平行磁化おょぴ反平行磁化といった磁化状態に大きく依存する出力を生じ、少なくとも平行磁化または反平行磁化のいずれかの場合では、十分な大きさの出力を生じ、さらにこの出力がデバイスに印加されるバイアスに依存しないことが望ましい。

(2) 情報の書き換え

MR AMでは、ビット線及びワード線の電流によって誘起される磁場を用いて MT Jの磁化状態を変化させ情報の書き換えを行う。 MRAMにおいても、通常の半導体集積メモリと同様にデバイスの微細化によって高密度集積化及び高性能化を実現することができるが、 MT Jを微細化すると強磁性電極の反磁界が大きくなり、磁化反転に必要な磁場強度が大きくなる。従って、書き換えに必要な電流が増大する。この電流増大はかなり大きく、配線を微細化していくと実現可能な程度でァスぺク—ト比を増加しても配線の信頼性を確保できなくなる程度に及ぶ。強磁性体の保磁力を小さくすると、書き換えに必要な磁場の強度は減少するが、誤書き込みなどの致命的な問題が発生する。

従って、記憶素子に用いる強磁性体の保磁力を下げることなく、低い電流値で発生する磁場で容易に磁化情報の書き換えが可能な方法が必要となる。

( 3) 高密度集積化 M R AMは、構造がシンプルで、また M T Jはナノスケールのサイズまで微細化できることから、高密度集積化に適したメモリである。数ギガビット以上の高集積度を実現しようとすると、 M〇 S トランジスタのチャネル長は 0 . 1 μ πι程度以下となることが予想されるが、このような微細なトランジスタに合わせて微細な M T Jを集積化しようとしても、コンタクト、多層配線がセル面積を占有するようになり、両者を高密度に集積するこ.とが難しくなる。

従って、高密度集積化に適したより簡単な構造を有するメモリセルが望まれる。

本発明は、トランジスタ内部に含まれる強磁性体の磁化状態で出力特性を制御できる新しいトランジスタを提供することを目的とする。加えて、このトランジスタ単体で 1 ビットのメモリセルを構成することにより大容量の高性能不揮発性メモリを提供することを目的とする。

本発明の第 1の観点によれば、伝導キヤリァを注入する強磁性体からなるソース（強磁性ソース）と、該強磁性ソースから注入された伝導キャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられた強磁性体からなるトンネル障壁（強磁性トンネル障壁）と、前記強磁性トンネル障壁に対して形成され、該強磁性トンネル障壁に電界を印加することにより前記強磁性ソースから前記ドレインへのキヤリァの伝導を制御するゲート電極とを有し、前記伝導キヤリァが電子の場合には強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記伝導キヤリァが正孔の場合には強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂していることを特徴とするトランジスタが提供される。

前記強磁性トンネル障壁は、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の方向が同方向（平行磁化）である場合または前記強磁性ソースの多数スピンの向きと、前記強磁性トンネル障壁におけるスピン分裂したエネルギーバンド端にけるスピンの向きとが平行である場合、前記ゲート電極に対して印加する電圧（ゲート電圧）により、前記強磁性ソースの多数スピンが伝導キヤリアとして前記強磁性トンネル障壁を透過するトンネル確率を制御できることが好ましい。例えば、前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化の場合に、ゲート電圧を前記強磁性トンネル障壁に対して印加することにより、実効的なトンネル障壁の厚さを減少させ、前記強磁性ソースの前記多数スピンが前記強磁性トンネル障壁をトンネルすることに基づく電流が生じる程度の厚さを有する。

一方、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが互いに反対方向（反平行磁化）である場合または前記強磁性ソースの多数スピンの向き前記強磁性トンネル障壁におけるスピン分裂したェネルギーパンド端にけるスピンの向きが反平行である場合、前記強磁性ソースにおける多数スピンに対する前記強磁性トンネル障壁のバリア高さが前記エネルギーバンド端におけるスピン分裂の幅だけ高くなることにより、平行磁化の場合に比べて前記強磁性ソースと前記ドレインとの間に生じるトンネル電流が小さくなる。従って、このトランジスタでは、同一バイアス下であっても、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向によって相互（伝達）コンダクタンスが変化する。

マトリツタス状に配置された上記トランジスタと、前記強磁性ソースをそれぞれ接地する第 1 の配線と、列方向に並ぶ前記トランジスタの前記ゲート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタの前記ドレインを共通に接続する複数本のビット線とを有する記憶回路が提供される。

さらに、前記トランジスタ上で互いに電気的に絶縁された状態で交差する第 1の別配線及び第 2の別配線とを設けることができる。また、前記第 1 の別配線および前記第 2の別配線、又は、前記第 1の別配線又は前記第 2の別配線のいずれか一方に代えて、前記ワード線おょぴ前記ビット線、又は、前記ヮード線又は前記ビット線のいずれか一方を用いることもできる。

上記記憶回路において、前記第 1の別配線及ぴ第 2の別配線、又はこれらを置き換えた前記ワード線及び前記ビット線、又は前記第 1の別配線又は第 2の別配線のいずれか一方を置き換えた前記ヮード線又は前記ビット線及びこれらに置き換えられなかった方の前記第 1の別配線又は前記第 2の別配線に電流を流すことにより誘起される磁場により、前記強磁性ソース又は強磁性トンネル障壁の磁化を反転させ、前記強磁性ソースと前記強磁性トンネル障壁との間の相対的な磁化状態を変化させることにより磁化の方向として記憶される情報の書き換えを行うことが可能である。

前記ヮード線に対して第 1のバイアスを加え、前記第 1の配線と前記ビット線との間に第 2のバイアスを加えた場合の前記トランジスタの出力特性に基づき情報の読み出しを行なうことができる。

また、前記記憶回路の前記ビット線の一端のそれぞれに形成される出力端子と、該ビット線のそれぞれから分岐し負荷を介して電源に接続する第 2の配線とを有する記憶回路が提供される。この場合では、前記ワード線に対して第 1のバイアスを印加した場合において、前記電源と前記第 1の配線との間に生じる前記負荷と前記トランジスタを介する電流による前記負荷の電圧降下に基づく出力電圧により、情報の読み出しを行うことができる。

上記回路を用いれば、高密度に集積化が可能で、トランジスタ内の磁化状態に応じた出力電圧を負荷と電源により設計可能な不揮発性記憶回路が提供できる。

以上、本発明の第 1の観点による前記トランジスタでは、強磁性トンネル障壁におけるスピン選択率が大きいため、平行磁化と反平行磁化における電流の変化率を大きくできる。また、 1つの前記トランジスタ自身が不揮発性メモリセルとして働く。したがって、前記トランジスタを用いた記憶回路によれば、上記データの読み出しおよぴ上記高密度集積化に対する課題を解決することができる。

本発明の第 2の観点によれば、強磁性半導体層と該強磁性半導体層へ、キャリァを注入するソースと、該強磁性半導体層に注入されたキヤリァを受けるドレインと、前記ソースから前記ドレインへのキヤリァの伝導を制御する電圧を印加するゲート電極とを有することを特徴とするトランジスタが提供される。このトランジスタでは、前記ソースまたは前記ドレインのいずれか一方が前記半導体層に接合する非磁性体からなるトンネル障壁（以下、「非磁性トンネル障壁」と称する）と該非磁性トンネル障壁に接合する強磁性体からなる電極（以下、「強磁性電極」と称する）とを含んで構成される強磁性ソースまたは強磁性ドレインであることを特徴とする。前記ソースが前記強磁性ソースである場合では、前記ドレインは前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性体からなる電極（以下、「非磁性電極」と称する）とを含んで構成される非磁性ドレインとする。また、前記ドレインが前記強磁性ドレインである場合に、前記ソースが前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性電極とを含んで構成される非磁性ソースとする。さらに、前記ソースおょぴ前記ドレインの両方が前記半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する強磁性電極とを含んで構成される強磁性ソースおよぴ強磁性ドレインであってもよい。強磁性ソースと強磁性ドレインは前記強磁性半導体層に接合した強磁性体からなるトンネル障壁（以下、「強磁性トンネル障壁」と称する）と該強磁性トンネル障壁に接合する非磁性電極から構成されても良い。前記キャリアが電子の場合では、前記強磁性トンネル障壁または非磁性トンネル障壁によるエネルギー障壁は少なくとも伝導バンド側に生じ、前記キヤリァが正孔の場合では前記エネルギー障壁は少なくとも価電子パンド側に生じるようにする。

マトリツクス状に配置された複数の上記トランジスタと、列方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線とを有する記憶回路が提供される。

前記ビット線と前記接地線とに、前記強磁性半導体層中が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第 1の状態になる程度の第 1の電圧を印加し、前記第 1の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ヮード線に流し、前記第 1の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を保持力の大きな強磁性状態にすることによって前記ヮード線と前記ビット線とにより選択されるトランジスタの情報を書き換えることができる。

また、前記ビット線と前記接地線とに前記強磁性半導体層が消磁状態になる程度の電圧を印加し、前記強磁性半導体層を磁化できる程度の磁場を誘起する電流を前記ヮード線に流することにより初期磁化特性を利用して情報を書き換えることもできる。

前記接地線を基準として、前記ビット線と、前記ワード線と、に対して、それぞれ所定の電圧を印加した場合の、前記ビット線と前記接地線との間に流れる電流の大きさに基づき、前記ヮ一ド線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことができる。

また、マトリックス状に配置された上記の複数のトランジスタと、行方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する接地用の複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのゲ一ト電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のピット線とを有する記憶回路が提供される。この回路では、前記ビット線と前記接地線とに、前記強磁性半導体層が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第 1の状態になる程度の第 1の電圧を印加し、前記第 1の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を複数の前記ヮード線に同時に流し、'前記第 1の電圧を切るか、又は前記チャネルを強磁性に戻す程度の第 2の電圧にすることにより前記強磁性半導体層を保持力の大きな強磁性状態にすることによって、前記ビット線と前記接地線とに接続されるトランジスタ群の情報を —括して書き換えることができる。本発明の第 2の観点による前記トランジスタを用いた前記記憶回路の特徴を以下に述べる。

1 ) 情報の書き込み

強磁性半導体では、電界を印加することによって強磁性半導体層のキヤリァ数を減少させれば、強磁性から常磁性に磁性を変化させることが可能である。これは電界効果磁性制御と呼ばれている。（非特許文献 2、 3参照）本発明の第 2の観点による前記トランジスタを用いたメモリセルでは、ソースおよびドレインに電圧を印加してチヤネル領域の強磁性半導体層を強磁性から常磁性（または十分に保磁力の小さな状態）に変化させ、この状態を保ったままで磁化反転を行う。従って、強磁性状態の保磁力より十分小さな磁場で書き込みが可能となる。また、ソースとドレインにバイアスを印加して強磁性半導体のキヤリア数を減少させれば、強磁性状態を消磁することもできる。バイアスを切った後で、消磁された強磁性半導体に磁場を印加すると、強磁性半導体は初期磁化に従つて磁化されるため、強磁性状態における保磁力よりも小さな磁場で磁化情報を書き換えることができる。

2 ) 情報の読み出し

本発明の第 2の観点による前記トランジスタでは、チャネルに用いる強磁性半導体層と強磁性ソース（又は強磁性半導体層と強磁性ドレイン）との間のトンネル磁気抵抗（T M R ) 効果に類似の伝導現象によって磁化状態を読み出す。ソースとドレインとの間に印加したバイアスは、ソース接合とドレイン接合とで分圧する。従って、本発明によるデバイスでは、平行磁化と反平行磁化とにおける出力信号（ドレイン電流）の比は、通常の M T Jより弱いバイアス依存性を有する。本デバイスでは M T Jより大きな読み出し用のバイアス印加することが可能となる。特に、ソースを強磁性体とした場合にはこのバイアス依存性は顕著に弱められる。

3 ) 高密度集積化

本発明の第 2の観点による前記トランジスタでは、 1つの前記トランジスタで 1 ビットのメモリセルを構成する。従-つて、配線に関しても非常に単純な構成にすることができる。したがって、微細化に適したレイアウトを容易に構成することができる。

また、従来の構成による M R AMのメモリセルでは、 1 M T J、 1 トランジスタ、 4配線（図 7参照）の構成であり、 M T Jおよび書込み用ワード線の存在によってソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であつたが、本発明のメモリセルでは、隣り合ったセル同士でソースを共有するセル構造も可能となる。図面の簡単な説明

図 1は、本発明の第 1の実施の形態によるトランジスタの概略構成を示す断面図である。

図 2 (a ) は、強磁性ソースが強磁性金属の場合の、図 1の構造におけるエネルギーバンド図である。図 2 (b) は、強磁性ソースが n型強磁性半導体の場合のエネルギーパンド図である。図 2 ( c ) は、強磁性ソースが p型強磁性半導体の場合のエネルギーバンド図である。

図 3 (a ) から図 3 ( c ) までは、本実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図 3 (a ) は、ゲート電圧を印加しない場合、図 3 (b ) は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性トンネル障壁とが平行磁化の場合、図 3 ( c ) は、ゲ一ト電圧を印加した場合であって、強磁性ソースと強磁性トンネル障壁とが反平行磁化の場合のエネルギーバンド構造を示す図である。

図 4は、図 1、図 2に示すトランジスタの出力特性を示す図である。

図 5は、本発明の第 2の実施の形態によるトランジスタの断面構造例.を示す図である。

図 6は、本発明の第 4の実施の形態によるトランジスタの構造断面例を示す図である。

図 7 (a)、 (b ) は、本発明の第 5及ぴ第 6の実施の形態による記憶回路であって、本発明の第 1から第 4までの各実施の形態によるトランジスタのいずれかを用いた記憶回路の構成例を示す図である。図 7 ( c )は、図 7 (b ) に示した記憶回路の出力特性を示す図である。

図 8は、 MT Jを用いた一般的な MR AMのメモリセルの断面図である。図 9は、共通の強磁性ソースを有するメモリセルの断面構造例を示す図でめる。

図 1 0は、本発明の第 4の実施の形態によるトランジスタを用いたメモリセルの断面構造例を示す図である。図' 1 1 (a ) は、本発明の第 7の実施の形態による強磁性半導体層をチヤネル領域に用いた M I S F E Tの構造を示す図である。図 1 1 (b )から（ d) までは、本発明の第 7の実施の形態による M I S F E Tの熱平衡時におけるチヤネル領域近傍のバンド構造例を示す図である。

図 1 2は、本発明の第 8の実施の形態による強磁性半導体層をチャネル領域に用いた M I S F E Tのデバイス構造を示す図である。

図 1 3は、本発明の第 9の実施の形態による、強磁性半導体層チャネル領域に用いた M I S F E Tの構造を示す図である。

図 1 4は、本発明の第 1 0〜 1 3までの実施の形態による M I S F E T のデバイス構造を示す図である。

図 1 5 ( a ) から図 1 5 ( c ) までは、本発明の第 7の実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図 1 5 (a ) は、ゲート電圧を印加しない場合、図 1 5 ( b ) は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが平行磁化の場合、 ' 図 1 5 ( c ) は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが反平行磁化の場合のエネルギーバンド構造を示す図である。図 1 6 (a) から図 1 6 ( c ) までは、本発明の第 9の-実施の形態によるトランジスタの動作原理をエネルギーバンド図により示す図であり、図 1 6

(a) は、ゲート電圧を印加しない場合、図 1 6 (b) は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが平行磁化の場合、図 1 6 ( c ) は、ゲート電圧を印加した場合であって、強磁性ソースと強磁性半導体層とが反平行磁化の場合のエネルギーバンド構造を示す図である。図 1 7は、本発明の第 14の実施の形態による M I S F E Tであって、ョーク構造を用いたゲート電極とヮード線との複合構造を示す図である。

図 1 8は、本発明の第 7から第 1 4までの実施の形態による M I S F ET を用いた不揮発性メモリのセル構成例を示す図である。図 1 8 (a ) は、本発明の第 1 5の実施の形態によるメモリ構成例を示す図であり、図 1 8

(b)は、本発明の第 1 6の実施の形態によるメモリ構成例を示す図である。図 1 9は、強磁性半導体層の電界効果磁性制御を利用したメモリセルの書き換え動作の原理を磁化曲線上において説明した図である。

図 2 0は、強磁性半導体層の初期磁化特性を利用したメモリセルの書き換え動作の原理を磁化曲線上において説明した図である。

図 2 1 ( a ) は、本発明の第 1 7の実施の形態によるメモリ構成例を示す図であり、図 2 1 ( b ) は、本発明の第 1 8の実施の形態によるメモリ構成例を示す図である。発明を実施するための最良の形態

本発明の第 1の観点に係るトランジスタは、強磁性ソースと強磁性トンネル障壁との接合によるスピン依存トンネル効果を利用した新しいトランジスタである。より詳細には、絶縁性の強磁性トンネル障壁を強磁性ソースとドレインとで挟み込んだトンネル接合と、この強磁性トンネル障壁に対して形成され強磁性トンネル障壁に電界を印加することのできるゲート電極とを含んで構成されるトランジスタである。

尚、「スピン」という用語は、通常、スピン角運動量に対して用いられるが、以下では特定のスピンの向きを有するキヤリァの意味でも用いることもある。また、強磁性トンネル障壁の磁化の方向はエネルギーバンド端におけるスピンバンドのスンの向きによって決まるとする（例えば伝導帯のバンド端がスピン分裂している場合には強磁性トンネル障壁のエネルギーバンド端におけるスピンパンドのスピンの向きと反対の方向が磁化の向きとなる。）。

強磁性トンネル障壁のバンド端では、ァップスピンパンドとダウンスピンバンドとがスピン分裂しているため、強磁性ソースから見たトンネル障壁のバリア高さはアップスピンとダウンスピンとで異なる。従って、強磁性トンネル障壁のトンネル確率は強磁性ソースにおけるキヤリァのスピンの向きに依存する。ゲート電圧を強磁性トンネル障壁に対して印加して強磁性トンネル障壁のポテンシャル形状を変化させることにより、トンネル確率を変化させて強磁性ソースとドレインとの間に生じるトンネル電流を制御する。このためトンネル電流の大きさは強磁性ソースにおける多数スピンのスピンの向きに対する強磁性トンネル障壁のエネルギーバンド端におけるスピンバンドのスピンの向きに依存する。すなわち、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向に依存する。

強磁性ソースにおける多数スピンのスピンの向きと強磁性トンネル障壁のエネルギーバンド端におけるスピンバンドのスピンの向きとがー致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。平行磁化の場合では、強磁性ソースの多数スピンから見た強磁性トンネル障壁のバリァ高さは低く、ゲート電圧によって容易にドレイン電流を得ることができる。これに対して、反平行磁化の場合では強磁性ソースの多数スピンから見た強磁性トンネル障壁のパリァ高さは高く、平行磁化の場合と同一のバイアスを印加してもドレイン電流は平行磁化の場合に比べて小さくなる。従って、上記トランジスタは、強磁性ソースと強磁性トンネル障壁との相対的な磁化の方向によって相互（伝達）コンダクタンスが異なる。上記トランジスタは、磁場などによって強磁性ソースと強磁性トンネル障壁の相対的な磁化の向きを変化させることによって情報を記憶し、トランジスタの伝達特性からトランジスタ内に記憶された情報を電気的に読み出すことができる。従って、 1つの上記トランジスタのみで 1 ビットの不揮発性のメモリセルを構成することができる。

上記考察に基づいて、以下に本発明の実施の形態について、図面を参照して説明する。まず、本発明の第 1の実施の形態によるトランジスタについて図面を参照して説明する。

図 1は、本発明の第 1の実施の形態によるトランジスタの断面構造例を示す図である。図 1に示すように、本実施の形態によるトランジスタ 1は、強磁性ソース 3と強磁性トンネル障壁 7とド-レイン 5との接合を有するトンネル接合構造体と、強磁性トンネル障壁 7に対して形成されたゲート絶縁膜 1 1 とゲート電極 1 5とを有し、上記強磁性トンネル障壁 7に対して電界を印加できる制御電極構造体とを含んで構成され、全体としてトランジスタ 1を形成する。

強磁性ソースには、 N i、 C o、 F e、パーマロイなどの強磁性金属や G a M n A sや磁性元素を含む半導体などの電気伝導性の強磁性半導体が用いられる。強磁性トンネル障壁には E u Sなどの絶縁性の強磁性半導体やガーネットなどの強磁性絶縁体が用いられる。また、磁性元素を含む半導体で、絶縁性を示す強磁性半導体を強磁性トンネル障壁に用いても良い。ドレインには A l、 A u、非磁性シリサイドなどの非磁性金属やドープした S i 、 G a A sなどの電気伝導性の非磁性半導体が用いられる。但し、強磁性半導体と非磁性半導体を、それぞれ強磁性ソースとドレインとに用いる場合では両者を同一の伝導型にする必要がある。

伝導キヤリァは、強磁性ソースに強磁性金属又は n型強磁性半導体を用いた場合では電子となり、強磁性トンネル障壁は伝導帯の底がスピン分裂している必要がある。また、強磁性ソースとして p型強磁性半導体を用いた場合は、伝導キャリアは正孔となり、強磁性トンネル障壁における価電子帯の頂上がスピン分裂している必要がある。

図 2 ( a ) は、図 1に示すトランジスタの強磁性ソースとドレインとを、それぞれ強磁性金属と非磁性金属とで構成した場合のエネルギーバンド構造の例を示す図である。強磁性ソース 3とドレイン 5における実線と強磁性トンネル障壁 7における破線とは、フェルミエネルギー E _fを示す。また、強磁性トンネル障壁 7の伝導帯底にある近接した 2本の実線 2 1、 2 5は、それぞれァップスピンバンドとダウンスピンバンドのバンド端を表す。

図中に示した上向きと下向きの矢印はアップスピンとダウンスピンを表す。強磁性ソースのフェルミエネルギー E _f上に示した矢印は、多数スピンの向きを表し、少数スピンの表示は省略している。また同様に、上向きと下向きの矢印を用いて強磁性トンネル障壁 7におけるアップスピンバンド端 2 1 とダウンスピンパンド端 2 5を表す。、レイ—ン 5では、フェルミエネルギー E _f上に示した上向き及び下向きの 2つ並べられた矢印を用いて非磁性体であることを表す（上記各領域における上向きと下向きの矢印に関しては、以下の図でも同様の意味で用いる。）。

Δは、強磁性トンネル障壁 7におけるァッブスピンバンド 2 1 とダウンスピンバンド 2 5 とのスピン分裂幅を表す。強磁性ソース 3に対する強磁性トンネル障壁 7のパリァ高さは、アップスピンとダウンスピンとで異なるが、低い方のバリア高さを Φとする。すなわち、強磁性ソース 3のフェルミエネルギー E _f と強磁性トンネル障壁 7の伝導帯における最も低いエネルギーを有するスピンバンドの底のエネルギーとの差を φとする。

図 2 ( b )は、図 1に示すトランジスタの強磁性ソース 3とドレイン 5を、それぞれ n型強磁性半導体および n型非磁性半導体により構成した場合のェネルギーバンド構造を示す図である。強磁性ソース 3 aとドレイン 5 aにおける実線 E _eは、伝導帯底のエネルギーを表す。また、強磁性ソース 3 a、ドレイン 5 a及び強磁性トンネル障壁 7 aにおける破線は、フヱルミエネルギー E _f を表す。

図 2 ( a ) の場合と同様に、 Δは強磁性トンネル障壁におけるアップスピンバンド 2 1 a とダウンスピンバンド 2 5 a とのスピン分裂幅を表し、ソース電極 3 aの伝導帯底と強磁性トンネル障壁 7 a の伝導帯における最も低いエネルギーを有するスピンバンド底のエネルギーとの差を ψとする。図 2 ( b ) では、非縮退の強磁性半導体と非磁性半導体とを用いた場合を示しているが、縮退した強磁性半導体と非磁性半導体を用いて.それぞれ強磁性ソース 3 aとドレイン 5 aを構成することもできる。

図 2 ( c ) は、図 1に示すトランジスタの強磁性ソース 3とドレイン 5とを、それぞれ、 p型強磁性半導体と p型非磁性半導体とで構成した場合のェネルギーパンド構造を示す図である。強磁性ソース 3 bとドレイン 5 bにおける実線 E _vは、価電子帯頂上のエネルギーを表す。また、強磁性ソース 3 b、ドレイン 5 bと強磁性トンネル障壁 7 における破線は、フェルミエネルギ一を表す。強磁性トンネル障壁 7 bの価電子帯頂上に存在する近接した 2本の実線は、ァップスピンパンド 2 1 bとダ-ゥンスピンパンド 2 5 bのバンド端を表す。 Δは、強磁性トンネル障壁 7 bにおけるアップスピンバンド 2 5 bとダウンスピンバンド 2 1 bとのスピン分裂幅を表し、強磁性ソース 5 b の価電子帯頂上と強磁性トンネル障壁 7 bの価電子帯における最も高いエネルギーを有するスピンバンド頂上のエネルギーとの差を φとする。図 2 ( c ) においては、非縮退の強磁性半導体と非磁性半導体を用いた場合を示しているが、縮退した強磁性半導体と非磁性半導体を用いてそれぞれ強磁性ソース 3 bとドレイン 5 b とを構成することもできる。

図 1において、強磁性ソース 3における多数スピンの向きと強磁性トンネル障壁 7のバンド端となるスピンバンドのスピンの向きとが一致する場合が平行磁化となる。また、反平行磁化は、これらスピンの向きが互いに反対方向である場合となる。強磁性ソースの多数スピンに対する強磁性トンネル障壁のバリア厚さは、平行磁化の場合では φ、反平行磁化の場合.では φ +厶となる。従って、強磁性ソース 3に対するトンネル障壁 7の相対的な磁化の向きを、例えば磁場を印加することにより平行磁化から反平行磁化に変化させることで、強磁性ソースの多数スピンの感じるバリァ高さを φから φ + Δに増加させることができる。

ゲート絶縁膜 1 1の厚さは、ゲート電極に印加した電圧によって強磁性トンネル障壁のポテンシャル形状を変化できる程度の薄さであって、ゲート電圧印加時にゲート電極 1 5と強磁性ソース 3又はドレイン 5との間にリーク電流（トンネル電流など）がほとんど生じない程度の厚さを有していることが好ましい。

強磁性トンネル障壁の膜厚は、強磁性体ソースと強磁性体トンネル障壁が平行磁化を持つ場合に、強磁性ソース 3とドレイン 5間のバイアス V _D。のみの印カ卩 B寺には、ソース力、らドレインにダイレクトトンネノレや

Fowler- Nordheim トンネリング（以下、「F Nトンネル」と称する。）などのトンネル効果による電流がほとんど生じない程度の厚さに設定しておき、 V _{D s}の印加によって生じる強磁性トンネル障壁 7のバンド端におけるのポテンシャル形状を、ゲート電極 1 5と強磁性ソース電極 3との間のバイアス V _{G S}の印加により、変形させることによってトンネル電流が生じるようにする。以下、図 2 ( a ) に示した強磁性金属を強磁性ソースに用い、伝導キヤリァが電子である場合を例に、図 3を参照して本実施の形態によるトランジスタ 1の動作を詳細に説明する。強磁性ソース 3と強磁性トンネル障壁 7とが平行磁化である場合では、強磁性ソース 3の多数スピンと平行なスピンのスピンバンドが強磁性トンネル障壁 7のパンド端になるので、強磁性ソースの多数スピンから見たバリア高さは φとなる。ソース 3、ドレイン 5との間のみにバイアス v_DSを印加すると、強磁性トンネル障壁のポテンシャル形状は. 図 2 ( a ) に示す矩形状から図 3 (a) に示すような形状またはこれに類似の形状に変化する。このとき、 V_DSは FNトンネルによる電流がほとんど流れない程度の大きさである。すなわち、 V_DSの印加によって強磁性ソース 3 のフェルミエネルギーが強磁性トンネル障壁 7のバンド端を横切っていても、強磁性ソース /強磁性トンネル障壁の界面から強磁性ソースのフルミエネルギ一と強磁性トンネル障壁のパンド端が交差するまでの距離 dは FNトンネルが生じない程度に長い。

ゲート電極にバイアス V_GS (> 0 ) を印加すると、ゲート電極から強磁性ソースに向かう電気力線によって、強磁性ソース Z強磁性トンネル障壁の界面近傍の電界が強くなり、図 3 (b) に示すようなポテンシャル形状が形成される。従って、ポテンシャル障壁の幅が、トンネルのほとんど生じない d からトンネルの可能な d ' へ減少すれば、強磁性ソース 3の多数スピンは強磁性トンネル障壁 7を透過することができる。従って、強磁性ソース 3とドレイン 5との間にドレイン電流が生じる。一方、強磁性ソース 3の少数スピンに対するバリア高さは Φよりさらに Δだけ高く、また、少数スピンのキヤリア密度が小さいことから、少数スピンによるドレイン電流は小さい。よつて、ドレイン電流は強磁性ソース電極 3の多数スピンと少数スピンによるトンネル電流の和となるが、十分な大きさの Δであれば、多数スピンによるトンネル電流が支配的となる。

V_esによるトンネル障壁の幅の減少に対して、トンネル確率は大きく増加するため、微小な V_GSの変化に対して I _Dは大きく変化する。よって、高い相互（伝達）コンダクタンスを得ることが出来る。

図 3 ( c ) に示すように、強磁性ソースと強磁性トンネル障壁とが反平行磁化を持つ場合は、強磁性ソースの多数スピンに対するバリア高さは φ + Δ となり、強磁性ソースの少数スピンに対するバリア高さが φとなる。よって、反平行磁化の場合では、多数スピンのトンネル確率は図 3 (b) の場合と同 —のバイアス V_D。と v_GSを印加しても低くドレイン電流はほとんど生じない。強磁性ソース 3の少数スピンに対する強磁性トンネル障壁 7のバリア高さは φであることから、少数スピンに対してトンネル確率は大きいが、少数スピンのキヤリァ密度は小さいことから、少数スピンのトンネルによって生じるドレイン電流は小さい。従って、反平行磁化の場合にもドレイン電流は強磁性ソースの多数スピンと少数スピンによる電流の和となるが、その大きさは平行磁化の場合に比べて小さい。よって、反平行磁化の場合の相互（伝達）コンダクタンスは小さい。

図 4を参照して、図 1から図 3までに示すトランジスタの電流一電圧特性について説明する。図 4は、 V_GSをパラメータとしたトランジスタ 1のドレィン電流 I _Dの V_DS依存性を示す概念図である。強磁性ソース 3と強磁性トンネル障壁 7とが平行磁化である場合に、決められたあるドレイン電流を生じる V_GSをとする。平行磁化の場合に、ゲート電極に Vす以上の V(j_S = V ！ (> V|) 印加すると、上述のように強磁性ソースにおける多数スピンに対するトンネル障壁のバリァ高さが低いこと、およぴゲート電圧によって実効的なトンネル障壁の幅が狭くなることから、強磁性ソース 3の多数スピンのトンネルによるドレイン電流（ I _D††) 3 5が生じる。 .V_GSの大きさによつて、実効的なトンネル障壁の幅を制御できることから、ドレイン電流 3 5は、 v_GSによって制御できる。

また、 v_esを印加した場合における強磁性ソース強磁性トンネル障壁界面近傍のポテンシャル形状の変化が、主としてゲート電圧による電界変化に起因する場合は、トンネル確率は、ほとんど V_DSに依存しないため、図 4に示すようにドレイン電流は V_DSに対して飽和特性が得られる。

—方、強磁性ソースと強磁性トンネル障壁が反平行磁化を持つ場合は、上記のように強磁性ソースの多数スピンに対するトンネル障壁のバリァ高さは高く（φ + Δ)、トンネル確率は小さい。少数スピンに対してはパリア高さは低く（Φ) トンネル確率は大きいが、キャリア密度が小さい。従って、反平行磁化の場合では、 V(j_S = V!> V†の場合であっても、平行磁化の場合に比ベて小さなドレイン電流（ I _Dj |) 3 3のみを生じる。

従って、上記トランジスタは、ドレイン電流をゲート電圧で制御できるトランジスタとしての性質を備えるとともに、強磁性ソース 3 と強磁性トンネル障壁 7 との相対的な磁化が、平行磁化をもつ場合には、相互コンダクタンスが大きく、反平行磁化の場合には、相互コンダクタンスが小さいという特徴的な性質を有する。

強磁性体では、外部から保磁力以上の磁場が印加されない限り、磁化の方向を安定に保持することができる。このため、上記トランジスタは、強磁性ソース 3と強磁性トンネル障壁 7 との相対的な磁化を平行磁化又は反平行磁化にすることによって 2値の情報を不揮発に記憶することができる。例えば、強磁性ソース 3と強磁性トンネル障壁 7に保磁力の差を与えるか、又は、一方の磁化の方向を固定しておき、信号線による磁場などによって強磁性ソース 3 と強磁性トンネル障壁 7 との間を平行磁化とすれば " 0 " の情報を記憶させることができ、反平行磁化とすれば " 1 " の情報を記憶させることができる。上記トランジスタは、上述のようにドレイン電流の大きさ又は相互（伝達）コンダクタンスの大きさから、強磁性ソース 3と強磁性トンネル障壁 7 との間の相対的な磁化状態を電気的に検出することができる。従って、 1つの上記トランジスタのみで 1ビットの不揮発性メモリセルを構成することができる。

図 5は、本発明の第 2の実施の形態によるトランジスタの断面構造例を示す図である。図 5に示すように、本実施の形態によるトランジスタ 5 1は、強磁性体からなるソース（強磁性ソース） 5 3と強磁性体からなるドレイン (強磁性ドレイン） 5 5とによって強磁性トンネル障壁 5 7を挟み込んだトンネル接合構造体と、強磁性トンネル障壁 5 7に対して形成されたゲート絶縁膜 6 1 とゲート電極 6 5とを有し、上記強磁性トンネル障壁 5 7に対して電界を印加できる制御電極構造体とを含んで構成され、全体としてトランジスタ 5 1を形成する。

強磁性ソース 5 3と強磁性ドレイン 5 5には、強磁性金属、電気伝導性の強磁性半導体などの電気伝導性強磁性体、強磁性トンネル障壁 5 7には、絶縁性の強磁性半導体などの絶縁性強磁性体を用いる。但し、強磁性半導体を、強磁性ソースと強磁性ドレインとに用いる場合では両者を同一の伝導型にする必要がある。具体的な材料としては、上記した第 1の実施の形態と同様のものが考えられる。

また、第 1の実施の形態と同様に、伝導キャリアは、強磁性ソース 5 3に強磁性金属又は n型強磁性半導体を用いた場合では電子となり、強磁性トンネル障壁 5 7は伝導帯の底がスピン分裂している必要がある。また、強磁性ソース 5 3として p型強磁性半導体を用いた場合は、伝導キヤリァは正孔となり、強磁性トンネル障壁 5 7における価電子帯の頂上がスピン分裂している必要がある。

第 2の実施の形態におけるバンド構造は、図 2におけるバンド構造のドレインを強磁性体とすれば良い。また、第 2の実施の形態においても第 1の実施の形態と同様に Δと φを決めることができる。強磁性ソース 5 3における多数スピンの向きと、強磁性トンネル障壁 5 7のエネルギーパンド端におけるスピンバンドのスピンの向きとがー致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。強磁性ドレイン 5 5の磁化は、ピン層と一致させてもフリ一層と一致させても良い。（強磁性ソースまたは強磁性トンネル障壁に一致させる。）

特に、第 2の実施の形態によるトランジスタでは、強磁性ソース 5 3と強磁性ドレイン 5 5とを同じ材料で構成できるため、トランジスタの作製プロセスが大きく簡略化できるという特徴を有する。

次に、本発明の第 3の実施の形態によるトンネルトランジスタについて説明する。本実施の形態によるトランジスタは、第 1の実施の形態によるトランジスタにおける強磁性ソースをハーフメタル強磁性体（以下、'「ハーフメタル」と略記する。）に置き換えたものである。ハーフメタルでは、一方のスピンに対しては金属的なスピンバンド構造をとるが、もう一方のスピンに対しては絶縁体（半導体）的なスピンバンド構造を有する。したがって、一方のスピンのみが伝導キヤリアとなる。ハーフメタルにおける伝導キヤリァのスピンの向き（金属的スピンパンドのキャリアのスピンの向き）と、強磁性トンネル障壁のバンド端となるスピンパンドのスピンの向きとがー致する場合を平行磁化とし、これらスピンの向きが互いに反対方向である場合を反平行磁化とする。平行磁化の場合には、図 3 ( b ) の場合と同様に、強磁性ソースの金属的なスピンバンドに属するスピンはバリァ高さ φのトンネル障壁を透過してドレイン電流を形成する。一方、反平行磁化の場合では、バリア高さが φ となるスピンを有する伝導キヤリァは、強磁性ソースがハーフメタルであることから存在しない（上述のように通常の強磁性金属を用いた強磁性ソースではこの伝導キヤリァは少数スピンとなる）。ハーフメタルの絶縁体的スピンパンドのバンドギャップが十分に広く、また、ハーフメタルの膜厚が十分に厚ければ、外部の非磁性コンタクトから強磁性トンネル障壁をトンネルできるようなスピンを有するキヤリァの注入はほとんど生じない。ハーフメタルの金属的スピンパンドに属するスピンに対して強磁性トンネル障壁のパリァ高さは φ +厶となるため、このスピンに対するトンネル確率は低く、十分な大きさの Δであれば、この伝導キヤリァによるドレイン電流を無視できるほど小さくすることができる。従って、強磁性ソースにハーフメタルを用いれば、平行磁化と反平行磁化におけるドレイン電流比を飛躍的に大きくすることができる。また、第 2の実施の形態によるトランジスタのように、強磁性ソースと強磁性ドレインとの両方をハーフメタルにすることもできる。ハーフメタルとしては、 C r 〇₂、 F e O ₄ ホイスラーァロイなどを用いることができる。また、せん亜鉛鉱構造をとる M n A s、 C r A s、 C r S bや、，ハーフメタルとなる電子構造を有する強磁性半導体を用いることもできる。

次に、本発明の第 4の実施の形態によるトランジスタについて図 6を参照して説明する。図 6は、本発明の第 4の実施の形態によるトランジスタの構造断面図である。第 1から第 3までの実施の形態によるトランジスタは、プレーナ型トランジスタであつたが、第 4の実施の形態によるトランジスタは、第 1から第 3までの実施の形態によるトランジスタを縦型トランジスタで構成したものである。

図 6に示すように、本実施の形態によるトランジスタ 7 1は、基板 7 0 と、基板 7 0上に形成された強磁性ソース 7 3 と、強磁性トンネル障壁 7 7と、強磁性又は非磁性のドレイン 7 5との積層構造体であって、積層構造体のそれぞれの構成要素の側面の一部又は全部がゲート絶縁膜 8 1により覆われており、さらに、このゲート絶縁膜 8 1 と、ゲート絶縁膜 8 1を介して強磁性トンネル障壁 7 7に対して電界を印加することができるゲート電極 8 5を有している。

この構造は、基板 7 0の表面の法線方向に積層した強磁性ソース 7 3と、強磁性トンネル障壁 7 7と、強磁性又は非磁性のドレイン 7 5との積層構造体の構成を有しているため、強磁性ソース 7 3と、強磁性トンネル障壁 7 7 と、強磁性又は非磁性のドレイン 7 5との連続した接合を、膜厚制御性の良い薄膜成長法を用いて形成することができる。従って、高い精度で強磁性トンネル障壁 7 7を形成することができる。

以上の第 1から第 4までの実施の形態によるトランジスタにおいて、強磁性ソースと強磁性トンネル障壁の間に非磁性体を挟んで、強磁性ソースと強磁性トンネル障壁との磁気的なカップリングを防ぐことも可能である。

次に、上記第 1から第 4までのいずれかの実施の形態によるトランジスタ 1つを記憶素子として用いた記憶回路（不揮発性メモリ）とその動作について図面を参照しつつ説明する。

本発明の第 1から第 4までの各実施の形態によるトランジスタは、 M〇 S トランジスタなどの電界効'果トランジスタと同様にゲート電圧によりドレイン電流を制御できるトランジスタであるとともに、トランジスタ内に不揮発に磁化情報を保持できる強磁性体とこの強磁性体の磁化状態に依存する伝達特性（相互コンダクタンス）をも併せ持つ。従って、トランジスタ単体のみで 1 ビットのメモリセルを構成できる。また、トランジスタの出力電圧は、周辺回路（負荷と電源）により任意に設'計することも可能である。

図 7 ( a )、 ( b ) は、本発明の第 5及び第 6の実施の形態による記憶回路であって、本発明の第 1から第 4までの各実施の形態によるトランジスタのいずれかを用いた記憶回路の構成例を示す図である。図 7 ( a ) に示すように、本実施の形態による記憶回路は、ソース（S ) を接地したトランジスタ 9 1を多数マトリクス状に配置し、トランジスタ 9 1のドレイン（D ) とゲート（G ) とを、それぞれ、読み出し用ビット線 B Lと読み出し用ワード線 W Lとに接続する。また、書き換え用ワード線と書き換え用ビット線とを上記トランジスタ上で他の配線と電気的に絶縁した状態で交差するように配置する。この書き換え用ワード線と書き換え用ビット線として、上記した読み出し用ビット線と読み出し用ワード線を併用しても良い。図 7 ( a )、 ( b ) はこの場合のセル構成を示す図である。この場合では、トランジスタ単体でメモリセルを構成できるのみならず、配線に関しても非常に単純な構成にすることができる。

次に、本発明の第 5の実施の形態について図面を参照しつつ説明を行う。従来の構成による M R AMでは、 2素子 4配線（図 8参照）の構成であり、さらに M T J及ぴ書き換え用ヮード線の存在によって、ソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であつたが、本実施の形態では、図 7 ( a ) に示すように、最も単純な 1素子 3配線（または 1 素子 2配線）によってメモリセルを構成できるため、微細化に適したレイァゥトを容易に構成することができる。例えば、ソースを共通にした構造を用いれば、メモリセルのサイズをより一層小さくすることができる（後述）。以下、'書き換え /読み出しビット線および書き換えノ読み出し用ヮード線をそれぞれ共用する場合として、単にそれぞれ、ビット線 B L、ワード線 W Lと呼ぶ。情報の書き換えは本実施の形態によるトランジスタ 9 1における強磁性ソースまたは強磁性トンネル障壁の保持力を変えておくカ一方の磁化方向を固定しておき、一方の磁化を反転させることにより、強磁性ソースと強磁性トンネル障壁との間の相対的な磁化を平行磁化または反平行磁化にして行う。この平行磁化または反平行磁化の磁化状態を " 0 " または " 1 " の 2値の情報に対応させる。具体的には、選択セル上で交差するビット線 B Lとヮード線 W Lに電流を流し、それぞれの電流によって誘起される磁界の合成磁界によって選択されたメモリセルの保持力の小さな強磁性体または磁化方向の固定されていない強磁性体の磁化を反転させて情報を記憶する。

この際、選択したメモリセルと同一のビット線 B L又はヮード線 W Lに接続している非選択メモリセルが磁化反転しないようにするため、一方の配線のみからの磁界では磁化反転を生じないようにそれぞれの配線に流す電流値を設定しておく。情報の読み出しは、選択セルに接続されたヮード線 W Lに電圧を印加して本実施の形態によるトランジスタを導通させてから、ビット線 B Lに電圧を印加し、ドレ^ン電流の大きさを検出する。本実施の形態によるトランジスタでは、強磁性ソースと強碎性トンネル障壁との相対的な磁化状態が平行磁化の場合では相互コンダクタンスが大きく、大きなドレイン電流を生じるが、反平行磁化の場合では相互コンダクタンスが小さくドレイン電流も小さい。従って、ドレイン電流の大きさに基づき、強磁性ソース電極と強磁性トンネル障壁との相対的な磁化状態を検出することができる。

通常の M T Jにおいて、平行磁化における電流は両強磁性電極における多数スピンの状態密度間のトンネルと少数スピンの状態密度間のトンネルによつて生じ、反平行磁化の場合では少数スピンの状態密度から多数スピンの状態密度へのトンネルと多数スピンの状態密度から少数スピンの状態密度へのトンネルによって生じる。従って、強磁性電極のスピン分極率が大きいほど平行磁化と反平行磁化のそれぞれの場合における電流の比が大きくなる。しかし、平行磁化の場合に生じる電流に少数スピンによる電流成分が含まれるので、平行磁化と反平行磁化のそれぞれの場合における電流の比は容易には大きくできない。

一方、本実施の形態によるトランジスタでは、強磁性トンネル障壁のバンド端におけるスピン分裂によって、平行磁化を持つ場合におけるドレイン電流は強磁性ソースの多数スピンのトンネルのみによって生じ、反平行磁化の場合でのドレイン電流は強磁性ソースの少数スピンのトンネルのみによって生じるようにできる。また、強磁性トンネル障壁は大きなスピン選択性を有する。従って、本実施の形態によるトランジスタでは、平行磁化と反平行磁化とのそれぞれの場合における電流の比（ドレイン電流比）は、 M T Jの場合における電流比に比べて大きくすることができる。従って、本実施の形態によるトランジスタを用いれば、上記回路において容易に磁化状態を検出することができる。

また、 M T Jでは、 T M R比はバイアス電圧とともに急激に減少するため、回路に必要なバイアス下では T M R比が大きく減少するといった問題があつたが、本実施の形態によるトランジスタを用いればこのような問題は生じなレ、。本実施の形態によるトランジスタでは、 F Nトンネルによるスピンの向きに依存したトンネル効果を用いているため、 FNトンネルを生じさせるために必要なバイアスを、トンネル障壁のバリア高さや膜厚などによって調整することができる。従って、回路に必要なバイアス下で大きなドレイン電流比を実現できるように設計可能である。

また、強磁性トンネル障壁を強磁性ソースと強磁性又は非磁性のドレインで挟み込んだトンネル構造（第 1から第 4の実施の形態におけるトランジスタのゲート絶縁体とゲート電極のない 2端子デバイス）は、高い TMR比の出現するバイアス電圧を最適化できる 2端子磁気抵抗素子としても用いることができる。

次に、本発明の第 6の実施の形態について図面を参照しつつ説明を行う。図 7 (b ) は、図 7 ( a ) に示す記憶回路のビット線 B L端に出力端子 V。と出力端子 v。から分岐して負荷を介して電源 v_DDに接続した記憶回路である。図 7 (c ) は、図 7 (b ) に示した記憶回路の出力特性を示す図である。ここでは、負荷としてデプレッション MO S トランジスタによる能動負荷を用いているが、純抵抗を用いても良い。図 7 ( c ) に示すように、情報の読出し時にはトランジスタのゲート電極に V_GSを印加し、ビット線 B Lに負荷を介して電源 V _{D D}を印加すれば、負荷による動作点は強磁性ソース/強磁性トンネル障壁間の磁化状態に応じて図 7 ( c ) 中の負荷曲線上を動く（図中の P 1 1 と P 1 2)。従って、平行磁化と反平行磁化との場合の出力信号は、それぞれ図中の VQ††と Iとなる。それぞれの出力信号の絶対値およぴ比（V₀† ^Ζν^†)は、負荷、 v_DDなどの周辺回路によって適正化できる。例えば、負荷曲線を最適化することにより、ドレイン電流比 I _D††/ I _D† Iが小さい場合でも大きな出力信号比を得ることができる。また、 I _D††と I _{D l} _†の値がメモリセルによってばらついていても、能動負荷の飽和電流が I _D|† より大きく、 i _{D† i}より小さければ、出力電圧はほとんど変動しない。さらに、情報の読み出しにセンスアンプを用いないため、高速の読み出しが可能となる。したがって、本実施の形態による記憶回路では、所望の大きさの出力信号を容易に得ることができ、さらに高速読み出しが可能になるとレヽぅ禾 IJ 点を有する。

また、第 1から第 3の実施の形態による 2つのトランジスタのソースを 1 つのソースで共通として高密度に集積化が可能なメモリセル構造を形成することも可能である。図 9は共通ソース構造を有するメモリセルの断面構成例を示す図である。図 9に示すメモリセル構造は、互いに隣接する 2つの上記トランジスタのうちの第 1のトランジスタ T r l と第 2のトランジスタ T r 2と、第 1のトランジスタ T r 1のゲート電極 G 1 と第 2のトランジスタで r 2のゲート電極 G 2とを共通接続するヮード配線 W Lと、第 1のトランジスタ T r 1の第 1のドレイン D 1 と接続する第 1 ビット線 B L 1 と、第 2のトランジスタの第 2のドレイン D 2 と接続する第 2ビット線 B L 2 と、第 1 及び第 2のトランジスタ T r 1、 T r 2に共通の強磁性ソース Sと、これを接地（G N D ) する配線とを有する。上記構造のメモリセルをマトリックス状に配置すれば、さらに高密度集積化が可能となる。

図 1 0は、第 4の実施の形態（図 6 ) に示すトランジスタを複数用いたメモリセル構造の断面構造例である。基板又は基板上に設けられたコンタクト層とマトリックス状に配置された上記トランジスタのそれぞれの強磁性ソース Sとが共通に接続するとともに接地（G N D ) し、行方向に並ぶ複数のトランジスタでは、それぞれのトランジスタが有するドレイン Dを共通に接続するビット線により接続されており、列方向に並ぶ複数のトランジスタでは、それぞれのトランジスタが有するゲート電極 Gを共通に接続するヮード線により接続されている。上記構造によれば、集積密度を一層高くすることが可能である。 - 以上、強磁性トンネル障壁と、強磁性金属、強磁性半導体、ハーフメタルを強磁性ソース又は強磁性ソース及び強磁性ドレインに用いたトランジスタについて示したが、強磁性トンネル障壁と、非磁性電気伝導体からなるソースと、強磁性金属、強磁性半導体、ハーフメタルを強磁性ドレインに用いてトランジスタを構成しても同様の効果が期待できる。

ただし、上述の非磁性ソースと、強磁性トンネル障壁と、強磁性ドレインから構成されるトランジスタの場合では、平行磁化と反平行磁化におけるそれぞれの電流の比は、ソース ' ドレイン間のバイアスで減少してしまうことが予想される。

本発明の第 2の観点によるトランジスタとその不揮発性メモリへの応用について示す。このトランジスタはチャネル領域に強磁性半導体を用いた、金属-絶縁体-半導体電界効果トランジスタ（M I S F ET) である。ソースとドレインはチャネル領域に用いる強磁性半導体層に接合するトンネル障壁とこれに接合する電極を含んで構成され、ソースとドレインとの少なくとも一方に強磁性体を含むことを特徴とする。以下、強磁性体を含んで構成されるソースおよびドレインを、それぞれ強磁性ソースおよび強磁性ドレインと称し、非磁性体のみから構成されるソースおよびドレインをそれぞれ非磁性ソースおよび非磁性ドレインと呼ぶことにする。強磁性ソースおよび強磁性ドレインは、非磁性体からなるトンネル障壁（非磁性トンネル障壁）と強磁性体からなる電極（強磁性電極）と、を含んで構成される。また、強磁性体からなるトンネル障壁（強磁性トンネル障壁）と非磁性体からなる電極（非磁性電極）と、を含んで構成させることもできる。これらの M I S F E Tは、強磁性ソースと強磁性ドレインとの構造によって本発明の第 7力ゝら第 9の実施の形態に大別することができる（下記（ 1 ) 〜（3))。

( 1 ) 強磁性電極ノ非磁性トンネル障壁構造

図 1 1 ( a ) は、本発明の第 7の実施の形態による M I S F E Tの構造を示す図である。図 1 1 ( a ) に示すように、第 7の実施の形態による M I S F ETでは、ゲート電極 2 1 5と、ゲート絶縁膜 2 1 1 と、強磁性半導体層 2 0 7と、を有する M I S構造（この積層-構造には強磁性半導体が用いられているが、金属 -絶縁体 -半導体の場合と同様に、 M I S構造と称することにする）と、強磁性半導体層に接合する非磁性トンネル障壁 2 0 3 bとこれに接合する強磁性電極 2 0 3 aからなる強磁性ソース 2 0 3と、強磁性半導体層に接合する非磁性トンネル障壁 2 0 5 b とこれに接合する非磁性電極 2 0 5 aからなる非磁性ドレイン 2 0 5とから構成される。図 1 1 ( a ) では強磁性ソースと非磁性ドレインの組み合わせを示したが、ドレインを非磁性トンネル障壁と強磁性金属からなる強磁性ドレインとし、ソースを非磁性トンネル障壁と非磁性電極とからなる非磁性ソースとしても良い。また、ソースとドレインとが、それぞれ強磁性ソースと強磁性ドレインであっても良い。チャネル領域を形成する強磁性半導体層 2 0 7は、母材となる半導体に磁性元素を高濃度に含んだ強磁性半導体で構成され、図示しない半導体基板上 (又は半導体層上）に成長するか、または、熱拡散やイオン注入などによって半導体中に磁性原子を導入することによって形成することができる。この強磁性半導体層 20 7は、縮退する程度に磁性元素をドープしてあつても良く、或いは縮退していない程度に磁性元素をドープしても良い。強磁性半導体層 2 0 7の具体的材料として、 S iや G eなどの半導体に磁性元素を高濃度にドープした強磁性半導体、 S i — G e !__XM_X, (S i G e ) ^_XM_X

(M-磁性元素）などを用いることができる。強磁性ソースまたは強磁性ドレイン（または両方）に用いる強磁性電極には通常の強磁性金属（F e、N i 、パーマロイ、 C o F e合金、 C o F e B合金など）の他、高濃度に磁性元素をドープした強磁性半導体（S i い _XM_X、 G e _X__XM_X, (S i G e ) い _x M_x (M =磁性元素））など））やハーフメタル強磁性体（マグネタイト、ホイスラーァロイ、 C r〇₂、閃亜鉛鉱構造をとる Mn A s、 C r A s、 Mn S bなど）を用いることができる。このような強磁性ソースおょぴ強磁性ドレインに用いる強磁性電極は、強磁性半導体層 2 0 7上に成長又は堆積しても良いが、熱拡散又はイオン注入によって半導体中に磁性原子を導入することによって形成しても良い。 ·非磁性電極を形成する場合には、非磁性金属（A 1 、 P d S i合金、 E r S i合金など）や伝導制御した非磁性半導体（S i、 G e、 S i G e合金）を用いることができる'。非磁性トンネル障壁としては、非磁性絶縁体（S i酸化物、 S i窒化物、 A 1酸化物、 T a酸化物など）や非磁性半導体（S i Cなど）を用いる。 M I S構造としては、強磁性半導体層の表面を酸化した MO S構造を用いるカ強磁性半導体 2 0 7上に絶縁体層（S i酸化物、 A 1酸化物、 H f 酸化物など） 2 1 1を成長又は堆積して M I S構造とすることができる。基板としては、通常の半導体基板や S O I基板を利用することができる。本実施の形態による M I S F E T 2 0 Γでは、チヤネル領域を形成する強磁性半導体 2 0 7と同じ伝導型のキヤリァを伝導キヤリァとする蓄積チャネル型で動作する。キャリアとしては、電子又は正孔のいずれも利用可能であるが、以下では nチャネル型デバイスを例にしてエネルギーバンド構造の説明を行う。 p チャネル型デバイスについても同様に構成できる。

図 1 1 (b) から（d) までは、本発明の第 7の実施の形態による M I S F E Tの熱平衡時におけるチャネル領域近傍のパンド構造例を示す図である。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を用いた場合を例として説明する。図 1 1 (b) では、強磁性電極 20 3 a— 1 と非磁性トンネル障壁 20 3 b— 1とをからなる強磁性ソース 20 3— 1 と非磁性電極 2 05 a— 1 と非磁性トンネル障壁 20 5 b— 1 とからなる非磁性ドレイン 2 0 5— 1を有している。図 1 1 ( c ) では、非磁性電極 2 0 3 a— 2 と非磁性トンネル障壁 2 0 3 b— 2とからな非磁性ソース 20 3— 2と強磁性電極 20 5 a— 2と非磁性トンネル障壁 205 b— 2とからなる強磁性ドレイン 20 5— 2を有している。図 1 1 (d) では強磁性電極 2 0 3 a - 3 と非磁性トンネル障壁 2 03 b— 3とからなる強磁性ソース 20 3— 3と強磁性電極 20 5 a _ 3と非磁性トンネル障壁 20 5 b— 3とからなる強磁性ドレイン 2 0 5— 3を用いた場合をそれぞれ示す。また、簡単のために、熱平衡時におけるフラットバンド状態を仮定する。強磁性ソース 2 0 3および強磁性ドレイン 20 5に示した実線と、強磁性半導体層 20 7と非磁性トンネル障壁 20 3 b、 20 5 bに示した点線はフェルミエネルギー E_Fを表す。 E_eは強磁性半導体のバンドギャップを表す。 E_cと E_vとは、それぞれ半導体の伝導バンドの底と価電子帯の頂上とを表す。以下においても同様に、これらを表すために E_F、 E_G、 E_c、 E_vを用いる。図 1 1におけるチャネル镇域の強磁性半導体層 20 7は縮退していないが、上述のように縮退する程度に磁性元素をドープしてあつても良い。 ΙΊチャネル型デバイスでは、ソースおよぴドレインの非磁性トンネル障壁によって、少なくともソースの強磁性 (または非磁性）電極およびドレインの強磁性（または非磁性）電極から見て障壁の高さがそれぞれ φ _sと φ _Dとなるエネルギー障壁を伝導帯側に生じるようにする。 P チャネル型デバイスでは、少なくとも価電子帯側にエネルギー障壁が生じるようにする。

強磁性電極（ 2 0 3 a ) 又は非磁性電極（ 2 0 5 a ) のフェルミエネルギ一 E _F上に示した矢印は、それぞれの領域における多数スピンの向きを表し、上向きであればァップスピンを表し、下向きであればダウンスピンを表す。また、少数スピンの表示は省略した。同様に、強磁性半導体層では E _c上に示した矢印によって多数スピンの向きを示した。非磁性電極は上向きと下向きの矢印を同時に示すことによって表現している。以下でもバンド図上の矢印を同様の意味で用いる。

( 2 ) 強磁性電極/真性半導体トンネル障壁

図 1 2 ( a ) は、本発明の第 8の実施の形態による M I S F E Tのデバイス構造を示す図である。本発明の第 8の実施の形態による M I S F E Tでは、本発明の第 7の実施の形態による M I S F E Tにおける非磁性トンネル障壁 2 0 3 b - 2 0 5 bを真性半導体（または適度に不純物をドープした半導体で）置き換えた構造を有する。本発明の第 7の実施の形態による M I S F E Tと同様にソースとドレインとの少なくとも一方に強磁性電極を用いる。図 1 2 ( a ) では、強磁性ソースと非磁性ドレインの場合を示した。チャネル領域に用いる強磁性半導体層、強磁性電極、非磁性電極、基板の構成及ぴ材料は、本発明の第 7の実施の形態による M I S F E Tと同様である。非磁性トンネル障壁 2 2 3 b · 2 2 5 bは、チャネル領域に用いる強磁性半導体層 2 2 7のホスト材料となる半導体で構成されていてもよい。例えば、チヤネル領域の強磁性半導体層を S i i— _X M _X (M =磁性元素）で構成した場合、非磁性トンネル障壁はアンドープの S i となる。（また、適度に不純物をドープした半導体であっても良い。）

本発明の第 8の実施の形態による M I S F E Tも蓄積チャネル型で動作し、キャリアとしては電子及び正孔ともに利用可能であるが、以下では nチヤネル型デバイスについてバンド構造を説明する。 pチャネル型デパイスについても同様に構成できる。

図 1 2 ( b ) ― ( d ) に本発明の第 8の実施の形態による M I S F E Tの熱平衡時におけるチャネル領域近傍のバンド構造を示す。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を、'用いた場合を示す。図 1 2 ( b ) では、強磁性電極 2 2 3 a— 1 と非磁性トンネル障壁 2 2 3 b— 1 とからなる強磁性ソース 2 2 3— 1 と非磁性電極 2 2 5 a— 1 と非磁性トンネル障壁 2 2 5 b— 1 とからなる非磁性ドレイン 2 2 5— 1 とを有している。図 1 2 ( c ) では非磁性電極 2 2 3 a— 2と非磁性トンネル障壁 2 2 3 b— 2と力らなる非磁性-ソース 2 2 3— 2と強磁性電極 2 2 5 a— 2と非磁性トンネル障壁 2 2 5 b— 2とからなる強磁性ドレイン 2 2 5— 2とを有しており、図 1 2 ( d ) は強磁性電極 2 2 3 a— 3と非磁性トンネル障壁 2 2 3 b 一 3とからなる強磁性ソース 2 2 3— 3と、強磁性電極 2 2 5 a— 3と非磁性トンネル障壁 2 2 5 b— 3とからなる強磁性ドレイン 2 2 5— 3と、を用いた場合をそれぞれ示す。 nチャネル型デバイスでは、ソースおよびドレインの真性半導体によって図に示すような障壁が形成され、（ただし、強磁性半導体層と真性半導体層の界面に生じるポテンシャルのとぴは、図示していな. い。）障壁高さがそれぞれ Φ ₅、 Φ υ となるエネルギー障壁を伝導帯側に生じるようにする。 ρ チャネル型デパイスでは価電子帯側にエネルギー障壁が生じるようにする。

( 3) 非磁性電極/強磁性トンネル障壁

図 1 3 ( a ) は、本発明の第 9の実施の形態による M I S F E Tの構造を示す。本発明の第 9の実施の形態による M I S F E Tでは、本発明の第 7の実施の形態による M I S F E Tの非磁性トンネル障壁 2 0 3 b ' 2 0 5 b (図 1 1 ) をそれぞれ強磁性トンネル障壁 2 4 3 bと非磁性トンネル障壁 24 5 bに置き換え、強磁性電極 2 0 3 aと非磁性電極 2 0 5 a (図 1 1 ) をそれぞれ非磁性電極 24 3 a ' 24 5 aに置き換えた構造を有する。図 1 3 ( a ) ではソースおょぴドレインがそれぞれ強磁性ソースと非磁性ドレインの場合を示したが、ソースとドレインとの少なくとも一方に強磁性トンネル障壁を用いれば良い。ソースまたはドレインの一方のみに強磁性トンネル障壁を用いる場合は、他方には非磁性トンネル障壁を用いる。

チャネル領域が形成される強磁性半導体層 2 4 7 と、非磁性電極 2 4 3 a · 24 5 a、基板の構成、材料は本発明の第 7の実施の形態による M I S F ETと同様である。強磁性トンネル障壁 24 3 bには絶縁性を示す強磁性体や強磁性半導体を用いることができる。具体的材料としては、 E u S G d ₂0₃などを用いることができる。この本発明の第 9の実施の形態による M I S F E Tも蓄積チャネル型で動作し、キャリアとしては電子およぴ正孔ともに利用可能であるが、以下ではれチヤネル型デバイスについてバンド構造を説明する。 pチャネル型デバイスについても同様に構成できる。

図 1 3 (b ) から（d) に、第 3のデバイス構造における熱平衡時のチヤネル領域近傍のバンド構造を示す。ここでは、強磁性電極に強磁性金属を、非磁性電極に非磁性金属を用いた場合を示す。図 1 3 (b) に示す構造では非磁性電極 24 3 a— 1 と強磁性トンネル障壁 24 3 b _ l とからなる強磁性ソース 24 3— 1 と、非磁性電極 24 5 a— 1 と非磁性トンネル障壁 24 5 b— 1 とからなる非磁性ドレイン 24 5— 1 と、を含み、図 1 3 ( c ) に示す構造では、非磁性電極 243 a— 2と非磁性トンネル障壁 24 3 b— 2 とからなる非磁性ソース 243— 2と、非磁性電極 24 5 a— 2と強磁性トンネル障壁 24 5 b— 2とからなる強磁性ドレイン 245— 2とを含み、図 1 3 ( d ) に示す構造では非磁性電極 24 3 a— 3と強磁性トンネル障壁 2 43 b— 3とからなる強磁性ソース 24 3 _ 3と非磁性電極 24 5 a— 3と強磁性トンネル障壁 24 5 b— 3とからなる強磁性ドレイン 24 5— 3を用いている。強磁性トンネル障壁 24 3 b— 1、 245 b— 2、 24 3 b— 3、 24 5 b— 3のバンド端では、ァップスピンバンドとダウンスピンバンドのスピン分裂によって、それぞれに接合する非磁性電極から見た障壁高さがスピンに依存する。 nチャネル型デバイスでは、強磁性トンネル障壁の伝導帯の底がスピン分裂している必要がある。 pチャネル型デバイスでは、強磁性トンネル障壁の価電子帯の頂上がスピン分裂している必要がある。 '図中の強磁性トンネル障壁における 2本の近接する実線はアップスピンバンドとダウンスピンバンドとのバンド端を表し、 Δ _sおよぴ。はそれぞれソース、ドレインに強磁性トンネル障壁を用いた場合の強磁性トンネル障壁におけるァップスピンバンドとダウンスピンパンドとのスピン分裂幅を表す。また、これらの実線上に示した上向き矢印と下向き矢印は、それぞれァップスピンバンド端と、ダウンスピンパンド端と、を表す。ソースにおける φ ₃はソースの非磁性電極から見た強磁性トンネル障壁の低い方の障壁高さまたは非磁性トンネル障壁の障壁高さであり、ドレインにおける φ _Dはドレインの非磁性電極から見た強磁性トンネル障壁の低い方の障壁高さまたは非磁性トンネル障壁の障壁高さである。

以上が本発明の第 7から第 9までの実施の形態による M I S F ETの基本構造を示す図である。これらの基本構造は、図 1 4 (a ) から図 1 4 ( d) までの具体的な構造によって実現することができる。図 1 4中のソースとドレインの電極とトンネル障壁とを適宜強磁性体とすれば、図 1 1〜図 1 3までに示した本発明の第 7から第 9までの実施の形態による M I S F E Tを実現できる。

図 1 4は、本発明の第 1 0から第 1 3までの実施の形態による M I S F E Tの実現形態を示す図である。図 1 4 ( a ) は、本発明の第 1 0の実施の形態による M I S F E Tの構造を示す図である。図 1 4 ( a) に示すように、本実施の形態による M I S F E T 3 0 0は、基板 3 0 1上にアイランド状に形成された強磁性半導体層 3 0 7と、強（非）磁性トンネル障壁 3 0 3 b、 3 0 5 bによって、強磁性半導体層 3 0 7と基板 3 0 1 とを分離された強 (非）磁性電極 3 0 3 a、 3 0 5 aによるソースとドレインから構成される。図 1 4 ( b ) は、本発明の第 1 1の実施の形態による M I S F E Tの第 2 の実現形態を示す図であって、予め形成した強磁性半導体層/強（非）磁性トンネル障壁/強（非）磁性電極の三層構造を利用した構成例である。本実施の形態による M I S F E T 3 2 0は、基板 3'2 1上に形成され基板 3 2 1側力ら順に強磁性半導体 3 2 3と、強（非）磁性トンネル障壁 3 2 5と、強（非）磁性電極 3 2 7との三層構造に、リソグラフィーなどによってエッチングを行った三層構造のある方向から見た断面が、凹型、 U字型、 V字型等の形状となるくぼみを形成する。このくぼみに露出した強磁性半導体、強（非）磁性トンネル障壁、強（非）磁性電極の表面に形成された絶縁膜 3 3 1 と、ゲート電極 3 3,5と、を有している。図 1 4 ( c ) は、本発明の第 1 2の実施の形態による M I S F E Tの第 3 の実現形態を示す図であり、 S 0 I基板を用いた構造例を示す図である。図 1 4 ( c ) に示すように、本実施の形態による M I S F E T 3 4 0は、基板

3 4 1 とその上に形成された埋め込み酸化膜 3 4 2とからなる S O I構造上に形成されたアイランド状の強磁性半導体 3 4 7と、この強磁性半導体層 ₃

4 7の対向する側面にそれぞれ形成される強（非）磁性トンネル障壁とこれに接合する非磁性電極によって形成されるソースとドレインと、さらに、強磁性半導体 3 4 7上に形成されるゲート絶縁膜 3 5 1 と、その上に形成されるゲート電極 3 5 5とを有している。埋め込み酸化膜 3 4 2を利用するため、トンネル障壁 3 4 3 b . 3 4 5 bは強磁性半導体 3 4 7の側壁にのみ形成すれば良い。

図 1 4 ( d ) は、本発明の第 1 3の実施の形態による M I S F E Tの第 4 の実現形態を示す図であり、縦型トランジスタによる構成例を示す図である。図 1 4 ( d ) に示すように、第 4構成例では、基板 3 6 1の上に、ソース 3 6 3と強磁性半導体 3 6 7とドレイン 3 5 5 とのアイランド状の積層構造を形成し、その側壁にゲート絶縁膜 3 7 1とゲート電極 3 7 3とを形成した構成を有している。

次に、本発明の第 2の観点による M I S F E Tの動作原理について図面を参照しつつ説明を行う。本発明の第 7〜第 1 3の実施の形態に示した M I S F E Tのチャネル領域は、強磁性半導体層で構成されているが、ソースとドレインの組み合わせに関しては、上記のように（i)強磁性ソースと非磁性ドレイン、（ii)非磁性ソースと強磁性ドレイン、（i i i)強磁性ソースと強磁性ドレインの場合が存在する。また、強磁性ソ一"'スと強磁性ドレインはそれぞれ（a) 強磁性電極/非磁性トンネル障壁接合、（b)強磁性電極/真性半導体障壁接合または（c)非磁性電極/強磁性トンネル障壁接合で構成される。

以下、強磁性電極/非磁性トンネル障壁接合または非磁性電極/強磁性トンネル障壁接合からなる強磁性ソースを有する nチヤネル型デバイスを例にして動作原理の説明を行う。強磁性電極真性半導体障壁接合からなる強磁性ソースを有する M I S F E Tの動作原理は、強磁性電極ノ非磁性トンネル障壁接合を用いた場合と同様である。また、以下、 Pチャネル型デバイスについても同様に動作する。また、強磁性ソースに対する強磁性チャネル領域の相¼的な磁化の向きが同方向である場合を平行磁化とし、これらの相対的な磁化の向きが互いに反対方向の場合を反平行磁化とする。強磁性トンネル障壁を用いる場合は、強磁性半導体層の多数スピンの向きと強磁性トンネル障壁におけるパンド端を構成するスピンバンドのスピンの向きとが平行の場合を平行磁化とし、互いに反対方向の場合を反平行磁化とする。またゲート電圧によって誘起されるラッシュバ効果を無視する。チャネル長はスピンの緩和距離より十分短いとする。

以下に、第 7の実施の形態による M I S F E Tの動作原理について説明する。図 1 5は、強磁性電極 4 0 3 aノ非磁性トンネル障壁 4 0 3 bからなる強磁性ソース 4 0 3を有する M I S F E T 4 0 1のバンド構造を示す図である。図 1 5 ( a ) は、ゲート · ソース間バイアス V_GSを V_GS= 0とし、ドレイン ' ソース間にバイアス V_{D S} (> 0 ) を印加した場合のバンド構造を示す図である。 V_{D S}の印加によって、図 1 5 (a ) に示すようなポテンシャル形状が形成される。ドレイン近傍に近接しているゲート電極を零電位にしているため、ドレインにおけるトンネル障壁のポテンシャル降下がソースのトンネル障壁よりも大きい。このとき、強磁性ソースのトンネル障壁における障壁幅 dを適切に厚く設定してあれば、トンネル効果によって強磁性ソースからチャネル領域に電子の注入はほとんど生じない。また、強磁性ソースにおける強磁性電極の伝導キヤリアが高さ φ _sの障壁を熱的に乗り越えることに由来する電流が生じる可能性があるが、 Φ _sを適切に選ぶことによってこの電流を十分に小さくできる。従って、 V_GS= 0の状態では、 M I S F E Tは遮断（オフ）状態となる。この遮断状態は強磁性ソースと強磁性チャネルとの間の相対的な磁化の向きに依存しない。

ゲート電極にバイアス V_GS (> 0 ) を印加すると、ゲート電極から強磁性ソースに向かう電気力線によって、強磁性ソース側のトンネル障壁近傍の電界が強められ、図 1 5 (b ) のようにトンネル障壁の障壁幅が減少する（図中の d ' )。従って、強磁性ソースにおける電子はこのポテンシャル障壁 φ _sをトンネル効果によって透過し、ゲート絶縁膜直下のチャネル領域内に注入される。注入された電子は v _{G S}によって絶縁体 Z半導体界面に引き付けられながら、 v_{D S}によってドレインまで輸送され、ドレイン電流を形成する。この際、本実施の形態による M I S F E T 4 0 1の伝達（相互）コンダクタンス及ぴドレイン電流は、強磁性ソース（4 0 3 ) と強磁性チャネル領域（4 0 7 ) との相対的な磁化の向きに依存する。

この電子のトンネル障壁を介した強磁性ソース（4 0 3 ) から強磁性チヤネル領域（4 0 7 ) へのトンネルにおいては、トンネル磁気抵抗（T M R ) 効果と同様の効果が働く（簡単のため、以下ではこの効果も単に T M R効果と呼ぶことにする）。従って、強磁性ソース（4 0 3 ) と強磁性チャネル領域 ( 4 0 7 ) とが平行磁化の場合ではトンネル抵抗が小さく、反平行磁化の場合ではトンネル抵抗が大きくなる。また、このような T M R効果の影響が小さな場合でも、強磁性ソース 4 0 3からはソースの強磁性体のスピン分極率に依存したスピン偏極率を持つ電子を注入することができる。このため、強磁性チャネル領域（4 0 7 ) と強磁性ソース（4 0 3 ) との相対的な磁化状態によって、電子は強磁性チャネル領域（4 0 7 ) 内でスピン依存散乱を生じる。従って、このトンネル注入時の T M R効果および強磁性チャネル領域におけるスピン依存散乱によって、強磁性ソース（4 0 3 ) と強磁性チヤネル領域（4 0 7 ) の相対的な磁化の向きに依存して、伝達コンダクタンスが変化する。

図 1 5 ( b ) に示すように、強磁性ソース（4 0 3 ) と強磁性チャネル領域（4 0 7 ) とが平行磁化であれば、伝達コンダクタンスは大きくなりドレィン電流も大きくなるが、図 1 5 ( c ) に示すように、強磁性ソース 4 0 3 と強磁性チャネル領域（4 0 7 ) とが反平行磁化であれば、伝達コンダクタンスは小さくドレイン電流は小さレ、。

以上に説明したように、本実施の形態による M I S F E Tでは、同一バイァス下にあっても、強磁性ソース（4 0 3 ) と強磁性チャネル領域（4 0 7 ) との相対的な磁化の向きにより伝達コンダクタンスを制御することができる。また、本実施の形態による M I S F E T 4 0 1は、チャネル領域に注入されるキヤリァの数を V_GSによって制御できることから、ドレイン電流はによって制御できる。従って、本実施の形態による M I S F ETは、ドレイン電流をゲート電圧で制御できる通常のトランジスタとしての性質を備えるとともに、強磁性ソース（40 3) と強磁性チャネル領域（40 7) との相対的な磁化の向きによって伝達コンダクタンスを制御できる。真性半導体によって強磁性ソースのトンネル障壁を構成した場合の M I S F E Tでも、 '同様に動作する。

次に本発明の第 9の'実施の形態によるトランジスタ M I S F E Tの動作原理について説明する。図 1 6は、非性電極強磁性トンネル障壁接合からなる強磁性ソースを有する M I S F E Tのバンド構造を示す図である。図 1 6 (a) は、 V_GS= 0として、 V_DS (> 0 ) を印加した場合のバンド構造を示す図である。ドレイン近傍に近接しているゲート電極を零電位にしているため、ドレインにおけるトンネル障壁のポテンシャル降下がソースの強磁性トンネル障壁よりも大きい。ソースにおける強磁性トンネル障壁 4 2 3 bのスピン分裂のため、ソースの非磁性電極 4 2 3 aの電子から見るとスピンの向きによって障壁高さが異なる。図 1 6 ( a ) では、ソースにおける非磁性電極のアップスピン電子はダウンスピン電子に比べて低い障壁高さを感じる力、強磁性ソースのトンネル障壁における障壁幅 dを適切に設定してあれば、 V _GS= 0の場合では V_DS (〉 0) を印加してもトンネル効果によって強磁性ソースからチャネル領域に向けてのアップスピン電子の注入をほとんど生じないようにすることができる。また、強磁性ソースにおける非磁性電極 4 2 3 aのキヤリァが強磁性トンネル障壁 4 2 3 bを熱的に乗り越えることに由来する電流が生じる可能性があるが、障壁高さ </> _sを適切に選ぶことによって、この電流を十分に小さくすることができる。従って、 V_GS= 0の状態では M

1 S F E Tは遮断（オフ）状態となる。この遮断状態は、強磁性ソース 423 と強磁性チャネル領域との間の相対的な磁化の向きに依存しない。

ゲート電極に V_es (> 0) を印加すると、ゲート電極から強磁性ソース 4

2 3に向かう電気力線によって、ソース側の強磁性トンネル障壁 4 23 b近傍の電界が強められ、了ップスピン電子に対するトンネル障壁 4 2 3 bの障壁幅が減少する（図 1 6 ( b ) 中の d ' ；)。従って、強磁性ソースの強磁性電極 4 2 3 aにおけるアップスピン電子はこのポテンシャル障壁をトンネル効果によって透過し、ゲート絶縁膜直下のチャネル内に注入される。一方、非磁性電極 4 2 3 aのダウンスピン電子に関しては、障壁高さ φ _sがスピン分裂幅 Δだけ高いことから、トンネル注入できない。よって、強磁性ソース 2 4 3からは、強磁性トンネル障壁 4 2 3 bによってアップスピン電子のみを注入することができる。

注入された電子は V _{e s}によって絶縁体 Z半導体界面に引き付けられながら、 V _{D S}によって非磁性ドレイン 4 2 5まで輸送され、ドレイン電流を形成する。この際、本実施の形態による M I S F E T 4 2 1の伝達（相互）コンダクタンス及ぴドレイン電流は、強磁性ソース 4 2 3の強磁性トンネル障壁 4 2 3 bと強磁性チャネル領域 4 2 7との相対的な磁化の向きに依存する。強磁性ソース 4 2 3の非磁性電極 4 2 3 aからの強磁性トンネル障壁 4 2

3 bを介した強磁性チャネル領域 4 2 7へのトンネルにおいては、トンネル磁気抵抗（T M R ) 効果と同様の効果が働く（簡単のため、以下ではこの効果を単に T M R効果と.呼ぶことにする）。従って、強磁性ソース 4 2 3と強磁性チャネル領域 4 2 7とが平行磁化の場合ではトンネル抵抗が小さく、反平行磁化の場合ではトンネル抵抗が大きくなる。また、このような T M R効果の影響が小さな場合でも、強磁性ソース 4 2 3からは強磁性ソース 4 2 3のスピン分裂幅に依存したスピン偏極率を持つ電子を注入することができる。このため、強磁性チャネル領域 4 2 7と強磁性ソース 2 2 3 との相対的な磁化状態によって、電子は強磁性チャネル領域 4 2 7内でスピン依存散乱を生じる。従って、このトンネル注入時の T M R効果および強磁性チャネル領域

4 2 7におけるスピン依存散乱によって、強磁'阵ソース 4 2 3と強磁性チヤネル領域 4 2 7の相対的な磁化の向きに依存して伝達コンダクタンスが変化する。

図 1 6 ( b ) に示すように、強磁性ソース 4 2 3 と強磁性チャネル領域 4 2 7とが平行磁化であれば、伝達コンダクタンスは大きくなりドレイン電流も大きくなるが、図 1 6 ( c ) に示すように、強磁性ソース 4 2 3と強磁性チャネル領域 4 2 7とが反平行磁化であれば、伝達コンダクタンスは小さくドレイン電流は小さい。

以上に説明したように、本実施の形態による M I S F E Tでは、. 同一バイァス下にあっても、強磁性ソースと強磁性チャネル領域との相対的な磁化の向きにより伝達コンダクタンスを制御することができる。また、チャネル領域に注入されるキヤリァの数を V _{G S}によって制御できることかち、ドレイン電流は V _{e s}によって制御できる。従って、本実施の形態による M I S F E T は、ドレイン電流をゲート電圧で制御できる通常のトランジスタとしての性質を備えるとともに、強磁性ソースと強磁性チャネル領域との相対的な磁化の向きによって伝達コンダクタンスを制御できる。

次に、本発明の第 1 4の実施の形態による M I S F E Tを用いたメモリセルについて図面を参照しつつ説明を行う。図 1 7は、本実施の形態によるメモリセル構造であって、ヨーク構造を用いたゲート電極とヮード線との複合構造を示す図である。図 1 7は、本発明の第 7から第 1 3までの実施の形態のいずれかに記載の M I S F E Tの断面をソース側またはドレイン側から見た図である。図 1 7に示すように、本実施の形態によるメモリセル構造 4 3 1は、チャネル領域 4 3 3と、その上に形成されたゲート酸化膜 4 3 5と、その上に形成されたゲート電極 4 3 7と、その上に形成されたヮード線 4 4 1 と、を有する積層構造体と、この積層構造体を外側から覆うヨーク 4 4 5 とを有している。ヨーク 4 4 5は、高透磁率の材料により構成するのが好ましい。図 1 7に示す構造を用いると、ワード線 4 4 1の電流によって発生する磁場を強磁性チャネル領域 4 3 3に対して有効に印加することができるため、メモリにおける書き込み電流を低減す—ることが可能となる。

次に、上記各実施の形態において説明した M I S F E Tを用いた不揮発性メモリについて説明する。上記各 M I S F E Tは、強磁性ソース（または強磁性ドレイン）と強磁性チャネル領域（強磁性半導体層）との相対的な磁化状態を平行磁化又は反平行磁化にすることによって 2値の情報を記憶し、これらの磁化状態に対応した出力（ドレイン電流）から磁化状態を検出することができるため、不揮発性メモリを構成することができる。 1つの M I S F ETを用いるだけで 1 ビットのメモリセルを構成することができるため、高密度集積化が可能である。また、チャネル領域に用いる強磁性半導体の電界効果による磁性制御（例えば、非特許文献 2、 3)を積極的に利用して、従来の MRAMにおける大きな問題点である書き換え電流の低減を可能とする。以下、強磁性ソースを有する nチャネル型の M I S F E Tを用い、上記不揮発性メモリの動作原理について説明するが、上述の他の構成例を有する M I S F E T及び pチャネル型デバイスを用いても、同様にメモリ動作をさせることができる。ここで、強磁性ソースを磁化の方向を固定したピン層とし、強磁性チャネル領域を磁化の方向を変化させるフリ一層とする。

図 1 8 (a ) は、本発明の第 1 5の実施の形態による不揮発性メモリのセル構成例を示す図である。図 1 8 ( a) に示すように、本実施の形態によるメモリセル群 4 7 1は、上記の各実施の形態による M I S F E.T 4 7 3からなるメモリセルと、 M I S F ET 4 7 3のゲート電極 Gに接続されるワード線（WL) と、ドレイン Dに接続されるビット線（B L) と、ソース Sに接続される接地線（GND) と、を有している。このメモリセルの書き換え動作においては、選択セルに接続されているビット線 B Lと接地線 GNDとに、 (基板電位又はゲート電極に対して）比較的大きなバイアス電圧を加え、チャネル領域の強磁性が消滅して常磁性（又は保磁力が十分に小さくなる状態）となる程度までキャリア数を減少させるか、空乏化させる。図 1 8 (a ) に示すように、ビット線 B Lと接地線 GNDとを直交するように配置すれば、選択セルのみにおいてソース Sとドレイン Dとにバイアスが印加され、このビット線 B L又は接地線 GNDに接続された他の非選択セルにおいては、ドレイン D又はソース Sのみにバイアスが加わる。従って、一方のバイアスのみではチャネル全体にわたって強磁性を消滅できない程度に上記バイアスを設定しておけば（例えばソース Sから中心程度までの領域、または、ドレイン Dから中心程度までの領域が空乏化するようにすれば）、非選択セルの磁化情報が失われないようにすることができる（例えば、チャネル領域の体積を単磁区構造が容易に実現できる程度の大きさにしておく。）。

この状態において、ワード線 WLに比較的に小さな電流を流し、磁場を誘起して常磁性状態のチャネル領域の磁化方向を変化させ、次いでビット線 B Lと接地線 G N Dとの間のバイアスを切ることによって、チャネル領域を強磁性状態に戻して情報を誊き換える。

図 1 9は、上記の書き換え動作の原理を磁化曲線上において説明した図である。まず初めに、強磁性半導体層からなるチャネル領域の磁化は磁化曲線上の A点にあつたとする。この状態から、図 1 9中の E点に書き換えを行うことを考える。まず、 A点の状態からビット線 B Lと接地線 G N Dとにバイァスを加え、選択セルの強磁性を常磁性に変化させる。この際、チャネル領域の磁化は B点となる。次いで、チャネル領域直上のゲート電極 Gに接続するヮード線 W Lに電流を流せば、この電流によって誘起される磁場の強さが強磁性状態にあったチャネル領域の保磁力 H _c以下であっても、図 1 9の C 点のように磁化反転させることができる。次いで、ゲート電極 Gに電流を流したまま、ソース Sとドレイン Dのバイアスを切れば、チャネル領域は強磁性状態に戻る。このときの磁化の向きは、図 1 9の D点のように常磁性状態の磁化の向きが保存される。この状態からワード線 W Lの電流を切れば、書き換えが完了する（図 1 9の E点）。

本実施の形態によるメモリセルでは、強磁性状態にあるチャネル領域の保磁力 H _cよりも小さな磁場により磁化反転させることができるため、磁化反転に必要な電流を大きく減少させることができる。また、常磁性状態になつた選択セルのみについて書き換えを行うため、誤書き込みが生じにくい。また、情報の書き換えには、初期磁化特性を用いることによつても低電流書き込みが可能となる。強磁性半導体では、電界効果によってキャリアを減少させて強磁性を消失させると、強磁性半導体の磁化を消磁することができる。この状態において磁場を印加すると、磁化曲線は初期磁化曲線を描きながら磁化するのでこれを利用する。図 2 0は、この書き換え動作の例を磁化曲線上に示した図である。はじめに、チャネル領域の磁化は磁化曲線上の A ' 点にあつたと仮定する。この状態から、図 2 0中の E ' 点に書き換えを行うことを考える。まず、 A ' 点の状態からビット線 B Lと接地線 G N Dとにバィァスを加え、強磁性半導体層のキャリアを減少させ、選択セルの強磁性チャネル領域を消磁する。チャネル領域の磁化は、 B，点となる。ビット線 B Lと接地線 GNDのバイアスを切った後、チャネル領域直上のゲート電極 G に接続するヮード線 WLに電流を流せば、この電流によって誘起される磁場の強さが強磁性状態にあったチャネル領域の保磁力 H _c以下であっても図 2 0の C' 点を通る初期磁化曲線に沿って磁化する。従って、 H_c以下の磁場でも磁化反転させることができる（図 2 0の D' 点）。最後に、ゲート電極 G の電流を切れば書き換えが完了する（図 1 0の E点）。

情報の読み出し動作では、選択セルに通常のトランジスタ動作に必要なバィァスを印加し、ドレイン電流の大きさによつ T強磁性ソースと強磁性チヤネル領域との相対的な磁化状態を検出する。ヮード線 WLとビット線 B Lとを直交させて配置しているため、選択セルのみに関して記憶内容を読み出すことができる。尚、読み出し動作では、プリチャージによって必要なバイァスを加えても良い。

次に、本発明の第 1 6の実施の形態による M I S F E Tを用いたメモリセルについて図面を参照しつつ説明を行う。図 1 8 (b) は、本実施の形態によるメモリセル構成であって、上記各実施の形態による M I S FETを用いたメモリセル構成を示す図である。本実施の形態によるメモリセル群 4 8 1は、上記第 7から第 1 4までの各実施の形態による M I S F ET 48 3 a及ぴ 4 8 3 bの列方向に隣接する M I S F ET対をからなるメモリセル 4 8 3と、 M I S F ET 4 8 3 a - 48 3 bの両方のゲート電極 Gに接続されるヮード線 WLと、 M I S F ET 483 aのドレイン Dに接続される第 1 ビット線（B L 1 ) と、 M I S FET 483 bのドレイン Dに接続される第 2ビット線（ B L 2) と、ソース Sに共通接続される接地—線 (GND) と、を有している。本実施の形態による M I S F ETを用いたメモリセル構造によれば、ソースを隣り合った M I S F ETで共有する構造であるため、セルの占有面積の縮小に有効である。

次に、本発明の第 1 7の実施の形態による不揮発性メモリについて図面を参照しつつ説明を行う。図 2 1 (a ) は、本実施の形態による不揮発性メモリであって、複数のメモリセルを一括消去 Z書き換えできる不揮発性メモリのセル構成例を示す図である。本実施の形態によるメモリセルは、本発明の第 7から第 1 4までの各実施の形態による M I S F ETと、ヮード線（WL) と、ビット線（B L) と、接地線（GND) と、を有している。但し、ドレィンに接続されるビット線 B Lとソースに接続される接地線 GNDとが、互いに平行になるように配置されている。図 2 1 (a ) に示すセル構造では、平行方向に並ぴ、選択したビット線に接続されている全ての M I S F ETの磁化情報を同時に消去して書き換えることが可能である。

書き換え動作では、選択したビット線 B Lとこれに接続された M I S F E Tに接続している接地線 GNDにバイアスを印加し、このビット線 B Lと接地線 GNDとに接続された全ての M I S F E Tのチャネル領域を、強磁性から常磁性（または保磁力が十分に小さくなる状態）に変化させる。次に、これらの M I S F ETのゲートに接されるそれぞれのヮード線 WLに、書き換え内容に応じた向きの電流を流し、常磁性状態のチヤネル領域の磁化方向を変化させる。次に、ビット線 B Lと接地線 GNDのバイアスを切ることによって、最後に各ワード線への電流を切ってそれぞれの M I S F ETのチヤネル領域を強磁性に戻し、最後の各ヮード線の電流を切って情報を書き換える。本実施の形態によるメモリセルでは、それぞれのメモリセルの書き換えに必要な電流が小さいことを利用して多数のヮード線 WLに同時に書き換え電流を流すことができるため、 1本のビット線 B Lに接続される多数の M I S F ETの磁化情報を同時に書き換えることが可能である。従って、書き換えの高速化が可能である。上記のセル構成においても、ワード線 WLとビット線 B Lとを直交した配置としてあるため、選択セルに通常のトランジスタのバイアスを印加すれば、磁化状態に対応したドレイン電流に基づいて選択セルの磁化状態を検出すことができる。また、このセル構成でも、プリチヤージによる読み出しが可能である。

また、上記のメモリセル構成においても、図 2 0を参照して説明した初期磁化特性を用いることによって低電流書き込みが可能となる。この場合では、選択されたビット線 B Lに接続される多数のメモリセルの内容を一括して消去し、 1.ビットづっ書き込むことが可能となる。従って、この場合にはフラッシュメモリと類似の書き換え方法を用いることができる。より具体的には、ビット線 B Lと接地線 GNDとにバイアスを加え、選択したビット線 B Lに接続されているメモリセルの強磁性チャネル領域を一括して消磁する。次に、ビット線 B Lと接地線 GNDとのバイアスを切った後、消磁されたメモリセルのゲ一ト電極 Gに接続する複数のヮード線 WLに電流を順次電流を流していけば、 1 ビットづっ書き換えを行うことがで'きる。この書き換え方法では、 1 ビットづっ書き換えるため、一度に流す電流の小さくできるという利点がめ。

次に、本発明の第 1 8の実施の形態による不揮発性メモリについて図面を参照しつつ説明を行う。図 2 1 (b ) は、図 2 1 ( a ) に示すメモリセルと類似の構成を有しているが、列方向に隣接する 2つの M I S F E T 4 6 3 a - 4 6 3 bのソース Sを共有する構造を有し、共通ソース Sに接地線 GN Dが接続されている。ソース Sを共通にする 2つの M I S F ET 4 6 3 a、 4 6 3 bのそれぞれのドレイン Dは、異なるビット線 B L 1 と B L 2とに接続されている。図 2 1 ( b ) に示す構成では、セルの占有面積を縮小することができ、集積回路の占有面積を低減することができるという利点がある。以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

本発明の強磁性半導体をチャネル領域に用いた M I S F E Tによれば、ドレイン電流をゲート電圧で制御できるトランジスタとして特性を有するとともに、その伝達コンダクタンスを強磁性チャネル領域と強磁性ソース（又は強磁性ドレイン又は強磁性ソース及び強磁性ドレインの両方）との相対的な磁化の向きによって制御できるという特徴的な特性を併せ持つ。従って、この相対的な磁化の向きによって 2値の情報を記憶することができるとともに、この相対的な磁化の向きを電気的に検出することができる。また、強磁性半導体からなるチャネル領域の電界効果による磁性制御を用いれば、情報の書き換えに必要な電流の大幅な低減が可能となる。したがって、上記 M I S F E Tは、高密度集積化に適した高性能不揮発性メモリセルを構成することができる。

以上、本発明の実施の形態について説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。産業上の利用可能性

本発明は、不揮発性メモリ装置において、高集積化と低消費電力化が可能であり、種々の電子機器、特に携帯用電子機器用の不揮発性メモリ装置として応用が可能である。

Claims

請求の範囲

1 . キャリアを注入する強磁性体からなるソース（以下、「強磁性ソース」と称する。）と、該強磁性ソースから注入されたキャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられ強磁性体からなるトンネル障壁（以下、「強磁性トンネル障壁」と称する。）と、前記強磁性トンネル障壁に対して形成され、該強磁性トンネル障壁に電界を印加することにより前記強磁性ソースから前記ドレインへのキヤリァの伝導を制御するゲート電極とを有し、前記キヤリァが電子の場合には前記強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記キヤリァが正孔の場合には前記強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂していることを特徴とするトランジスタ。

2 . 前記強磁性トンネル障壁と前記ゲート電極との間に形成され'たゲート絶縁膜を有することを特徴とする請求の範囲第 1項に記載のトランジスタ。

3 . 前記強磁性トンネル障壁は、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが同じ方向である場合または前記強磁性ソースの多数スピンの向きと前記強磁性トンネル障壁の前記エネルギーバンド端におけるスピンバンドのスピンの向きとが同じである場合（以下、「平行磁化」と称する。）に、前記強磁性ソースの多数スピンに対するトンネル障壁が低く、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化の向きが互いに反対方向（である場合または前記強磁性ソースの多数スピンの向きと前記強磁性トンネル障壁の前記エネルギーバンド端におけるスピンバンドのスピンの向きとが異なる場合以下「反平行磁化」と称する。）には、前記強磁性ソースの多数スピンに対するトンネル障壁お高く形成されることを特徴とする請求の範囲第 1項又は第 2項に記載のトランジスタ。

4 . 前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、前記ゲート電極に対して印加する電圧（以下、

「ゲート電圧」と称する。）により、前記強磁性ソースの多数スピンに対する前記強磁性トンネル障壁のトンネル確率を制御できることを特徴とする請求の範囲第 1項又は第 2項に記載のトランジスタ。

5 . 前記強磁性トンネル障壁は、前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、ゲート電圧を前記強磁性トンネル障壁に対して印加することにより、前記強磁性ソースの多数スピンが前記強磁性トンネル障壁をトンネルすることによる電流を生じる程度の厚さを有することを特徴とする請求の範囲第 1項又は第 2項に記載のトランジスタ。 '

6' .前記強磁性ソースと前記強磁性トンネル障壁とが平行磁化である場合に、ゲート電圧の印加によって前記強磁性ソースと前記ドレインとの間に、定められた'ある電流を生じさせるゲート電圧として定義されるしきい値を有することを特徴とする請求の範囲第 1項又は第 2項に記載のトランジスタ。

7 . 前記強磁性ソースと前記強磁性トンネル障壁とが反平行磁化である場合 -には、前記強磁性ソースの多数スピンに対する前記強磁性トンネル障壁のバリァ高さが前記エネルギーバンド端におけるスピン分裂の幅だけ高くなることにより前記強磁性ソースと前記強磁性ドレインとの間に生じる電流が平行磁化の場合に比べて小さくなることを特徴とする請求の範囲第 1項又は第 2 項に記載のトランジスタ。

8 . 同一バイアス下において、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の向きにより相互コンダクタンスを制御できることを特徴とする請求の範囲第 1項又は第 2項に記載のトランジスタ。

9 . 請求の範囲第 1項から第 8項までのいずれか 1項に記載のトランジスタであって、前記ソース又はソース及びドレインがハーフメタル強磁性体により構成されていることを特徴とするトランジスタ。

1 0 . 請求の範囲第 1項から第 9項までのいずれか 1項に記載のトランジスタであって、さらに前記強磁性ソースと前記強磁性トンネル障壁との間に非磁性体が設けられていることを特徴とするトランジスタ。

1 1 . 前記ドレインが、非磁性体又は強磁性体のレ、ずれかであることを特徴とする請求の範囲第 1項から第 8項まで又は第 1 0項のいずれか 1項に記載のトランジスタ。

1 2 . キャリアを注入する非磁性体からなる非磁性ソースと、該非磁性ソ一スから注入されたキャリアを受ける強磁性ドレインと、前記非磁性ソースと前記強磁性ドレインとの間に設けられ強磁性体からなる強磁性トンネル障壁と、該強磁性トンネル障壁に対して形成され、該強磁性トンネル.障壁に電界を印加することにより前記非磁性ソースから前記強磁性ドレインへのキヤリァの伝導を制御するゲート電極とを有し、前記キヤリァが電子の場合には前記強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記キヤリァが正孔の場合には前記強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂していることを特徴とするトランジスタ。

1 3 . 基板と、該基板上に形成された接合構造体であって、キヤリァを注入する強磁性ソースと、該強磁性ソースから注入されたキャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられた強磁性トンネル障壁との接合構造体と、前記強磁性トンネル障壁に電界を印加することにより'前記強磁性ソースから前記ドレインへのキヤリァの伝導を制御するゲート電極と、を有し、前記キャリアが電子の場合には前記強磁性トンネル障壁における伝導帯底のエネルギーバンド端がスピン分裂しており、前記キヤリァが正孔の場合には前記強磁性トンネル障壁における価電子帯頂上のェネルギーバンド端がスピン分裂しており、前記接合構造体の接合面が、前記基板の法線方向と略等しい方向である'ことを特徴とするトランジスタ。

1 4 . 前記ゲート絶縁膜は、前記接合構造体における接合面の露出する部分に形成されていることを特徴とする請求の範囲第 1 3項に記載のトランジスタ。

1 5 . 基板と、該基板上に形成された接合構造体であって、キヤリァを注入する強磁性ソースと、該強磁性ソースから注入されたキヤリァを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられた強磁性トンネル障壁との接合構造体と、前記強磁性トンネル障壁に電界を印加することにより前記強磁性ソースから前記ドレインへのキヤリァの伝導を制御するゲート電極と、を有し、前記キャリアが電子の場合には前記強磁性トンネル障壁における伝導帯底のエネルギーパンド端がスピン分裂しており、前記キヤリァが正孔の場合には前記強磁性トンネル障壁における価電子帯頂上のェネルギーバンド端がスピン分裂しており、前記接合構造体の接合面が、' 前記基板面と平行な方向と略等しい方向であることを特徴とするトランジスタ。

1 6 . 前記ゲート絶縁膜は、前記接合構造体における接合面の露出する側面に形成されていることを特徴とする請求の範囲第 1 5項に記載のトランジスタ。

1 7 . 請求の範囲第 1項から第 1 6項までのいずれか 1項に記載の 1つのトランジスタを用いて、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の方向によって情報を記憶し、前記強磁性ソースと前記強磁性トンネル障壁との相対的な磁化の方向に依存するトランジスタの相互コンダクタンスに基づく出力特性から前記トランジスタ内に記憶された情報を検出することを特徴とする記憶素子。

1 8 . 請求の範囲第 1項から第 1 6項までのいずれか 1項に記載の 1つのトランジスタと、前記強磁性ソスを接地する第 1の配線と、前記ドレインと接続する第 2の配線と、前記ゲート電極と接続する第 3の配線とを有する記憶素子。

1 9 . 請求の範囲第 1項から請求の範囲第 1 6項までのいずれか 1項に記载の 1つのトランジスタと、前記強磁性ソースを接地する第 1の配線と、前記ドレインと接続する第 2の配線と、前記ゲート電極と接続する第 3の配線と、前記第 2の配線の一端に形成される出力端子と、前記第 2の配線から分岐し負荷を介して電源と接続する第 4の配線とを有する記憶素子。

2 0 . さらに、前記トランジスタ上で互いに電気的に絶縁された状態で交差する第 1の別配線及び第 2の別配線とを有することを特徴とする請求の範囲第 1 8項又は第 1 9項に記載の記憶素子。

2 1 . 前記第 1の別配線および前記第 2の別配線、又は、前記第 1の別配線又は前記第 2の別配線のいずれか一方に代えて、前記第 2の配線および前記第 3の配線、又は、前記第 2の配線又は前記第 3の配線のいずれか一方を用いることを特徴とする請求の範囲第 2 0項に記載の記憶素子。

2 2 . 前記第 1の別配線及び第 2の別配線、又はこれらを置き換えた前記第 2の配線及び前記第 3の配線、又は前記第 1の別配線又は第 2の別配線のいずれか一方を置き換えた前記第 2の配線又は前記第 3の配線と、これらに置き換えられなかった方の前記第 1の別配線又は前記第 2の別配線に電流を流すことにより誘起される磁場により、前記強磁性ソース又は前記強磁性トンネル障壁の磁化を反転させ、前記強磁性ソースに対する強磁性トンネル障壁の相対的な磁化状態を変化させることにより情報の書き換えを行なうことを特徴とする請求の範囲第 2 0項又は第 2 1項に記載の記憶素子。

2 3 . 前記第 3の配線に対して第 1のバイアスを加え、前記第 1 の配線と第 2の配線との間に第 2のバイアスを加えた場合の前記トランジスタの出力特性に基づき情報の読み出しを行うことを特徴とする請求の範囲第 2 0項又は第 2 1項に記載の記憶素子。

2 4 . 前記第 3の配線に対して第 1のバイアスを印加した場合において、前記電源と前記第 1の配線との間に生じる前記負荷と前記トランジスタとを介する電流による前記負荷の電圧降下に基づいて得られる出力電圧により、情報の読み出しを行うことを特徴とする請求の範囲第 1 9項から第 2 3項までのいずれか 1項に記載の記憶素子。

2 5 . マトリックス状に配置された請求の範囲第 1項から第 1 6項までのいずれか 1項に記載のトランジスタと、前記強磁性ソースをそれぞれ接地する第 1の配線と、列方向に並ぶ前記トランジスタの前記グート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタの前記強磁性ドレインを共通に接続する複数本のビット線とを有する記憶回路。

2 6 . マトリックス状に配置された請求の範囲第 1項から第 1 6項までのいずれか 1項に記載のトランジスタと、前記前記強磁性ソースをそれぞれ接地する第 1の配線と、列方向に並ぶ前記トランジスタの前記ゲート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタの前記ドレインを共通に接続する複数本のビット線と、該ビット線のそれぞれの一端に形成される出力端子と、該ビット線のそれぞれから分岐し負荷を介して電源に接続する第 2の配線とを有する記憶回路。

2 7 . さらに、前記トランジスタ上で互いに電気的に絶縁された状態で交差する第 1の別配線及び第 2の別配線とを有することを特徴とする請求の範囲第 2 5項又は第 2 6項に記載の記憶回路。

2 8 . 前記第 1の別配線および前記第 2の別配線、又は、前記第 1の別配線又は前記第 2の別配線のいずれか一方に代えて、前記ヮード線および前記ビット線、又は、前記ワード線又は前記ビット線のいずれか一方を用いることを特徴とする請求の範囲第 2 7項に記載の記憶回路。

2 9 . 前記第 1の別配線及ぴ第 2の別配線、又はこれらを置き換えた前記ヮード線及び前記ビット線、又は前記第 1の別配線又は第 2の別配線のいずれか一方を置き換えた前記ヮード線又は前記ビット線と、これらに置き換えられなかった方の前記第 1の別配線又は第 2の別配線に電流を流すことにより誘起される磁場により、前記強磁性ソース又は強磁性トンネル障壁の磁化を反転させ、前記強磁性ソースに対する前記強磁性トンネル障壁の相対的な磁化状態を変化させることにより情報の書き換えを行なうことを特徴とする請求の範囲第 2 7項又は第 2 8項に記載の記憶回路。

3 0 . 前記ヮード線に対して第 1のバイアスを加え、前記第 1の配線と前記ビット線との間に第 2のバイアスを加えた場合の前記トランジスタの出力特性に基づき情報の読み出しを行うことを特徴とする請求の範囲第 2 5項又は第 2 6項に記載の記憶回路。

3 1 . 前記ワード線に対して第 1 のバイアスを印加した場合において、前記電源と前記第 1の配線との間に生じる前記負荷と前記トランジスタとを介する電流による前記負荷の電圧降下に基づいて得られる出力電圧により、情報の読み出しを行うことを特徴とする請求の範囲第 2 6項から第 2 9項までのいずれか 1項に記載の記憶回路。 ―

3 2 . 請求の範囲第 1項から第 1 6項でのいずれか 1項に記載の第 1及ぴ第 2の 2つのトランジスタと、前記第 1及び前記第 2のトランジスタに共通の強磁性ソースを接地する第 1の配線と、前記第 1のトランジスタが有するドレインと前記第 2のトランジスタが有するドレインとをそれぞれ接続する第 2及び第 3の配線と、前記第 1のトランジスタが有するゲート電極と前記第 2のトランジスタが有するゲート電極とを接続する第 4の配線とを有する記憶回路。

3 3 . マトリックス状に配置された請求の範囲第 1項から第 1 1項まで、第 1 5項又は第 1 6項のいずれか 1項に記載の複数のトランジスタであって、前記基板又は前記基板側に設けられたコンタクト層と前記トランジスタのそれぞれの強磁性ソースとが共通に接続されて接地されているトランジスタと、行方向に並ぶ複数の前記トランジスタが有するドレインを共通に接続するビット線と、列方向に並ぶ複数の前記トランジスタが有するゲート電極を共通に接続するヮード線とを有する記憶回路。

3 4 . キャリアを注入する強磁性ソースと、該強磁性ソースから注入されたキャリアを受けるドレインと、前記強磁性ソースと前記ドレインとの間に設けられた強磁性トンネル障壁とを有し、前記キヤリァが電子の場合には強磁性トンネル障壁における伝導帯のエネルギーバンド端がスピン分裂しており、前記伝導キヤリァが正孔の場合には強磁性トンネル障壁における価電子帯のエネルギーバンド端がスピン分裂していることを特徴とする 2端子磁気抵抗素子。

3 5 . 強磁性半導体層と、該強磁性半導体層へキヤリァを注入するソースと、前記強磁性半導体層に注入されたキヤリアを受けるドレインと、前記ソースから前記ドレインへのキヤリァの伝導を制御する電圧を印加するゲート電極とを有することを特徴とするトランジスタ。

3 6 . 前記ソース又は前記ドレインのいずれか一方が、前記強磁性半導体層に接合する非磁性体からなるトンネル障壁（以下、「非磁性トンネル障壁」と称する。）と該非磁性トンネル障壁に接合する強磁性体からなる電極（以下、「強磁性電極」と称する。）とを含んで構成される強磁性ソースまたは強磁性ドレインであることを特徴とする請求の範囲第 3 5項に記載のトランジスタ。

3 7 . 前記ソースが前記強磁性ソースである場合に、前記ドレインは前記強磁性半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性体からなる電極（以下、「非磁性電極」と称する）とを含んで構成される非磁性ドレインであることを特徴とする請求の範囲第 3 5項又は第 3 6項に記載のトランジスタ。

3 8 . 前記ドレインが前記強磁性ドレインである場合に、前記ソースが前記強磁性半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性電極とを含んで構成される非磁性ソースであることを特徴とする請求の範囲第 3 5項又は第 3 6項に記載のトラジスタ。

3 9 . 前記ソースおよび前記ドレインの両方が前記強磁性半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する強磁性電極とを含んで構成されることを特徴とする請求の範囲第 3 5項に記載のトランジスタ。

4 0 . 前記非磁性トンネル障壁が前記強磁性半導体層の母材とした半導体により形成されていることを特徴とする請求の範囲第 3 5項から第 3 9項までのいずれか 1項に記載のトランジスタ。

4 1 . 前記ソースまたは前記ドレインのいずれか一方が前記強磁性半導体層に接合する強磁性体からなるトンネル障壁（以下、「強磁性トンネル障壁」と称する。）と該強磁性トンネル障壁に接合する非磁性電極とを含んで構成される強磁性ソースまたは強磁性ドレインであることを特徴とする請求の範囲第 3 5項に記載のトランジスタ。

4 2 . 前記ソースが前記強磁性ソースである場合に、前記ドレインは前記強磁性半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性電極とを含んで構成される非磁性ドレインであることを特徴とする請求の範囲第 3 5項又は第 4 1項に記載のトランジスタ。

4 3 . 前記ドレインが前記強磁性ドレインである場合に、前記ソースが前記強磁性半導体層に接合する非磁性トンネル障壁と該非磁性トンネル障壁に接合する非磁性電極とを含んで構成される非-磁性ソースであることを特徴とする請求の範囲第 3 5項又は第 4 1項に記載のトラジスタ。

4 4 . 前記ソースおょぴ前記ドレインの両方が前記強磁性半導体層に接合する強磁性トンネル障壁と該強磁性トンネル障壁に接合する非磁性電極とを含んで構成される強磁性ソースおよび強磁性ドレインであることを特徴とする請求の範囲第 3 5項に記載のトランジスタ。

4 5 . 前記キャリアが電子の場合では、前記強磁性トンネル障壁または非磁性トンネル障壁によるエネルギー障壁は少なくとも伝導バンド側に生じ、前記キヤリァが正孔の場合では前記エネルギー障壁は少なくとも価電子バンド側に生じることを特徴とする請求の範囲第 3 5項から第 4 4項までのいずれか 1項に記載のトランジスタ。

4 6 . 前記強磁性半導体層は半導体に磁性元素を添加した強磁性半導体により形成されることを特徴とする請求の範囲第 3 5項から第 4 5項までのいずれか 1項に記載のトランジスタ。

4 7 . 前記強磁性ソース又は前記強磁性ドレインは、前記強磁性電極として強磁性金属又は強磁性半導体又はハーフメタル強磁性体のいずれかを含むことを特徴とする請求の範囲第 3 5項から第 4 6項までのいずれか 1項に記載のトランジスタ。

4 8 . 前記強磁性ソース又は前記強磁性ドレインは、前記強磁性トンネル障壁として絶縁性強磁性体を含み，前記キャリアが電子の場合では，少なくとも前記絶縁性強磁性体の伝導帯のバンド端がスピン分裂しており、前記キヤリァが正孔の場合では、少なくとも前記絶縁性強磁性体の価電子帯のバンド端がスピン分裂していることを特徴とする請求の範囲第 3 5項から第 4 6項までのいずれか 1項に記載のトランジスタ。

4 9 . 前記強磁性電極に用いる強磁性半導体は、半導体に磁性元素を添加した強磁性半導体であることを特徴とする請求の範囲第 3 5項から第 4 8項までのいずれか 1項に記載のトランジスタ。

5 0 . 前記強磁性電極がハーフメタル強磁性体の場合において、前記非磁性トンネル障壁又は前記強磁性トンネル障壁が前記ハーフメタル強磁性体の金属的スピンバンドに対してエネルギー障壁'を形成することを特徴とする請求の範囲第 3 5項から第 4 7項までのいずれか 1項に記載のトランジスタ。

5 1 . 前記ゲート電極と前記強磁性半導体層との間に絶縁体層が設けられていることを特徴とする請求の範囲第 3 5項から第 5 0項までのいずれか 1 項に記載のトランジスタ。

5 2 . 前記絶縁体層は、前記強磁性半導体層の表面を酸化にすることより形成された表面酸化層を含むことを特徴とする請求の範囲第 5 1項に記載のトランジスタ。

5 3 . 前記絶縁体層は、前記強磁性半導体層上に成長又は堆積された絶縁体層であることを特徴とする請求の範囲第 5 1項に記載のトランジスタ。

5 4 . 半導体からなる基板又は半導体層を形成した基板又は絶縁体層を形成した基板上に形成されていることを特徵とする請求の範囲第 3 5項から第 5 3項までのいずれか 1項に記載のトランジスタ。

5 5 . 前記基板上に形成された前記トランジスタであって、前記ソースおよび前記ドレインにおける前記ゲート電極近傍の接合界面が、前記基板の主面に垂直であり、前記ソースから前記ドレインに向かうキヤリァの流れが、前記基板の主面と略平行な面内にあることを特徴とする請求の範囲第 5 4項に記載のトランジスタ。

5 6 . 前記強磁性電極または前記非磁性電極が、前記非磁性トンネル障壁または前記強磁性トンネル障壁によって、前記強磁性半導体層おょぴ前記基板と分離されることを特徴とする請求の範囲第 5 4項又は第 5 5項に記載のトランジスタ。

5 7 . 前記基板に形成された前記トランジスタであって、前記ソースおよび前記ドレインにおける前記強磁性半導体との接合界面が、前記基板の主面に略平行であり、前記ソースから前記ドレインに向かうキャリアが、前記基板の主面と略垂直な方向に流れることを特徴とする請求の範囲第 5 4項に記載のトランジスタ。

5 8 . 前記基板の主面と略平行に積層される前記ソースと、前記強磁性半導体と、前記ドレインと、の積層構造と、該積層構造の側面に形成されるゲート絶縁膜及びグート電極とを有することを特徴とする請求の範囲第 5 4項又は第 5 7項に記載のトランジスタ。

5 9 . 前記基板に形成した導電性の半導体層を前記ソースへのコンタクト層とすることを特徴とする請求の範囲第 5 8項に記載のトランジスタ。

6 0 . 前記基板に形成した導電性の半導体層を前記ソースへの共通のコンタクト層とことを特徴とする請求の範囲第 5 8項に記載の複数のトランジスタ。

6 1 . 前記基板上に形成された前記トランジスタであって、前記ソースおよび前記ドレインにおける前記グート電極近傍における前記強磁性半導体との接合界面が、前記基板の主面と略平行であり、前會己ソースから前記ドレインに向かうキヤリァの流れが、前記基板の主面と略平行な面内を通ることを特徴とする請求の範囲第 5 4項に記載のトランジスタ。

6 2 . 前記基板上に、強磁性半導体層と非磁性トンネル障壁と強磁性電極との順に積層した構造又は強磁性半導体層と強磁性トンネル障壁と非磁性電極との順に積層.した構造に該強磁性半導体層又は該強磁性半導体層内部まで達する深さの底部を有する凹部を形成し、該凹部の内面に、ゲート絶縁膜とゲ一ト電極とを形成したことを特徴とする請求の範囲第 6 1項に記載のトランジスタ。

6 3 . 前記強磁性半導体層の磁化の方向を変えることによって該強磁性半導体層と、前記強磁性ソース又は前記強磁性体ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁との磁化状態を平行磁化又は反平行磁'. 化に制御できることを特徴とする請求の範囲第 3 5項から第 6 2項までのいずれか 1項に記載のトランジスタ。

6 4 . 前記強磁性ソース及び前記強磁性体ドレインに含まれる強磁性体間の磁化状態を平行磁化に固定して、前記強磁性半導体層の磁化の方向を変えることよって、該強磁性半導体層と、該強磁性ソースおよび該強磁性ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁との磁化状態を平行磁化又は反平行磁化に制御できることを特徴とする請求の範囲第 5 4項から第 6 2項までのいずれか 1項に記載のトランジスタ。

6 5 . 前記強磁性ソース又は前記強磁性体ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁の磁化の方向を変えることよって、前記強磁性ソース又は前記強磁性体ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁と、前記強磁性半導体層と、の磁化状態を平行磁化又は反平行磁化に制御できることを特徴とする請求の範囲第 3 5項から第 6 2 項までのいずれか 1項に記載のトランジスタ。

6 6 . 前記強磁性ソースおよび前記強磁性体ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁の磁化の方向を変えることよって、前記強磁性ソースおよぴ前記強磁性体ドレインに含まれる前記強磁性電極または前記強磁性トンネル障壁と、前記強磁性半導体層との磁化状態とを、平行磁化又は反平行磁化に制御できることを特徴とする請求の範囲第 5 4項から第 6 2項までのいずれか 1項に記載のトランジスタ。

6 7 . 前記ゲート電極と前記強磁性ソースまたは前記非磁性ソースとの間に電圧を印加しない状態において、前記強磁性ソースまたは前記非磁性ソ一スと前記強磁性半導体層との接合における前記強磁性トンネル障壁または前記非磁性トンネル障壁によつて前記ソースから前記強磁性半導体層へのキヤリァの注入が抑制されることを特徴とする請求の範囲第 3 5項から第 6 6項までのいずれか 1項に記載のトランジスタ。

6 8 . 前記ゲート電極と前記強磁性ソースまたは前記非磁性ソースとの間に電圧を印加することより、前記キャリアが、前記強磁性トンネル障壁または前記非磁性トンネル障壁をトンネルすることにより前記強磁性半導体層へ注入されることを特徴とする請求の範囲第 3 5項から第 6 7項までのいずれか 1項に記載のトランジスタ。

6 9 . 前記強磁性ソース又は前記強磁性ドレイン或いは前記強磁性ソース '及ぴ前記強磁性ドレインと、前記強磁性半導体層との磁化状態が平行磁化である場合に対して、前記磁化状態が反平行磁化である場合には、ドレイン電流が小さくなることを特徴とする請求の範囲第 3 5項から第 6 8項までのいずれか 1項に記載のトランジスタ。

7 0 . 同一バイアス下において、前記強磁性ソース又は前記強磁性ドレイン或いは前記強磁性ソース及び前記強磁性ドインと、前記強磁性半導体層と、の相対的な磁化の向きにより伝達コンダクタンスを制御できることを特徴とする請求の範囲第 3 5項から第 6 9項までのいずれか 1項に記載のトランジスタ。

7 1 . 前記強磁性ソース又は前記強磁性ドレイン或いは前記強磁性ソース及び前記強磁性ドレインと、前記強磁性半導体層とが平行磁化を持つ場合に、前記ゲート電極に対して印加する電圧により前記強磁性ソースと前記強磁性ドレインとの間に定められたある電流を生じさせるゲート電圧として定義されるしきい値を有することを特徴とする請求の範囲第 3 5項から第 7 0項までのいずれか 1項に記載のトランジスタ。

7 2 . 前記強磁性ソース又は前記強磁性ドレイン或いは俞記強磁性ソース及ぴ前記強磁性ドレインと前記強磁性半導体層との相対的な磁化の方向によつて情報を記憶し、前記強磁性ソース又は前記強磁性ドレイン或いは前記強磁性ソース及び前記強磁性ドレインと前記強磁性半導体層との相対的な磁化の方向に依存するトランジスタの伝達コンダクタンスに基づいて前記トランジスタ内に記憶された情報を検出することを特徴とする請求の範囲第 3 5項から第 7 1項までのいずれか 1項に記載のトランジスタ。

7 3 . 前記強磁性半導体層に対して、前記ソース及ぴ前記ドレインとに前記強磁性半導体層が常磁性状態になるようにバイアスを印加して、前記強磁性半導体層に対して磁場を印加することにより常磁性状態となった前記強磁性半導体層の磁化方向を変化させた後に、磁場の印加を継続した状態で前記ソースと前記ドレインの前記バイアスの印加を切るか又は前記強磁性半導体層を強磁性状態に戻す程度のバイアスを印加することにより前記強磁性半導体層を強磁性状態にすることによって情報を書き換えることを特徴とする請求の範囲第 7 2項に記載のトランジスタ。

7 4 . 前記強磁性半導体層に対して、前記ソース及び前記ドレインとに前記強磁性半導体層が保磁力が十分小さい強磁性状態になるようにバイアスを印加して、前記強磁性半導体層に対して磁場を印加することにより保磁力が十分小さい強磁性状態となつた前記強磁性半導体層の磁化方向を変化させた後に、磁場の印加を維持した状態で前記ソースと前記ドレインの前記バイアスの印加を切るか又は前記強磁性半導体層を強磁性状態に戻す程度のバイアスを印加することにより前記強磁性半導体層を保磁力の大きな強'磁性状態にすることによって情報を書き換えることを特徴とする請求の範囲第 7 2項に記載のトランジスタ。

7 5 . 前記強磁性半導体層に対して、前記ソース及び前記ドレインとにバイァスを印加して前記強磁性半導体層を消磁し、前記強磁性半導体層に対して磁場を印加して初期磁化状態を利用することにより情報を書き換えることを特徵とする請求の範囲第 7 2項に記載のトランジスタ。

7 6 . 前記ソースを基準として、前記ドレインと前記ゲート電極とに対して. それぞれ所定の電圧を印加した場合の前記ドレインと前記ゲート電極との間に流れる電流の大きさに基づき、情報の読み出しを行うことを特徴とする求の範囲第 7 2項に記載のトランジスタ。

7 7 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の 1つのトランジスタと、前記ゲート電極と接続する第 1の配線と、前記ドレインと接続する第 2の配線と、前記ソースを接地する第 3の配線とを有する記憶素子。

7 8 . 前記第 2の配線と前記第 3の配線とに、前記強磁性半導体層が保持力の大きな強磁性状態から常磁性状態になる程度の第 1の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記第 1の配線:に流し、前記第 1の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を強磁性状態にすることによって情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 7 7項に記載の記憶素子。

7 9 . 前記第 2の配線と前記第 3の配線とに、前記強磁性半導体層が保持力の大きな強磁性状態から保磁力の十分に小さい強磁性状態になる程度の第 1一青の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記第 1の配線に流し、前記第 1の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を保持力の大きな強磁性状態にすることこよって情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 7 7項に記載の記憶素子。

8 0 . 前記第 2の配線と前記第 3の配線とに、前記強磁性半導体層が消磁状態になるように第 1の電圧を印加し、前記第 1の印加電圧を切った後に前記強磁性半導体層を初期磁化特性を利用して磁化できる程度の磁場を誘起する電流を前記第 1の配線に流すことにより、情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 7 7項に記載の記憶素子。

8 1 . 前記第 3の配線を基準として、前記第 2の配線と前記第 1の配線とに対して、それぞれ所定の電圧を印加した場合の前記第 2の配線と前記第 3の配線との間に流れる電流の大きさに基づき、情報の読み出しを行うことを特徴とする請求の範囲第 7 7項に記載の記憶素子。 .

8 2 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、複数の前記トランジスタのうちから選択される第 1群のトランジスタのソースを共通に接地する接地線と、前記第 1群のトランジスタのゲ一トを共通に接続するヮード線と、前記第 1群のトランジスタのドレインと個別に接続されるとともに、前記第 1群に属さないトランジスタを含む第 2群のトランジスタのドレインを共通に接続するビット線とを有する記憶回路。

8 3 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、一方向に延在する複数の前記トランジスタからなるトランジスタ列に属するトランジスタのソースを共通に接地する接地線と、前記トランジスタ列に属するトランジスタのゲ一トを共通に接続するヮード線と、前記トランジスタ列のドレインを個別に接続する複数のビット線とを有する記憶回路。

8 4 .· マトリックス状に配置された請求の範囲第 3 5項力ゝら第 7 6項までのいずれか 1項に記載の複数のトランジスタと、列方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のヮード線と、行方向に並ぶ複数の前記トランジスタのそれぞれのドレィンを共通に接続する複数本のビット線どを有する記憶回路。

8 5 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の互いに隣接する第 1及び第 2の 2つのトランジスタと、前記第 1のトランジスタのゲート電極と前記第 2のトランジスタのゲ一ト電極とを共通接続するヮード線と、前記第 1のトランジスタのドレインと接続する第 1 ビット線及び前記第 2のトランジスタのドレインと接続する第 2ビット線と、第 1及び第 2 のトランジスタに共通のソースと、該共通のソースを接地する配線であって、前記ビット線と直交する方向に延びる配線と、を有する記憶回路。

8 6 . 前記ビット線と前記接地線とに、前記強磁性半導体層が強磁性状態から常磁性状態になる程度の第 1の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ヮード線に流し、前記第 1の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を強磁性状態にすることによって前記ヮ一ド線と前記ビット線とにより選択される選択トランジスタの情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 8 3項から第 8 5項までのいずれか 1項に記載の記憶回路。

8 7 . 前記ビット線と前記接地線とに、前記強磁性半導体層が保磁力の大きな強磁性状態から保磁力の十分に小さい強磁性状態になる程度の第 1の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ヮード線に流し、前記第 1の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を強磁性状態にすることによって前記ヮード線と前記ビット線とにより選択される選択トランジスタの情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 8 2項から第 8 5項までのいずれか 1項に記載の記憶回路又は記憶素子。

8 8 . 前記ビット線と前記接地線とに前記強磁性半導体層が消磁状態になる程度の第 1の電圧を印加し、前記第 1の電圧印加を切った後に前記強磁性半導体層を初期磁化特性を利用して磁化できる程度の磁場を誘起する電流を前記ワード線に流することにより情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 8 3項かち第 8 5項までのいずれか 1項に記載の記憶回路。 ' 8 9 . 前記接地線を基準として、前記ビット線と、前記ヮード線と、に対してそれぞれ所定の電圧を印加した場合の、前記ビット線と前記接地線との間に流れる電流の大きさに基づき、前記ヮード線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことを特徴とする請求の範囲第 8 2項から第 8 5項までのいずれか 1項に記載の記憶回路。

9 0 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、複数の前記トランジスタのうちから選択される第 1群のトランジスタのソースを共通に接地する接地線と、前記第 1群のトランジスタのドレインを共通に接続するビット線と、前記第 1群のトランジスタのゲ一トと個別に接続されるとともに、前記第 1群に属さないトランジスタを含む第 2群のトランジスタのゲ一トを共通に接続するヮード線とを有する記憶回路。

9 1 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、一方向に延在する複数の前記トランジスタからなるトランジスタ行に属するトランジスタのソースを共通に接地する接地線と、前記トランジスタ行に属するトランジスタのドレインを共通に接続するビット線と、前記トランジスタ行のゲートと個別に接続される複数のヮード線とを有する記憶回路。 .

9 2 . マトリックス状に配置された請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、行方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する接地用の複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそれぞれのグート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線とを有する記憶回路。

9 3 . マトリツタス状に配置された請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の複数のトランジスタと、行方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する接地用の複数本の接地線と、列方向に並ぶ複数の前記トランジスタのそ'れぞれのゲート電極を共通に接続する複数本のヮード線と、行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線とを有し、前記接地線のうち列方向に隣接する接地線が共通化された 1本の配線により形成されていることを特徴とする記憶回路。

9 4 . 請求の範囲第 3 5項から第 7 6項までのいずれか 1項に記載の互いに隣接する第 1及び第 2の 2つのトランジスタと、前記第 1のトランジスタのゲート電極と前記第 2のトランジスタのゲート電極とを共通接続するヮード線と、前記第 1のトランジスタのドレインと接続する第 1 ビット線及び前記第 2のトランジスタのドレインと接続する第 2ビット線と、第 1及び第 2 のトランジスタに共通のソースと、該共通のソースを接地する配線であって、前記ビット線と平行する方向に延びる配線と、を有する記憶回路。

9 5 . 前記ビット線と前記接地線とに、前記強磁性半導体層が保持力の大きな強磁性状態から常磁性状態になる程度の第 1の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を複数の前記ヮード線に同時に流し、前記第 1の電圧を切るか、又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を強磁性状態にすることによって、前記ビット線と前記接地線とに接続されるとともに電流を流した複数の前記ヮード線にも接続されるトランジスタ群の情報を一括して書き換える情報書き換え手段を有することを特徴とする請求の範囲第 9 0項から第 9 4項までのいずれか 1項に記載の記憶回路。

9 6 . 前記ビット線と前記接地線とに、前記強磁性体半導体層が保磁力の大きな強磁性状態から保磁力の十分に小さい強磁性状態になる程度の第 1の電圧を印加し、前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を複数の前記ワード線に同時に流し、前記第 1の電圧を切るか、又は前記強磁性半導体層を強磁性に戻す程度の第 2の電圧を印加して前記強磁性半導体層を強磁性状態にすることによって、前記ビット線と前記接地線とに接続されるとともに電流を流した複数の前記ヮード線にも接続されるトランジスタ群の情報を一括して書き換える情報書き換え手段を有することを特徴とする請求の範囲第 9 0項から第 9 4項までのいずれか 1項に記載の記憶回路。

9 7 . 前記接地線と前記ビット線とに、前記強磁性半導体層が消磁状態になるように第 1の電圧を印加し、前記第 1の電圧印加を切った後に前記強磁性半導体層を初期磁化特性を利用して磁化できる程度の磁場を誘起する電流を前記ヮード線に流し、情報を書き換える情報書き換え手段を有することを特徴とする請求の範囲第 9 0項から第 9 4項までのいずれか 1項に記載の記憶回路。

9 8 . 前記接地線を基準として、前記ビット線と前記ワード線とに対して、それぞれ所定の電圧を印加した場合の、前記ビット線と前記接地線との間に流れる電流の大きさに基づき、前記ワード線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことを特徴とする請求の範囲第 9 0項から第 9 3項までのいずれか 1項に記載の記憶回路。 ·

9 9 . 前記ヮード線又は前記第 1の配線の外周を囲むヨークを備えることを特徴とする請求の範囲第 7 7項から第 9 8項までのいずれか 1項に記載の記憶素子又は記憶回路。