WO2004068705A1 - 前置増幅回路及びクロック切替え回路及びそれを用いた光受信器 - Google Patents

前置増幅回路及びクロック切替え回路及びそれを用いた光受信器 Download PDF

Info

Publication number
WO2004068705A1
WO2004068705A1 PCT/JP2004/000647 JP2004000647W WO2004068705A1 WO 2004068705 A1 WO2004068705 A1 WO 2004068705A1 JP 2004000647 W JP2004000647 W JP 2004000647W WO 2004068705 A1 WO2004068705 A1 WO 2004068705A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
preamplifier
circuit
clock
exclusive
Prior art date
Application number
PCT/JP2004/000647
Other languages
English (en)
French (fr)
Other versions
WO2004068705A8 (ja
Inventor
Masaki Kunii
Hirokazu Osada
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to JP2005504696A priority Critical patent/JP4137120B2/ja
Publication of WO2004068705A1 publication Critical patent/WO2004068705A1/ja
Publication of WO2004068705A8 publication Critical patent/WO2004068705A8/ja
Priority to US11/043,078 priority patent/US7389056B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3084—Automatic control in amplifiers having semiconductor devices in receivers or transmitters for electromagnetic waves other than radiowaves, e.g. lightwaves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/366—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator
    • H04L27/367—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion
    • H04L27/368—Arrangements for compensating undesirable properties of the transmission path between the modulator and the demodulator using predistortion adaptive predistortion

Definitions

  • the present invention relates to a preamplifier circuit, a switchover circuit, and an optical receiver using the same, and more particularly, to a preamplifier for a photoelectrically converted signal provided in the optical receiver, and to reduce the signal transmission speed.
  • the present invention relates to a preamplifier circuit and a clock switch circuit that switch clocks in response to the change, and an optical receiver using the same.
  • preamplifier circuit As a preamplifier circuit provided in an optical receiver and preamplifying a signal obtained by photoelectric conversion, for example, Japanese Patent Application Laid-Open No. HEI 3 _ 195 10 07, or Japanese Patent Application Laid-Open No. H. There are those described in.
  • FIG. 1 shows a block diagram of an example of a conventional preamplifier circuit.
  • an optical detector 1 photoelectrically converts an optical input signal.
  • the output signal of the optical detector 1 is amplified by the preamplifier 2.
  • a variable resistive element 3 whose bias value changes in resistance.
  • the output signal of the preamplifier 2 is supplied to the next-stage circuit and also to the comparison circuits 4 and 5.
  • the comparison circuit 4 compares the output signal with the first reference voltage and supplies a comparison result to the control voltage generation circuit 6, and the comparison circuit 5 compares the output signal with a signal lower than the first reference and the second reference and compares the output signal with the second reference voltage. Is supplied to the ® generation circuit 6.
  • the control voltage generation circuit 6 obtains an exclusive OR (that is, a rise and fall detection signal) of the above two comparison results, obtains an 'average voltage of the exclusive OR signal, Performs differential amplification with voltage and outputs control voltage. This control voltage is applied to the variable resistance element 3 as a bias, and variably controls the resistance value of the variable resistance element 3.
  • variable resistance element 3 controls the amount of feedback that feeds back the output of the preamplifier 2 to the input side, thereby varying the gain and frequency bandwidth of the preamplifier 2 and being optimal for the frequency of the optical input signal. It is in the form.
  • the conventional preamplifier circuit requires that the number of rising and falling edges of the input signal within a certain period of time does not fall outside a predetermined range. For this reason, if the number of rises and falls of the optical input signal within a certain period of time becomes smaller than a predetermined range, the control voltage of the variable resistance element 3 cannot be generated correctly, and the band control does not operate properly. Cause problems.
  • the signal reliably equalize light ⁇ (R e S haping), retiming (R etiming), it is essential that 3 R function to the reproducing (Re generati ng) operates adaptively.
  • FIG. 2 shows a block diagram of an example of a conventional optical receiver.
  • the optical detector 1 photoelectrically converts an optical input signal.
  • the output signal of the optical detector 1 is amplified by the preamplifier 2.
  • a variable resistance element 3 whose resistance value changes with a bias.
  • the output signal of the preamplifier 2 is supplied to a clock generator 8 and an identification circuit 9 via an AGC (automatic gain control) amplifier 7.
  • the clock generator 8 generates a clock synchronized with a clock component included in the output signal of the AGC amplifier 7 using a PLL or a SAW filter, and supplies the clock to the identification circuit 9.
  • the identification circuit 9 reproduces data by sampling the output signal of the AGC amplifier 7 with the clock supplied from the clock generator 8, and outputs this data together with the clock.
  • the transmission speed is 622 Mb / s, 2.48 Gb / S , 1 OGb / A dedicated optical receiver is used for each s.
  • the preamplifier 2 and the AGC amplifier 7 that perform equalization amplification support the transmission speed of 2.48 Gb / s, the transmission speed 1 OGb / faster than the equalization band (2.48 Gb / s)
  • the received signal (10 Gb / S ) is band-limited at the equalizing bandwidth, the waveform is distorted, and the reception characteristics are degraded.
  • the high-frequency noise component is increased by the preamplifier 2, and the reception characteristics are poor.
  • the bandwidth can be automatically adjusted without being affected by the input signal pattern, and the clock can be automatically switched according to the transmission speed of the input signal, thereby reducing the cost. It is a general object to provide a preamplifier circuit and a clock switching circuit and an optical receiver using the same.
  • a preamplifier circuit comprises: a preamplifier for setting a bandwidth for performing amplification by varying a feedback resistance according to a control signal; and an output signal of the preamplifier.
  • Control signal generation means for detecting the band of the control signal to generate the control signal
  • correction signal generation means for generating a correction signal of the control signal, wherein the control signal is corrected by the correction signal and the feedback resistance is adjusted. It is configured to perform variable adjustment of the value.
  • FIG. 1 is a block diagram of an example of a conventional preamplifier circuit.
  • FIG. 2 is a block diagram of an example of a conventional optical receiver.
  • FIG. 3 is a block diagram of one embodiment of the preamplifier circuit of the present invention and an optical receiver using the same.
  • FIG. 4 is a detailed schematic diagram of an embodiment of the preamplifier circuit and the optical receiver using the same according to the present invention.
  • FIG. 5 is a diagram illustrating characteristics of the preamplifier according to the resistance value of the variable resistance element.
  • FIG. 6 is a signal waveform diagram for explaining the present invention.
  • FIG. 1 is a block diagram of an embodiment of a front-end width circuit and a mouthpiece switching circuit and an optical receiver using the same according to the present invention.
  • FIG. 8 is a detailed block diagram of an embodiment of the preamplifier circuit and the circuit switching circuit of the present invention and an optical receiver using the same.
  • FIG. 9 is a diagram for explaining the relationship between the transmission speed of the optical input signal and the level of the control voltage.
  • FIG. 10 is a waveform diagram of an exclusive OR signal at a transmission speed different from the reference clock.
  • FIG. 11 is a circuit configuration diagram of one embodiment of the transmission rate detecting section and the frequency dividing section.
  • FIG. 3 is a block diagram of one embodiment of the preamplifier circuit of the present invention and an optical receiver using the same
  • FIG. 4 is a detailed block diagram thereof.
  • the photodetector 10 is constituted by, for example, a photodiode and photoelectrically converts an optical input signal.
  • the output signal of the optical detector 10 is amplified by the preamplifier 12.
  • a variable resistance element 13 whose resistance changes with a bias voltage is provided in parallel with the preamplifier 12.
  • the signal amplified by the preamplifier 12 is gain-controlled by the AGC amplifier 14 so that the output level is constant, and supplied to the clock and data recovery circuit 16 and comparators 20 and 22 Is done.
  • the preamplifier 12 that performs feedback with the variable resistor 13 has a narrow frequency bandwidth and a large gain when the bias voltage is high, the resistance of the variable resistor 13 is large, and the amount of feedback is small.
  • 5 has the characteristic shown by the dashed line, and has the characteristic shown by the two-dot dashed line when the resistance is small and the feedback amount is large and the gain is small.
  • the resistance value of 3 is medium and the amount of feedback is medium, it has the characteristics shown by the solid line with a medium frequency bandwidth and medium gain.
  • the preamplifier 12 of the optical detector 10 is optimal when the frequency fi of the optical input signal is fi 0.8 fc with respect to the cut-off frequency fc in the above characteristics, and fi 0.8 fc It is required to variably control the resistance value of the variable resistance element 13 so that
  • the clock and data recovery circuit 16 is composed of a clock generator 17 and a discriminator 18 as shown in Fig. 4.
  • the discriminator 18 generates the clock of the output signal of the AGC amplifier 14.
  • the data is sampled and identified using the clock supplied from the device 17, and data obtained as a result of the identification is output from the terminal 19.
  • Comparator 20 compares the output signal of AGC amplifier 14 with a first reference voltage
  • comparator 22 compares the output signal of AGC amplifier 14 with a second reference voltage lower than the first reference voltage.
  • the output signals of the comparators 20 and 22 are subjected to an exclusive OR operation by an exclusive OR circuit 24.
  • the exclusive OR signal obtained here that is, the rising and falling detection signals are obtained by the average value detection circuit 26 and The signal is supplied to the correction signal generation circuit 28.
  • the average value detection circuit 26 detects the average value ⁇ ] ⁇ of the exclusive OR signal and supplies it to the inverting input terminal of the differential amplifier 32.
  • the correction signal generation circuit 28 includes a D-type flip-flop 29 and an integrator 30.
  • the D-type flip-flop 29 samples the exclusive OR signal by using the data identification clock supplied from the clock generator 17 to obtain the exclusive OR signal.
  • the pulse width is supplied to the integrator 30 at least as long as the clock cycle.
  • the integrator 30 integrates the exclusive OR signal having a fixed pulse width and supplies the integrated voltage to the non-inverting input terminal of the differential amplifier 32.
  • the differential amplifier 32 performs a differential amplification of the integrated voltage and the average voltage to generate a control voltage.
  • the control B is applied to the variable resistance element 13 as a bias, and the resistance value of the variable resistance element 13 is variably controlled.
  • the variable resistance element 13 feeds back the output of the preamplifier 1 2 to the input side, and variably controls the resistance value of the variable resistance element 13 to vary the gain and frequency bandwidth of the preamplifier 12, The form is optimal for the frequency of the optical input signal.
  • the pass band of the preamplifier 12 is narrow.
  • the output signal waveform of the AGC amplifier 14 becomes as shown in FIG. This waveform shows a “1” continuous pattern with a small number of rises and falls.
  • the first and second reference voltages of the comparators 20 and 22 are indicated by a and b, respectively.
  • the waveform of the exclusive OR signal output from the exclusive OR circuit 24 has a narrow pulse width as shown in FIG. 6 (B).
  • the pulse width of the exclusive OR signal is at least the clock cycle shown in FIG. 6C, so that the exclusive logic output from the D-type flip-flop 29
  • the waveform of the sum signal is as shown in FIG. 6D, and the integrated voltage output by the integrator 30 is relatively higher than the average voltage output by the average detection circuit 26.
  • Figures 6 (E) and 6 (F) show the average voltage and the integral voltage, respectively, by broken lines. The solid line is the voltage of the state where the pulse of the exclusive OR signal is not present.
  • the control voltage that is, the bias of the variable resistance element 13 is increased, and the pass band of the preamplifier 12 can be narrowed.
  • the pass band of the preamplifier 12 becomes narrower, the pulse width of the exclusive OR signal output from the exclusive OR circuit 24 becomes wider than the waveform shown in FIG.
  • the control voltage stabilizes when it reaches the level shown in (D).
  • FIG. 7 is a block diagram of an embodiment of a preamplifier circuit and a switching circuit of the present invention and an optical receiver using the same
  • FIG. 8 is a detailed block diagram thereof.
  • the photodetector 40 is composed of, for example, a photodiode and photoelectrically converts an optical input signal.
  • the optical input signals have different transmission speeds of 62 2 Mb / s, 2.48 Gb / s, and 10 Gb / s.
  • the output signal of the optical detector 40 is amplified by the preamplifier 42.
  • a variable resistance element 43 whose resistance changes with a bias voltage is provided in the column.
  • the signal amplified by the preamplifier 42 is gain-controlled by the AGC amplifier 44 so that the output level becomes constant, and is controlled by the control «] £ generation circuit 45, the clock switching circuit 46, and the identification circuit 48. Supplied. That is, the preamplifier 42 and the AGC amplifier 44 perform equal width.
  • the preamplifier 42 that performs feedback with the variable resistance element 4 3 has a narrow frequency bandwidth and a large gain when the bias voltage is high, the resistance value of the variable resistance element 43 is large, and the feedback amount is small.
  • the resistance value of the variable resistor 43 when the bias voltage is low, the resistance value of the variable resistor 43 is small, and the feedback amount is large, the frequency bandwidth is wide and the gain is small.
  • the resistance value of the element 43 is medium and the feedback amount is medium, it has the characteristic shown by the solid line with the medium frequency bandwidth and the medium gain.
  • the control voltage generation circuit 45 includes comparators 50, 52, an exclusive OR circuit 54, an average value detection circuit 56, a correction signal generation circuit 58, and a differential amplifier 62. Have been.
  • the comparator 50 compares the output signal of the AGC amplifier 44 with a first reference voltage
  • the comparator 52 compares the output signal of the AGC amplifier 44 with a second reference voltage lower than the first reference voltage.
  • the output signals of the comparators 50 and 52 are subjected to an exclusive OR operation by an exclusive OR circuit 54.
  • the exclusive OR signals obtained, that is, the rising and falling detection signals are obtained by an average value detection circuit 56 and It is supplied to the correction signal generation circuit 58.
  • the average value detection circuit 56 detects the average value voltage of the exclusive OR signal and supplies it to the inverting input terminal of the differential amplifier 62.
  • the correction signal generation circuit 58 includes a D-type flip-flop 59 and an integrator 60.
  • the D-type flip-flop 59 samples the exclusive-OR signal using the reference clock supplied from the clock switching circuit 46, thereby reducing the pulse width of the exclusive-OR signal at least to the reference clock. The period is supplied to the integrator 60.
  • the integrator 60 integrates the exclusive OR signal having a fixed pulse width, and supplies the integrated voltage to the non-inverting input terminal of the differential amplifier 62.
  • the reference clock identifies the data of the optical input signal with the highest transmission speed of 1 OGb / s. Clock.
  • the differential amplifier 62 generates a control voltage by performing differential amplification between the integral voltage and the average voltage. This control is applied as a bias to the variable resistance element 43 and is also supplied to the quick switching circuit 46, and the resistance value of the variable resistance element 43 is variably controlled according to the control.
  • the variable resistance element 43 feeds back the output of the preamplifier 42 to the input side.By variably controlling the resistance value of the variable resistance element 43, the gain and frequency bandwidth of the preamplifier 42 are changed, and the optical input signal It is the form that is most suitable for this frequency.
  • the pulse width of the exclusive OR signal becomes narrow because the rising and falling edges of the exclusive OR signal are sharp, and the preamplifier 12 If the pass band of the exclusive OR signal is narrow, the rising and falling edges of the exclusive OR signal become gentler, so the pulse width of the exclusive OR signal becomes wider, and the rising and falling of the optical input signal within a certain time
  • the control voltage can be generated correctly, the bandwidth can be controlled normally, and the bandwidth can be automatically adjusted without being affected by the input signal pattern. As described above.
  • the clock switching circuit 46 includes a clock generator 64, a transmission speed detector 66, and a frequency divider 68.
  • the clock generator 64 generates a reference clock synchronized with the clock component included in the output signal of the AGC amplifier 44 using a PLL or SAW filter, and supplies the reference clock to the frequency divider 68 and the D-type flip-flop 59. If the transmission speed of the optical input signal is an integral multiple of 622 Mb / s, 2.48 Gb / s, and 10 Gb / s, the reference clock frequency is However, it is 10 GHz, which corresponds to the optical input signal with the highest transmission speed.
  • the transmission rate detector 66 compares the control voltage supplied from the differential amplifier 62 with each of the thresholds VH, VM, and VL to detect the transmission rate of the optical input signal.
  • the reference clock is divided according to the detection result of the transmission speed.
  • the transmission speed of the optical input signal is 10 bZs in the period T1, 2.48 Gb / s in the period T2, and 6 2 2 in the period T3.
  • the level of the control unit changes as shown in FIG. 9 ( ⁇ ).
  • Fig. 9 ( ⁇ ⁇ ) shows the thresholds VH, VM, and VL together with the control «J £».
  • Figure 10 (A) shows the waveform of the reference clock (1 OGHz), and Figures 10 (B), (C), and (D) show that the transmission speed is 10 Gb / s, 2.4
  • the waveform (1 pulse) of the exclusive OR signal output by the D-type flip-flop 59 in each of 8 Gb / s and 62 2 Mb / s is shown.
  • FIG. 11 is a circuit configuration diagram of an embodiment of the transmission rate detecting section 66 and the frequency dividing section 68.
  • resistors R1, R2, and R3 connected in series divide the power supply voltage Vcc to generate thresholds VH, VM, and VL and supply them to the inverting input terminals of comparators 71, 72, and 73 I do.
  • the control voltage from the differential amplifier 62 is input to the terminal 70, and the comparator 71,
  • the comparator 71 outputs a low level when the control voltage is lower than the threshold VH, and outputs a high level when the control voltage exceeds the threshold VH.
  • the comparator 72 outputs a low-level output when the control is below the threshold VM, and outputs a high-level output when the control exceeds the threshold VM.
  • 7 3 is a low level output when the control voltage is less than the threshold value VL, and a high level output when the control voltage exceeds the value VL.
  • the output of the comparator 71 is supplied to the inverters 74 and 76 and also to the AND circuit 77.
  • the output of the comparator 72 is supplied to the inverter 75, Both are supplied to the AND circuit 78.
  • the output of the comparator 73 is supplied to an AND circuit 79.
  • the AND circuit 77 When the control voltage exceeds the threshold value VH, the AND circuit 77 outputs a high-level signal and puts the frequency divider 82 into an enable state.
  • the frequency divider 82 is supplied from the clock generator 64 via the terminal 81 at a frequency of 10 GHz. Generates a 622 MHz clock by dividing the reference clock by 1/16.
  • the AND circuit 78 When the control circuit ⁇ 1 £ is in the range from the threshold value VM to the threshold value VH, the AND circuit 78 outputs a high-level output to enable the frequency divider 83, and the frequency divider 83 divides the reference clock having a frequency of 10 GHz by 1Z4. To generate a clock with a frequency of 2.48 GHz.
  • the AND circuit 79 When the control voltage is in the range from the threshold value VL to the threshold value VM, the AND circuit 79 outputs a high-level output to enable the frequency divider 84, and the frequency divider 84 divides the reference clock having a frequency of 10 GHz by 1/1. To generate a clock with a frequency of 10 GHz. Since the frequency divider 84 does not substantially perform frequency division, a transmission gate or the like may be used. The clock output from any of the frequency dividers 82, 83, 84 is supplied to an identification circuit 48 through an OR circuit 85.
  • the transmission rate detector 66 compares the control ⁇ with the thresholds VH, VM, and VL, the control voltage is compared with the thresholds VH, VM, and the division ratio is set to 1/16, 1/4, or 1 / It is also possible to determine which one to use, and it is not limited to the above embodiment.
  • the discrimination circuit 48 includes a discriminator 48a and a D-type flip-flop 48b.
  • the discriminator 48a discriminates the output signal of the AGC amplifier 44, and the D-type flip-flop 48b supplies the signal from the frequency divider 68. Sampling is performed using a clock, and data obtained as a result of identification is output from a terminal 49a, and the clock is output from a terminal 49b.
  • clock switching can be performed automatically according to the transmission speed of the input signal, and signal light with different transmission speeds of 622 Mb / s, 2.48 GbZs, and 1 OGb / s can be transmitted by a single optical receiver. Reception can be performed, the circuit scale can be reduced, and the cost can be reduced.
  • the average value detection circuit 26, the differential amplifier 32, the comparators 20 and 22 and the exclusive OR circuit 24 correspond to the control signal generation means described in the claims, and the correction signal generation circuit 28 corresponds to the correction signal generation circuit.
  • Comparator 20 corresponds to the first comparator
  • comparator 22 corresponds to the second comparator
  • AGC amplifier 14 corresponds to the AGC means
  • data recovery circuit 16 corresponds to the signal generation means.
  • the transmission speed detector 66 corresponds to the transmission speed detector
  • the clock generator 64 corresponds to the clock generator
  • the frequency divider 68 corresponds to the frequency divider.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Optical Communication System (AREA)
  • Amplifiers (AREA)
  • Dc Digital Transmission (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

本発明は、制御信号に応じて帰還抵抗値を可変して増幅を行う帯域幅を設定する前置増幅器と、前記前置増幅器の出力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、前記制御信号の補正信号を生成する補正信号生成手段を有し、前記制御信号を前記補正信号で補正して前記帰還抵抗値の可変調整を行うよう構成することにより、光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決められた範囲より小さくなった場合にも、制御電圧を正しく生成でき正常な帯域制御を行うことができ、入力信号パターン依存性の影響なく帯域幅を自動的に調整した光受信器を実現することができ、コストの低減をはかることができる。

Description

明細書 前置増幅回路及ぴク口ック切替え回路及ぴそれを用いた光受信器 技術分野
本発明は、 前置増幅回路及びク口ック切替え回路及びそれを用いた光受信器に 関し、 特に、 光受信器に設けられ光電変換した信号を前置増幅し、 信号の伝送速 度に応じてクロック切替えを行う前置増幅回路及びク口ック切替え回路及びそれ を用いた光受信器に関する。 背景技術
光受信器に設けられ光電変換した信号を前置増幅する前置増幅回路として、 例 えば特開平 3 _ 1 9 5 1 0 7号公報、 または、 特開平 3 _ 2 7 0 5 0 4号公報に 記載されたものがある。
図 1は、 従来の前置増幅回路の一例のブロック図を示す。 同図中、 光検波器 1 は、 光入力信号を光電変換する。 光検波器 1の出力信号は前置増幅器 2で增幅さ れる。 前置増幅器 2と並列にバイアス «JBこて抵抗値が変化する可変抵抗素子 3 が設けられている。 前置増幅器 2の出力信号は次段回路に供給されると共に、 比 較回路 4， 5に供給される。
比較回路 4は出力信号を第 1基準電圧と比較して比較結果を制御電圧生成回路 6に供給し、 比較回路 5は出力信号を第 1基準 より低レ、第 2基準 と比較 して比較結果を制御 ®Ε生成回路 6に供給する。 制御電圧生成回路 6は上記 2つ の比較結果の排他的論理和 （すなわち立ち上がり及び立ち下がり検出信号） を求 め、 この排他的論理和信号の'平均値電圧を求め、 この平均値電圧と基準電圧との 差動増幅を行つて制御電圧を出力する。 この制御電圧はバイァスとして可変抵抗 素子 3に印加され、 可変抵抗素子 3の抵抗値を可変制御する。
これによつて、 可変抵抗素子 3が前置増幅器 2出力を入力側に帰還する帰還量 を制御して、 前置増幅器 2のゲイン及び周波数帯域幅を可変し、 光入力信号の周 波数に最適な形態としている。 しかるに、 従来の前置増幅回路は、 一定時間における入力信号の立ち上がり及 ぴ立ち下がりの数が予め決められた範囲から外にでないことを条件としている。 このため、 光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予め決め られた範囲より小さくなった場合、 可変抵抗素子 3の制御電圧を正しく生成でき ず、 帯域制御が正常に動作しないという問題を生じる。
光受信器は、信号光を確実に等化增幅（R e S h a p i n g)、リタイミング（R e t i m i n g)、識別再生（Re g e n e r a t i ng)する 3 R機能が適応し て動作することが必須である。
図 2は、 従来の光受信器の一例のブロック図を示す。 同図中、 図 1と同一部分 には同一符号を付しており、 比較回路 4， 5及び制御電圧生成回路 6は省略して レ、る。 光検波器 1は、 光入力信号を光電変換する。 光検波器 1の出力信号は前置 増幅器 2で増幅される。 前置増幅器 2と並列にバイアス «ΒΕにて抵抗値が変化す る可変抵抗素子 3が設けられている。
前置増幅器 2の出力信号は AG C (自動利得制御） アンプ 7を経てクロック発 生器 8及び識別回路 9に供給される。 クロック発生器 8は PLLまたは SAWフ ィルタを用いて A G Cアンプ 7の出力信号に含まれるクロック成分に同期したク ロックを発生して識別回路 9に供給する。 識別回路 9は AG Cアンプ 7の出力信 号をクロック発生器 8から供給されるクロックでサンプリングしてデータを再生 し、 このデータをクロックと共に出力する。
従来の光受信器は、 3 R機能が正確に動作するように、 使用する信号光の伝送 速度に対応して設計されており、 例えば伝送速度 622Mb/s, 2. 48Gb / S， 1 OGb/sそれぞれに対応して専用の光受信器が使用されている。 等化増幅を行う前置増幅器 2及び AGCアンプ 7が例えば伝送速度 2. 48G b/sに対応している場合に、 等化帯域 (2. 48Gb/s) より高速な伝送速 度 1 OGb/sの信号を受信したときには、 受信信号 （10Gb/S) が等化增 幅部で帯域制限を受けて波形が歪み受信特性が劣化する。 また、 等化帯域より低 速な伝送速度信号 622 M b Z sの信号を受信したときには、 前置増幅器 2で高 周波雑音成分が大きくなり受信特性が劣ィヒする。
このため、 信号光の伝送速度に対応した前置増幅器 2が必要となり、 異なる伝 送速度 6 2 2 Mb Z s， 2. 4 8 G b / s , 1 0 G b / sの信号光を受信するた めには 3種類の光受信器が必要となり、 回路規模が大きくなり、 コストが高くな るという問題があった。 発明の開示
本発明は、 入力信号パターン依存性の影響なく帯域幅を自動的に調整すること ができ、 また、 入力信号の伝送速度に応じて自動的にクロック切替えを行うこと ができ、 コストの低減をはかることができる前置増幅回路及びクロック切替え回 路及ぴそれを用いた光受信器を提供することを総括的な目的とする。
この目的を達成するため、 本発明の前置増幅回路は、 制御信号に応じて帰 ¾ 抗値を可変して増幅を行う帯域幅を設定する前置増幅器と、 前記前置増幅器の出 力信号の帯域を検出して前記制御信号を生成する制御信号生成手段と、 前記制御 信号の補正信号を生成する補正信号生成手段を有し、 前記制御信号を前記捕正信 号で補正して前記帰還抵抗値の可変調整を行うよう構成される。
このような前置増幅回路によれば、 光入力信号の一定時間内の立ち上がり及び 立ち下がりの数が予め決められた範囲より小さくなった場合にも、 制御電圧を正 しく生成でき正常な帯域制御を行うことができ、 入力信号パターン依存性の影響 なく帯域幅を自動的に調整した光受信器を実現することができ、 コストの低減を はかることができる。 図面の簡単な説明
図 1は、 従来の前置増幅回路の一例のプロック図である。
図 2は、 従来の光受信器の一例のプロック図である。
図 3は、 本発明の前置増幅回路及びそれを用いた光受信器の一実施例のプロッ ク図である。
図 4は、 本発明の前置増幅回路及びそれを用いた光受信器の一実施例の詳細プ 口ック図である。
図 5は、 可変抵抗素子の抵抗値に応じた前置増幅器の特性を示す図である。 図 6は、 本発明を説明するため信号波形図である。 図 Ίは、 本発明の前置增幅回路及びク口ック切替え回路及びそれを用いた光受 信器の一実施例のブロック図である。
図 8は、 本発明の前置増幅回路及ぴク口ック切替え回路及ぴそれを用いた光受 信器の一実施例の詳細プロック図である。
図 9は、 光入力信号の伝送速度と制御電圧のレベルとの関係を説明するための 図である。
図 1 0は、 基準クロックと異なる伝送速度における排他的論理和信号の波形図 である。
図 1 1は、 伝送速度検出部及び分周部の一実施例の回路構成図である。 発明を実施するための最良の形態
以下、 本発明の実施例を図面に基づいて説明する。
図 3は本発明の前置増幅回路及びそれを用いた光受信器の一実施例のプロック 図、 図 4はその詳細ブロック図を示す。 両図中、 光検波器 1 0は、 例えばフォト ダイオードで構成され、 光入力信号を光電変換する。 光検波器 1 0の出力信号は 前置増幅器 1 2で増幅される。 前置増幅器 1 2と並列にバイアス電圧にて抵抗値 が変化する可変抵抗素子 1 3が設けられている。 前置増幅器 1 2で増幅された信 号は A G Cアンプ 1 4で出力レベルが一定となるようにゲインコント口ールされ てクロック及ぴデータ再生回路 1 6及ぴコンパレータ 2 0 , 2 2に供給される。 ここで、 可変抵抗素子 1 3で帰還を行う前置増幅器 1 2は、 バイアス電圧が高 く可変抵抗素子 1 3の抵抗値が大で帰還量が小さいとき周波数帯域幅が狭くゲイ ンが大きい図 5に一点鎖線で示す特性を持ち、 パイァス が低く可変抵抗素子 1 3の抵抗値が小で帰還量が大きいとき周波数帯域幅が広くゲインが小さい二点 鎖線で示す特性を持ち、 可変抵抗素子 1 3の抵抗値が中位で帰還量が中位のとき 周波数帯域幅が中位でゲインが中位の実線で示す特性を持つ。
そして、 光検波器 1 0の前置増幅器 1 2としては、 光入力信号の周波数 f iが 上記特性におけるカツトオフ周波数 f cに対し、 f i 0 . 8 f cであるとき最 適とされ、 f i 0 . 8 f cとなるように可変抵抗素子 1 3の抵抗値を可変制御 することが求められている。 ク口ック及びデータ再生回路 1 6は、 図 4に示すように、 クロック発生器 1 7 と識別器 1 8から構成され、 識別器 1 8は AG Cアンプ 1 4の出力信号をクロッ ク発生器 1 7から供給されるクロックを用いてサンプリングして識別し、 識別結 果として得られたデータを端子 1 9から出力する。
コンパレータ 2 0は AG Cアンプ 1 4の出力信号を第 1基準電圧と比較し、 コ ンパレータ 2 2は AG Cアンプ 1 4の出力信号を第 1基準電圧より低い第 2基準 電圧と比較する。 コンパレータ 2 0 , 2 2それぞれの出力信号はイクスクルーシ ブオア回路 2 4で排他的論理和演算され、 ここで得られた排他的論理和信号つま り立ち上がり及び立ち下がり検出信号は平均値検出回路 2 6及び補正信号生成回 路 2 8に供給される。
平均値検出回路 2 6は排他的論理和信号の平均値 ¾]ϊを検出して差動増幅器 3 2の反転入力端子に供給する。 補正信号生成回路 2 8は、 D型フリップフロップ 2 9と積分器 3 0から構成されている。 D型フリップフロップ 2 9は、 クロック 発生器 1 7から供給されるデータ識別用のクロックを用いて排他的論理和信号を サンプリングすることで、 排他的論理和信号のノ、。ルス幅を最低でもクロック周期 にして積分器 3 0に供給する。 積分器 3 0はパルス幅一定の排他的論理和信号を 積分し積分値電圧を差動増幅器 3 2の非反転入力端子に供給する。
差動増幅器 3 2は、 上記積分値電圧と平均値電圧との差動増幅を行って制御電 圧を生成する。 この制御 ®Bまバイアスとして可変抵抗素子 1 3に印カ卩されて可 変抵抗素子 1 3の抵抗値が可変制御される。 可変抵抗素子 1 3は前置増幅器 1 2 出力を入力側に帰還しており、 可変抵抗素子 1 3の抵抗値を可変制御することで 前置増幅器 1 2のゲイン及び周波数帯域幅を可変し、 光入力信号の周波数に最適 な形態としている。
ここで、 前置増幅器 1 2の通過帯域が高周波数まで延びた広帯域 （図 5の二点 差線） の場合、 排他的論理和信号の立ち上がり及び立ち下がりが急峻となるため 排他的論理和信号のパルス幅は狭くなる。 また、 前置増幅器 1 2の通過帯域が狭 帯域 （図 5の一点差線） の場合、 排他的論理和信号の立ち上がり及び立ち下がり がなだらかとなるため排他的論理和信号のパルス幅は広くなる。
入力信号の立ち上がり及び立ち下がりの数が予め決められた範囲より少ない場 合は、前置増幅器 1 2の通過帯域は狭帯域であることが望まれる。これに反して、 前置増幅器 1 2の通過帯域が広帯域であると、 AG Cアンプ 1 4の出力信号波形 は図 6 (A) に示すようになる。 なお、 この波形は立ち上がり及び立ち下がりの 数が少ない 「1」 連続パターンを示している。 また、 コンパレータ 2 0， 2 2そ れぞれの第 1， 第 2基準電圧を a， bで示している。
前置増幅器 1 2の通過帯域が広帯域であると、 イクスクルーシブオア回路 2 4 の出力する排他的論理和信号の波形は図 6 (B ) に示すようにパルス幅は狭くな る。 本実施例の補正信号生成回路 2 8では、 排他的論理和信号のパルス幅を最低 でも図 6 (C) に示すクロックの周期にしているため、 D型フリップフロップ 2 9の出力する排他的論理和信号の波形は図 6 (D) に示すようになり、 積分器 3 0の出力する積分値電圧は、 平均値検出回路 2 6の出力する平均値電圧に比べ相 対的に高くなる。 図 6 (E) , (F) に平均値電圧、 積分値電圧それぞれを破線で 示す。 実線は排他的論理和信号のパルスがなレ、状態の電圧である。
このため、 制御電圧つまり可変抵抗素子 1 3のバイアスは高くなり、 前置増幅 器 1 2の通過帯域を狭帯域にすることができる。 なお、 前置増幅器 1 2の通過帯 域が狭帯域になると、 イクスクルーシブオア回路 2 4の出力する排他的論理和信 号のパルス幅は図 6 (B) に示す波形より広くなり、 図 6 (D) に示す程度とな つた時点で制御電圧が安定する。
これによつて、 光入力信号の一定時間内の立ち上がり及ぴ立ち下がりの数が予 め決められた範囲より小さくなった場合にも、 制御電圧を正しく生成でき正常な 帯域制御を行うことができる。 つまり、 入力信号パターン依存性の影響なく帯域 幅を自動的に調整した光受信器を実現することができ、 コストの低減をはかるこ とができる。
図 7は本発明の前置増幅回路及ぴク口ック切替え回路及びそれを用いた光受信 器の一実施例のブロック図、 図 8はその詳細ブロック図を示す。 両図中、 光検波 器 4 0は、 例えばフォトダイオードで構成され、 光入力信号を光電変換する。 こ こで、 光入力信号は異なる伝送速度 6 2 2 M b / s， 2 . 4 8 G b / s , 1 0 G b / sであるものとする。
光検波器 4 0の出力信号は前置増幅器 4 2で増幅される。 前置増幅器 4 2と並 列にバイアス電圧にて抵抗値が変化する可変抵抗素子 4 3が設けられている。 前 置増幅器 4 2で増幅された信号は A G Cアンプ 4 4で出力レベルが一定となるよ うにゲインコントロールされて、 制御 «]£生成回路 4 5， クロック切替え回路 4 6， 識別回路 4 8それぞれに供給される。 即ち、 前置増幅器 4 2と AG Cアンプ 4 4で等ィ匕增幅を行っている。
ここで、 可変抵抗素子 4 3で帰還を行う前置増幅器 4 2は、 バイァス電圧が高 く可変抵抗素子 4 3の抵抗値が大で帰還量が小さレヽとき周波数帯域幅が狭くゲイ ンが大きい図 5に一点鎖線で示す特性を持ち、 バイアス電圧が低く可変抵抗素子 4 3の抵抗値が小で帰還量が大きいとき周波数帯域幅が広くゲインが小さい二点 鎖線で示す特性を持ち、 可変抵抗素子 4 3の抵抗値が中位で帰還量が中位のとき 周波数帯域幅が中位でゲインが中位の実線で示す特性を持つ。
そして、 光検波器 4 0の前置増幅器 4 2としては、 光入力信号の周波数 f iが 上記特性における力ットオフ周波数 f cに対し、 f i = 0 . 8 f cであるとき最 適とされ、 f i ^ O . 8 f cとなるように可変抵抗素子 4 3の抵抗値を可変制御 することが求められている。
制御電圧生成回路 4 5は、 図 8に示すように、 コンパレータ 5 0， 5 2， イク スクルーシブオア回路 5 4， 平均値検出回路 5 6， 捕正信号生成回路 5 8， 差動 増幅器 6 2から構成されている。
コンパレータ 5 0は AG Cアンプ 4 4の出力信号を第 1基準電圧と比較し、 コ ンパレータ 5 2は AG Cアンプ 4 4の出力信号を第 1基準電圧より低い第 2基準 電圧と比較する。 コンパレータ 5 0， 5 2それぞれの出力信号はイクスクルーシ ブオア回路 5 4で排他的論理和演算され、 ここで得られた排他的論理和信号つま り立ち上がり及び立ち下がり検出信号は平均値検出回路 5 6及び補正信号生成回 路 5 8に供給される。 平均値検出回路 5 6は排他的論理和信号の平均値電圧を検 出して差動増幅器 6 2の反転入力端子に供給する。
補正信号生成回路 5 8は、 D型フリップフロップ 5 9と積分器 6 0から構成さ れている。 D型フリップフロップ 5 9は、 クロック切替え回路 4 6から供給され る基準クロックを用いて排他的論理和信号をサンプリングすることで、 排他的論 理和信号のパルス幅を最低でも基準ク口ック周期にして積分器 6 0に供給する。 積分器 60はパルス幅一定の排他的論理和信号を積分し積分値電圧を差動増幅器 62の非反転入力端子に供給する。 なお、 基準クロックは、 光入力信号の伝送速 度が 622Mb/s， 2. 48Gb/s, 10 G b sである場合、 最高速の伝 送速度 1 OGb/sの光入力信号のデータ識別を行うためのクロックである。 差動増幅器 62は、 上記積分値電圧と平均値電圧との差動増幅を行って制御電 圧を生成する。 この制御 «Βまバイアスとして可変抵抗素子 43に印加されると 共にク口ック切替え回路 46に供給されており、 可変抵抗素子 43の抵抗値は制 御 に応じて可変制御される。 可変抵抗素子 43は前置増幅器 42出力を入力 側に帰還しており、 可変抵抗素子 43の抵抗値を可変制御することで前置増幅器 42のゲイン及ぴ周波数帯域幅を可変し、 光入力信号の周波数に最適な形態とし ている。
前置増幅器 42の通過帯域が高周波数まで延びた広帯域の場合、 排他的論理和 信号の立ち上がり及び立ち下がりが急峻となるため排他的論理和信号のパルス幅 は狭くなり、 また、 前置増幅器 12の通過帯域が狭帯域の場合、 排他的論理和信 号の立ち上がり及ぴ立ち下がりがなだらかとなるため排他的論理和信号のパルス 幅は広くなって、 光入力信号の一定時間内の立ち上がり及び立ち下がりの数が予 め決められた範囲より小さくなった場合にも、 制御電圧を正しく生成でき正常な 帯域制御を行うことができ、 入力信号パターン依存性の影響なく帯域幅を自動的 に調整できることは前述のとおりである。
クロック切替え回路 46は、 図 8に示すように、 クロック発生部 64， 伝送速 度検出部 66， 分周部 68から構成されている。
クロック発生部 64は PL Lまたは SAWフィルタを用いて AGCアンプ 44 の出力信号に含まれるクロック成分に同期した基準クロックを発生して分周部 6 8及び D型フリップフロップ 59に供給する。 なお、 光入力信号の伝送速度が 6 22Mb/s , 2. 48Gb/s, 10 G b/ sと整数倍の関係にある場合、 基 準クロックの周波数は、 どの伝送速度の光信号が入力されていても伝送速度最大 の光入力信号に対応した 10GHzである。
伝送速度検出部 66は、 差動増幅器 62から供給される制御電圧を閾値 VH， VM， V Lそれぞれと比較して光入力信号の伝送速度を検出し、 分周部 68は伝 送速度の検出結果に応じて基準クロックを分周する。 ここで、 図 9 (A) に示す ように、 光入力信号の伝送速度が期間 T 1で 1 0 b Z s、 期間 T 2で 2. 4 8 G b / s、 期間 T 3で 6 2 2 M b / sと変化した場合、 制御 ®ϊのレベルは図 9 (Β) に示すように変ィ匕する。 なお、 図 9 (Β) に制御 «J£と共に閾値 VH， V M， V Lを示す。
これは、 前述のように、 伝送速度が低い場合に、 前置増幅器 4 2の通過帯域が 広帯域であるとイクスクルーシブオア回路 5 4の出力する排他的論理和信号のパ ルス幅が狭くなり、 補正信号生成回路 5 8で排他的論理和信号のノルス幅を基準 ク口ックの周期にしているため積分値電圧が平均値電圧に比べ相対的に高くなり、 これによつて制御電圧つまり可変抵抗素子 1 3のパイァスが高くなり、 前置増幅 器 1 2の通過帯域を狭帯域にしてィクスクルーシブオア回路 2 4の出力する排他 的論理和信号のパルス幅が D型フリップフロップ 5 9の出力信号のパルス幅程度 となった時点で制御電圧が安定するためである。
図 1 0 (A)に基準クロック （1 O GH z )の波形を示し、また、図 1 0 (B)， (C) , (D) に伝送速度が 1 0 G b / s， 2. 4 8 G b / s , 6 2 2 Mb / sそ れぞれの場合の D型フリップフロップ 5 9が出力する排他的論理和信号の波形 ( 1パルス分） を示す。
図 1 1は、伝送速度検出部 6 6及ぴ分周部 6 8の一実施例の回路構成図を示す。 同図中、 直列接続された抵抗 R 1， R 2， R 3は電源電圧 V c cを分圧して閾値 VH， VM， V Lを生成しコンパレータ 7 1， 7 2， 7 3の反転入力端子に供給 する。 端子 7 0には差動増幅器 6 2から制御電圧が入来し、 コンパレータ 7 1，
7 2， 7 3それぞれの非反転入力端子に供給される。
コンパレータ 7 1は制御電圧が閾値 VH未満ではローレベル出力で、 閾値 VH を超えるとハイレベル出力となる。 コンパレータ 7 2は制御 が閾値 VM未満 ではローレベル出力で閾値 VMを超えるとハイレベル出力となる。 コンパレータ
7 3は制御電圧が閾値 V L未満ではローレベル出力で、 値 V Lを超えるとハイ レベル出力となる。
コンパレータ 7 1の出力はインパータ 7 4， 7 6に供給されると共にアンド回 路 7 7に供給される。 コンパレータ 7 2の出力はインバータ 7 5に供給されると 共にアンド回路 78に供給される。 コンパレータ 73の出力はアンド回路 79に 供給される。
アンド回路 77は制御電圧が閾値 VHを超えたときハイレベル出力となって分 周器 82をイネ一プル状態とし、 分周器 82はクロック発生部 64から端子 81 を経て供給される周波数 10 GHzの基準クロックを 1/16分周して周波数 6 22 MHzのクロックを生成する。
アンド回路 78は制御 β1£が閾値 VMから閾値 VHまでの範囲にあるときハイ レベル出力となつて分周器 83をィネーブル状態とし、 分周器 83は周波数 10 GHzの基準クロックを 1Z4分周して周波数 2. 48GHzのクロックを生成 する。
アンド回路 79は制御電圧が閾値 VLから閾値 VMまでの範囲にあるときハイ レベル出力となつて分周器 84をィネーブル状態とし、 分周器 84は周波数 10 GHzの基準クロックを 1/1分周して周波数 10GHzのクロックを生成する。 なお、 分周器 84は実質的に分周を行わないため、 トランスミツションゲート等 を用いても良い。 上記の分周器 82， 83， 84のいずれかから出力されるクロ ックはオア回路 85を通して識別回路 48に供給される。
なお、 伝送速度検出部 66では制御 βΕを閾値 V H， VM, V Lと比較してい るが、 制御電圧を閾値 VH， VMと比較して分周比を 1/16または 1/4また は 1 / 1のいずれにするかを決定することも可能であり、 上記実施例に限定され るものではない。
識別回路 48は、 識別器 48 aと D型フリップフロップ 48 bよりなり、 AG Cアンプ 44の出力信号を識別器 48 aにて識別し、 D型フリップフロップ 48 bにおいて分周部 68から供給されるクロックを用いてサンプリングし、 識別結 果として得られたデータを端子 49 aから出力すると共に、 上記クロックを端子 49 bから出力する。
このようにして、 入力信号の伝送速度に応じて自動的にクロック切替えを行う ことができ、 異なる伝送速度 622Mb/ s， 2. 48GbZs， 1 OGb/s の信号光を 1回路の光受信器で受信することが可能となり、 回路規模を小さくす ることができ、 コストを低減することができる。 なお、 平均値検出回路 2 6， 差動増幅器 3 2， コンパレータ 2 0， 2 2， イク スクルーシプオア回路 2 4が請求項記載の制御信号生成手段に対応し、 捕正信号 生成回路 2 8が捕正信号生成手段に対応し、 コンパレータ 2 0が第 1コンパレー タに対応し、 コンパレータ 2 2が第 2コンパレータに対応し、 AG Cアンプ 1 4 が AG C手段に対応し、 データ再生回路 1 6がデータ識別再生手段に対応し、 伝 送速度検出部 6 6が伝送速度検出手段に対応し、 クロック発生部 6 4がクロック 発生手段に対応し、 分周部 6 8が分周手段に対応する。

Claims

請求の範囲
1 . 制御信号に応じて帰還抵抗値を可変して増幅を行う帯域幅を設定する前 置増幅器と、
前記前置増幅器の出力信号の帯域を検出して前記制御信号を生成する制御信号 生成手段と、
前記制御信号の補正信号を生成する捕正信号生成手段を有し、
前記制御信号を前記補正信号で補正して前記帰還抵抗値の可変調整を行う前置 増幅回路。
2. 請求項 1記載の前置増幅回路において、
前記制御信号生成手段は、 前記前置増幅器の出力信号を第 1基準電圧と比較す る第 1コンノ、 °レータと、
前記前置増幅器の出力信号を前記第 1基準電圧より低レ、第 2基準電圧と比較す る第 2コン /、°レータと、
前記第 1コンパレータ出力と前記第 2コンパレータ出力との排他的論理和演算 を行って前記前置増幅器の出力信号の立ち上がり及び立ち下がり検出信号である 排他的論理和信号を得るイクスクルーシブオア回路と、
前記排他的論理和信号の平均値を検出する平均値検出回路と、
前記平均値電圧と前記補正信号 ®£とを差動増幅する差動増幅回路を 有する前置増幅回路。
3 . 請求項 2記載の前置増幅回路において、
前記補正信号生成手段は、 排他的論理和信号をク口ックでサンプリングするフ リップフロップと、
前記フリップフ口ップの出力信号を積分して補正信号としての積分値を得る積 分回路を
有する前置増幅回路。
4. 請求項 3記載の前置増幅回路にぉレ、て、
前記クロックは、 データ識別用のクロックである前置増幅回路。
5 . 請求項 4記載の前置増幅回路と、
前記前置増幅回路の出力信号レベルを一定として出力する AG C手段と、 前記 AG C手段の出力信号を、 前記データ識別用のクロックでサンプリングし てデータを識別し再生するデータ識別再生手段を
有する光受信器。
6 . 制御信号に応じて帰還抵抗値を可変して異なる伝送速度の入力信号の増 幅を行う帯域幅を設定する增幅手段と、
前記増幅手段の出力信号の帯域を検出して前記制御信号を生成する制御信号生 成手段と、
前記制御信号の捕正信号を生成する補正信号生成手段と、
前記帰還抵抗値の可変調整を行うため前記補正信号で補正した制御信号を基に 前記入力信号の伝送速度を検出し、 伝送速度最大の入力信号のクロックである基 準クロックを発生すると共に、 前記伝送速度の検出結果に応じて前記増幅手段の 出力信号を識別するためのクロックの周波数を切替えるク口ック切替え手段を 有するクロック切替え回路。
7 . 請求項 6記載のクロック切替え回路において、
前記ク口ック切替え手段は、 前記帰還抵抗値の可変調整を行うため前記補正信 号で補正した制御信号を所定の閾値と比較して前記入力信号の伝送速度を検出す る伝送速度検出手段と、
前記入力信号に同期して伝送速度最大の入力信号のクロックである基準ク口ッ クを発生するクロック発生手段と、
前記伝送速度の検出結果に応じた分周比で前記基準クロックを分周して前記増 幅手段の出力信号を識別するためのクロックの周波数を切替える分周手段を 有するクロック切替え回路。
8 . 請求項 7記載のクロック切替え回路において、
前記制御信号生成手段は、 前記増幅手段の出力信号を第 1基準《J£と比較する 第 1コン レータと、
前記增幅手段の出力信号を前記第 1基準 ffiより低い第 2基準電圧と比較する 第 2コンパレータと、
前記第 1コンパレータ出力と前記第 2コンパレータ出力との排他的論理和演算 を行って前記増幅手段の出力信号の立ち上がり及び立ち下がり検出信号である排 他的論理和信号を得るイクスクルーシブオア回路と、
前記排他的論理和信号の平均値を検出する平均値検出回路と、
前記平均値電圧と前記補正信号 «J£とを差動増幅する差動増幅回路を 有するクロック切替え回路。
9 . 請求項 8記載のクロック切替え回路において、
前記補正信号生成手段は、 排他的論理和信号を前記基準ク口ックでサンプリン グするフリップフロップと、
前記フリップフ口ップの出力信号を積分して補正信号としての積分値を得る積 分回路を
有するクロック切替え回路。
1 0 . 請求項 9記載のクロック切替え回路において、
前記增幅手段は、
制御信号に応じて帰還抵抗値を可変する前置増幅器と、
前記前置増幅器の出力信号レベルを一定として出力する A G C手段を 有するクロック切替え回路。
1 1 . 請求項 1 0記載の前置増幅回路と、
前記 AG C手段の出力信号を、 前記分周手段の出力するデータ識別用のク口ッ
' Uソ 1 ,てギータを識別し再生するデータ識別再生手段を 有する光受信器。
PCT/JP2004/000647 2003-01-27 2004-01-26 前置増幅回路及びクロック切替え回路及びそれを用いた光受信器 WO2004068705A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005504696A JP4137120B2 (ja) 2003-01-27 2004-01-26 前置増幅回路及びクロック切替え回路及びそれを用いた光受信器
US11/043,078 US7389056B2 (en) 2003-01-27 2005-01-27 Preamplifier circuit, clock switching circuit, and optical receiver

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP03/00734 2003-01-27
PCT/JP2003/000734 WO2004068702A1 (ja) 2003-01-27 2003-01-27 前置増幅回路及びそれを用いた光受信器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/043,078 Continuation US7389056B2 (en) 2003-01-27 2005-01-27 Preamplifier circuit, clock switching circuit, and optical receiver

Publications (2)

Publication Number Publication Date
WO2004068705A1 true WO2004068705A1 (ja) 2004-08-12
WO2004068705A8 WO2004068705A8 (ja) 2005-01-20

Family

ID=32800793

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2003/000734 WO2004068702A1 (ja) 2003-01-27 2003-01-27 前置増幅回路及びそれを用いた光受信器
PCT/JP2004/000647 WO2004068705A1 (ja) 2003-01-27 2004-01-26 前置増幅回路及びクロック切替え回路及びそれを用いた光受信器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/000734 WO2004068702A1 (ja) 2003-01-27 2003-01-27 前置増幅回路及びそれを用いた光受信器

Country Status (3)

Country Link
US (1) US7389056B2 (ja)
JP (1) JP4137120B2 (ja)
WO (2) WO2004068702A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100601048B1 (ko) * 2004-04-22 2006-07-14 한국전자통신연구원 버스트 모드 패킷의 수신기 및 그 패킷의 수신 방법
US20060087378A1 (en) * 2004-10-26 2006-04-27 Hiroshi Hayakawa Preamplifier circuit having a variable feedback resistance
US7692486B2 (en) * 2007-10-05 2010-04-06 Qualcomm, Incorporated Configurable feedback for an amplifier
US8369713B2 (en) * 2010-03-18 2013-02-05 Nippon Telegraph And Telephone Corporation Bit-rate discrimination method and its apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270504A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 光受信器の等価増幅回路
WO2001067597A1 (fr) * 2000-03-06 2001-09-13 Fujitsu Limited Preamplificateur
JP2003023398A (ja) * 2001-03-26 2003-01-24 Agilent Technol Inc 光ファイバ受信機

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2685476B2 (ja) * 1988-03-07 1997-12-03 旭化成工業株式会社 受信モジュール
JPH01253305A (ja) * 1988-04-01 1989-10-09 Toshiba Corp 光受信器
JPH03195107A (ja) 1989-12-22 1991-08-26 Fujitsu Ltd 自動帰還抵抗調整機能付き前置増幅器
JPH03270308A (ja) 1990-03-19 1991-12-02 Fujitsu Ltd 自動利得制御回路
JP3257033B2 (ja) 1992-06-03 2002-02-18 松下電器産業株式会社 自動利得制御増幅装置
JPH08223228A (ja) * 1994-03-17 1996-08-30 Fujitsu Ltd 等化増幅器及びこれを用いた受信機並びにプリアンプ
JP3436631B2 (ja) * 1996-02-22 2003-08-11 富士通株式会社 光送受信回路
JP2861996B1 (ja) 1998-01-30 1999-02-24 日立電線株式会社 光波長合分波器
JPH11275030A (ja) * 1998-03-19 1999-10-08 Fujitsu Ltd 光受信装置
JP2000131541A (ja) 1998-10-27 2000-05-12 Hitachi Cable Ltd 光波長合分波器
JP2001211035A (ja) * 2000-01-26 2001-08-03 Mitsubishi Electric Corp プリアンプおよび光受信器
JP2002135214A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 光受信器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270504A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 光受信器の等価増幅回路
WO2001067597A1 (fr) * 2000-03-06 2001-09-13 Fujitsu Limited Preamplificateur
JP2003023398A (ja) * 2001-03-26 2003-01-24 Agilent Technol Inc 光ファイバ受信機

Also Published As

Publication number Publication date
US7389056B2 (en) 2008-06-17
WO2004068702A1 (ja) 2004-08-12
US20050128007A1 (en) 2005-06-16
JPWO2004068705A1 (ja) 2006-05-25
JP4137120B2 (ja) 2008-08-20
WO2004068705A8 (ja) 2005-01-20

Similar Documents

Publication Publication Date Title
JP5564509B2 (ja) 高速シリアルインターフェイス受信器回路における自動較正
US7554412B2 (en) Phase-locked loop circuit having correction for active filter offset
EP2131523B1 (en) Clock data restoration device
US6498670B2 (en) Optical receiving apparatus and method
US6173019B1 (en) Control loop for data signal baseline correction
US6363111B1 (en) Control loop for adaptive multilevel detection of a data signal
US7389056B2 (en) Preamplifier circuit, clock switching circuit, and optical receiver
US20060082487A1 (en) Input data slicer
US20170373761A1 (en) Apparatus and method for recovering data at an optical receiver with automatic tuning
KR100535311B1 (ko) 광 수신기의 문턱전압 제어 장치
US7151814B1 (en) Hogge phase detector with adjustable phase output
US6167080A (en) Control loop for adaptive equalization of a data signal
KR100263907B1 (ko) 피킹보상을 구비하는 efm 신호 변환장치
US7486595B2 (en) Tracking error detector
US6738444B1 (en) Apparatus and method of generating clock signal
JP3980502B2 (ja) 増幅回路
JP2003179551A (ja) 光受信装置及び光受信方法
JPH11328858A (ja) 高域強調フィルタのブ―スト調整方法
KR19980022846A (ko) 등화량 조정 회로
JPH043531A (ja) 自動帶域制御方式
JP3304154B2 (ja) データ波形整形回路
KR200147519Y1 (ko) 고주파 안정화 회로
JPS6373723A (ja) 光受信回路
KR20030021016A (ko) 워블 위상 동기 루프에서의 위상 에러 보정장치 및 방법
JPS62220019A (ja) デイジタル光通信用受信器

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
CFP Corrected version of a pamphlet front page
CR1 Correction of entry in section i

Free format text: IN PCT GAZETTE 33/2004 UNDER (30) REPLACE "03-00734" BY "PCT/JP2003/000734"

WWE Wipo information: entry into national phase

Ref document number: 2005504696

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11043078

Country of ref document: US

122 Ep: pct application non-entry in european phase