JP5564509B2

JP5564509B2 - 高速シリアルインターフェイス受信器回路における自動較正

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Publication number: JP5564509B2
Application number: JP2011530046A
Authority: JP
Inventors: セルゲイシュマライェフ，; ウィルソンウォン，
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2008-10-02
Filing date: 2009-09-29
Publication date: 2014-07-30
Anticipated expiration: 2029-09-29
Also published as: US20100086017A1; EP2332304B1; US8098724B2; EP2332304A4; JP2012504901A; EP2332304A2; WO2010039232A3; WO2010039232A2

Description

（発明の背景）
本発明は高速シリアルインターフェイス（ＨＳＳＩ）回路に関し、より具体的にはそのような回路の受信器部の自動較正に関する。

高速シリアルデータシグナリングは電子システムにおけるデバイス間でデータを送信するために広く用いられている。単なる一例としては、そのようなシグナリングは印刷回路基板上のいくつかの集積回路デバイス間でデータを送信するために用いられ得る。典型的な高速シリアルデータ速度は約６Ｇｐｓ（ギガビット／秒）と約１０Ｇｐｓの範囲内であるが、さらに高いまたは低いデータ速度も可能である。

高速シリアルデータシグナリングを用いる多くのシステムでは、シリアルデータ信号は付随するクロック信号なしで送信される。そのクロック信号は、データ信号を受け取る回路によって用いられ得、受信器（ＲＸ）回路が、受け取られた信号における連続的なビットをキャプチャするために受け取られたデータ信号をいつサンプリングするか知ることを可能にする。そのような場合、ＲＸ回路は、サンプリングする時間を決定するため、いわゆるクロックデータリカバリ（ＣＤＲ）回路を含み得る。受け取られた信号も、典型的には、送信の間、いく分かの損失および／またはひずみの対象となる。加えて、入ってくる信号を最初に受け取り、処理する受信器回路コンポーネントは完璧ではないことがあり得る。そして受け取った信号を、上述のＣＤＲ回路のようなダウンストリーム回路へパスする前に、そのコンポーネント自身がさらなる損失および／またはひずみを生む傾向があり得る。そのような損失および／またはひずみは、受信器でシリアルデータ信号からデータを正確に復元する難しさを増加させる。電圧または送信信号パワーが低くなった、その信号のデータ速度が上がったというような設計目標によって、この困難さはさらに増す。

（発明の概要）
上記のことから考えて、本発明の可能な側面が、高速シリアルデータ信号を受け取る回路に、（１）その信号のさまざまな種類と量の損失および／またはひずみ、および／または（２）最初にその信号を受け取り、信号をさらなる損失および／またはひずみにさらす回路のいかなる傾向、を自動的に補正する能力を与える。

本発明のある可能な側面によって、シリアルデータ信号を受け取る回路は、シリアルデータ信号を受け取り、その信号のイコライゼーションされたバージョンを発生させる調節可能なイコライザ回路を含み得る。イコライザ回路は制御可能に可変な利得（例えば、制御可能に可変なＤＣ利得および／または制御可能に可変なＡＣ利得）を有し得る。その回路は、イコライゼーションされたバージョンのアイの属性をモニターするアイモニター回路をさらに含み得る。そのような属性の例はアイ高さおよび／またはアイ幅を含む。アイモニター回路によって検知された属性に少なくとも部分的には基づいて、利得は制御される。例えば、アイモニター回路によって検知されたアイ高さに少なくとも部分的には基づいて、ＤＣ利得が制御され得、かつ／または、アイモニター回路によって検知されたアイ幅に少なくとも部分的には基づいて、ＡＣ利得が制御され得る。

本発明のある他の可能な側面によって、シリアルデータ信号を受け取る方法は、その信号を受け取り、制御可能に可変な利得（例えば、制御可能に可変なＤＣ利得および／または制御可能に可変なＡＣ利得）でその信号のイコライゼーションされたバージョンを発生させることを含み得る。その方法は、イコライゼーションされたバージョンのアイの属性をモニターすることをさらに含み得る。そのような属性の例はアイ高さおよび／またはアイ幅を含む。その方法は、属性をモニターすることにおいて、検知される属性に少なくとも部分的には基づいて利得を制御することをまだその上含み得る。例えば、ＤＣ利得が、アイモニター回路によって検知されたアイ高さに少なくとも部分的に基づいて制御され得、かつ／または、ＡＣ利得が、アイモニター回路によって検知されたアイ幅に少なくとも部分的に基づいて制御され得る。

本明細書は、例えば、以下の項目も提供する。
（項目１）
シリアルデータ信号を受け取る回路であって、
シリアルデータ信号を受け取り、該信号のイコライゼーションされたバージョンを発生させる調節可能なイコライザ回路であって、制御可能に可変な利得を有するイコライザ回路と、
該イコライゼーションされたバージョンのアイの属性をモニターするアイモニター回路であって、該アイモニター回路によって検知された該属性に少なくとも部分的に基づいて該利得を制御するアイモニター回路と
を含む回路。
（項目２）
項目１に記載の回路であって、前記制御可能に可変な利得がＤＣ利得である、回路。
（項目３）
項目１に記載の回路であって、前記属性が高さである、回路。
（項目４）
項目１に記載の回路であって、前記制御可能に可変な利得がＡＣ利得である、回路。
（項目５）
項目１に記載の回路であって、前記属性が幅である、回路。
（項目６）
項目３に記載の回路であって、前記アイモニター回路が、
レファレンスアイ高さの源と、
該レファレンスアイ高さを該アイモニター回路によって検知された前記高さと比較する回路と
を含む、回路。
（項目７）
項目６で定義された回路であって、レファレンスアイ高さの前記源が、
前記シリアルデータ信号のＤＣ成分を検知する回路
を含む、回路。
（項目８）
項目７に記載の回路であって、レファレンスアイ高さの前記源が、
前記検知する回路のＤＣ成分出力信号をフィルターする回路
をさらに含む、回路。
（項目９）
項目６に記載の回路であって、レファレンスアイ高さの前記源が、
ＤＣレファレンス電圧の源
を含む、回路。
（項目１０）
項目５に記載の回路であって、前記アイモニター回路が、
レファレンスアイ幅の源と、
該レファレンスアイ幅を該アイモニター回路によって検知された前記幅と比較する回路と
を含む、回路。
（項目１１）
項目１０に記載の回路であって、レファレンスアイ幅の前記源が、
前記シリアルデータ信号のＡＣ成分を検知する回路
を含む、回路。
（項目１２）
項目１１に記載の回路であって、レファレンスアイ幅の前記源が、
前記検知する回路のＡＣ成分出力信号をフィルターする回路
をさらに含む、回路。
（項目１３）
項目１０に記載の回路であって、レファレンスアイ高さの前記源が、
レファレンス電圧の源
を含む、回路。
（項目１４）
項目２に記載の回路であって、前記イコライザ回路が、
可変な負荷抵抗器と可変な縮退抵抗器であって、該負荷抵抗器と該縮退抵抗器間の比率が前記ＤＣ利得に影響するよう、回路関係上、互いに接続されており、前記アイモニター回路が該負荷抵抗器と該縮退抵抗器の少なくとも一方の抵抗を制御する、可変な負荷抵抗器と可変な縮退抵抗器
を含む、回路。
（項目１５）
項目４に記載の回路であって、前記イコライゼーション回路が、
前記ＡＣ利得に影響する可変なイコライゼーションコンデンサーであって、前記アイモニター回路が該イコライゼーションコンデンサーの静電容量を制御する、イコライゼーションコンデンサー
を含む、回路。
（項目１６）
シリアルデータ信号を受け取る回路であって、
該シリアルデータ信号を受け取り、該信号のイコライゼーションされたバージョンを発生させる調節可能なイコライザ回路であって、該シリアルデータ信号と比較したときのイコライゼーションされたバージョンの利得を調節する制御可能に可変な要素を含むイコライザ回路と、
該イコライゼーションされたバージョンのアイの属性を示す出力信号を発生させるアイモニター回路と、
該制御可能に可変な要素を制御する基準としての出力信号を用いる制御回路と
を含む、回路。
（項目１７）
項目１６に記載の回路であって、前記属性が高さである、回路。
（項目１８）
項目１６に記載の回路であって、前記利得がＤＣ利得である、回路。
（項目１９）
項目１６に記載の回路であって、前記属性が幅である、回路。
（項目２０）
項目１６に記載の回路であって、前記利得がＡＣ利得である、回路。
（項目２１）
シリアルデータ信号を受け取る方法であって、
シリアルデータ信号を受け取り、制御可能に可変な利得で該信号のイコライゼーションされたバージョンを発生させることと、
該イコライゼーションされたバージョンのアイの属性をモニターすることと、
該属性をモニターすることにおいて検知された該属性に少なくとも部分的に基づいて該利得を制御することと
を含む、方法。
（項目２２）
項目２１に記載の方法であって、前記制御可能に可変な利得がＤＣ利得である、方法。
（項目２３）
項目２１に記載の方法であって、前記属性が高さである、方法。
（項目２４）
項目２１に記載の方法であって、前記制御可能に可変な利得がＡＣ利得である、方法。
（項目２５）
項目２１に記載の方法であって、前記属性が幅である、方法。
（項目２６）
項目２３に記載の方法であって、前記利得を制御することが、
前記検知された高さをレファレンスアイ高さと比較すること
を含む、方法。
（項目２７）
項目２６に記載の方法であって、前記利得を制御することが、
前記シリアルデータ信号から前記レファレンスアイ高さを導出すること
をさらに含む、方法。
（項目２８）
項目２７に記載の方法であって、前記導出することが、
前記シリアルデータ信号のＤＣ成分を検知することと、
該検知することの出力をフィルターすることと
を含む、方法。
（項目２９）
項目２５に記載の方法であって、前記利得を制御することが、
前記検知された幅をレファレンスアイ幅と比較すること
を含む、方法。
（項目３０）
項目２９に記載の方法であって、前記利得を制御することが、
前記シリアルデータ信号から前記レファレンスアイ幅を導出すること
をさらに含む、方法。
（項目３１）
項目３０に記載の方法であって、前記導出することが、
前記シリアルデータ信号のＡＣ成分を検知することと、
該検知することの出力をフィルターすることと
を含む、方法。
（項目３２）
項目２２に記載の方法であって、前記ＤＣ利得を制御することが、
複数の抵抗器の抵抗の値間の比率を制御すること
を含む、方法。
（項目３３）
項目２４に記載の方法であって、前記ＡＣ利得を制御することが、
イコライゼーションコンデンサーの静電容量を制御すること
を含む、方法。
本発明のさらなる特徴、その性質およびさまざまな利点は、付随の図および以下の詳細な記載より、より明らかとなる。

（図面の簡単な説明）
図１は、本発明による回路の例示的な実施形態の単純化した概略的なブロックダイアグラムである。図２は、本発明による図１の回路の部分の例示的な実施形態の単純化した概略的なブロックダイアグラムである。図３は、本発明による図１の回路の部分の別の例示的な実施形態の単純化した概略的なブロックダイアグラムである。図４は、より詳細ではあるが、本発明による図１の回路の代表的部分の例示的な実施形態の依然単純化した概略的なブロックダイアグラムである。

（詳細な記載）
図１に示されるように、本発明による例示的な受信器回路１０は高速シリアルデータ信号を差分形式で受け取るための入力端子２０ａ、２０ｂのペアを含む。当業者に周知であるように、これは、高速シリアルデータ信号が実際は互いの論理的補完である信号のペアであることを意味する。例えば、バイナリ１のデータビットは、比較的ハイ電圧を有する入力端子２０ａに印加された信号によって示さ得るか、または信号を送られ得る。一方で、入力端子２０ｂに印加された信号は比較的ロー電圧を有する。そのような場合、バイナリ０のデータビットは、比較的ロー電圧を有する入力端子２０ａに印加された信号によって示されるか、または信号を送られる。一方で、入力端子２０ｂに印加された信号は比較的ハイ電圧を有する。

入力端子２０ａおよび入力端子２０ｂに印加された信号は、信号検知回路３０に印加され、その回路は、例えば、受信器１０のための入力バッファ電気回路として機能する。信号検知回路３０は、端子２０ａおよび端子２０ｂを介して受け取られる高速シリアルデータ信号に対応する差分信号のペアを出力する。

信号検知回路３０の出力信号は、一連の制御可能に可変な差分イコライザ回路４０ａ〜４０ｄに印加される。４つのイコライザ回路４０ａ〜４０ｄが図１に示されるが、これは、なされ得ることの単なる例であることが理解される。必要に応じて、代わりに、より少ないまたはより多くの、このようなイコライザ回路４０が提供され得る。各イコライザ回路４０の例示的な構成は、２００８年６月６日に出願されたＳｈｕｍａｒａｙｅｖｅｔａｌ．の米国特許出願第１２／１３４，７７７に示される。そのＳｈｕｍａｒａｙｅｖｅｔａｌ．参照文献に示されるように、各イコライザ回路４０はいくつかの制御可能に可変な回路要素を有する。その要素は、その回路４０が、回路４０に印加された差分信号に、制御可能に可変な量のＤＣ利得および／または制御可能に可変な量のＡＣ利得を与えさせるために用いられ得る（慣習通り、ＤＣは直流を表し、ＡＣは交流を表している）。ＤＣ利得の例はいわゆるＤＣオフセット、つまり、回路４０を通過するハイ信号の電圧とロー信号の電圧との差の最大量である。ＤＣ利得の別の例は、コモンモード電圧のレベル（すなわち、回路４０を通過するハイ信号とロー信号間の平均電圧）である。ＡＣ利得の例は、イコライザ回路４０を通過する信号が、比較的ロー電圧から比較的ハイ電圧へ、またはその逆に遷移する急激さの程度である。イコライザ回路４０を通過する信号における各遷移の直後に、そのような信号を、イコライザ回路４０が最初にオーバードライブする傾向があり、ＡＣ利得の別の例は、その量（存在する場合）である。イコライザステージ４０ａ〜４０ｄの各々における制御可能に可変な要素は、そのステージのＤＣ利得を制御し、図１において、図１のそのステージの概略ブロックダイアグラムの記号を通る「ＤＣ利得」の矢印で示される。同様に、各イコライザステージ４０ａ〜４０ｄにおける制御可能に可変な要素は、そのステージのＡＣ利得を制御し、図１において、図１のそのステージの概略ブロックダイアグラムの記号を通る「ＡＣ利得」の矢印で示される。

直前のパラグラフより、イコライザ回路の各ステージ４０ａ〜４０ｄは、その回路に印加された信号に、制御可能に可変な量のＤＣ利得および／またはＡＣ利得を与え得るということ、および、これら利得は、いくつかのイコライザ回路４０ａ〜４０ｄは直列で接続されているために累積的または追加的であるということが分かる。イコライザ回路４０ａ〜４０ｄのＤＣ利得およびＡＣ利得が本発明により制御される様態は、本明細書の後半でカバーされる。

イコライザ回路の最後のステージ４０ｄの差分出力信号は、（１）アイ高さモニター回路５０、（２）アイ幅モニター回路６０、および（３）利用回路７０と並列に印加される。アイ高さモニター回路５０は、例えば、２００８年４月１１日に出願されたＤｉｎｇｅｔａｌ．の米国特許出願第１２／０８２，４８３に示されるような回路であり得る。アイ幅モニター回路６０の例は、２００８年４月９日に出願されたＤｉｎｇｅｔａｌ．の米国特許出願第１２／０８２，３４３に示される。利用回路７０は、イコライザ回路４０ａ〜４０ｄによって出力された高速シリアルデータ信号を使用する集積回路１０または受信器チップの上の任意の回路であり得る。例えば、利用回路７０はＣＤＲ回路で始まり、さまざまなタイプの復号化回路、暗号解読回路、定格マッチング回路、非直列化回路、デジタル信号処理（ＤＳＰ）回路、ロジック（例えばプログラマブルロジック）回路などのような多くの他の種類の任意の回路が続き得る。

上述のＤｉｎｇｅｔａｌ．参照文献（および当業者に周知の慣習的技術）より明らかなように、シリアルデータ信号の「アイ」は信号のアスペクト間の分離であり、信号のアスペクトは、その信号におけるバイナリ数字またはバイナリビットを表す。例えば、図１に示されるような差分データ信号の場合、数ビット（典型的には多数ビット）のそれら信号のトレースが、１つの「ユニットインターバル」すなわち「ＵＩ」（すなわち、シリアルデータストリームまたは信号で１ビットが占める時間）で互いに重ねられるとき、信号のアイはハイ信号とロー信号間の「開いた」エリアである。そのようなアイの「高さ」は、この開いたエリアの（「アイのダイアグラム」の垂直電圧軸に沿った）最大の高−低の寸法である。アイ高さはデータ信号における、使用可能または信頼性をもって検知可能な電圧のふり幅の尺度である。そのようなアイの「幅」は、この開いたエリアの（アイのダイアグラムの水平時間軸に沿った）最大の左−右の寸法である。アイ幅はデータストリームにおける、個別ビットの、使用可能または信頼性をもって検知可能な持続時間の尺度である。一般的に、より大きいアイ高さは、回路７０のようなダウンストリーム回路が、シリアルデータストリームの連続したバイナリ１および０を正確に識別するのを可能にするのに、有用であり得る。同様に、（ＵＩのパーセンテージとして）より大きいアイ幅は、ダウンストリーム回路７０がシリアルデータストリームの連続したバイナリ１および０を正確に識別するのを助け得る。回路５０は、最終イコライザステージ４０ｄによってその時点で出力されたシリアルデータ信号のアイの高さを示す出力信号を発生させる。回路６０は、最終イコライザステージ４０ｄによってその時点で出力されたシリアルデータ信号のアイの幅を示す出力信号を発生させる。

アイ高さレファレンス回路５２は、最終イコライザステージ４０ｄの出力信号のアイが有することが所望されている高さを示す出力信号を生成する。例えば、回路５２によって提供されるレファレンスは、信号検知回路５０のフィルターされたＤＣ出力信号であり得る。別の例として、このレファレンスは内部的に利用可能なＤＣレファレンス電圧であり得る。同様に、アイ幅レファレンス回路６２は、最終イコライザステージ４０ｄの出力信号のアイが有することが所望されている幅を示す出力信号を発生させる。例えば、回路６２によって提供されるレファレンスは、信号検知回路３０のフィルターされたＡＣ出力または内部的に生成された電圧に基づき得る。

比較回路５４は要素５０および要素５２の出力信号を比較し、その比較の結果を示す出力信号（単数または複数）を発生させる。比較回路５４の出力信号（単数または複数）は、イコライザ回路ステージ４０ａ〜４０ｄのＤＣ利得を制御するために用いられる。例えば、比較回路５４が、モニター５０によって測定されたアイ高さが回路５２からのレファレンスアイ高さより小さいと感知した場合、比較回路５４の出力信号（単数または複数）はイコライザステージ４０ａ〜４０ｄのＤＣ利得を増加させる。このようなＤＣ利得増加は、比較回路５４が、測定された（モニター５０からの）アイ高さが（レファレンス５２からの）所望のアイ高さと等しいと検知したとき、止まる。

比較回路６４は要素６０および要素６２の出力信号を比較し、この比較の結果を示す出力信号（単数または複数）を生成する。比較回路６４の出力信号（単数または複数）は、イコライザ回路ステージ４０ａ〜４０ｄのＡＣ利得を制御するために用いられる。例えば、比較回路６４が、モニター６０によってその時点で測定されたアイ幅が回路６２からのレファレンスアイ幅より小さいと感知した場合、比較回路６４の出力信号（単数または複数）はイコライザステージ４０ａ〜４０ｄのＡＣ利得を増加させる。このようなＡＣ利得増加は、比較回路６４が、測定された（モニター６０からの）アイ幅が（レファレンス６２からの）所望のアイ幅と等しいと検知したとき、止まる。

先述より、少なくとも２つのイコライゼーション制御ループが提供されていることが分かる。第一ループはＤＣループである。このループはＲＸＤＣ利得制御を含む。モニターされたアイ高さは、ＤＣ利得変化に応じた、測定されたアイ高さである。測定されたアイ高さが外部レファレンスと同じとき、このループは安定する。外部レファレンスは、信号検知３０のフィルターされたＤＣ出力または内部的に利用可能なＤＣ電圧レファレンスのどちらかであり得る。例えば、このような電圧レファレンスが内部バンドギャップレファレンスに基づいて作成され得る。このバンドギャップレファレンスは通常、本明細書に記載されたタイプの集積回路上に提供される。現在の目的のために、このバンドギャップレファレンス回路は、どのような正確な電圧レファレンスが必要とされても、その発生を促進するためのプログラマブルレジスタディバイダーを含み得る。第二ループはＡＣループである。このループは、信号検知３０（または内部的に生成されたレファレンス電圧）のフィルターされたＡＣ成分、ＲＸバッファまたはイコライザステージ４０ａ〜４０ｄのＡＣ利得制御、およびアイ幅モニター６０に基づく。

好ましくは、上記２つのループの協働的相互作用がある。各ループの周波数応答は、全体のシステムの安定を確実にするために、他のループの周波数応答と有意に異なるべきである。例えば、あるループはそのモニターされた値とレファレンス値間の違いに応答するのに比較的遅くあり得る。一方で、他のループは、そのモニターされた値とレファレンス値間の違いへより速く応答し得る。

上記２つのループは、入力バッファデザインの一部としてのハードウェアか、またはプログラマブルロジック（例えば、フィールドプログラマブルゲートアレイ「ＦＰＧＡ」のいわゆるソフトＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌｐｒｏｐｅｒｔｙ））のどちらかでインプリメントされ得る。

本発明の結果として、そして適切なフィルターを用いることにより、上記の閉じたループシステムは、変化する外部環境または内部環境のどちらかによって、バッファステージ４０ａ〜４０ｄのＤＣ利得特性およびＡＣ利得特性を常に適合させ得る。適合（イコライゼーション）基準はこのようなシステムにおいて修正され得る。例えば、データパターンおよびデータ密度は、現データ通信に基づいたソフトＩＰフィルターの全部分であり得る。常に較正される入力バッファ４０は、一回限りの較正された入力バッファより性能が常に優れている。

図２は、アイ高さレファレンス５２が、信号検知３０のフィルターされたＤＣ出力に基づく代替案を描写している。そのため、図２は信号検知３０の出力信号が（イコライザステージ４０ａに加えて）ＤＣ検知回路１１０に印加されていることを示す。ＤＣ検知１１０は、信号検知３０出力信号のＤＣ成分（例えばＤＣレベル）を示す出力信号を発生させる。ＤＣ検知１１０の出力信号はフィルター回路１２０によって、（例えば、その信号を平滑化するために）フィルターされる。フィルター１２０の結果の出力信号が直接的か、または、増幅、スケーリング、および／またはシフトのようないくつかのさらなる処理の後かのどちらかで用いられ、アイ高さレファレンス５２を発生させる。

図２はまた、アイ幅レファレンス６２が、信号検知３０のフィルターされたＡＣ出力に基づく代替案を描写している。そのため、図２は信号検知３０の出力信号がＡＣ検知器回路１３０にも印加されていることを示す。例えば、ＡＣ検知器１３０は、特定のＡＣ周波数バンドにおいて、信号検知３０の出力のエンベロープを示す出力信号を発生させ得る。ＡＣ検知器１３０の出力信号はフィルター回路１４０によって、（例えば、その信号を平滑化するために）フィルターされる。フィルター１４０の結果の出力信号が（直接的か、または増幅、スケーリング、および／またはシフトのようないくつかのさらなる処理の後かのどちらかで）用いられ、アイ幅レファレンス６２を発生させる。

図３はアイ高さレファレンス５２が、（例えば、図１で示された回路を含む集積回路上の）ＤＣ電圧レファレンス１５０である（またはそれに由来したものである）代替案を描写している。図３はまた、アイ幅レファレンス６２が、（例えば、図１で示された回路を含む集積回路上の）レファレンス電圧１６０である（またはそれに由来したものである）代替案を描写している。

制御可能に可変なＤＣ利得およびＡＣ利得を有する例示的なバッファデザインは、図４に示される。代表的なバッファステージ４０の要素は、パワー供給電圧Ｖｃｃとアース（小さな下を向いた三角形で表される）間に接続される。Ｔｒｕｅ入力信号および補完の入力信号は、それぞれ、入力端子Ｉｎ、Ｉｎ＿Ｂに印加される（ＩｎおよびＩｎ＿ＢはそれぞれＮＭＯＳトランジスタ１３１０、１３１２のゲートである）。Ｔｒｕｅ出力信号および補完の出力信号は、それぞれ、出力端子Ｏｕｔ、Ｏｕｔ＿Ｂで利用可能である。負荷抵抗器１３０６、ＮＭＯＳトランジスタ１３１０のドレイン端子およびソース端子、およびテール電流源１３１８は互いに直列に（この順に）Ｖｃｃとアース間で接続される。同様に、負荷抵抗器１３０７、ＮＭＯＳトランジスタ１３１２のドレイン端子およびソース端子、およびテール電流源１３２０は互いに直列に（この順に）Ｖｃｃとアース間で接続される。縮退抵抗器１３１４はトランジスタ１３１０のソース端子とトランジスタ１３１２のソース端子間に接続される。イコライゼーションコンデンサー１３１６は縮退抵抗器１３１４と並列に接続される。

図４に示されるように、負荷抵抗器１３０６の抵抗ＲＬ１は制御可能に可変である。負荷抵抗器１３０７の抵抗ＲＬ２および縮退抵抗器１３１４の抵抗Ｒｄｅｇに対して同じことがいえる。イコライゼーションコンデンサー１３１６の静電容量Ｃｅｑは、また制御可能に可変である。テール電流源１３１８の電流の強さＩｔ１は、また制御可能に可変であり、テール電流源１３２０の電流の強さＩｔ２に対して同じことがいえる。

イコライゼーションコンデンサー１３１６は代表的なバッファステージ４０に調節可能な高周波数ピークを提供する。これに応じて、図４はＡＣ利得制御回路５４（例えば、図１の比較回路５４）によって制御されるＣｅｑの値を示す。このように、回路５４はバッファステージ４０のＡＣ利得を制御し得る。

負荷抵抗器１３０６、１３０７は、代表的なバッファステージ４０の望ましくないＤＣオフセット（つまり、Ｉｎにおける電圧とＩｎ＿Ｂにおける電圧が等しいとき、Ｏｕｔにおける電圧とＯｕｔ＿Ｂにおける電圧間における不均衡）を除去するために用いられ得る。これに応じて、図４はＤＣ利得制御回路６４（例えば、図１の比較回路６４）によって制御されるＲＬ１とＲＬ２の値を示す。図４はまた、バッファ４０に所望のコモンモード電圧を与えるため、Ｉｔ１およびＩｔ２の値を制御するＤＣ利得制御回路６４を示す。さらに、ＲＬ１とＲＬ２に対する調節がコモンモード電圧に影響を与える場合、ＤＣ利得制御回路６４はまた、所望のコモンモード電圧が常に維持されるようにＩｔ１とＩｔ２を制御し得る。

上記オフセット補正能力に加えて、調節可能な抵抗器１３０６、１３０７および１３１４は、代表的なバッファステージ４０に制御可能に可変なＤＣ利得を与える。出力Ｏｕｔ＿ＢにおけるＤＣ利得、出力ＯｕｔにおけるＤＣ利得は、それぞれ、２Ｒｄｅｇに対するＲＬ１の比率、２Ｒｄｅｇに対するＲＬ２の比率によって定義される。それゆえ、図４は、ＲＬ１とＲＬ２の値を制御する回路６４の上記能力に加えて、ＤＣ利得制御回路６４がＲｄｅｇの値を制御することを示す。このように、回路６４はバッファ４０のＤＣ利得を制御し得る。

上記事項は、本発明の原理の例示に過ぎないこと、および、本発明の範囲および精神から離れることなしに、当業者によってさまざまな変更がなされ得ることが理解される。例えば、回路内に採用されたイコライザステージ４０の数は、記載の例示的実施形態で示される数よりも、多くも少なくもあり得る。

Claims

シリアルデータ信号を受け取る回路であって、
該シリアルデータ信号を受け取り、該信号のイコライゼーションされたバージョンを発生させる調節可能なイコライザ回路であって、制御可能に可変な利得を有するイコライザ回路と、
該イコライゼーションされたバージョンのアイのアイ高さおよびアイ幅のうちの少なくとも１つをモニターするアイモニター回路であって、該アイモニター回路は、該アイモニター回路によって検知された該アイ高さおよびアイ幅のうちの１つに少なくとも部分的に基づいて該利得を制御する、アイモニター回路と
を含み、
該アイモニター回路は、
該アイ高さおよびアイ幅のうちの少なくとも１つと比較されるレファレンス源を含み、
該レファレンス源は、
レファレンスアイ高さの源として該シリアルデータ信号のＤＣ成分を検知する回路と、
レファレンスアイ幅の源として該シリアルデータ信号のＡＣ成分を検知する回路と
のうちの少なくとも１つを含む、回路。
請求項１に記載の回路であって、前記制御可能に可変な利得がＤＣ利得である、回路。
請求項１に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ高さである、回路。
請求項１に記載の回路であって、前記制御可能に可変な利得がＡＣ利得である、回路。
請求項１に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ幅である、回路。
請求項３に記載の回路であって、前記レファレンス源は、レファレンスアイ高さの源として前記シリアルデータ信号のＤＣ成分を検知する回路を含み、前記アイモニター回路は、該レファレンスアイ高さを該アイモニター回路によって検知された前記アイ高さと比較する回路をさらに含む、回路。
請求項６に記載の回路であって、前記レファレンスアイ高さの源が、
前記シリアルデータ信号のＤＣ成分を検知する回路のＤＣ成分出力信号をフィルターする回路
をさらに含む、回路。
請求項５に記載の回路であって、前記レファレンス源は、レファレンスアイ幅の源として前記シリアルデータ信号のＡＣ成分を検知する回路を含み、前記アイモニター回路は、該レファレンスアイ幅を該アイモニター回路によって検知された前記アイ幅と比較する回路をさらに含む、回路。
請求項８に記載の回路であって、前記レファレンスアイ幅の源が、
前記シリアルデータ信号のＡＣ成分を検知する回路のＡＣ成分出力信号をフィルターする回路
をさらに含む、回路。
請求項２に記載の回路であって、前記イコライザ回路が、
可変な負荷抵抗器と可変な縮退抵抗器であって、該負荷抵抗器と該縮退抵抗器間の比率が前記ＤＣ利得に影響するよう、回路関係上、互いに接続されており、前記アイモニター回路が該負荷抵抗器と該縮退抵抗器の少なくとも一方の抵抗を制御する、可変な負荷抵抗器と可変な縮退抵抗器
を含む、回路。
請求項４に記載の回路であって、前記イコライゼーション回路が、
前記ＡＣ利得に影響する可変なイコライゼーションコンデンサーであって、前記アイモニター回路が該イコライゼーションコンデンサーの静電容量を制御する、イコライゼーションコンデンサー
を含む、回路。
シリアルデータ信号を受け取る回路であって、
該シリアルデータ信号を受け取り、該信号のイコライゼーションされたバージョンを発生させる調節可能なイコライザ回路であって、該シリアルデータ信号と比較したときの該イコライゼーションされたバージョンの利得を調節する制御可能に可変な要素を含むイコライザ回路と、
該イコライゼーションされたバージョンのアイのアイ高さおよびアイ幅のうちの少なくとも１つを示す出力信号を発生させるアイモニター回路と、
該制御可能に可変な要素を制御する基準として該出力信号を用いる制御回路と
を含み、
該アイモニター回路は、
該アイ高さおよびアイ幅のうちの少なくとも１つと比較されるレファレンス源を含み、
該レファレンス源は、
レファレンスアイ高さの源として該シリアルデータ信号のＤＣ成分を検知する回路と、
レファレンスアイ幅の源として該シリアルデータ信号のＡＣ成分を検知する回路と
のうちの少なくとも１つを含む、回路。
請求項１２に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ高さである、回路。
請求項１２に記載の回路であって、前記利得がＤＣ利得である、回路。
請求項１２に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ幅である、回路。
請求項１２に記載の回路であって、前記利得がＡＣ利得である、回路。
シリアルデータ信号を受け取る方法であって、
該シリアルデータ信号を受け取り、制御可能に可変な利得で該信号のイコライゼーションされたバージョンを発生させることと、
該イコライゼーションされたバージョンのアイのアイ高さおよびアイ幅のうちの少なくとも１つをモニターすることと、
該アイ高さおよびアイ幅のうちの少なくとも１つをモニターすることにおいて検知された該アイ高さおよびアイ幅のうちの少なくとも１つに少なくとも部分的に基づいて該利得を制御することと
を含み、
該制御することは、
該シリアルデータ信号のＤＣ成分を検知することにより、該シリアルデータ信号からレファレンスアイ高さを導出することと、
該シリアルデータ信号のＡＣ成分を検知することにより、該シリアルデータ信号からレファレンスアイ幅を導出することと
のうちの少なくとも１つを含む、方法。
請求項１７に記載の方法であって、前記制御可能に可変な利得がＤＣ利得である、方法。
請求項１７に記載の方法であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ高さである、方法。
請求項１７に記載の方法であって、前記制御可能に可変な利得がＡＣ利得である、方法。
請求項１７に記載の方法であって、前記アイ高さおよびアイ幅のうちの少なくとも１つがアイ幅である、方法。
請求項１９に記載の方法であって、前記利得を制御することが、
前記検知されたアイ高さを前記レファレンスアイ高さと比較すること
を含む、方法。
請求項１７に記載の方法であって、前記レファレンスアイ高さを導出することが、前記ＤＣ成分を検知することの出力をフィルターすることをさらに含む、方法。
請求項２１に記載の方法であって、前記利得を制御することが、
前記検知されたアイ幅を前記レファレンスアイ幅と比較すること
を含む、方法。
請求項２１に記載の方法であって、前記レファレンスアイ幅を導出することが、前記ＡＣ成分を検知することの出力をフィルターすることをさらに含む、方法。
請求項１８に記載の方法であって、前記ＤＣ利得を制御することが、
複数の抵抗器の抵抗の値間の比率を制御すること
を含む、方法。
請求項２０に記載の方法であって、前記ＡＣ利得を制御することが、
イコライゼーションコンデンサーの静電容量を制御すること
を含む、方法。
請求項１に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つは、アイ高さおよびアイ幅の両方であり、前記レファレンス源は、
レファレンスアイ高さの源として前記シリアルデータ信号のＤＣ成分を検知する回路、および
レファレンスアイ幅の源として該シリアルデータ信号のＡＣ成分を検知する回路
の両方を含む、回路。
請求項１２に記載の回路であって、前記アイ高さおよびアイ幅のうちの少なくとも１つは、アイ高さおよびアイ幅の両方であり、前記レファレンス源は、
レファレンスアイ高さの源として前記シリアルデータ信号のＤＣ成分を検知する回路、および
レファレンスアイ幅の源として該シリアルデータ信号のＡＣ成分を検知する回路
の両方を含む、回路。
請求項１７に記載の方法であって、前記アイ高さおよびアイ幅のうちの少なくとも１つは、アイ高さおよびアイ幅の両方であり、前記制御することは、
前記シリアルデータ信号のＤＣ成分を検知することにより、該シリアルデータ信号からレファレンスアイ高さを導出すること、および
該シリアルデータ信号のＡＣ成分を検知することにより、該シリアルデータ信号からレファレンスアイ幅を導出すること
の両方を含む、方法。