KR100263907B1 - 피킹보상을 구비하는 efm 신호 변환장치 - Google Patents

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Abstract

본 발명은 콤팩트 디스크 플레이어에서 디스크에서 독출된 RF신호로부터 피킹을 검출한 다음 이를 보상하여 안정된 EFM신호를 재생하기 위한 EFM신호 변환장치에 관한 것으로, 그 일 실시예에 따르면 상기 RF 입력신호의 피킹을 검출하여, 상기 피킹이 검출되면 소정의 기준 전압을, 그렇지 않으면 상기 입력신호를 출력하는 피킹 방지부; 및 상기 피킹 방지부에서 출력된 신호에서 고주파 성분을 추출하고 소정의 레벨로 슬라이싱하여 출력하는 파형처리부를 구비하는 것을 특징으로 하여, 입력신호에 피킹이 발생하는지의 여부를 검출하여 이를 보상함으로써, 안정된 EFM 신호를 검출할 수 있다.

Description

피킹보상을 구비하는 ＥＦＭ신호 변환장치
본 발명은 콤팩트 디스크 플레이어에서의 신호재생장치에 관한 것으로서, 특히 디스크에서 독출된 RF신호로부터 피킹을 검출한 다음 이를 보상하여 안정된 EFM신호를 재생하기 위한 EFM신호 변환장치에 관한 것이다.
일반적으로 CD 플레이어는 전치 증폭기, 데이터 스트로브(DATA STROBE)부, 디지털 신호 처리부, 아날로그-디지탈(D/A) 변환부, 아날로그 회로부 등으로 구성된다. 여기서 전치 증폭기는 포토다이오드에 의하여 픽업된 신호를 증폭하여, 신호의 잡음 및 흐트러짐을 파형등화 회로에 의하여 제거하고, 파형 정형을 한 후 디지털 신호 처리회로에 전송하는 역할을 하는 것이다. 전치 증폭기에는 가산기, 자동 이득 제어(Automatic Gain Control, 이하 AGC라 함) 회로, 파형등화 회로, 데이터 슬라이서 회로 등을 가진다.
여기서, 데이터 슬라이서 회로는 파형등화 회로에 의하여 파형등화된 신호를 파형정형하고, 방형파 펄스로 변환시키는 회로이다. 그런데 이것에는 다음과 같은 주의가 필요하다. 즉, 슬라이스 레벨은 아이 패턴의 중심에 설정되어야 하는데, 슬라이스 레벨이 아이 패턴의 중심에서 벗어나면 양과 음의 펄스폭에 오차가 발생되여 그에 따라 데이터 에러가 발생된다. 이러한 현상은 디스크 제조과정에서 발생하는 피트(pit)의 비대칭성이 20%를 넘어가면 발생하게 되는데, 이를 비대칭(Asysmmetry) 현상이라 한다.
통상적으로 데이터 슬라이서 회로에는 이러한 비대칭성을 보정하는 보정회로를 구비한다. 아이 패턴은 디스크 제조 상의 문제점 등으로 인하여 핀홀(Pin-hole)과 같은 결함이 발생할 수 있다. 이러한 결함 등으로 인하여 아이 패턴이 EFM 회로의 입력으로 인가될 때, 고역통과필터(high pass filter; 이하, HPF라 함)인 수동 필터를 통과하면서 결함이 발생한 구간을 지나면서, 아이 패턴이 순간적으로 적분이 되지 않는 아이 패턴의 피킹(picking) 현상이 발생한다. 그러므로 EFM 슬라이스시 순간적으로 EFM 입력이 직류 오프셋(DC offset)을 추종하지 못하여 EFM의 잘못된 직류 레벨로 슬라이스하게 된다. 이와 같은 잘못된 직류 레벨은 에러 정정(Error Correction, 이하 ECC라 함)을 하는 데 어려움을 초래한다.
그런데 기존의 고주파 슬라이스(RF slice)를 포함하는 광 디스크 재생 시스템에서 EFM신호 변환장치는 RF 신호를 디지탈 이.에프.엠. (EFM: Eight to Fourteen Modulatioon) 신호로 변환하는 것이다. 일반적인 EFM신호 변환장치는 광 다이오드로부터 출력되는 RF 신호를 슬라이싱하여 수행된다.
도 11은 종래의 EFM신호 변환장치의 회로도로서, EFM신호 변환장치는 커패시터(C), 비교기(110), 연산 증폭기들(112 및 114), 저항들(R1, R2, R3 및 R4), 2단 저역통과필터(LPF: Low Pass Filter)(116)를 구성하는 저항들(R5 및 R6)과 커패시터들(C1 및 C2) 및 MOS 버퍼(118)로 구성된 인버터들(I11 및 I12)을 구비한다.
그 동작을 살펴보면, CD 플레이어의 아이 패턴을 비교기(110)의 비반전 입력으로 하고, 비교기(110)의 출력을 2단의 저역통과필터(116)를 통과시켜 직류 오프셋을 추출하여 이를 다시 비교기(110)의 반전 입력으로 피드백하여 사용하였다. 여기서 비교기(110)은 상술한 데이터 글라이서 회로에 대응된다. 그리고 아이 패턴이 비교기(110)의 입력으로 인가될 때, 고역통과필터인 미분기를 통과한다.
도 11에 도시된 커패시터(C)는 광 다이오드로부터 출력되는 RFO 신호를 입력받아 직류 성분을 제거하고, 직류 성분이 제거된 RFI 신호를 비교기(110)의 양의 입력단자로 출력한다. 이 때, 비교기(110)는 양의 입력단자로 입력되는 RFI 신호와 연산 증폭기(112)로부터 출력되는 신호를 비교하고, 비교된 결과를 디지탈 EFM 신호로서 출력단자 OUT를 통해 출력한다. 그리고, 디지탈 EFM 신호를 CMOS 버퍼(118)에 버퍼링한 후, 저역 통과 필터(116)와 어시메트리 버퍼 및 어시메트리 증폭단을 거쳐 비교기(110)로 궤환시킨다. 여기서, 어시메트리 버퍼는 이미터 폴로워 형태의 연산 증폭기(114)에 해당하고, 어시메트리 증폭단은 저항들(R1, R2, R3 및 R4)과 연산 증폭기(112)로 구성된다. 또한, 저역 통과 필터(116)는 직류 오프셋을 검출하기 위한 필터이다.
종래의 EFM신호 변환장치는 디스크 제조상의 편차로 발생하는 어시메트리 현상이 AC 결합만으로는 제거될 수 없기 때문에, 디지탈 EFM 신호에 따라서 1, 0 이 발생할 확률이 50% 씩 있는 것을 이용한다.
그러나 이 방식은 결함이나 스크래치(scratch) 또는 정공성(pin-hole) 결함을 만났을 때, 이 불규칙성 구간 후에 아이 패턴에 대한 슬라이스 기준 레벨이 아이 패턴에 대한 정확한 직류 레벨을 찾아가기 위해서는, 약 5ms 정도의 외부 시정수 만큼의 시간이 소요된다.
그래서, 이와 같이 입력신호에 아이 패턴이 존재하지 않거나 아이 패턴이 손상된 구간 동안에, 이러한 비정상적 신호부분을 미분하게 되면 아이 패턴의 직류 레벨이 순간적으로 올라가게 된다. 이 때, 정상적으로 직류 오프셋을 추출하는데 많은 시간이 소요되고, 이 구간에서 아이 패턴을 정상적으로 슬라이스해 주지 못한다. 다시 말하면, 전술한 종래의 EFM신호 변환장치에 있어서, 광 디스크가 스크래취(scratch) 또는 홀성 결점(pin-hole defect)을 가질 때, 연산 증폭기(112)로부터 출력되는 슬라이스 기준 레벨이 RF 신호의 정확한 직류 레벨을 찾아가는데 외부 시정수 만큼의 시간이 소요되는 문제점이 있었다.
또한, 이러한 결점들이 존재하는 구간에서는 RF 신호의 어시메트리를 제대로 보정하지 못하므로, EFM신호 변환장치의 뒷단에 연결된 에러 정정부에서 정확히 에러를 정정할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 슬라이서 비교부로 입력되는 아날로그 입력신호의 피킹을 방지하여 정확하게 EFM신호를 재생하기 위한 광 디스크 재생시스템에서의 EFM신호 변환장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, EFM 출력신호의 펄스폭에 따라 아날로그 입력신호의 피킹을 검출하고 그 검출상태에 따라 슬라이서 비교부로 입력되는 신호를 제어하여 안정된 EFM 신호를 검출하기 위한 광 디스크 재생시스템에서의 EFM 변환장치를 제공하는데 있다.
도 1은 본 발명에 따른 EFM신호 변환장치의 제1 실시예를 나타내는 도면이다.
도 2는 도 1의 피킹 검출부(19)의 실시예를 나타내는 도면이다.
도 3의 (a),(b),(c)는 도 1의 증폭부(23)의 제1, 제2 및 제3 실시예를 나타내는 도면이다.
도 4는 본 발명에 따른 EFM신호 변환장치의 제2 실시예를 나타내는 도면이다.
도 5는 도 4의 전류보상부(97)를 나타내는 도면이다.
도 6은 본 발명에 따른 EFM신호 변환장치의 다른 실시예를 도시한 도면이다.
도 7은 도 6에 도시된 피킹검출부의 상세 구성도를 도시한 도면이다.
도 8은 디스크에 기록된 프레임 데이터의 포맷을 도시한 도면으로, 도 7에 도시된 피킹검출부의 동작을 설명하기 위한 것이다.
도 9는 도 7에 도시된 피킹검출부의 동작을 설명하기 위한 파형도를 도시한 도면이다.
도 10a, b는 도 6에 도시된 본 발명의 EFM신호 변환장치의 효과를 설명하기 위한 도면이다.
도 11은 종래의 EFM신호 변환장치의 회로도이다.
상기의 과제를 이루기 위하여 본 발명에 의한 EFM신호 변환장치는, 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서, 상기 RF 입력신호의 피킹을 검출하여, 상기 피킹이 검출되면 소정의 기준 전압을, 그렇지 않으면 상기 입력신호를 출력하는 피킹 방지부; 및 상기 피킹 방지부에서 출력된 신호에서 고주파 성분을 추출하고 소정의 레벨로 슬라이싱하여 출력하는 파형처리부를 구비하는 것을 특징으로 한다.
여기서, 상기 피킹 방지부는 상기 입력 신호의 피킹을 검출하여 제어신호를 출력하는 피킹 검출부; 및 소정의 기준전압 및 상기 입력신호가 입력되며, 상기 제어신호에 응답하여, 상기 피킹이 검출되면 상기 기준 전압을, 그렇지 않으면 상기 입력신호를 선택하여 출력하는 선택 전송부를 구비하는 것이 바람직하며, 또한 상기 피킹 검출부는 소정의 임계 전압보다 높은 상기 입력 신호는 증폭하여 출력하고, 상기 임계 전압보다 낮은 상기 입력 신호는 상기 임계 전압으로 출력하는 버텀(bottom) 포락선 검출부; 상기 버텀 포락선 검출부의 출력신호의 상승에는 신속히 응답하며, 상기 버텀 포락선 검출부의 출력신호의 하강에는 완만히 응답하는 포락선 홀드 회로; 및 상기 버텀 포락선 검출부의 출력신호 및 상기 포락선 홀드신호의 출력신호를 비교하여 상기 제어신호를 발생하는 비교부를 구비하는 것이 바람직하다.
상기의 과제를 이루기 위하여 본 발명에 의한 다른 EFM신호 변환장치는,
디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
상기 RF 입력신호의 고주파 성분을 추출하여 변환 신호를 출력하는 고주파 추출부; 및 상기 변환 신호를 소정의 레벨로 슬라이싱하여 출력하는 슬라이스부를 구비하며, 상기 슬라이스부는 배속에 따라 공급 또는 싱크되는 전류량이 가변적인 것을 특징으로 한다.
여기서, 상기 슬라이스부는 상기 변환 신호가 비반전 입력단에 연결되는 비교부; 그 자신의 입력단에는 상기 비교부의 출력신호를 저역통과 필텅링하여 발생된 비대칭신호가 접속되며, 그 자신의 출력신호는 상기 비교부 반전입력단에 접속되는 증폭부; 및 상기 비교부의 출력신호 및 소정의 배속결정신호에 응답하여 상기 증폭부에 전류를 가변적으로 공급 또는 싱크하는 전류보상부를 구비하는 것이 바람직하며,
또한 상기 전류보상부는 서로 다른 양의 전류를 공급하는 다수개의 전류 소스가 병렬로 형성된 전류소스부; 서로 다른 양의 전류를 싱크하는 다수개의 전류 싱크가 병렬로 형성된 전류싱크부; 및 상기 비교부의 출력신호 및 소정의 배속결정신호에 응답하여 상기 다수개의 전류 소스 또는 상기 다수개의 전류 싱크 중의 어느 하나에 상기 비대칭신호가 연결되는 스위치부를 구비하는 것이 바람직하다.
상기의 다른 과제를 이루기 위하여 본 발명에 의한 EFM신호 변환장치는, 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서, 상기 입력신호를 입력받아 고주파신호를 필터링하여 출력하며, 소정의 제어신호에 따라 미분시간을 가변하기 위하여 소정의 파라미터를 가변시킬 수 있는 고역통과필터; 상기 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기; 상기 비교기에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 상기 고역통과필터로 인가되는 제어신호를 발생하는 피킹검출부; 및 상기 EFM신호의 직류레벨에 따라 상기 비교기로 궤환되는 슬라이싱 레벨을 생성하는 슬라이싱레벨 생성부를 구비하는 것을 특징으로 한다.
여기서, 상기 고역통과필터는 소정의 커패시터 및 소정의 제1 및 제2 저항으로 구성되며, 상기 피킹검출부의 제어신호에 따라 상기 제2 저항의 값을 온 또는 오프하는 제1스위치를 더 포함하는 것이 바람직하며,
또한, 상기 피킹검출부는 상기 비교기에서 출력된 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 것이 바람직하다.
상기의 다른 과제를 이루기 위하여 본 발명에 의한 다른 EFM신호 변환장치는, 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서, 상기 입력신호를 입력받아 고주파신호를 필터링하여 출력하는 고역통과필터; 상기 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기; 상기 비교기에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 피킹검출부; 및 상기 제어신호에 따라 상기 EFM신호 또는 홀딩된 이전 구간에서의 비대칭신호 중 하나를 선택하여 상기 비교기로 궤환되는 슬라이싱 레벨을 생성하는 슬라이싱레벨 생성부를 구비하는 것을 특징으로 한다.
여기서, 상기 슬라이싱레벨 생성부는 소정의 제어신호에 따라 상기 EFM신호 또는 비대칭신호 중 하나를 선택하는 제2스위치; 상기 제2스위치의 출력신호로부터 직류레벨의 신호를 검출하여 비대칭신호를 발생하는 저역통과필터; 상기 저역통과필터의 출력신호인 비대칭신호를 버퍼링하고, 그 출력신호를 상기 제2스위치의 입력단으로 출력하는 버퍼; 및 상기 버퍼링된 비대칭신호를 소정의 레벨로 증폭하여 상기 비교기로 궤환하는 증폭부를 구비하는 것이 바람직하며, 또한, 상기 피킹검출부는 상기 비교기에서 출력된 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야 한다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명에 따른 EFM신호 변환장치의 제1 실시예를 나타내는 도면이다. 도 1의 픽업 회로(11)는 포토 다이오드 등으로 구성된다. 상기 픽업 회로(11)에서 픽업된 입력 신호 RFO는 제1 입력단(N12)에서 수신된다. 피킹 방지부(13)는 상기 입력 신호 RFO에 피킹이 발생되는 경우, 기준 전압 VCC/2를 파형처리부로 출력한다. 바람직하게는 파형처리부는 고주파 추출부(15) 및 슬라이스부(17)로 구성된다.
상기 고주파 추출부(15)는 입력된 신호의 고주파 성분을 추출하여 RFI 신호를 출력하는 것으로서, 바람직하기로는 캐퍼시터이다. 상기 슬라이스부(17)는 상기 RFI 신호를 입력받아 소정의 레벨로 슬라이싱하여 EFM 출력신호를 발생한다.
상기 피킹 방지부(13)는 피킹 검출부(19) 및 선택 전송부(21)로 구성된다. 상기 피킹 검출부(19)는 상기 입력 신호 RFO의 피킹을 검출하여 제어신호 PCON을 발생한다. 그리고 상기 선택 전송부(21)는 상기 제어신호 PCON에 응답하여, 상기 입력신호 RFO의 신호에서 피킹이 검출되면 제2 입력단 N14를 통하여 입력된 기준 전압 VCC/2를, 그렇지 않으면 상기 입력 신호 RFO를 상기 고주파 추출부(15)로 전송한다.
도 2는 도 1의 피킹 검출부(19)의 실시예를 나타내는 도면이다. 이를 참조하면, 피킹 검출부(19)는 구체적으로 버텀(bottom) 포락선 검출부(31), 포락선 홀드 회로(33) 및 비교부(35)를 구비한다. 상기 버텀 포락선 검출부(31)는 입력신호가 소정의 임계 전압보다 높으면 입력신호를 증폭하여 출력하고, 입력신호가 상기 임계 전압보다 낮으면 상기 임계 전압을 출력한다. 본 실시예에서 상기 임계 전압은 반전 증폭 회로(37)의 출력(N38)을 "하이" 또는 "로우"로 구분짓는 경계 전압을 말한다.
그리고 상기 포락선 홀드 회로(33)는 상기 버텀 포락선 검출부(31)의 출력(N32)신호의 상승구간에는 신속히 응답하며, 그 하강구간에는 완만히 응답한다. 그리고 비교부(35)는 상기 버텀 포락선 검출부(31)의 출력(N32)신호와 상기 포락선 홀드신호(33)의 출력(N34)신호를 비교하여, 상기 제어신호 PCON을 출력한다.
상기 버텀(bottom) 포락선 검출부(31)는 더욱 구체적으로 전류소스(39), PNP 트랜지스터(41), 전류싱크(43), NPN 트랜지스터(45) 및 축전부(47)를 구비한다. 상기 전류소스(39)는 일정한 전류량을 공급한다. 상기 PNP 트랜지스터(41)는, 그 베이스에 상기 입력 신호 RFO의 반전신호(N38)가 연결되며, 그 이미터에 상기 전류소스(39)로부터 공급되는 전류가 공급된다. 그리고 상기 전류싱크(43)는 일정한 전류량을 흡수한다. 상기 NPN 트랜지스터(45)는 그 베이스가 상기 PNP 트랜지스터(41)의 이미터에 연결된다. 그리고 상기 축전부(47)는 상기 NPN 트랜지스터(45)의 베이스에 흐르는 전류를 충전하는 역할을 수행하는 것으로, 바람직하게는 캐퍼시터이다.
상기 버텀 포락선 검출부(31)의 동작을 설명하면, 다음과 같다. 상기 입력 신호 RFO의 전압 레벨이 상승하여 상기 임계전압 이상이 되면, 상기 인버터(37)의 출력신호의 전압 레벨이 "로우"로 되고, 상기 PNP 트랜지스터(41)는 "턴온"되어 상기 축전부(47)에 충전된 전하가 방전된다. 따라서 상기 NPN 트랜지스터(45)의 베이스의 전압 레벨은 하강하게 되어 상기 버텀 포락선 검출부(31)의 출력신호(N32)의 전압 레벨은 상승한다.
그리고 상기 입력 신호 RFO의 전압 레벨이 하강하여 상기 임계전압 이하가 되면, 인버터(37)의 출력신호의 전압 레벨이 상승하게 되고, 상기 PNP 트랜지스터(41)는 "턴오프"되어 상기 축전부(47)에 전하가 충전된다. 따라서 상기 NPN 트랜지스터(45)의 베이스의 전압 레벨은 상승하게 되어 상기 NPN 트랜지스터(45)는 "턴오프"된다. 따라서 버텀 포락선 검출부(31)의 출력신호(N32)의 전압 레벨은 상기 임계 전압이 된다.
상기 포락선 홀드 회로(33)는 더욱 구체적으로 비교기(49) 및 축전부(51)를 구비한다. 상기 비교기(49)는 비반전 입력단에 저항 R1, R2에 의하여 분배된 신호(N48)가, 그리고 반전 입력단에 그 자신의 출력신호가 각각 인가된다. 상기 분배된 신호(N48)는 상기 버텀 포락선 검출부(31)의 출력(N32)신호에 비례하여 변화하며, 저항(R1) 및 저항(R2)에 의해서 결정된다. 그리고 상기 축전부(51)는 상기 비교기(49)의 출력단(N50)에 연결된다. 상기 비교기(49)는 상기 분배된 신호(N48)의 양의 전압에는 신속히 응답하고, 상기 분배된 신호의 음의 전압에는 완만히 응답한다.
그리고 상기 비교부(35)는 상기 버텀 포락선 검출부(31)의 출력신호(N32)와 상기 포락선 홀드 회로(33)의 출력(N50)신호를 비교하여 상기 제어신호 PCON을 출력한다.
도 2를 다시 참조하여 피킹 검출부의 동작을 전체적으로 살펴보면, 상기 입력 신호 RFO에 피킹이 발생되어 비정상적으로 전압이 상승하면, 상기 버텀 포락선 검출부(31)의 출력(N32)신호의 전압이 급속히 상승한다. 이어서 상기 포락선 홀드 회로(33)의 출력(N50)신호의 전압도 급속히 상승한다.
피킹이 발생하였던 상기 입력 신호 RFO가 다시 정상적인 전압 상태로 되면, 상기 버텀 포락선 검출부(31)의 출력(N32)신호의 전압이 급속히 하강한다. 그러나 상기 포락선 홀드 회로(33)의 출력(N50)신호의 전압은 완만히 하강한다.
이와 같은 상태에서 상기 버텀 포락선 검출부(31)의 출력(N32)신호의 전압이 상기 포락선 홀드 회로(33)의 출력(N50)신호의 전압보다도 낮게 되는 경우가 발생한다. 따라서 정상적인 상태에서 "하이" 상태를 유지하는 상기 비교부(35)의 출력 신호인 상기 제어 신호 PCON의 논리 상태는 "로우"로 천이하여 상기 입력 신호 RFO가 피킹이 발생하였음을 검출한다.
다시 도 1을 참조하면, 상기 선택 전송부(21)는 상기 제어신호 PCON에 응답하여 두 입력신호 중 하나의 신호를 선택하여 출력한다. 즉, 상기 입력 신호 RFO가 정상적인 상태일 때는 상기 제어 신호 PCON이 "하이"가 되어 상기 입력신호가 그대로 상기 고주파 추출부(15)로 전송된다. 그러나 상기 입력 신호 RFO가 비정상적인 상태일 때, 즉 상기 입력 신호 RFO에 피킹이 발생된 때에는 상기 제어 신호 PCON이 "로우"로 되어 기준 전압 VCC/2가 상기 고주파 추출부(15)로 전송된다.
그리고, 상기 슬라이스부(17)는 비교부(21) 및 증폭부(23)를 구비한다. 상기 비교부(21)는 상기 변환 신호 RFI가 비반전 입력단에 연결되고, 상기 증폭부(23)의 출력신호 XAMP가 반전 입력단에 연결된다. 그리고 상기 비교부(21)의 출력신호는 외부 회로인 저역통과필터(25)의 입력신호가 된다. 그리고 저역통과필터(25)의 출력신호인 비대칭 신호 ASY가 다시 상기 증폭부(23)로 입력된다.
도 3의 (a)는 도 1에 도시된 증폭부(23)의 제1 실시예를 나타내는 도면이다. 도 3의 (a)를 참조하면, 도 1의 증폭부(23)는 구체적으로 비교기(61) 및 분할부(63)를 구비한다. 상기 비교기(61)는 상기 비대칭신호 ASY가 비반전입력단에 연결되고, 신호 XAMP를 출력한다. 그리고 상기 분할부(63)는 상기 비교기(61)의 출력전압 XAMP를 분할하여, 그 분할된 전압이 상기 비교기(61)의 반전입력단에 입력된다. 상기 분할부(63)는 저항 A1 및 A2로 구성된다. 따라서 상기 분할부(63)의 출력신호(N64)의 전압은 저항(A1)과 저항(A2)의 비에 따라 결정된다.
도 3의 (b)는 도 1에 도시된 증폭부(23)의 제2 실시예를 나타내는 도면이다. 도 3의 (b)를 참조하면, 도 1의 증폭부(23)는 구체적으로 비교기(65) 및 분할부(67)를 구비한다. 상기 비교기(65)는 상기 비대칭신호 ASY가 비반전입력단에 연결되고, 신호 XAMP를 출력한다. 상기 분할부(67)는 가변 저항부(69) 및 저항(71)로 구성된다. 상기 가변 저항부(69)는 비교기(65)의 출력신호 XAMP와 상기 비교기(65)의 반전 입력단 사이에 병렬로 형성되는 다수개의 저항들(B1, B2, B3,…)를 가진다. 상기 저항들(B1, B2, B3,…)은 서로 그 저항값을 달리하며, 배율 결정 신호 XMUP에 응답하여 그 중 하나의 저항이 선택되어, 그 선택된 저항은 상기 비교기(65)의 반전 입력단과 비교기(65)의 출력신호 XAMP 사이에 연결된다. 그리고 상기 저항(71)은 상기 비교기(65)의 반전 입력단과 접지 전압 VSS 사이에 연결되어 있다. 그러므로 2 배속, 3 배속 등의 배속을 결정하는 신호 XMUP에 의하여 상기 저항들(B1, B2, B3,…)들 중 하나를 선택하여 그 선택된 저항과 저항(71)을 서로 연결시켜, 저항(71)에 걸리는 전압, 즉 비교기(65)의 반전입력단자로 인가되는 전압을 결정한다.
도 3의 (c)는 도 1에 도시된 증폭부(23)의 제3 실시예를 나타내는 도면이다. 도 3의 (c)의 제3 실시예는 도 3의 (b)의 제2 실시예와 그 구성이 거의 유사하다. 다만, 상기 가변 저항부(79)는 접지 전압 VSS와 비교기(73)의 반전 입력단 사이에 병렬로 형성되며, 저항(77)은 비교기(73)의 반전 입력단과 비교기(73)의 출력신호 XAMP 사이에 형성되는 점에서 차이가 있다.
도 4는 본 발명에 따른 EFM신호 변환장치의 제2 실시예를 나타내는 도면으로, 고주파 추출부(85) 및 슬라이스부(87)를 구비한다. 상기 고주파 추출부(85)는 픽업회로(81)에서 출력된 신호 RFO2를 입력받아 고주파 성분을 추출하여 변환 신호 RFI2를 출력한다. 상기 슬라이스부(87)는 상기 변환 신호 RFI2를 소정의 레벨로 슬라이싱하여 출력하는 것으로서, 배속에 따라 공급 또는 흡수하는 전류량이 가변적이다. 상기 슬라이스부(87)는 구체적으로 비교부(91), 증폭부(93) 및 전류보상부(97)를 구비한다. 그리고 상기 비교부(91)와 상기 증폭부(93)는 도 1에 도시된 제1 실시예의 비교부(21) 및 증폭부(23)와 그 기능이 거의 유사하므로 그 자세한 설명은 생략한다. 상기 전류보상부(97)는 상기 비교부(91)의 출력신호 EMF2 및 배속결정신호 XMUP2에 응답하여 소정의 전류를 상기 증폭부(93)에 공급한다.
도 5는 도 4에 도시된 전류보상부(97)를 나타내는 도면이다. 이를 참조하면, 상기 전류보상부(97)는 더욱 구체적으로 전류소스부(101), 전류싱크부(103) 및 스위치부(99)를 구비한다. 상기 전류소스부(101)는 서로 다른 양의 전류를 공급하는 다수 개의 전류 소스(D1,D2,…)가 병렬로 형성된다. 상기 전류싱크부(103)는 서로 다른 양의 전류를 흡수하는 다수 개의 전류 싱크(E1,E2,…)가 병렬로 형성된다. 그리고 상기 스위치부(99)는 상기 비교부(91)의 출력신호 EFM2 및 배속결정신호 XMUP2에 응답하여 상기 다수 개의 전류 소스(D1,D2,…) 또는 상기 다수 개의 전류 싱크(E1,E2,…) 중의 어느 하나를 선택하여 이를 상기 비대칭신호 단자 ASY, 즉 상기 증폭부(93)의 입력단자와 연결시킨다. 즉, 배속에 따라서 전류 소스 또는 전류 싱크를 선택적으로 연결하여 흐르는 전류량을 달리한다. 로우패스필터(95)는 상기 변환 신호 RFI2로부터 직류 오프셋을 추출하고, 전류보상부(97)에 의하여 배속에 따른 전류양을 달리하여 응답속도를 동일하게 한다.
도 6은 본 발명에 따른 EFM신호 변환장치의 다른 실시예를 도시한 도면이다. 도면에서, 61은 슬라이스 비교기, 62a,b,c와 67a는 인버터, 63은 제1스위치, 64는 로우패스필터, 65는 버퍼, 66은 증폭기, 67은 피킹검출부, 그리고 68은 제2스위치를 나타낸다. 그리고 커패시터 C1과 저항 R1,R2는 고역통과필터를 구성한다.
본 실시예에서는 EFM 출력신호의 하이 또는 로우구간이 많아야 소정 T 이상은 발생되지 않는다는 성질을 이용하여, 신호의 런-길이가 소정 T 이상이면 피킹현상에 기인하여 RFI신호가 잘못 슬라이싱되었다는 것으로 판단한다. 즉, EFM 신호의 런-길이를 감시하여 피킹현상에 의한 데이터 손실이나 오류를 방지할 수 있다.
RC 소자(R1, R2, C1) 및 제1스위치(68)로 구성된 고역통과필터는 RFO 신호를 입력받아 고주파신호만을 필터링하여 출력하며, 제어신호 CPEAK에 따라 미분시간을 가변하기 위하여 소정의 파라미터를 가변시킬 수 있다. 슬라이스 비교기(61)는 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생한다. 피킹검출부(67)는 슬라이스 비교기(61)에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 제어신호 CPEAK를 발생한다. 그리고 제2스위치(63), 로우패스필터(64), 버퍼(65) 및 증폭기(66)로 구성된 슬라이싱 레벨 생성부는 제어신호 CPEAK에 따라 슬라이스 비교기(61)에서 출력된 EFM신호 또는 버퍼(65)에 홀딩된 이전 구간에서의 비대칭신호 중 하나를 선택하여 슬라이스 비교기(61)로 궤환되는 슬라이싱 레벨을 생성한다.
이하에서는 상술한 바와 같은 구성을 하는 본 발명에 의한 EFM신호 변환장치의 동작을 상세히 설명한다.
고역통과필터는 RFO 신호를 입력받아 고주파신호만을 필터링하여 출력하며, 소정의 제어신호에 따라 미분시간을 가변하기 위하여 소정의 파라미터를 가변시킬 수 있다. 여기서, RC소자로 구성된 하이패스필터에서 미분시간은 다음의 수학식 1과 같이 표현된다.
Τ = RC
따라서, 도 6에 도시된 하이패스필터의 미분시간은 저항 R2의 연결상태를 제어하는 제1스위치(68)의 온/오프 상태에 따라 달라진다. 즉, 제1스위치(68)가 온일 때는 수학식 2와 같이, 그리고 제1스위치(68)가 오프일 때는 수학식 3와 같이 표현된다.
Τ1= R1C
Τ2= (R1+R2) C
수학식 2, 3을 참조하면, 제1스위치(68)가 오프일 때의 미분시간은 그것이 오프일 때의 미분시간보다 더 길다.
본 발명에서의 고역통과필터는 RC 소자뿐만 아니라 제1스위치(63)을 더 포함한다. 제1스위치(63)는 피킹검출부(67)에서 발생되는 제어신호 CPEAK에 의하여 온/오프되고, 고역통과필터를 구성하는 저항값이 변하여 미분시간이 조정될 수 있다. 즉, 제1스위치(68)는 RFI신호가 정상적일 때에는 온상태를 유지하도록, 그리고 RFI신호에 피킹이 발생되면 오프되도록 제어되어야 한다. 제어신호 CPEAK는 위에서 언급된 바와 같이 제1스위치(68)의 온/오프를 제어하며, 그리하여 RFI신호에 피킹이 발생되면 미분시간을 크게함으로써 하이패스필터에서의 신호 미분에 의한 신호 피킹현상을 방지할 수 있다. 즉, EFM 출력신호의 펄스폭을 측정하여 그 출력펄스의 "하이" 또는 "로우" 구간이 소정 시간 이상으로 지속되면, 입력단에 있는 고역통과필터의 폴(pole)을 저주파영역으로 이동시켜 RFI 신호에 피킹이 발생되지 않도록 하여 안정된 EFM 신호를 검출하도록 한다.
슬라이서 비교기(61)는 하이패스필터를 통과한 RFO신호, 즉 RFI신호를 비반전입력단자로 입력받고, 버퍼(65) 및 증폭기(66)를 통과한 비대칭신호 ASY를 반전입력단자로 입력받아, 그 두 신호를 비교하여 EFM신호를 출력한다.
인버터(62a)는 슬라이서 비교기(61)의 출력신호인 EFM신호를 반전하여 EFMB신호를 발생하여, 피킹검출부(67) 및 인버터(62b)로 출력한다. 인버터(62b)는 인버터(62a)의 출력신호인 EFMB신호를 반전하여, 제2스위치(63)의 입력단자 A로 출력한다. 그리고 인버터(62c)는 인버터(62a)의 출력신호인 EFMB신호를 반전하여, EFM신호를 출력한다.
제2스위치(63)는 입력단자 A로 인버터(62a)에서 출력된 EFM신호를 입력받고, 입력단자 B로 버퍼(65)에서 출력된 비대칭신호 ASY를 입력받아, 제어신호 CPEAK에 따라 A B 두 신호 중 하나를 선택하여 EFM2 신호로서 출력한다. 로우패스필터(64)는 제2스위치(63)에서 출력된 EFM2 신호의 직류레벨을 검출하여 비대칭신호 ASY를 발생하며, 버퍼(65)는 비대칭신호 ASY를 버퍼링하며, 증폭기(66)는 비대칭신호 ASY를 소정의 원하는 레벨로 증폭하여, 슬라이스 비교기(61)의 반전입력단자로 출력한다.
따라서, 슬라이스 비교기(61)의 반전입력단자로 입력되는 슬라이싱 레벨 신호는 슬라이스 비교기(61)에서 출력된 EFM신호에 의하여 생성된 비대칭신호 또는 버퍼(65)에 홀딩된 이전 구간에서의 비대칭신호 중 하나에 의하여 결정된다.
피킹검출부(67)는 인버터(62a)의 출력 EFMB신호를 입력받아, 소정의 클럭신호 WDCLK에 따라 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 피킹을 검출하며, 그 검출된 구간 동안에 제어신호 PCON을 발생한다. 이에 대한 자세한 설명은 도 7을 참조하여 설명될 것이다. 인버터(67a)는 제어신호 PCON을 반전하여 CPEAK를 발생하며, 그 신호는 제1스위치(68) 및 제2스위치(63)을 제어한다.
도 7은 도 6에 도시된 피킹검출부의 상세 구성도를 도시한 도면이다. 피킹검출부는, 클럭신호 WDCK에 의하여 트리거되며 EFM신호가 데이터단자 D 및 리셋단자 R에 각각 입력되는 제1의 복수의 플립플럽들 DFFA1-3 (72a,b,c), 클럭신호 WDCK에 의하여 트리거되며 EFM신호가 반전된 EFMB신호가 데이터단자 D 및 리셋단자 R에 각각 입력되는 제2의 복수의 플립플럽들 DFFB1-3 (73a,b,c), 그리고 로직 OR게이트(74a, 74b), 인버터(75a), 로직 AND게이트(76) 및 데이터선택기(75)를 구비하여, 제1 또는 제2의 복수의 플립플럽들의 출력 중 하나의 신호를 선택하여 제어신호 PCON을 발생한다.
이하에서는 상술한 바와 같은 구성을 하는 피킹검출부의 동작을 상세히 설명한다.
인버터(71a)는 입력신호 EFMB를 반전하여, EFM신호가 제1플립플럽들 DFFA1-3 (72a,b,c)의 리셋단자 및 데이터단자로 입력된다. 인버터(71b)는 EFM 신호를 다시 반전하여, EFMB신호가 제2플립플럽들 DFFB1-3 (73a,b,c)의 리셋단자 및 데이터단자로 입력된다. 제1플립플럽들 DFFA1-3 (72a,b,c) 및 제2플립플럽들 DFFB1-3 (73a,b,c)은 EFM신호 및 EFMB신호를 각각 입력받아, 클럭신호 WDCK에 따라 출력신호를 각각 발생한다. 로직 OR게이트(74a, b)는 플립플립들의 출력신호를 입력받아 논리 OR한 후 데이터선택기(75)로 출력한다.
데이터선택기(75)는 선택제어신호 SPEAK에 따라 로직 OR게이트들(74a, b) 출력 중 하나를 선택하여 출력한다. 로직 AND게이트(76)는 데이터선택기(75)의 출력신호 및 제어신호들(SHOCK, LOCK, ONOFF)을 입력받아 논리 AND하여 출력신호 PCON을 발생한다. 여기서, SHOCK신호는 플레이 도중 디스크의 진동에 의한 에러가 발생한 지의 여부를 나타내는 신호로서, 플레이 상태가 정상적인 경우 즉 SHOCK신호가 로직 하이인 경우에 PCON 출력을 인에이블시킨다. LOCK신호는 현재 상태가 디스크 플레이 상태인지의 여부를 판별하는 신호로서, 프레임 동기신호가 128 프레임 동안 검출되지 않으면 플레이 상태가 아니라고 판단하여 로직 로우상태가 된다. 따라서 LOCK신호가 로직 하이상태, 즉 플레이 상태일 때 PCON 출력을 인에이블시킨다. ONOFF신호는 피킹방지부 동작의 인에이블 여부를 결정하는 신호이다. 따라서, SHOCK, LOCK, 및 ONOFF신호가 모두 로직 하이인 경우에 로직AND게이트(76)가 인에이블되어, 데이터선택기(75)의 출력신호의 변화가 PCON으로 전달된다. 한편, SPEAK신호 및 그 반전신호는 데이터선택기의 선택단자(SA, SB)로 각각 입력된다.
도 8은 디스크에 기록된 프레임 데이터의 포맷을 도시한 도면으로, 도 7에 도시된 피킹검출부의 동작을 설명하기 위한 것이다.
1프레임 데이터는 프레임 동기신호 (24비트), 서브코딩 1심볼 (14비트) 및 데이터 및 패리티 32심볼 (32x14 비트)로 구성된다. 그리고 각 심볼의 결합을 위하여 각 심볼 사이에 3비트의 데이터가 추가된다. 따라서 하나의 프레임은 전체 588비트로 구성되며, 프레임 주파수가 7.35KHz인 경우에 각 비트데이터를 읽는데 필요한 클럭 주파수(1T)는 4.3218 MHz (7.35KHz x 588)이다.
EFM에서는 8비트의 심볼을 14비트의 패턴으로 변환하며, 로직 "1"과 "1" 사이에 로직 "0"이 2-10개 있어야 한다. 그리고 동기패턴은 11비트의 런길이를 가진다. 따라서, EFM에서는 12비트 이상의 런길이를 같는 심볼은 발생될 수 없으며, 만일 그러한 데이터가 발생되었다면 그 데이터는 에러 데이터임이 확실하다. 본 발명에서는 이러한 점을 이용한다.
도 9는 도 7에 도시된 피킹검출부의 동작을 설명하기 위한 파형도를 도시한 도면이다. 만일 클럭신호 WDCK를 88.2KHz (49T)로 정하고, EFM신호 및 EFMB신호가 도면에 표시된 파형과 같다고 할 경우, 제1플립플럽들 DFFA1-3 (72a-c)의 출력신호 QA1-3, 그리고 제2플립플럽들 DFFB1-3 (73a-c)의 출력신호 QB1-3을 각각 나타낸다. 여기서, 플립플럽들은 클럭신호의 상승엣지에서 트리거된다고 가정한다.
EFM신호가 로직 하이인 구간 A에서, 출력 QA1은 클럭 WDCK의 상승엣지에 따라 로직 하이가 된다. 다음 클럭에서 EFM신호가 로우이므로 출력 QA1은 로직 로우가 된다. 따라서 이 경우에는, 출력 QA1은 클럭신호의 한 주기 동안만 로직 하이를 유지하고, 플립플럽 DFFA2-3 (72b-c)가 트리거되지 않아 출력신호 QA2-3은 로직 로우를 그대로 유지한다.
그리고, 구간 B에서, 출력 QA1이 로직 하이가 된 후 그 다음 클럭신호에서 출력 QA2가 로직 하이가 되고, 또한 그 다음 클럭신호에서 출력 QA3가 로직 하이가 된다. 따라서, EFM 신호의 로직 하이 구간이 49T 이상이 되면 QA2가 로직 하이, 그리고 49x2T 이상이 되면 QA3가 로직 하이가 된다. 그리고 QA1-3의 로직 하이출력은 EFM신호가 로직 로우상태로 변화될 때까지 지속된다.
다음으로, EFM신호가 로직 로우인 구간 C, E, F에서, 제1플립플럽들 DFFA1-3 (72a-c)의 출력들은 리셋되고, 제2플립플럽들 DFFB1-3 (73a-c)은 반전된 EFM신호(즉 EFMB신호)가 로직 하이 구간 동안에 클럭신호에 의하여 트리거된다.
구간 F에서, 출력 QB1은 클럭 WDCK의 상승엣지에 따라 로직 하이가 된다. 출력 QB1이 로직 하이가 된 후 그 다음 클럭신호에서 출력 QB2가 로직 하이가 되고, 또한 그 다음 클럭신호에서 출력 QB3가 로직 하이가 된다. 따라서, EFM 신호의 로직 로우 구간이 49T 이상이 되면 QB2가 로직 하이, 그리고 49x2T 이상이 되면 QB3가 로직 하이가 된다. 그리고 QB1-3의 로직 하이출력은 EFM신호가 로직 하이상태로 변화될 때까지 지속된다.
다시 도 7, 8, 9를 참조하여, 피킹구간을 검출하는 과정에 대하여 자세히 설명한다. EFM신호는 제1플립플럽들 DFFA1-3 (72a-c)로 입력되고, EFMB신호는 제2플립플럽들 DFFB1-3 (73a-c)로 입력되며, 이들 플리플럽들은 클럭신호 WDCK에 의하여 트리거된다. EFM신호의 로직 하이 또는 로우구간이 적어도 49T 이상이 되면 QA2 또는 QB2가 로직 하이가 되고, 이 두 신호가 논리 OR게이트(74a)로 입력된다. 또한 EFM신호의 로직 하이 또는 로우구간이 적어도 49x2T 이상이 되면 QA3 또는 QB3가 로직 하이가 되고, 이 두 신호가 논리 OR게이트(74b)로 입력된다. OR게이트(74a)의 출력신호는 데이터선택기(75)의 입력단자 A로, 그리고 OR게이트(74b)의 출력신호는 데이터선택기(75)의 입력단자 B로 보내진다.
데이터선택기(75)는 선택제어신호 SPEAK에 따라 입력 A 또는 B 중 하나를 선택하여 출력한다. 따라서, 제어신호들이 인에이블 상태이고, 데이터선택기(75)의 출력이 로직 하이이면, 출력 PCON은 로직 하이가 된다. 이러한 상태는 EFM신호의 런길이가 소정 구간 계속된다는 것을 의미하며, 이는 곧 그 구간에 피킹현상이 있음을 의미한다.
한편, 선택제어신호 SPEAK는 피킹 에러의 검출을 위한 런길이를 설정하기 위한 신호로서, 그 런길이가 너무 짧으면 너무 자주 피킹 보상을 위한 인터럽트가 걸려 시스템의 동작이 불안정해질 우려가 있으며, 반대로 그 런길이가 너무 길면 피킹에 의한 데이터 에러가 발생될 수 있다. 따라서, 이 두 가지의 상황을 고려하여 적절하게 피킹 검출을 위한 런길이를 설정할 필요가 있다.
도 10a, b는 도 6에 도시된 본 발명의 EFM신호 변환장치의 효과를 설명하기 위한 도면이다. 여기서, 도 10a는 종래의 RFI신호를, 그리고 도 10b는 본 발명에 의하여 개선된 RFI신호를 각각 나타낸다.
종래 기술에 의할 경우, 아이 패턴이 존재하지 않거나 아이 패턴이 손상된 신호 구간(101)에 의하여 RFI신호에 과다한 피킹(102)이 발생되며, 또한 이 RFI신호로부터 슬라이싱 레벨신호를 발생하므로 아이 패턴의 직류 레벨이 순간적으로 올라가게 되고, 그에 따라 정상적으로 직류 오프셋을 추출하는데 많은 시간이 소요된다. 따라서, 도시된 바와 같이 부정확한 슬라이싱 레벨신호(103)를 발생하게 되어, 아이 패턴을 정상적으로 슬라이스해 주지 못한다.
반면, 본 발명에 의하면 피킹구간(105)이 발생하더라도 입력단에 있는 하이패스필터의 미분시간을 크게 함으로써 본 발명에 따른 RFI 신호는 도 10b에서와 같이 피킹현상이 거의 발생하지 않는다 (106 참조). 그리고 이러한 피킹구간(105)이 검출되면 그 구간의 신호는 비정상적인 신호인 것으로 판단하고 그 이전의 정상적인 신호에 의하여 슬라이싱 레벨신호를 발생시켜 (107 참조), 이 슬라이싱 레벨신호를 슬라이스 비교기로 궤환시킴으로써, 보다 정확하게 EFM 신호를 검출할 수 있다.
한편, 본 발명에서 피킹 검출을 위한 최소의 런길이는 12T로 설정될 수 있으며, 이러한 런길이의 설정은 클럭신호 WDCK의 주파수 및 피킹검출부에 포함되는 플립플럽의 수를 적절히 선택하므로써 수행될 수 있다. 그리고 상술한 실시예에서 사용된 클럭신호 WDCK는 2배속 재생시에는 그 주파수를 2배로 하여 배속 재생에 대응할 수 있으며, 또한 하이패스필터의 구성에 있어서 저항값을 스위치에 의하여 제어하는 대신에 커패시터값이 가변되도록 제어할 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 EFM신호 변환장치에 의하면, 입력신호에 피킹이 발생하는지의 여부를 검출하여 이를 보상함으로써, 안정된 EFM 신호를 재생할 수 있다.

Claims (28)

  1. 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
    상기 RF 입력신호의 피킹을 검출하여, 상기 피킹이 검출되면 소정의 기준 전압을, 그렇지 않으면 상기 입력신호를 출력하는 피킹 방지부; 및
    상기 피킹 방지부에서 출력된 신호에서 고주파 성분을 추출하고 소정의 레벨로 슬라이싱하여 출력하는 파형처리부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  2. 제1 항에 있어서, 상기 피킹 방지부는
    상기 입력 신호의 피킹을 검출하여 제어신호를 출력하는 피킹 검출부; 및
    소정의 기준전압 및 상기 입력신호가 입력되며, 상기 제어신호에 응답하여, 상기 피킹이 검출되면 상기 기준 전압을, 그렇지 않으면 상기 입력신호를 선택하여 출력하는 선택 전송부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  3. 제2 항에 있어서, 상기 피킹 검출부는
    소정의 임계 전압보다 높은 상기 입력 신호는 증폭하여 출력하고, 상기 임계 전압보다 낮은 상기 입력 신호는 상기 임계 전압으로 출력하는 버텀(bottom) 포락선 검출부;
    상기 버텀 포락선 검출부의 출력신호의 상승에는 신속히 응답하며, 상기 버텀 포락선 검출부의 출력신호의 하강에는 완만히 응답하는 포락선 홀드 회로; 및
    상기 버텀 포락선 검출부의 출력신호 및 상기 포락선 홀드신호의 출력신호를 비교하여 상기 제어신호를 발생하는 비교부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  4. 제3 항에 있어서, 상기 포락선 홀드 회로는
    상기 버텀 포락선 검출부의 출력신호에 비례하여 변화하는 분할신호가 비반전 입력단에, 그 자신의 출력신호가 반전 입력단에 인가되는 비교기; 및
    상기 비교기의 출력단에 연결되는 축전부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  5. 제1 항에 있어서, 상기 파형처리부는
    상기 입력 신호의 고주파 성분을 추출하여 변환 신호를 출력하는 고주파 추출부; 및
    상기 변환 신호를 소정의 레벨로 슬라이싱하여 출력하는 슬라이스부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  6. 제5 항에 있어서, 상기 고주파 추출부는
    상기 피킹 방지부와 상기 슬라이스부 사이에 형성되는 캐퍼시터인 것을 특징으로 하는 EFM신호 변환장치.
  7. 제5 항에 있어서, 상기 슬라이스부는
    상기 변환 신호가 비반전 입력단에 연결되는 비교부; 및
    그 자신의 입력단에는 상기 비교부의 출력신호를 입력신호로 하는 외부 회로를 거쳐 발생하는 비대칭신호가 접속되며, 그 자신의 출력신호는 상기 비교부 반전입력단에 접속되는 증폭부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  8. 제7 항에 있어서, 상기 증폭부는
    상기 비대칭신호가 비반전입력단에 연결되고, 출력신호가 상기 증폭부의 출력신호와 연결되는 비교기; 및
    상기 비교기의 출력전압을 분할하고, 출력신호가 상기 비교기의 반전입력단에 연결되는 분할부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  9. 제8 항에 있어서, 상기 분할부는
    상기 비교부의 출력단와 상기 비교부의 반전 입력단 사이에 병렬로 배열되는 다수개의 저항들을 가지는 가변 저항부; 및
    상기 비교부의 반전 입력단과 접지 전압 사이에 형성되는 저항을 구비하며,
    상기 가변 저항부는 배속결정신호에 응답하여 다수개의 저항들 중에서 특정의 저항을 선택하여 상기 비교부의 출력부와 상기 비교부의 반전 입력단 사이를 연결하는 것을 특징으로 하는 것을 특징으로 하는 EFM신호 변환장치.
  10. 제8 항에 있어서, 상기 분할부는
    상기 비교부의 출력부와 상기 비교부의 반전 입력단 사이에 형성되는 저항; 및
    상기 비교부의 반전 입력단과 접지 전압 사이에 형성되는 다수개의 저항을 가지는 가변 저항부를 구비하며,
    상기 가변 저항부는 배속결정신호에 응답하여 다수개의 저항들 중에서 특정의 저항을 선택하여 상기 비교부의 출력부와 상기 비교부의 반전 입력단 사이를 연결하는 것을 특징으로 하는 것을 특징으로 하는 EFM신호 변환장치.
  11. 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
    상기 RF 입력신호의 고주파 성분을 추출하여 변환 신호를 출력하는 고주파 추출부; 및
    상기 변환 신호를 소정의 레벨로 슬라이싱하여 출력하는 슬라이스부를 구비하며,
    상기 슬라이스부는 배속에 따라 공급 또는 싱크되는 전류량이 가변적인 것을 특징으로 하는 EFM신호 변환장치.
  12. 제11 항에 있어서, 상기 슬라이스부는
    상기 변환 신호가 비반전 입력단에 연결되는 비교부;
    그 자신의 입력단에는 상기 비교부의 출력신호를 저역통과 필텅링하여 발생된 비대칭신호가 접속되며, 그 자신의 출력신호는 상기 비교부 반전입력단에 접속되는 증폭부; 및
    상기 비교부의 출력신호 및 소정의 배속결정신호에 응답하여 상기 증폭부에 전류를 가변적으로 공급 또는 싱크하는 전류보상부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  13. 제12 항에 있어서, 상기 전류보상부는
    서로 다른 양의 전류를 공급하는 다수개의 전류 소스가 병렬로 형성된 전류소스부;
    서로 다른 양의 전류를 싱크하는 다수개의 전류 싱크가 병렬로 형성된 전류싱크부; 및
    상기 비교부의 출력신호 및 소정의 배속결정신호에 응답하여 상기 다수개의 전류 소스 또는 상기 다수개의 전류 싱크 중의 어느 하나에 상기 비대칭신호가 연결되는 스위치부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  14. 디스크로부터 독출된 RF 입력 신호의 피킹을 검출하기 위한 회로에 있어서,
    소정의 기준전압보다 높은 상기 입력 신호는 증폭하여 출력하고, 상기 기준 전압보다 낮은 상기 입력 신호는 상기 기준 전압으로 출력하는 버텀(bottom) 포락선 검출부;
    상기 버텀 포락선 검출부의 출력신호의 상승에는 신속히 응답하며, 상기 버텀 포락선 검출부의 출력신호의 하강에는 완만히 응답하는 포락선 홀드 회로; 및
    상기 버텀 포락선 검출부의 출력신호와 상기 포락선 홀드 회로의 출력신호를 비교하여 상기 제어신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 피킹 검출 회로.
  15. 제14 항에 있어서, 상기 포락선 홀드 회로는
    상기 버텀 포락선 검출부의 출력신호에 비례하여 변화하는 분할신호가 비반전 입력단에, 그 자신의 출력신호가 반전 입력단에 인가되는 비교기; 및
    상기 비교기의 출력단에 연결되는 축전부를 구비하며,
    상기 비교기는 상기 분할 신호의 양의 전압은 신속히 응답하고, 상기 분할 신호의 음의 전압에는 완만히 응답하는 것을 특징으로 하는 피킹 검출 회로.
  16. 제14 항에 있어서, 상기 버텀(bottom) 포락선 검출부는
    일정한 전류량을 공급하는 전류소스;
    상기 입력 신호의 반전신호에 베이스가 연결되며, 상기 전류소스로부터 공급되는 전류가 이미터에 공급되는 PNP 트랜지스터;
    일정한 전류량을 흡수하는 전류싱크;
    베이스가 상기 PNP 트랜지스터의 이미터에 연결되며, 이미터가 상기 전류싱크에 연결되는 NPN 트랜지스터; 및
    상기 NPN 트랜지스터의 베이스의 전류를 축전하는 축전부를 구비하는 것을 특징으로 하는 피킹 검출 회로.
  17. 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
    상기 입력신호를 입력받아 고주파신호를 필터링하여 출력하며, 소정의 제어신호에 따라 미분시간을 가변하기 위하여 소정의 파라미터를 가변시킬 수 있는 고역통과필터;
    상기 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기;
    상기 비교기에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 상기 고역통과필터로 인가되는 제어신호를 발생하는 피킹검출부; 및
    상기 EFM신호의 직류레벨에 따라 상기 비교기로 궤환되는 슬라이싱 레벨을 생성하는 슬라이싱레벨 생성부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  18. 제17항에 있어서, 상기 고역통과필터는 소정의 커패시터 및 소정의 제1 및 제2 저항으로 구성되며,
    상기 피킹검출부의 제어신호에 따라 상기 제2 저항의 값을 온 또는 오프하는 제1스위치를 더 포함함을 특징으로 하는 EFM신호 변환장치.
  19. 제17항에 있어서, 상기 피킹검출부는
    상기 비교기에서 출력된 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 것을 특징으로 하는 EFM신호 변환장치.
  20. 제17항에 있어서, 상기 피킹검출부는
    소정의 클럭신호에 의하여 트리거되며, 상기 EFM신호가 데이터단자 및 리셋단자에 각각 입력되는 제1의 복수의 플립플럽들;
    상기 클럭신호와 같은 신호에 의하여 트리거되며, 상기 EFM신호의 반전신호가 데이터단자 및 리셋단자에 각각 입력되는 제2의 복수의 플립플럽들; 및
    상기 제1 또는 제2의 복수의 플립플럽들의 출력 중 하나의 신호를 선택하여 상기 제어신호를 발생하는 선택회로를 포함함을 특징으로 하는 EFM신호 변환장치.
  21. 제20항에 있어서, 상기 선택회로는
    플레이 도중 디스크의 진동에 의한 에러가 발생한 지의 여부를 나타내는 신호, 현재 상태가 디스크 플레이 상태인지의 여부를 판별하는 신호, 및 상기 피킹방지부 동작의 인에이블 여부를 결정하는 신호 중 적어도 하나의 신호에 의하여 상기 제어신호의 출력을 인에이블하는 인에이블회로를 더 구비하는 것을 특징
  22. 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
    상기 입력신호를 입력받아 고주파신호를 필터링하여 출력하는 고역통과필터;
    상기 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기;
    상기 비교기에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 피킹검출부; 및
    상기 제어신호에 따라 상기 EFM신호 또는 홀딩된 이전 구간에서의 비대칭신호 중 하나를 선택하여 상기 비교기로 궤환되는 슬라이싱 레벨을 생성하는 슬라이싱레벨 생성부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  23. 제22항에 있어서, 상기 슬라이싱레벨 생성부는
    소정의 제어신호에 따라 상기 EFM신호 또는 비대칭신호 중 하나를 선택하는 제2스위치;
    상기 제2스위치의 출력신호로부터 직류레벨의 신호를 검출하여 비대칭신호를 발생하는 저역통과필터;
    상기 저역통과필터의 출력신호인 비대칭신호를 버퍼링하고, 그 출력신호를 상기 제2스위치의 입력단으로 출력하는 버퍼; 및
    상기 버퍼링된 비대칭신호를 소정의 레벨로 증폭하여 상기 비교기로 궤환하는 증폭부를 구비하는 것을 특징으로 하는 EFM신호 변환장치.
  24. 제22항에 있어서, 상기 피킹검출부는
    상기 비교기에서 출력된 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 것을 특징으로 하는 EFM신호 변환장치.
  25. 제17항에 있어서, 상기 피킹검출부는
    소정의 클럭신호에 의하여 트리거되며, 상기 EFM신호가 데이터단자 및 리셋단자에 각각 입력되는 제1의 복수의 플립플럽들;
    상기 클럭신호와 같은 신호에 의하여 트리거되며, 상기 EFM신호의 반전신호가 데이터단자 및 리셋단자에 각각 입력되는 제2의 복수의 플립플럽들; 및
    상기 제1 또는 제2의 복수의 플립플럽들의 출력 중 하나의 신호를 선택하여 상기 제어신호를 발생하는 선택회로를 포함함을 특징으로 하는 EFM신호 변환장치.
  26. 제25항에 있어서, 상기 선택회로는
    플레이 도중 디스크의 진동에 의한 에러가 발생한 지의 여부를 나타내는 신호, 현재 상태가 디스크 플레이 상태인지의 여부를 판별하는 신호, 및 상기 피킹방지부 동작의 인에이블 여부를 결정하는 신호 중 적어도 하나의 신호에 의하여 상기 제어신호의 출력을 인에이블하는 인에이블회로를 더 구비하는 것을 특징
  27. 디스크로부터 독출된 RF신호를 EFM신호로 변환하기 위한 장치에 있어서,
    상기 입력신호를 입력받아 고주파신호를 필터링하여 출력하며, 소정의 제어신호에 따라 미분시간을 가변하기 위하여 소정의 파라미터를 가변시킬 수 있는 고역통과필터;
    상기 고역통과필터를 통과한 신호를 입력받아, 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기;
    상기 비교기에서 출력된 EFM신호의 런길이에 따라 피킹구간을 검출하여 그 검출된 구간 동안에 제어신호를 발생하는 피킹검출부; 및
    소정의 제어신호에 따라 상기 EFM신호 또는 홀딩된 이전 구간에서의 비대칭신호 중 하나를 선택하여 상기 비교기로 궤환되는 슬라이싱 레벨을 생성하는 슬라이싱레벨 생성부를 구비하고,
    상기 피킹검출부의 제어신호는 상기 고역통과필터 및 상기 슬라이싱레벨 생성부로 제공되는 것을 특징으로 하는 EFM신호 변환장치.
  28. 디스크로부터 독출된 RF신호로부터 피킹을 검출하기 위한 장치에 있어서,
    상기 RF신호를 입력받아 소정의 레벨로 슬라이싱하여 EFM신호를 발생하는 비교기;
    소정의 클럭신호에 의하여 트리거되며, 상기 EFM신호가 데이터단자 및 리셋단자에 각각 입력되는 제1의 복수의 플립플럽들;
    상기 클럭신호와 같은 신호에 의하여 트리거되며, 상기 EFM신호의 반전신호가 데이터단자 및 리셋단자에 각각 입력되는 제2의 복수의 플립플럽들; 및
    상기 제1 또는 제2의 복수의 플립플럽들의 출력 중 하나의 신호를 선택하여 제어신호를 발생하는 선택회로를 포함하여,
    상기 비교기에서 출력된 EFM신호의 런길이가 소정 길이보다 큰 구간을 검출하여 그 검 출된 구간 동안에 상기 제어신호를 발생하는 것을 특징으로 하는 피킹검출장치.
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