JP2008263563A - 振幅制限増幅回路 - Google Patents
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Abstract
【解決手段】入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後2段縦続接続した振幅制限増幅回路において、前段の基本増幅段10の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路30,40を前記前段の基本増幅段10と後段の基本増幅段20との間に接続する。
【選択図】図1
Description
請求項2にかかる発明は、請求項1記載の振幅制限増幅回路において、前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする。
請求項3にかかる発明は、請求項1または2記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする。
請求項4にかかる発明は、請求項1または2記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする。
請求項5にかかる発明は、請求項1または2記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする。
請求項6にかかる発明は、請求項5記載の振幅制限増幅回路において、前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
請求項7にかかる発明は、請求項5記載の振幅制限増幅回路において、前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
2:容量値制御端子
10:前段の基本増幅段、11:第1の平均値検出回路、12:第1の差動型振幅制限増幅器、13:正相入力端子、14:逆相入力端子、15:正相出力端子、16:逆相出力端子
20:前段の基本増幅段、21:第2の平均値検出回路、22:第2の差動型振幅制限増幅器、23:正相入力端子、24:逆相入力端子、25:正相出力端子、26:逆相出力端子
30,40:波形調整回路、31,41:固定容量素子、32,42:抵抗素子、33,43:可変容量素子
50:立上り・立下り時間検出回路
60:デューティ検出回路
Claims (7)
- 入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後2段縦続接続した振幅制限増幅回路において、
前段の基本増幅段の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路を前記前段の基本増幅段と後段の基本増幅段との間に接続したことを特徴とする振幅制限増幅回路。 - 請求項1記載の振幅制限増幅回路において、
前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする振幅制限増幅回路。 - 請求項1または2記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする振幅制限増幅回路。 - 請求項1または2記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする振幅制限増幅回路。 - 請求項1または2記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする振幅制限増幅回路。 - 請求項5記載の振幅制限増幅回路において、
前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。 - 請求項5記載の振幅制限増幅回路において、
前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。
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