WO2004059711A1 - Procede de realisation de substrats mixtes et structure ainsi obtenue - Google Patents

Procede de realisation de substrats mixtes et structure ainsi obtenue Download PDF

Info

Publication number
WO2004059711A1
WO2004059711A1 PCT/FR2003/003867 FR0303867W WO2004059711A1 WO 2004059711 A1 WO2004059711 A1 WO 2004059711A1 FR 0303867 W FR0303867 W FR 0303867W WO 2004059711 A1 WO2004059711 A1 WO 2004059711A1
Authority
WO
WIPO (PCT)
Prior art keywords
faces
zones
interface
substrates
oxide
Prior art date
Application number
PCT/FR2003/003867
Other languages
English (en)
Inventor
Franck Fournel
Hubert Moriceau
Bernard Aspar
Marc Zussy
Original Assignee
Commissariat A L'energie Atomique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat A L'energie Atomique filed Critical Commissariat A L'energie Atomique
Priority to JP2004563305A priority Critical patent/JP5188672B2/ja
Priority to US10/540,303 priority patent/US7494897B2/en
Priority to EP03799685A priority patent/EP1576658B1/fr
Priority to DE60326005T priority patent/DE60326005D1/de
Publication of WO2004059711A1 publication Critical patent/WO2004059711A1/fr

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275Vertical isolation by bonding techniques

Definitions

  • the invention relates to a method for producing mixed substrates, that is to say substrates in which it is possible to produce both microelectronic components with buried layer, and components without buried layer; this buried layer can be insulating, but it can also involve producing optical components (for example of the MOEMS type) or a microsystem on substrates having both solid parts and parts provided with a buried layer (for example massive part, we mean a part with continuity, crystalline and / yes electric ).
  • the electronic components are generally produced on wafers of semiconductor materials, such as for example silicon.
  • the “massive” plates have in particular the advantage of making it possible to produce so-called vertical components, that is to say that they allow electrical conduction between the front and rear faces of the plate.
  • SOI type pads allow components completely isolated from each other and isolated from their substrate; this type of wafer is also widely used for the production of MEMS or MOEMS components.
  • the only example of the material constituting the wafers will be silicon and the only example of a buried layer will be the oxide considered (therefore an insulating layer), but it should be understood that other materials, in practice semi- conductors are possible, in particular InP, AsGa, Ge, Si x Ge ⁇ - x , LiNbO 3 , compounds III-V, compounds II-VI, SiC, diamond, sapphire, as well as piezoelectric and pyroelectric materials, and that other buried layers are possible.
  • massive plate or of “bulk” type which in the examples which follow will designate a plate in a single material, should be understood as being able to designate more generally a plate in one or more materials without buried layer (a fortiori without an insulating buried layer), for example a silicon substrate under a germanium layer.
  • One of the means of associating these different types of components is to produce them on the same wafer, which is possible by using wafers partly made up of bulk type areas and in part of SOI type areas.
  • Such mixed wafers or mixed substrates have many advantages, including the following: * they make it possible to produce both components which are completely isolated from each other and components which operate vertically, that is to say that an electrical conduction is allowed through the volume of certain zones of the wafer, * they allow different types of function to be carried out on the same wafer: electrical and / or mechanical and / or optical, independently.
  • the subject of the invention is a method of manufacturing a mixed substrate in the sense defined above which guarantees obtaining a good quality interface, at least electrical in the case of microelectronic components, in areas of massive type. (or "bulk"), in particular of the Si / Si type.
  • the invention also relates to a mixed substrate, or a structure, having such a good quality interface.
  • a method of manufacturing a mixed substrate according to which: * two substrates are prepared having respective faces intended to be bonded to each other and consisting essentially at the level of these faces of crystalline parts and, for at least one of these two faces, of zones formed by a material different from those constituting the crystalline parts,
  • a bonding consolidation heat treatment is carried out, characterized in that, during the preparation of the substrates or during the bonding of the faces, impurity traps are created at said interface such that any portion of this interface forming part of a massive area is at most a given distance from such a trap, while the facing of the faces is done with a misalignment gap, between the crystalline parts of these two substrates, below a given threshold.
  • the traps are buried layers, such as localized oxide layers, and the zones formed from a different material are electrically insulating zones, or localized oxide layers. It can be noted that the crystalline parts are exposed or, at least are very close to the faces (there may indeed be a layer of native oxide which can reach about 20 Angstroms.
  • the stacked areas are often isolated areas. It will be noted that, for simplification, we can speak of a massive zone to designate the zone where the future massive zone will be located, in particular, even if the crystalline contact has not yet been made.
  • the invention proposes to respect good alignment of the crystal orientations between the two connected crystal parts and to distribute traps inside (or near) the bulk areas so as to have an Si / Si interface (when the two substrates, or wafers, are made of silicon) which is compatible with the production of components in this “bulk” zone. These traps are used to absorb the various impurities present on the surfaces of the connected faces, such as in particular the oxide precipitates generated during the molecular bonding process.
  • another object of the invention is a process for producing a mixed substrate formed by the assembly of two substrates comprising crystalline parts in a manner guaranteeing very good crystallographic alignment of these crystalline parts at the time of their assembly, by molecular bonding or by any other mode of connection which may benefit from good crystallographic continuity.
  • the traps which the invention recommends to provide may be zones of oxide enclosed at the time of molecular bonding during the manufacture of the mixed substrate.
  • these traps can be the zones of different material, for example the oxide zones defining isolated zones of the SOI type, when these zones are distributed in the plates so as to be not far from the various portions of the massive zones (this depends on the configuration chosen for massive or isolated areas) to be able to serve as traps and allow obtaining an Si / Si bonding without precipitates or impurities at the bonding interface.
  • the maximum given distance between any portion of the massive zones and a trap, and therefore the maximum spacing between the traps, is a function of the type of preparation of the surface of each of the faces, of the temperature of the heat treatments for stabilizing molecular bonding. , and crystal misalignment between the two crystal parts.
  • a dislocation network for example for the growth of nanostructures. It is therefore advantageous during the manufacture of the bulk areas to impose a misalignment between the two crystalline parts. For example, one can impose a misalignment of approximately 6 ° in rotation and approximately 1 ° in bending. According to the above-mentioned article "Growth, Shrinkage ", this angle of 6 ° does not make it possible to obtain an interface without oxide precipitate. But thanks to the presence, according to the invention, of traps it becomes possible with such misalignment to obtain an interface without precipitates. The very existence of the bonding interface is advantageous here because, as an interface, it will allow an easier diffusion of the impurities from the "bulk" zones towards the traps.
  • this attraction is not limited to oxygen precipitates and can act on other contaminants such as carbon, or other impurities present on or near the surface at the time of setting. in contact during bonding.
  • the maximum distance at which any portion of the massive zone must be from a trap is of the order of a few millimeters.
  • a distance of the order of a millimeter appears appropriate for most materials, including silicon.
  • the traps that the invention teaches to set up can be made up of oxide layer zones forming part of the SOI zones, therefore located near the "bulk" zones. No other trap may be necessary if the distribution of the massive zones and the isolated zones has been provided so that any portion of these massive zones is at most the given distance from an isolated zone, which in practice corresponds to a specific arrangement of the inserts insofar as the massive zones have been, since it has been proposed to produce mixed substrates, generally very extensive, most often in the central part of the inserts; in other words, if one chooses not to add traps inside the interface of the massive zones, the invention involves modifying the distribution of the massive and isolated zones with respect to what is known in mixed substrates.
  • the invention teaches to add traps in the interface of the massive zones; we can note that then it may seem paradoxical to teach to predict faults in an interface whose quality we want to optimize; but it appeared that, if the oxide layers present inside the interface of the massive areas are sufficiently small, they effectively play their role of traps without hampering the conduction electric.
  • sufficiently small size here we mean a few square nanometers.
  • the zones made of different material and the traps are localized oxide layers.
  • - traps and areas of different material may have different thicknesses and may or may not be joined.
  • the localized oxide layers have a thickness of between a few nanometers and a few millimeters, for example between 0.01 and 3 microns approximately.
  • the localized oxide layers have a rectangular shape, for example, the dimensions of which are between a few tenths or hundredths of a micron and a few millimeters (depending on whether or not they form traps).
  • the localized oxide layers are prepared by thermal oxidation through a mask; alternatively, the localized oxide layers are prepared by deposition through a mask, or by means of an etching of an oxide layer.
  • the preparation includes a step of treating the faces to make them hydrophobic; in this case, preferably, the threshold given in misalignment is + -6 ° in rotation and + -1 ° in bending; advantageously, one of the faces is etched with a mask with patterns which are not separated by more than the given distance, an oxide layer is then generated on this face (a thermal oxide layer is deposited or causes a layer of native oxide), and the surface is planarized until stripping (or at least approaching very closely) the non-etched areas, and this face is cleaned so as to make it hydrophobic.
  • the threshold given in misalignment is + -6 ° in rotation and + -1 ° in bending
  • one of the faces is etched with a mask with patterns which are not separated by more than the given distance, an oxide layer is then generated on this face (a thermal oxide layer is deposited or causes a layer of native oxide), and the surface is planarized until stripping (or at least approaching very closely) the non-etched areas, and this face is cleaned so as to make it
  • the preparation includes a step of treating the faces to make them hydrophilic; in this case, preferably, the threshold given in misalignment is + -1 ° in rotation and in bending; advantageously one of the faces having an oxide layer is etched using a mask with patterns which are not spaced apart by more than the given distance, an oxide layer (thermal or native oxide) is generated on this face ), and the surface is planarized until stripping (or at least approaching very closely) of the non-etched areas of material constituting the crystalline part, and this face is cleaned so as to make it hydrophilic.
  • the threshold given in misalignment is + -1 ° in rotation and in bending
  • one of the faces having an oxide layer is etched using a mask with patterns which are not spaced apart by more than the given distance, an oxide layer (thermal or native oxide) is generated on this face ), and the surface is planarized until stripping (or at least approaching very closely) of the non-etched areas of material constituting the crystalline part, and this face is cleaned so as to make
  • each crystalline part is made of a material chosen from the group comprising Si, InP, AsGa, Ge, silicon compounds including silicon-germanium, LiNbO3, III-V compounds, SiC, diamond, sapphire, materials piezoelectric or pyroelectric; preferably, each crystalline part is made of silicon, which has the advantage of using well-known techniques.
  • the heat treatment lasts a few hours at a temperature between 800 ° C and 1400 ° C and the distance given is of the order of a millimeter.
  • the surfaces intended to form the interface are treated by deoxidation with HF, and / or by heat treatment, and / or by chemical mechanical polishing, and / or by plasma treatment, and / or by chemical means.
  • one of the substrates is thinned by a mechanical-chemical abrasion treatment; as a variant, one of the substrates is thinned by producing a fragile layer and by fracturing along this fragile layer (this fragile layer can in particular be produced by ion implantation at a given depth, for example by implantation of d ions 'hydrogen).
  • Another variant consists in preparing one of the substrates so that it is removable, with a removable interface (at a controlled mechanical strength level and sufficiently low to allow said dismantling).
  • the two substrates, or at least the two crystalline parts are prepared by taking them from the same crystal. original, by cutting for example. Before cutting, positioning marks are made on either side of the cutting plane. Then glue the two faces created during cutting by preparing the interface according to the invention, and by checking with the markings the positioning of these faces. In a particularly advantageous manner, this removal of two crystals is carried out by creation in the original crystal of a fragile layer. The positioning marks are produced on either side of this fragile layer. A fracture is then caused along this fragile layer so as to create two free faces, and the interface is produced, after the electrically insulating zones have been produced (if this is how the zones made of different material must be produced) and the traps, by bringing these faces into contact by placing said reference marks opposite.
  • This fragile layer is preferably formed by ion implantation (for example hydrogen) and the marks are advantageously formed in the thickness of the original crystal on either side of the fragile layer.
  • the invention provides a mixed substrate (or structure) comprising two substrates comprising an interface obtained by molecular bonding of two faces, these substrates comprising crystalline parts having on either side of the interface a gap in misalignment less than + -6 C in rotation and + -1 ° in flexion and comprising at this interface stacked zones, comprising at least one localized zone essentially made of a material different from those constituting the crystalline parts, and possible Dirt traps such that any portion of the interface away from the stacked areas is at most a given distance from a stacked area or a trap.
  • the distance given is of the order of a millimeter
  • the crystals are made of silicon
  • the traps are buried layers, for example localized oxide layers
  • the zones of different material are layers of localized oxide, or electrically insulating layers.
  • FIGS. 1 to 4 are sectional views of a wafer being prepared for the manufacture of a mixed substrate
  • FIGS. 5 to 7 are sectional views of this mixed substrate during manufacture from the plate of FIGS. 1 to 4,
  • Figures 8 to 11 are sectional views of another wafer being prepared for the manufacture of a second mixed substrate
  • Figures 12 to 14 are sectional views of this second mixed substrate in progress manufacturing from the plate of FIGS. 8 to 11,
  • Figures 15 and 17 are sectional views of the manufacture of two wafers for the manufacture of a mixed substrate of the type of that of Figures 5 to 7, • Figures 18 to 24 are sectional views similar to the figures
  • FIGS. 25 to 27 are sectional views of the manufacture of two plates intended for the manufacture of a mixed substrate of the type of that of FIGS. 12 to 14, and
  • Figures 28 to 34 are sectional views similar to Figures 8 to 14 describing the preparation of the substrates of Figure 27 and the manufacture of a mixed substrate from them.
  • Figures 1 to 34 show several alternative embodiments of a mixed substrate in which dirt traps are distributed so as to have, in the solid areas, an interface compatible with the production of components of the solid type.
  • the process includes the following steps:
  • a first step consists in making buried zones, here insulating, for example in silicon oxide, in at least one of the two starting plates, here in solid silicon.
  • insulating for example in silicon oxide
  • it can either be "native (resulting from the natural oxidation of the free surface of the platelets), or obtained by oxidation of all or part of these surfaces, or deposited by any suitable known means.
  • a certain number of techniques are commonly used, in particular in microelectronics. In general, these techniques are based on the use of a mask during the step of producing the oxide or on the use of a delimitation carried out separately from this embodiment of the oxide.
  • the distribution of the oxide zones on the surface of one (or both) faces of the future interface between the plates is chosen so that these surfaces do not are not too far from each other within this future interface (this distance being chosen according to the thermal budgets that the wafers will have to undergo, and misalignments which will be tolerated during the realization on of the interface.
  • a second step consists in preparing the surfaces of these platelets, whether physically (roughness, etc.) and / or chemically (nature of the bonds of surface species, etc.) to subsequently obtain good molecular bonding.
  • CMP abbreviated for Chemical Mechanical Polishing mechanical-chemical polishing
  • chemical cleaning methods making it possible to obtain different levels of hydrophilicity (hydrophobia) depending on whether the interface will be locally achieved.
  • This step is detailed below; it can also include a UV ozone and / or plasma treatment.
  • a third step consists in bringing the prepared faces into intimate contact and causing the molecular adhesion of the two plates; this intimate contact is achieved by imposing or tolerating crystalline misalignments between the two wafers.
  • a fourth step consists in carrying out a heat treatment to consolidate (or stabilize) the bonding, which also promotes the trapping mechanisms.
  • a fifth step consists in thinning one of the plates to leave only a film.
  • a mixed substrate is thus obtained made up of alternating massive ("bulk") zones, isolated zones (SOI if the wafers are made of silicon), and trapping zones, if necessary, this alternation being chosen according to the needs of the application and the trapping distances to be respected.
  • the residual part after thinning when the latter is obtained by fracturing along a buried layer, can serve as a starting substrate for a new production cycle for a substrate, mixed or otherwise.
  • Annealing for example under a hydrogen atmosphere, makes the surfaces of silicon and oxide hydrophobic. Other gases can also be used.
  • the facing plate may alternatively be completely hydrophilic or completely hydrophobic, but then, either we agree to have a lower bonding energy in certain areas, or we make sure to have a native oxide layer at the Si / Si interface, the elimination of which will be carried out thanks to a sufficient thermal budget, and / or to a sufficiently low misalignment and / or the presence of sufficiently close traps. After chemical mechanical polishing, different cleanings can also be used to modify the hydrophilicity of the various zones.
  • Plasma treatment The choice of the atmosphere (for example excluding oxygen or non-oxidizing) of the treatment makes it possible to control the surface bonds, thus avoiding bonds which can be at the origin of the formation of oxides between the two zones of solid silicon; for example, a plasma rich in fluorocarbon is used.
  • a treatment in a chemical solution based on H 2 SO 4 / H 2 O 2 / ... and / or NH 4 OH / H 2 O 2 ... makes the surfaces of silicon and oxide hydrophilic, leaving a native oxide on the surface of the silicon zones.
  • the preparation may also include the use of an oxide containing a certain concentration of water, followed by a surface treatment rendering the entire surface of the wafer considered hydrophobic, for example a chemical treatment with HF and / or a heat treatment at low temperature (150 ° C. for example) restoring the hydrophilicity on the oxide parts preferably in the bare areas.
  • Figures 1 to 7 describe a first embodiment of the invention.
  • the engraved zones are denoted Z1 and the non-engraved zones Z2.
  • a 0.9 micron thermal oxide 11 is generated over the entire surface ( Figure 2).
  • This layer having a thickness less than that of the layer, is polished in a very flat manner by CMP (chemical mechanical polishing, see above). 11, for example 0.7 micron ( Figure 3).
  • CMP chemical mechanical polishing, see above
  • Figure 3 we make a precise withdrawal by controlling the thickness to remove all (or practically all) the thickness of oxide present above the zones Z2 (there indeed remains a thin layer of oxide which will be trapped at the time of annealing); there remain oxide zones denoted 11A (FIG. 4).
  • This removal can be carried out by a wet treatment with HF for example, or by a complementary CMP treatment and / or a hydrogen annealing and / or a RIE treatment.
  • the entire surface is cleaned by a heat treatment to make it hydrophobic.
  • This wafer is then bonded by molecular adhesion to another silicon wafer 12 without native oxide and the surface of which is also hydrophobic (FIG. 5).
  • the second wafer is then thinned by mechanical and chemical abrasion, followed by polishing to obtain a mixed substrate comprising isolated zones - SOI - delimited by zones Z1 and massive zones of silicon-silicon contact delimited by zones Z2 (figure 6). These different zones can then be completely isolated from one another by trenches 14 (FIG. 7).
  • This mixed substrate is in accordance with the invention in the sense that the isolated zones (each of the oxide zones delimits an isolated zone) are close enough for any portion of the interface zones between these isolated zones to be at a distance (here 1 cm) sufficient to ensure that impurities at the interface between the oxide zones are trapped.
  • a distance here 1 cm
  • FIGS. 8 to 14 show a second embodiment of the invention.
  • the starting plate, noted 20, is identical to that of FIGS. 1 to
  • This plate 20 is etched, using a photolithography mask with rectangular patterns, until completely removing this oxide layer, in the unmasked places.
  • These engraved zones are noted Z1 'while the non-engraved zones are noted Z2' ( Figure 8); it can be noted that the thermal oxide is formed in the silicon of the zones Z'1 while it is hindered by the oxide pad at the level of the zones Z'2.
  • a layer 21 of 0.8 micron thermal oxide is then produced over the entire surface (FIG. 9) and the surface is then planarized by CMP, removing a thickness of 1 micron (FIG. 10).
  • Precise shrinkage is carried out by controlling the thickness to remove all (or practically all) the thickness of oxide present above the zones Z2 '(FIG. 11). This removal can be carried out by a wet treatment with HF or by an additional CMP treatment and / or a hydrogen annealing and or a
  • This wafer is then bonded by molecular adhesion to another silicon wafer 22 having a native oxide (not shown) and the surface of which is also hydrophilic. This second bonding is carried out by minimizing the misalignment between the two crystals, by orienting them by rays.
  • This second plate 22 has here been implanted by hydrogen ions with an energy of 76 KeV and a dose of 5.10 16 at / cm 2 through a 400 nm oxide layer which was then removed (FIG. 12), hence a fragile layer 22A. An annealing is then carried out to cause the fracture at the level of the implanted zone 22A and finally an annealing to stabilize the bonding at 1300 ° C. for 3 hours.
  • Polishing is then carried out in order to obtain a mixed substrate comprising SOI zones delimited by zones Z1 'and "massive" zones of silicon / silicon contact delimited by zones Z2' (FIG. 13).
  • Figures 15 to 24 show a third embodiment showing analogies with the first embodiment.
  • Graduated scales 32 are then produced in this plate, made up of rectangles of 10 microns x 2 microns, repeated every 1/100 ° on two arcs of a circle of 20 ° positioned on a circle of 90 mm in diameter ( Figure 15). .
  • a second silicon wafer 33 of the same composition and the same dimensions as above is bonded by molecular adhesion of hydrophilic type on the first wafer (FIG. 16).
  • the fracture is caused in the implanted area by mechanical and / or thermal treatment of any suitable known type; two plates 40 and 42 are obtained, one of which is of the SOI type is hereinafter called a "positive" plate while the other is called a “negative” plate (FIG.
  • the wafer 40 undergoes the same processing steps as the wafer 10 (FIGS. 18 to 21 correspond to FIGS. 1 to 4) with generation by deposition or thermal oxidation of an oxide layer 41, until obtaining a hydrophobic surface comprising localized zones of oxide
  • a wafer 50 of the same nature and the same dimensions as the preceding wafers is oxidized to form an oxide layer 51 of 400 nm and then implanted by hydrogen ions under the same conditions as in the third example, hence a fragile layer 50A.
  • the "negative" plate is then oxidized over its entire surface, like the plate 20 of the second example, to form an oxide layer 1 micron thick.
  • This last plate is then etched like plate 20 (FIG. 28) and a thermal oxide layer 61 of 0.8 micron is deposited (FIG. 29).
  • the same treatments are applied as on the wafer 20 (FIGS. 28 to 34 are similar to FIGS. 8 to 14), until the surface is made hydrophilic, with localized oxide zones 61 A.
  • This plate is then bonded to the other plate 62, "positive", which has a native oxide and whose surface is also hydrophilic.
  • This second bonding is carried out by minimizing the misalignment between the two crystals by aligning the graduated scales, as in the third example (FIG. 32).
  • An annealing is then carried out to cause the fracture in the implanted area and finally a stabilization annealing as in the third example.
  • the "positive” plate is then thinned.
  • a mixed substrate comprising SOI zones delimited by zones Z1 "'and” massive “zones delimited by zones Z2'", which zones can then be isolated from each other. others by trenches 64.
  • the buried layer of the non-massive zone may not be insulating but simply made of a material different from the material constituting the massive zone.
  • it is often the silicon / silicon oxide couple which is retained, but the oxide is not used there for its insulating nature.
  • traps are provided at the interface to obtain a good quality interface with massive areas (with a limited number of impurities).

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Combinations Of Printed Boards (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Prostheses (AREA)
  • Laminated Bodies (AREA)

Abstract

Pour fabriquer un substrat mixte, on prépare deux substrats (10, 12) présentant des faces respectives destinées à être liées l'une à l'autre et constitués essentiellement, au niveau de ces faces, de parties cristallines et pour au moins l'une de ces faces, de zones formées d'un matériau différent de ceux constitutifs des parties cristallines, on met ces faces en regard et on les relie au niveau d'un interface par collage moléculaire en sorte de former des zones massives dans lesquelles les faces en regard sont essentiellement cristallines et des zones empilées dans lesquelles l'une au moins des faces en regard est essentiellement constituée du matériau différent, et on effectue un traitement thermique de consolidation du collage moléculaire. Lors de la préparation des substrats (10, 12) ou lors de la liaison des faces, on crée audit interface des pièges (11A) à impuretés (il peut s'agir des zones isolantes) tels que toute portion de cet interface faisant partie d'une zone massive soit à au plus une distance donnée d'un tel piège, tandis que la mise en regard des faces se fait avec un écart en désalignement, entre les parties cristallines des deux substrats, inférieur à un seuil donné.

Description

Procédé de réalisation de substrats mixtes et structure ainsi obtenue
L'invention concerne un procédé de réalisation de substrats mixtes, c'est à dire des substrats dans lesquels on peut réaliser à la fois des composants microélectroniques avec couche enterrée, et des composants sans couche enterrée ; cette couche enterrée peut être isolante, mais il peut aussi s'agir de réaliser des composants optiques (par exemple du type MOEMS) ou un microsystème sur des substrats présentant à la fois des parties massives et des parties pourvues d'une couche enterrée (par partie massive, on entend une partie présentant une continuité, cristalline et/oui électrique...).
Les composants électroniques sont généralement réalisés sur des plaquettes de matériaux semi-conducteurs, comme par exemple le silicium.
Plusieurs types de composants électroniques existent, correspondant à plusieurs types d'applications, par exemple les composants de puissance d'une part, et les composants de logique ou de commande, d'autre part. Ces composants peuvent être réalisés sur des plaquettes différentes, par exemple des plaquettes massives, d'une part, et des plaquettes à couche isolante enterrée, d'autre part ; ces dernières sont parfois appelées « SOI » (sigle anglais pour Silicon On Isolator lorsque leur matériau constitutif est le silicium).
Les plaquettes « massives » (ou « bulk » en anglais) ont notamment pour intérêt de permettre de réaliser des composants dits verticaux, c'est à dire qu'ils permettent une conduction électrique entre les faces avant et arrière de la plaquette. Par contre, les plaquettes de type SOI permettent de réaliser des composants totalement isolés les uns des autres et isolés de leur substrat ; ce type de plaquette est également très utilisé pour la réalisation de composants MEMS ou MOEMS.
Dans ce qui suit, le seul exemple du matériau constitutif des plaquettes sera le silicium et le seul exemple de couche enterrée sera l'oxyde considéré (donc une couche isolante), mais il devra être compris que d'autres matériaux, en pratique semi-conducteurs, sont possibles, notamment InP, AsGa, Ge, SixGeι-x, LiNbO3, les composés lll-V, les composés ll-VI, SiC, le diamant, le saphir, ainsi que les matériaux piézoélectriques et pyroélectriques, et que d'autres couches enterrées sont possibles.
Par ailleurs, le terme de plaquette massive ou de type « bulk », qui dans les exemples qui suivent désignera une plaquette en un seul matériau, devra être compris comme pouvant désigner plus généralement une plaquette en un ou plusieurs matériaux sans couche enterrée (a fortiori sans couche enterrée isolante), par exemple un substrat en silicium sous une couche de germanium.
Il peut être noté que l'utilisation de plaquettes SOI, dont la réalisation est bien maîtrisée, peut être intéressante même lorsqu'il n'est pas nécessaire que la couche enterrée soit isolante. II devient important d'intégrer des composants différents dans un faible volume afin d'obtenir des fonctions avancées. Pour de nombreuses applications, l'association de composants réalisés sur un matériau de type bulk avec des composants réalisés sur un matériau de type SOI présente de nombreux avantages, puisqu'elle permet notamment de réaliser des composants de puissance avec leurs circuits logiques, ou avec des capteurs, etc..
Un des moyens d'associer ces différents types de composants est de les réaliser sur une même plaquette, ce qui est possible en utilisant des plaquettes en partie constituées de zones de type bulk et en partie de zones de type SOI.
De telles plaquettes mixtes ou substrats mixtes présentent de nombreux avantages, dont les suivants : * elle permettent de réaliser à la fois des composants qui sont totalement isolés les uns des autres et des composants qui fonctionnent verticalement, c'est à dire qu'une conduction électrique est permise à travers le volume de certaines zones de la plaquette, * elles permettent de réaliser sur une même plaquette différents types de fonction : électrique et/ou mécanique et/ou optique, de façons indépendantes.
Différents procédés de fabrication de tels substrats mixtes sont notamment décrits dans les documents suivants : - le document US - 6 096 433 (NEC Corp) qui vise à échapper aux inconvénients d'une solution antérieure selon laquelle un substrat lamifié (c'est à dire avec un empilement de couches) est fabriqué à partir de deux plaquettes semi-conductrices fixées l'une à l'autre, dont l'une présente en surface de place en place des zones isolantes (oxydes). Pour éviter l'apparition de vides à l'interface entre les deux faces (qui sont dus à la différence d'état de surface entre les zones Si et SiO2 et aux marches entre les deux matériaux), il est proposé par ce document de mettre la face libre de l'oxyde en retrait vis-à-vis de la face libre environnante de Si, de sorte qu'il y a une très bonne adhésion entre les deux plaquettes (dans des zones Si et Si). - l'article « A new DRAM cell with a transistor on a latéral epitaxial silicon layer (TOLE cell) » de K. TERADA, T. ISHIJIMA, T. KUBOTA, et M. SAKAO, paru dans lEEE-Transactions-on-Electron-Device, Vol. 37, N09, Sept. 1990, pp. 2052-7, qui propose la réalisation d'un SOI mixte par épitaxie latérale de silicium. - l'article « Intelligent Power IC with partial SOI Structure » de H.
YAMAGUCHI, H. HIMI, S. FUJINO, et T. HATTORI publié dans Jpn, J. Appl. Phys, Vol. 34 (1995), pp. 864-868, qui propose de graver l'une des faces des plaquettes devant former le futur ensemble, de coller les deux faces puis de remplir d'oxyde les cavités ainsi formées à l'interface. Tous ces procédés utilisent le collage moléculaire avec des zones de jonction Si/Si. En pratique ces interfaces Si/Si ne doivent idéalement induire aucune perturbation dans les futurs composants qui utiliseront ces jonctions. En particulier il est apparu important de pouvoir minimiser, dans les zones "massives", les impuretés, en particulier les précipités d'oxydes, qui sont notamment des pièges de charges pouvant perturber une bonne conduction électrique entre les deux plaquettes, ainsi que le taux de dislocations dues au désalignement entre les deux cristaux de silicium qui gêne entre autres la conduction verticale. Or ces documents n'enseignent nullement comment garantir une bonne qualité à cet interface. Un autre type de procédé est décrit dans l'article « The Fabrication of a Partial SOI Substrate » de D.M.GARNER, G. ENSELL, J. BONAR, A. BLACKBURN, F. UDREA, HT. LIM, A. POPESCU, P.L.F. HEMMENT et W.l. MILNE, Proceedings of the 9th International Symposium on Silicon On Isolator Technology and Devices, 1999, Vol. 99, Ch. 54, pp. 73-78, qui propose de créer une couche isolante enterrée ayant un motif prédéterminé, avec des fenêtres remplies de silicium ; mais il ne s'agit pas d'un substrat mixte obtenu par collage moléculaire puisqu'il est recommandé de partir d'une plaquette de type SIMOX (de préférence à deux plaquettes collées l'une à l'autre) qui fait l'objet d'attaques localisées au travers du silicium jusqu'au travers de la couche d'oxyde isolant ; puis on fait croître par épitaxie du silicium dans les fenêtres ainsi réalisées ; il n'y a aucun interface réalisé par collage moléculaire ; ce document n'apporte donc aucune solution au problème précité de réalisation d'un interface de bonne qualité.
L'invention a pour objet un procédé de fabrication d'un substrat mixte au sens défini ci-dessus qui garantisse l'obtention d'un interface de bonne qualité, au moins électrique dans le cas de composants microélectroniques, dans les zones de type massif (ou « bulk »), notamment de type Si/Si.
L'invention a aussi pour objet un substrat mixte , ou une structure, ayant un tel interface de bonne qualité. Elle propose à cet effet un procédé de fabrication d'un substrat mixte selon lequel : * on prépare deux substrats présentant des faces respectives destinées à être liées l'une à l'autre et constitués essentiellement au niveau de ces faces de parties cristallines et, pour au moins l'une de ces deux faces, de zones formées d'un matériau différent de ceux constitutifs des parties cristallines,
* on met ces faces en regard et on les relie au niveau d'un interface par collage moléculaire en sorte de former des zones massives dans lesquelles les faces en regard sont essentiellement cristallines et des zones empilées dans lesquelles l'une au moins des faces en regard est essentiellement constituée du matériau différent,
* on effectue un traitement thermique de consolidation du collage, caractérisé en ce que, lors de la préparation des substrats ou lors de la liaison des faces, on crée audit interface des pièges à impuretés tels que toute portion de cet interface faisant partie d'une zone massive soit à au plus une distance donnée d'un tel piège, tandis que la mise en regard des faces se fait avec un écart en désalignement, entre les parties cristallines de ces deux substrats, inférieur à un seuil donné.
Il peut s'agir de deux cristaux, par exemple réalisés chacun en un matériau semi-conducteur, avantageusement obtenus à partir d'un même cristal d'origine (voir ci-dessous).
De manière préférée, les pièges sont des couches enterrées, telles que des couches d'oxyde localisées, et les zones formées d'un matériau différent sont des zones électriquement isolantes, ou des couches d'oxyde localisées. II peut être noté que les parties cristallines affleurent ou, au moins sont très proches des faces (il peut en effet y avoir une couche d'oxyde natif pouvant atteindre de l'ordre 20 Angstrôm.
Les zones empilées sont souvent des zones isolées. On notera que, par simplification, on pourra parler de zone massive pour désigner la zone où se situera la future zone massive, en particulier, même si le contact cristallin n'est pas encore réalisé. Ainsi l'invention propose de respecter un bon alignement des orientations cristallines entre les deux parties cristallines reliées et de distribuer des pièges à l'intérieur (ou à proximité) des zones « bulk » de façon à avoir un interface Si/Si (lorsque les deux substrats, ou plaquettes, sont en silicium) qui est compatible avec la réalisation de composants dans cette zone « bulk ». Ces pièges servent à absorber les différentes impuretés présentes sur les surfaces des faces reliées, comme notamment les précipités d'oxyde générés lors du processus de collage moléculaire.
A cet effet, un autre objet de l'invention est un procédé de réalisation d'un substrat mixte formé de l'assemblage de deux substrats comportant des parties cristallines d'une manière garantissant un très bon alignement cristallographique de ces parties cristallines au moment de leur assemblage, par collage moléculaire ou par tout autre mode de liaison pouvant bénéficier d'une bonne continuité cristallographique. En fait, il est connu d'après le document US - 5 661 316 (HEWLETT-
PACKARD Company) de chercher à minimiser les désorientations cristallines entre deux cristaux reliés par un collage de type hydrophobe en vue de réaliser un bon interface ohmique, mais il n'est nullement prévu de réaliser dans ces cristaux des zones isolées ou des pièges (ce sont nécessairement des défauts à cet interface). Des commentaires similaires s'appliquent à l'article « Charged Defects at the Interface between Directiy Bonded Silicon Wafers » de A. LAPORTE, G. SARRABAYROUSE, M. BENAMARA, A. CLAVERIE, A. ROCHER et A. PEYRE-LAVIGNE. Ces documents concernent plus particulièrement le collage Si/Si de type hydrophobe. II est également connu que, lors d'un collage hydrophile, si les deux substrats de silicium sont collés avec, à leur surface, une couche très fine d'oxyde natif (<2 nm), et si les cristaux sont suffisamment bien alignés (<1 ° en rotation et <1 ° en flexion), le film d'oxyde peut disparaître pendant le traitement thermique de stabilisation du collage (cf "Growth, Shrinkage, and Stability of Interfacial Oxide Layers between Directiy Bonded Silicon Wafers de K.Y. AHN, R. STENGL, T. Y. TAN, U. GOSELE et P. SMITH publié dans Applied Physics A, 50, 1990, pp. 85-94). Cependant il n'est pas enseigné dans cet article comment, avec un collage hydrophile de deux couches d'oxyde natif, on peut obtenir un interface sans précipité d'oxyde de silicium. En tout état de cause, ce document ne se préoccupe pas d'un substrat mixte avec un interface comportant de manière bien définie une couche d'oxyde dans certaines zones et aucune couche d'oxyde en d'autres zones.
Il est enfin connu que, lors d'un traitement thermique, en dessous d'un certain rayon critique qui dépend du budget thermique, les petits précipités d'oxyde se dissolvent au profit des plus gros au sein du silicium massif (cf "On Oxygen Précipitation Retardation/Recovery Phenomena, Nucleation Incubation Phenomena, and the Exigent-Accomodation-Volume factor of précipitation" de T.Y.TAN, C.Y. KUNG, Proceedings of the Fifth International Symposium on Silicon Materials Science and Technology ; Semiconductor Silicon 198 Electrochem, Soc, Pennington, NJ, USA ; 1986, pp. 864-73). Mais aucun enseignement n'en est tiré pour la réalisation d'un interface devant comporter de manière bien définie une couche enterrée, notamment d'oxyde, en certaines zones seulement.
Les pièges que l'invention préconise de prévoir peuvent être des zones d'oxyde enfermées au moment du collage moléculaire lors de la fabrication du substrat mixte. Avantageusement, ces pièges peuvent être les zones en matériau différent, par exemple les zones d'oxyde définissant des zones isolées de type SOI, lorsque ces zones sont distribuées dans les plaquettes en sorte d'être peu éloignées des diverses portions des zones massives (cela dépend de la configuration choisie pour les zones massives ou isolées) pour pouvoir servir de pièges et permettre l'obtention d'un collage Si/Si sans précipités ou impuretés à l'interface de collage.
La distance donnée maximale entre une portion quelconque des zones massives et un piège, et donc l'espacement maximum entre les pièges, est fonction du type de préparation de la surface de chacune des faces, de la température des traitements thermiques de stabilisation du collage moléculaire, et du désalignement cristallin entre les deux parties cristallines. Dans le cas d'un collage hydrophile, par exemple, où les deux parties cristallines sont alignées à mieux que 1 ° en rotation et dont le désalignement en flexion ("miscut" en anglais) ne dépasse pas 1°, si les zones "SOI" et les zones d'oxyde déposées intentionnellement sont suffisamment proches les unes des autres, les précipités d'oxyde formés lors de la disparition du film d'oxyde natif à l'une des surfaces vont pouvoir, en fonction du budget thermique (température et temps) migrer vers les zones de couche d'oxyde avoisinantes qui peuvent être considérés ici comme de très gros précipités qui vont attirer les plus petits qui se trouvent dans leur voisinage. La portée de cette attraction dépend non seulement du budget thermique mais aussi de la densité des pièges naturels d'oxydes que sont les dislocations, dont la densité dépend du désalignement. Ce mécanisme est renforcé par la localisation des pièges et des précipités, créés par le scellement à l'interface de collage.
Dans le cas d'un collage hydrophobe il est possible, en adaptant la surface des zones massives (ou "bulk"), de pouvoir obtenir un interface sans précipités, même si on autorise un angle substantiel de désorientation (volontaire ou non) entre les deux cristaux, c'est à dire un angle supérieur au maximum autorisé dans les documents précités pour le collage de deux plaquettes de silicium sans couche d'oxyde enterrée. Cela permet de s'affranchir du contrôle, ou du moins de permettre un contrôle moins précis, des angles de désorientation cristalline lors d'un collage hydrophobe, ce qui a l'avantage de simplifier le procédé de fabrication.
Par ailleurs il peut être intéressant de créer un réseau de dislocations, par exemple pour la croissance de nanostructures. Il est donc intéressant lors de la fabrication des zones "bulk" d'imposer un désalignement entre les deux parties cristallines. Par exemple, on peut imposer un désalignement d'environ 6° en rotation et d'environ 1 ° en flexion. D'après l'article "Growth, Shrinkage..." précité, cet angle de 6° ne permet pas d'obtenir un interface sans précipité d'oxyde. Mais grâce à la présence, selon l'invention, de pièges il devient possible avec un tel désalignement d'obtenir un interface sans précipités. L'existence même de l'interface de collage est ici avantageuse car, en tant qu'interface, il va permettre une diffusion plus facile des impuretés des zones "bulk" vers les pièges.
Il est important de noter que cette attraction n'est pas limitée aux précipités d'oxygène et peut agir sur d'autres contaminants comme le carbone, ou d'autres impuretés présentes à la surface ou près de celle-ci au moment de la mise en contact lors du collage.
D'un point de vue quantitatif, la distance maximale à laquelle toute portion de la zone massive doit se trouver d'un piège est de l'ordre de quelques millimètres.
Une distance de l'ordre du millimètre apparaît appropriée pour la plupart des matériaux dont le silicium.
Comme indiqué ci-dessus, les pièges que l'invention enseigne de mettre en place peuvent être constitués de zones de couche d'oxyde faisant partie des zones SOI, donc situées à proximité des zones "bulk". Aucun autre piège peut n'être nécessaire si la répartition des zones massives et des zones isolées a été prévue en sorte que toute portion de ces zones massives soit à au plus la distance donnée d'une zone isolée, ce qui correspond en pratique à un aménagement spécifique des plaquettes dans la mesure où les zones massives sont, depuis qu'il a été proposé de réaliser des substrats mixtes, généralement très étendues, le plus souvent en partie centrale des plaquettes ; en d'autres termes, si l'on choisit de ne pas ajouter de pièges à l'intérieur de l'interface des zones massives, l'invention implique de modifier la répartition des zones massives et isolées par rapport à ce qui est connu dans les substrats mixtes. Lorsque la configuration des zones massives et des zones isolées ne satisfait pas à la condition précitée, l'invention enseigne d'ajouter des pièges dans l'interface des zones massives ; on peut noter qu'alors il peut paraître paradoxal d'enseigner de prévoir des défauts dans un interface dont on veut optimiser la qualité ; mais il est apparu que, si les couches d'oxyde présentes à l'intérieur de l'interface des zones massives sont suffisamment petites, elles jouent efficacement leur rôle de pièges sans pour autant gêner la conduction électrique. Par taille suffisamment petite, il faut entendre ici quelques nanomètres carrés.
La localisation des pièges étant connue et précise, on adaptera en conséquence la géométrie des composants au sein des zones massives pour éviter tout problème.
C'est ainsi que, selon des caractéristiques préférées, avantageusement combinées :
- les zones en matériau différent et les pièges sont des couches d'oxyde localisées. - les pièges et les zones en matériau différent peuvent avoir des épaisseurs différentes et être ou non accolées.
- les couches d'oxyde localisées ont une épaisseur comprise entre quelques nanomètres et quelques millimètres, par exemple entre 0.01 et 3 micron environ. - les couches d'oxyde localisé ont une forme par exemple rectangulaire dont les dimensions sont comprises entre quelques dixièmes ou centièmes de micron et quelques millimètres (selon qu'elles forment ou non des pièges).
- on prépare les couches d'oxyde localisées par oxydation thermique au travers d'un masque ; en variante on prépare les couches d'oxyde localisées par dépôt au travers d'un masque, ou à l'aide d'une gravure d'une couche d'oxyde.
- la préparation comporte une étape de traitement des faces pour les rendre hydrophobes ; dans ce cas, de préférence, le seuil donné en désalignement est de +-6° en rotation et de +-1 ° en flexion ; de manière avantageuse on grave l'une des faces avec un masque avec des motifs qui ne sont pas écartés de plus de la distance donnée, on génère ensuite sur cette face une couche d'oxyde (on dépose une couche d'oxyde thermique ou on provoque une couche d'oxyde natif), et on planarise la face jusqu'à dénuder (ou au moins approcher de très près) les zones non gravées, et on nettoie cette face de manière à la rendre hydrophobe. - la préparation comporte une étape de traitement des faces pour les rendre hydrophiles ; dans ce cas, de préférence, le seuil donné en désalignement est de +-1 ° en rotation et en flexion ; de manière avantageuse on grave l'une des faces présentant une couche d'oxyde en utilisant un masque avec des motifs qui ne sont pas écartés de plus de la distance donnée, on génère sur cette face une couche d'oxyde (oxyde thermique ou natif), et on planarise la face jusqu'à dénuder (ou au moins approcher de très près) des zones non gravées de matériau constitutif de la partie cristalline, et on nettoie cette face de manière à la rendre hydrophile. - chaque partie cristalline est réalisée en un matériau choisi dans le groupe comportant Si, InP, AsGa, Ge, les composés de silicium dont le silicium- germanium, LiNbO3, les composés lll-V, SiC, le diamant, le saphir, les matériaux piézoélectriques ou pyroélectriques ; de préférence, chaque partie cristalline est en silicium, ce qui a l'avantage de mettre en œuvre des techniques bien connues.
- le traitement thermique dure quelques heures à une température comprise entre 800°C et 1400°C et la distance donnée est de l'ordre du millimètre.
- on traite les faces destinées à former l'interface par désoxydation par du HF, et/ou par traitement thermique, et/ou par polissage mécano- chimique, et/ou par traitement plasma, et/ou par voie chimique.
- on applique un traitement d'amincissement à l'un des substrats ; par exemple, on amincit l'un des substrats par un traitement d'abrasion mécano-chimique ; en variante, on amincit l'un des substrats par réalisation d'une couche fragile et par fracture le long de cette couche fragile (cette couche fragile peut notamment être réalisée par implantation ionique à une profondeur donnée, par exemple par implantation d'ions d'hydrogène). Une autre variante consiste à préparer l'un des substrats en sorte qu'il soit démontable, avec un interface démontable (à niveau de tenue mécanique contrôlé et suffisamment faible pour permettre ledit démontage).
De manière avantageuse, on prépare les deux substrats, ou du moins les deux parties cristallines, en les prélevant dans un même, cristal d'origine, par découpe par exemple. Avant découpe, des repères de positionnement sont réalisés de part et d'autre du plan de coupe. On colle ensuite les deux faces créées lors de la découpe en préparant l'interface selon l'invention, et en contrôlant grâce aux repères le positionnement de ces faces. De manière particulièrement avantageuse, ce prélèvement de deux cristaux s'effectue par création dans le cristal d'origine d'une couche fragile. Les repères de positionnement sont réalisés de part et d'autre de cette couche fragile. On provoque ensuite une fracture le long de cette couche fragile en sorte de créer deux faces libres, et on réalise l'interface, après réalisation des zones électriquement isolantes (si c'est ainsi que doivent être réalisées les zones en matériau différent) et les pièges, par mise en contact de ces faces en mettant en regard lesdits repères.
Cette couche fragile est de préférence formée par implantation ionique (par exemple de l'hydrogène) et les repères sont avantageusement formés dans l'épaisseur du cristal d'origine de part et d'autre de la couche fragile.
Selon un autre aspect, l'invention propose un substrat mixte (ou structure) comportant deux substrats comportant un interface obtenu par collage moléculaire de deux faces, ces substrats comportant des parties cristallines présentant de part et d'autre de l'interface un écart en désalignement inférieur à +-6C en rotation et à +-1° en flexion et comportant à cet interface des zones empilées, comportant au moins une zone localisée essentiellement constituée d'un matériau différent de ceux constitutifs des parties cristallines, et d'éventuels pièges à impuretés tels que toute portion de l'interface à l'écart des zones empilées soit à au plus une distance donnée d'une zone empilée ou d'un piège.
Selon des dispositions préférées, avantageusement combinées, la distance donnée est de l'ordre du millimètre, les cristaux sont en silicium, les pièges sont des couches enterrées, par exemple des couches d'oxyde localisées, et les zones en matériau différent sont des couches d'oxyde localisées, ou des couches électriquement isolantes. Des objets, caractéristiques et avantages de l'invention ressortent de la description qui suit, donnée à titre d'exemple illustratif non limitatif, en regard des dessins annexés sur lesquels :
• les figures 1 à 4 sont des vues en coupe d'une plaquette en cours de préparation en vue de la fabrication d'un substrat mixte,
• les figures 5 à 7 sont des vues en coupe de ce substrat mixte en cours de fabrication à partir de la plaquette des figures 1 à 4,
• les figures 8 à 11 sont des vues en coupe d'une autre plaquette en cours de préparation en vue de la fabrication d'un second substrat mixte, • les figures 12 à 14 sont des vues en coupe de ce second substrat mixte en cours de fabrication à partir de la plaquette des figures 8 à 11 ,
• les figures 15 et 17 sont des vues en coupe de la fabrication de deux plaquettes destinées à la fabrication d'un substrat mixte du type de celui des figures 5 à 7, • les figures 18 à 24 sont des vues en coupe analogues aux figures
1 à 7 décrivant la préparation des substrats de la figure 17 et la fabrication d'un substrat mixte à partir de ceux-ci,
• les figures 25 à 27 sont des vues en coupe de la fabrication de deux plaquettes destinées à la fabrication d'un substrat mixte du type de celui des figures 12 à 14, et
• les figures 28 à 34 sont des vues en coupe analogues aux figures 8 à 14 décrivant la préparation des substrats de la figure 27 et la fabrication d'un substrat mixte à partir de ceux-ci.
Les figures 1 à 34 représentent plusieurs variantes de réalisation d'un substrat mixte dans lequel des pièges à impuretés sont distribués en sorte d'avoir, dans les zones massives, un interface compatible avec la réalisation de composants de type massif.
Le procédé comporte les étapes suivantes :
- Une première étape consiste à réaliser des zones enterrées, ici isolantes, par exemple en oxyde en silicium, dans une au moins des deux plaquettes de départ, ici en silicium massif. Pour cela, plusieurs approches sont possibles tant pour réaliser l'oxyde que pour le situer avec précision. En ce qui concerne l'oxyde, il peut être soit "natif (résultant de l'oxydation naturelle de la surface libre des plaquettes), soit obtenu par oxydation de tout ou partie de ces surfaces, soit déposé par tout moyen connu approprié. Quant à sa localisation en des zones bien précises, on connaît un certain nombre de techniques couramment utilisées notamment en micro-électronique. En général, ces techniques sont fondées sur l'utilisation d'un masque lors de l'étape de réalisation de l'oxyde ou sur l'utilisation d'une délimitation effectuée séparément de cette réalisation de l'oxyde. La répartition des zones d'oxyde sur la surface de l'une (ou des deux) faces du futur interface entre les plaquettes est choisie en sorte que ces surfaces ne soient pas trop éloignées les unes des autres au sein de ce futur interface (cette distance étant choisie en fonction des budgets thermiques que les plaquettes auront à subir, et des désalignements qui seront tolérés lors de la réalisation de l'interface.
- Une seconde étape consiste à préparer les surfaces de ces plaquettes, que ce soit physiquement (rugosité...) et/ou chimiquement (nature des liaisons d'espèces de surface...) pour obtenir ultérieurement un bon collage moléculaire. Plusieurs approches sont possibles, avec en particulier des polissages mécano-chimiques (CMP en abrégé pour Chemical Mechanical Polishing), et des procédés de nettoyage chimique permettant d'obtenir des niveaux d'hydrophilie (hydrophobie) différents selon que l'interface sera localement réalisé entre les matériaux de chacune des plaquettes ou avec un oxyde. Cette étape est détaillée plus loin ; elle peut comporter également un traitement UV ozone et/ou plasma.
- Une troisième étape consiste à mettre les faces préparées en contact intime et à provoquer l'adhésion moléculaire des deux plaquettes ; cette mise en contact intime est réalisée en imposant ou en tolérant des désalignements cristallins entre les deux plaquettes.
- Une quatrième étape consiste à effectuer un traitement thermique de consolidation (ou de stabilisation) du collage, lequel favorise également les mécanismes de piégeage.
- Une cinquième étape, fréquente en pratique, consiste à amincir l'une des plaquettes pour n'en laisser qu'un film. On obtient ainsi un substrat mixte fait d'une alternance de zones massives ("bulk"), de zones isolées (SOI si les plaquettes sont en silicium), et de zones de piégeage, au besoin, cette alternance étant choisie suivant les besoins de l'application et les distances de piégeage à respecter. Comme on le sait la partie résiduelle après amincissement, lorsque celui-ci est obtenu par fracture le long d'une couche enterrée peut servir de substrat de départ pour un nouveau cycle de fabrication d'un substrat, mixte ou non.
Parmi les manières de préparer les surfaces en vue du collage moléculaire, on peut citer : • Traitement des surfaces avec du HF. Sur la (ou les) surface(s) où alternent des zones oxydes et des zones de matériau brut, on constate que l'effet d'attaque chimique par HF n'est pas le même sur l'oxyde et sur le silicium brut. Cela a pour conséquence que, lors de la mise en contact pour le collage, les zones oxydées auront (avec une zone en regard de matériau nu, sans oxyde) une énergie de collage différente de celles des zones de matériau nu, mais globalement l'énergie de collage est suffisante pour une bonne cohésion de la structure.
• Traitement thermique. Un recuit, par exemple sous atmosphère d'hydrogène, rend les surfaces de silicium et d'oxyde hydrophobes. D'autres gaz peuvent également être utilisés.
• Polissage mécano-chimique. Il peut conduire sélectivement à un état hydrophobe ou hydrophile ; en effet les surfaces de silicium ne "mouillent" pas après polissage alors que les surfaces d'oxyde "mouillent" après un polissage de même nature. On obtient ainsi des zones hydrophiles et des zones hydrophobes sur la même plaquette. Si cette plaquette est ensuite mise en vis-à-vis de zones de même hydrophilie/hydrophobie, on peut alors bénéficier de la bonne énergie de collage des zones hydrophiles pour les parties oxydes et d'un collage hydrophobe pour les parties nues, qui facilite l'élimination des précipités, ce qui permet d'utiliser une surface sans pièges plus importante, ou un désalignement toléré ou imposé plus important, entre les deux cristaux. La plaquette en regard peut en variante être complètement hydrophile ou complètement hydrophobe, mais alors, soit on accepte d'avoir une énergie de collage moins importante sur certaines zones, soit on fait en sorte d'avoir une couche d'oxyde natif à l'interface Si/Si, dont l'élimination sera effectuée grâce à un budget thermique suffisant, et/ou à un désalignement suffisamment faible et/ou à la présence de pièges suffisamment rapprochés. Après polissage mécano-chimique, on peut également utiliser différents nettoyages pour modifier le caractère d'hydrophilie des diverses zones.
• Traitement plasma. Le choix de l'atmosphère (par exemple hors oxygène ou non oxydante) du traitement permet de contrôler les liaisons de surface, évitant ainsi des liaisons pouvant être à l'origine de la formation d'oxydes entre les deux zones de silicium massif ; on utilise par exemple un plasma riche en fluorocarbone.
• Traitement par voie chimique. Un traitement dans une solution chimique à base de H2SO4/H2O2/... et/ou NH4OH/H2O2... permet de rendre les surfaces de silicium et d'oxyde hydrophiles en laissant un oxyde natif à la surface des zones de silicium. La préparation peut aussi comporter l'utilisation d'un oxyde contenant une certaine concentration d'eau, avec ensuite un traitement de surface rendant l'ensemble de la surface de la plaquette considérée hydrophobe, par exemple un traitement chimique avec du HF et/ou un traitement thermique à basse température (150°C par exemple) restaurant l'hydrophilie sur les parties oxydes préférentiellement aux zones nues.
Les figures 1 à 7 décrivent un premier exemple de réalisation de l'invention.
Une plaquette de silicium 10, de type CZ, de résistivité 14-22 ohm/cm et de diamètre de 100 mm est gravée en utilisant un masque de photolithographie avec des motifs, par exemple rectangulaires, qui ne sont pas écartés l'un de l'autre de plus de 1 cm et dont la profondeur est de l'ordre de 0.4 micron. Ces zones ont par exemple les dimensions suivantes : 1 cm x 1 cm.
Les zones gravées sont notées Z1 et les zones non gravées Z2.
On génère ensuite sur toute la surface un oxyde thermique 11 de 0.9 micron (figure 2) On polit de manière très plane, par CMP (chemical mechanical polishing, voir ci-dessus), cette couche d'une épaisseur inférieure à celle de la couche 11 , par exemple 0.7 micron (figure 3). On effectue un retrait précis en contrôlant l'épaisseur pour retirer toute (ou pratiquement toute) l'épaisseur d'oxyde présente au dessus des zones Z2 (il en effet subsister une fine couche d'oxyde qui sera piégée au moment du recuit) ; il subsiste des zones oxyde notées 11A (figure 4). Ce retrait peut être effectué par un traitement humide avec du HF par exemple, ou par un traitement CMP complémentaire et/ou un recuit hydrogène et/ou un traitement RIE. Ensuite toute la surface est nettoyée par un traitement thermique pour la rendre hydrophobe.
Cette plaquette est ensuite collée par adhésion moléculaire sur une autre plaquette de silicium 12 sans oxyde natif et dont la surface est également hydrophobe (figure 5).
On peut lors de ce collage, par exemple, laisser une tolérance de désorientation de +-1° (qui est la précision des méplats sur les plaquettes commerciales de silicium de 100 mm) si les plaquettes ont un "miscut" inférieur à 1°. Ensuite on effectue un recuit de stabilisation à 1300 °C pendant 3 heures.
La seconde plaquette est ensuite amincie par une abrasion mécanique et chimique, suivie par un polissage pour obtenir un substrat mixte comportant des zones isolées - SOI - délimitées par les zones Z1 et des zones massives de contact silicium-silicium délimitées par les zones Z2 (figure 6). Ces différentes zones peuvent alors être complètement isolées les unes des autres par des tranchées 14 (figure 7).
Ce substrat mixte est conforme à l'invention en ce sens que les zones isolées (chacune des zones d'oxyde délimite une zone isolée) sont suffisamment proches pour que toute portion des zones d'interface entre ces zones isolées soient à une distance (ici 1 cm) suffisante pour garantir que les impuretés à l'interface entre les zones d'oxyde soient piégées. En variante, seules certaines zones d'oxyde délimitent des zones isolées tandis que les autres sont situées à au niveau de l'interface d'une zone massive (une telle zone d'oxyde ne délimitant pas de zone isolée se reconnaît par exemple par le fait qu'elle n'est pas bordée par des tranchées ; elle peut aussi se caractériser par une taille sensiblement plus petite que celle des zones d'oxyde contribuant à délimiter une zone d'oxyde).
Les figures 8 à 14 représentent un second exemple de réalisation de l'invention. La plaquette de départ, notée 20, est identique à celle des figures 1 à
7, à ceci près que sa surface est revêtue d'une couche d'oxyde de 1 micron d'épaisseur. Cette plaquette 20 est gravée, en utilisant un masque de photolithographie avec des motifs rectangulaires, jusqu'à enlever complètement cette couche d'oxyde, dans les endroits non masqués. Ces zones gravées sont notées Z1' tandis que les zones non gravées sont notées Z2' (figure 8) ; on peut noter que l'oxyde thermique se forme dans le silicium des zones Z'1 alors qu'il est gêné par le plot d'oxyde au niveau des zones Z'2.
Ces zones gravées ne sont pas séparées de plus de 1 cm.
On réalise ensuite sur toute la surface une couche 21 d'oxyde thermique de 0.8 micron (figure 9) et on planarise ensuite la surface par CMP en enlevant une épaisseur de 1 micron (figure 10).
On effectue un retrait précis en contrôlant l'épaisseur pour retirer toute (ou pratiquement toute) l'épaisseur d'oxyde présente au dessus des zones Z2' (figure 11 ). Ce retrait peut s'effectuer par un traitement humide avec du HF ou par un traitement CMP additionnel et/ou un recuit hydrogène etou un
RIE. Il subsiste des couches localisées 21A
Ensuite, toute la surface est nettoyée par un traitement chimique pour la rendre hydrophile.
Cette plaquette est ensuite collée par adhésion moléculaire sur une autre plaquette de silicium 22 possédant un oxyde natif (non représenté) et dont la surface est également hydrophile. Ce deuxième collage est effectué en minimisant le désalignement entre les deux cristaux, en les orientant par rayons
X par exemple.
Cette deuxième plaquette 22 a ici été implantée par des ions hydrogène avec une énergie de 76 KeV et une dose de 5.1016 at/cm2 à travers une couche d'oxyde de 400 nm que l'on a retirée ensuite (figure 12), d'où une couche fragile 22A. On effectue ensuite un recuit pour provoquer la fracture au niveau de la zone implantée 22A et enfin un recuit de stabilisation du collage à 1300 °C pendant 3 heures.
On effectue ensuite un polissage pour obtenir un substrat mixte comportant des zones SOI délimitées par les zones Z1 ' et des zones "massives" de contact silicium/silicium délimitées par les zones Z2' (figure 13).
Ces zones peuvent alors être isolées les unes des autres par des tranchées 24 (figure 14).
Les figures 15 à 24 représentent un troisième exemple de réalisation présentant des analogies avec le premier exemple de réalisation.
On part d'une plaquette 30 de même composition et de mêmes dimensions que les plaquettes 10 et 20. On l'oxyde pour y former une couche d'oxyde 31 de 400 nm d'épaisseur et on y implante des ions hydrogènes avec une énergie de 76 KeV, avec une dose de 5.1016 at/cm2, formant une couche fragile 30A.
On réalise ensuite par gravure dans cette plaquette des échelles graduées 32 constituées de rectangles de 10 microns x 2 microns, répétés tous les 1/100° sur deux arcs de cercle de 20° positionnés sur un cercle de 90 mm de diamètre (figure 15). Une deuxième plaquette de silicium 33 de même composition et de mêmes dimensions que précédemment est collée par adhésion moléculaire de type hydrophile sur la première plaquette (figure 16).
On provoque la fracture au niveau de la zone implantée par un traitement mécanique et/ou thermique de tout type connu approprié ; on obtient deux plaquettes 40 et 42 dont l'une de type SOI est appelé dans la suite plaquette "positive" tandis que l'autre est appelée plaquette "négative" (figure
17).
La plaquette 40 subit les mêmes étapes de traitement que la plaquette 10 (les figures 18 à 21 correspondent aux figure 1 à 4) avec génération par dépôt ou oxydation thermique d'une couche d'oxyde 41 , jusqu'à l'obtention d'une surface hydrophobe comportant des zones localisées d'oxyde
41 A (figure 21 ). Cette plaquette est ensuite collée par adhésion moléculaire sur la plaquette 42 positive qui est sans oxyde natif et dont la surface est également hydrophobe (figure 22).
On peut, par exemple, lors de ce collage, aligner les graduations des deux plaquettes afin d'annuler complètement les désorientations de rotation et de flexion entre les deux cristaux collés.
Le fait d'avoir prélevé dans une même plaquette de départ les deux plaquettes devant former le futur interface (au moins dans leurs épaisseurs à proximité de cet interface), et de les aligner selon des repères réalisés avant prélèvement/dissociation garantit un excellent alignement, selon tous les critères, de sorte que la distance minimale pour obtenir une bonne qualité d'interface est fortement augmentée.
Après recuit de stabilisation (1300°C pendant 3 heures) on amincit la plaquette "positive" par abrasion mécanique et chimique en utilisant la couche d'oxyde enterrée de la plaquette "positive" comme couche d'arrêt. On retire ensuite cette couche d'arrêt pour obtenir un subtrat mixte comportant des zones SOI délimitées par les zones Z1" et comportant des zones de contact silicium/silicium délimitées par les zones Z2" (figure 23). Ces différentes zones peuvent être isolées les unes des autres par des tranchées 44 (figure 24). On notera que les zones de pièges introduites servent à "pomper" les espèces enfermées à l'interface permettant ainsi la reconstruction des zones massives. On évite ainsi dans cet exemple les problèmes inhérents (voir le procédé dit "smart eut" ®) au transfert de film de silicium sur un substrat silicium en collage hydrophobe. Les figures 25 à 34 représentent un quatrième exemple de réalisation présentant des analogies avec le second mode de réalisation.
Une plaquette 50 de même nature et de mêmes dimensions que les plaquettes précédentes est oxydée pour former une couche d'oxyde 51 de 400 nm et ensuite implantée par des ions hydrogène dans les mêmes conditions que dans le troisième exemple, d'où une couche fragile 50A.
On réalise ensuite le même type de gravure que dans ce troisième exemple pour former des échelles 52 (figure 25). Une deuxième plaquette 53, de même nature et de mêmes dimensions que les précédentes, est collée par adhésion moléculaire de type hydrophile sur la première plaquette (figure 26) et on provoque la fracture au niveau de la zone implantée comme dans ce troisième exemple, pour obtenir une plaquette 60 appelée "négative" et une plaquette 62 dite "positive" (figure 27).
La plaquette "négative" est ensuite oxydée sur toute sa surface, comme la plaquette 20 du deuxième exemple, pour former une couche d'oxyde d'1 micron d'épaisseur. Cette dernière plaquette est ensuite gravée comme la plaquette 20 (figure 28) et on dépose une couche d'oxyde thermique 61 de 0.8 micron (figure 29). On applique les mêmes traitements que sur la plaquette 20 (les figures 28 à 34 sont analogues aux figures 8 à 14), jusqu'à en rendre la surface hydrophile, avec des zones d'oxyde localisées 61 A.
Cette plaquette est ensuite collée sur l'autre plaquette 62, "positive", qui possède un oxyde natif et dont la surface est également hydrophile.
Ce deuxième collage est effectué en minimisant le désalignement entre les deux cristaux en alignant les échelles graduées , comme dans le troisième exemple (figure 32).
On effectue ensuite un recuit pour provoquer la fracture au niveau de la zone implantée et enfin un recuit de stabilisation comme dans le troisième exemple.
La plaquette "positive" est ensuite amincie.
Après enlèvement de la couche d'arrêt, on obtient un substrat mixte comportant des zones SOI délimitées par les zones Z1"' et des zones "massives" délimitées par les zones Z2'", lesquelles zones peuvent ensuite être isolées les unes par rapport aux autres par des tranchées 64.
Pour la réalisation de composants MEMS ou MOEMS, la couche enterrée de la zone non massive peut ne pas être isolante mais simplement constituée d'un matériau différent du matériau constituant la zone massive. En pratique, c'est souvent le couple silicium/oxyde silicium qui est retenu, mais l'oxyde n'est pas utilisé là pour son caractère isolant. De manière analogue aux exemples précédemment décrits, des pièges sont prévus au niveau de l'interface pour obtenir au niveau des zones massives un interface de bonne qualité (avec un nombre limité d'impuretés).

Claims

REVENDICATIONS
1. Procédé de fabrication d'un substrat mixte selon lequel :
* on prépare deux substrats présentant des faces respectives destinées à être liées l'une à l'autre et constitués essentiellement au niveau de ces faces de parties cristallines et, pour au moins l'une de ces deux faces, de zones formées d'un matériau différent de ceux constitutifs des parties cristallines,
* on met ces faces en regard et on les relie au niveau d'un interface par collage moléculaire en sorte de former des zones massives dans lesquelles les faces en regard sont essentiellement cristallines et des zones empilées dans lesquelles l'une au moins des faces en regard est essentiellement constituée du matériau différent,
* on effectue un traitement thermique de consolidation du collage, caractérisé en ce que, lors de la préparation des substrats (10, 12 ; 20, 22 ; 40, 42 ; 60, 62) ou lors de la liaison des faces, on crée audit interface des pièges (11A, 21 A, 41 A, 61A) à impuretés tels que toute portion de cet interface faisant partie d'une zone massive soit à au plus une distance donnée d'un tel piège, tandis que la mise en regard des faces se fait avec un écart en désalignement, entre les parties cristallines de ces deux substrats, inférieur à un seuil donné.
2. Procédé selon la revendication 1 , caractérisé en ce que les zones formées d'un matériau différent sont des couches électriquement isolantes.
3. Procédé selon la revendication 1 ou la revendication 2, caractérisé en ce que les zones formées d'un matériau différent sont des couches d'oxyde localisées.
4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les pièges sont des couches enterrées localisées.
5. Procédé selon la revendication 4, caractérisé en ce que les pièges sont des couches d'oxyde localisées.
6. Procédé selon l'une quelconque des revendications 3 à 5, caractérisé en ce que ces couches ont une épaisseur comprise entre 0.01 et 3 microns environ.
7. Procédé selon l'une quelconque des revendications 3, 5 ou 6, caractérisé en ce qu'on prépare les couches d'oxyde localisées par oxydation thermique au travers d'un masque.
8. Procédé selon l'une quelconque des revendications 3, 5 ou 6, caractérisé en ce qu'on prépare les couches d'oxyde localisées par dépôt au travers d'un masque.
9. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que la préparation comporte une étape de traitement des faces pour les rendre hydrophobes.
10. Procédé selon la revendication 9, caractérisé en ce que le seuil donné en désalignement est de +-6° en rotation et de +-1 ° en flexion.
11. Procédé selon la revendication 9 ou la revendication 10, caractérisé en ce que on grave l'une des faces avec un masque avec des motifs qui ne sont pas écartés de plus de la distance donnée, on génère ensuite sur cette face une couche d'oxyde (11 , 41), et on planarise la face jusqu'à dénuder les zones non gravées (Z2, Z2"), et on nettoie cette face de manière à la rendre hydrophobe.
12. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que la préparation comporte une étape de traitement des faces pour les rendre hydrophiles.
13. Procédé selon la revendication 12, caractérisé en ce que le seuil donné en désalignement est de +-1 ° en rotation et en flexion.
14. Procédé selon la revendication 12 ou la revendication 13, caractérisé en ce que on grave l'une des faces présentant une couche d'oxyde en utilisant un masque avec des motifs qui ne sont pas écartés de plus de la , distance donnée, on génère sur cette face une couche d'oxyde thermique (21 , 61), et on planarise la face jusqu'à dénuder des zones non gravées (Z2', Z2"'), et on nettoie cette face de manière à la rendre hydrophile.
15. Procédé selon l'une quelconque des revendications 1 à 14 caractérisé en ce que chaque partie cristalline est réalisée en un matériau choisi dans le groupe comportant Si, InP, AsGa, Ge, les composés du silicium, le silicium-germanium, LiNbO3, les composés lll-V, SiC, le diamant, le saphir, les matériaux piézoélectriques, les matériaux pyroélectriques.
16. Procédé selon l'une quelconque des revendications 1 à 14, caractérisé en ce que chaque partie cristalline est en silicium.
17. Procédé selon l'une quelconque des revendications 1 à 16, caractérisé en ce que le traitement thermique dure quelques heures à une température comprise entre 800°C et 1400°C et la distance donnée est de l'ordre du millimètre.
18. Procédé selon l'une quelconque des revendications 1 à 17, caractérisé en ce qu'on traite les faces destinées à former l'interface par désoxydation par du HF.
19. Procédé selon l'une quelconque des revendications 1 à 18, caractérisé en ce qu'on traite les faces destinées à former l'interface par traitement thermique.
20. Procédé selon l'une quelconque des revendications 1 à 19, caractérisé en ce qu'on traite les faces destinées à former l'interface par polissage mécano-chimique.
21. Procédé selon l'une quelconque des revendications 1 à 20, caractérisé en ce qu'on traite les faces destinées à former l'interface par traitement plasma.
22. Procédé selon l'une quelconque des revendications 1 à 21 , caractérisé en ce qu'on traite les faces destinées à former l'interface par traitement par voie chimique.
23. Procédé selon l'une quelconque des revendications 1 à 22, caractérisé en ce que I' on applique un traitement d'amincissement à l'un des substrats.
24. Procédé selon la revendication 23, caractérisé en ce que l'on amincit l'un des substrats par un traitement d'abrasion mécano-chimique.
25. Procédé selon la revendication 23, caractérisé en ce que l'un des substrats a été préparé en sorte d'être démontable, et une étape ultérieure consiste à démonter ce substrat.
26. Procédé selon la revendication 23, caractérisé en ce que on amincit l'un des substrats par réalisation d'une couche fragile (22A) et par fracture le long de cette couche fragile.
27. Procédé selon l'une quelconque des revendications 1 à 26, caractérisé en ce que l'on prépare les parties cristallines des deux substrats à partir d'un même cristal.
28. Procédé selon la revendication 27, caractérisé en ce que on prépare les deux substrats en réalisant dans un même cristal d'origine (30, 50) une couche fragile (30A, 50A) et des repères de positionnement (32, 52) situés de part et d'autre de cette couche fragile et en provoquant une fracture le long de cette couche fragile en sorte de créer deux faces libres, et on réalise l'interface avec les zones empilées et les pièges, par mise en contact de ces faces en mettant en regard lesdits repères.
29. Procédé selon la revendication 28, caractérisé en ce que cette couche fragile (30A, 50A) est formée par implantation ionique.
30. Procédé selon la revendication 29, caractérisé en ce que cette couche fragile est formée par implantation d'ions hydrogène.
31. Procédé selon l'une quelconque des revendications 28 à 30, caractérisé en ce que les repères sont formés dans l'épaisseur du cristal d'origine de part et d'autre de la couche fragile.
32. Structure comportant deux substrats comportant un interface obtenu par collage moléculaire de deux faces, ces substrats comportant des parties cristallines présentant de part et d'autre de l'interface un écart en désalignement inférieur à +-6° en rotation et à +-1 ° en flexion et comportant à cet interface des zones empilées, comportant au moins une zone localisée essentiellement constituée d'un matériau différent de ceux constitutifs des parties cristallines, et d'éventuels pièges à impuretés tels que toute portion de l'interface à l'écart des zones empilées soit à au plus une distance donnée d'une zone empilée ou d'un piège.
33 Structure selon la revendication 32, caractérisé en ce que la distance donnée est de l'ordre du millimètre.
34. Structure selon la revendication 32 ou la revendication 33, caractérisée en ce que les cristaux sont en silicium.
35. Structure selon l'une quelconque des revendications 32 à 34, caractérisée en ce que les pièges sont des couches enterrées localisées.
36. Structure selon la revendication 35, caractérisée en ce que les pièges sont des couches d'oxyde localisées.
37. Structure selon l'une quelconque des revendications 32 à 36, caractérisée en ce que les zones essentiellement constituées d'un matériau différent sont des zones électriquement isolantes.
38. Structure selon l'une quelconque des revendications 32 à 37, caractérisée en ce que les zones essentiellement constituées d'un matériau différent sont des couches d'oxydes localisées.
PCT/FR2003/003867 2002-12-24 2003-12-22 Procede de realisation de substrats mixtes et structure ainsi obtenue WO2004059711A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004563305A JP5188672B2 (ja) 2002-12-24 2003-12-22 複合基板の製造方法
US10/540,303 US7494897B2 (en) 2002-12-24 2003-12-22 Method of producing mixed substrates and structure thus obtained
EP03799685A EP1576658B1 (fr) 2002-12-24 2003-12-22 Procede de realisation de substrats mixtes et structure ainsi obtenue
DE60326005T DE60326005D1 (de) 2002-12-24 2003-12-22 Dadurch hergestellte struktur

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0216646A FR2850487B1 (fr) 2002-12-24 2002-12-24 Procede de realisation de substrats mixtes et structure ainsi obtenue
FR02/16646 2002-12-24

Publications (1)

Publication Number Publication Date
WO2004059711A1 true WO2004059711A1 (fr) 2004-07-15

Family

ID=32669139

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2003/003867 WO2004059711A1 (fr) 2002-12-24 2003-12-22 Procede de realisation de substrats mixtes et structure ainsi obtenue

Country Status (7)

Country Link
US (1) US7494897B2 (fr)
EP (1) EP1576658B1 (fr)
JP (1) JP5188672B2 (fr)
AT (1) ATE421766T1 (fr)
DE (1) DE60326005D1 (fr)
FR (1) FR2850487B1 (fr)
WO (1) WO2004059711A1 (fr)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7422958B2 (en) 2006-12-26 2008-09-09 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a mixed substrate
US7709305B2 (en) 2006-02-27 2010-05-04 Tracit Technologies Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate
US7781300B2 (en) 2004-10-06 2010-08-24 Commissariat A L'energie Atomique Method for producing mixed stacked structures, different insulating areas and/or localised vertical electrical conducting areas
EP2224476A1 (fr) 2009-02-27 2010-09-01 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Procédé d'élaboration d'un substrat hybride par recristallisation partielle d'une couche mixte
US8048766B2 (en) 2003-06-24 2011-11-01 Commissariat A L'energie Atomique Integrated circuit on high performance chip
US8252663B2 (en) 2009-06-18 2012-08-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of transferring a thin layer onto a target substrate having a coefficient of thermal expansion different from that of the thin layer
US8389379B2 (en) 2002-12-09 2013-03-05 Commissariat A L'energie Atomique Method for making a stressed structure designed to be dissociated
JP2013062544A (ja) * 2004-10-06 2013-04-04 Commissariat A L'energie Atomique & Aux Energies Alternatives 様々な絶縁領域及び/又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
US8470712B2 (en) 1997-12-30 2013-06-25 Commissariat A L'energie Atomique Process for the transfer of a thin film comprising an inclusion creation step
US8664084B2 (en) 2005-09-28 2014-03-04 Commissariat A L'energie Atomique Method for making a thin-film element
US8778775B2 (en) 2006-12-19 2014-07-15 Commissariat A L'energie Atomique Method for preparing thin GaN layers by implantation and recycling of a starting substrate

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2875947B1 (fr) * 2004-09-30 2007-09-07 Tracit Technologies Nouvelle structure pour microelectronique et microsysteme et procede de realisation
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2926748B1 (fr) 2008-01-25 2010-04-02 Commissariat Energie Atomique Objet muni d'un element graphique reporte sur un support et procede de realisation d'un tel objet.
JP5277975B2 (ja) * 2009-01-14 2013-08-28 株式会社村田製作所 複合基板の製造方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
FR2946435B1 (fr) 2009-06-04 2017-09-29 Commissariat A L'energie Atomique Procede de fabrication d'images colorees avec une resolution micronique enfouies dans un support tres robuste et tres perenne
JP5359615B2 (ja) * 2009-07-02 2013-12-04 株式会社村田製作所 複合基板の製造方法
EP2600400A4 (fr) * 2010-07-30 2015-03-18 Kyocera Corp Substrat composite, composant électronique, procédé de production d'un substrat composite, et procédé de fabrication du composant électronique
US8936996B2 (en) * 2010-12-02 2015-01-20 International Business Machines Corporation Structure and method for topography free SOI integration
WO2014020387A1 (fr) 2012-07-31 2014-02-06 Soitec Procédés de formation de structures semi-conductrices incluant des dispositifs de microsystème électromécanique et des circuits intégrés sur les côtés opposés de substrats, et structures ainsi que dispositifs connexes
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support
FR3096173B1 (fr) * 2019-05-15 2021-05-28 Commissariat Energie Atomique Procédé d'auto-assemblage avec collage moléculaire hybride

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920396A (en) * 1987-04-13 1990-04-24 Nissan Motor Company, Limited CMOS having buried layer for carrier recombination
US5138422A (en) * 1987-10-27 1992-08-11 Nippondenso Co., Ltd. Semiconductor device which includes multiple isolated semiconductor segments on one chip
US5661316A (en) * 1994-01-18 1997-08-26 Hewlett-Packard Company Method for bonding compound semiconductor wafers to create an ohmic interface
EP0889509A2 (fr) * 1997-06-30 1999-01-07 Harris Corporation ContrÔle de la durée de vie pour des dispositifs semi-conducteurs
US6013954A (en) * 1997-03-31 2000-01-11 Nec Corporation Semiconductor wafer having distortion-free alignment regions
US20010007367A1 (en) * 2000-01-07 2001-07-12 Yasunori Ohkubo Semiconductor substrate, semiconductor device, and processes of production of same
FR2819099A1 (fr) * 2000-12-28 2002-07-05 Commissariat Energie Atomique Procede de realisation d'une structure empilee

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621325B2 (ja) * 1988-04-11 1997-06-18 富士通株式会社 Soi基板及びその製造方法
JPH043909A (ja) * 1990-04-20 1992-01-08 Fujitsu Ltd 半導体基板の張合わせ方法
JPH0429353A (ja) * 1990-05-24 1992-01-31 Sharp Corp 半導体装置
JPH06216136A (ja) * 1993-01-13 1994-08-05 Kawasaki Steel Corp 半導体基板およびその製造方法
JPH06334028A (ja) * 1993-05-25 1994-12-02 Nippondenso Co Ltd 誘電体分離基板の製造方法
JP2624186B2 (ja) * 1994-07-29 1997-06-25 日本電気株式会社 貼り合わせシリコン基板の製造方法
US5661422A (en) * 1995-12-12 1997-08-26 Analog Devices, Inc. High speed saturation prevention for saturable circuit elements
JP3216535B2 (ja) * 1996-08-30 2001-10-09 日本電気株式会社 Soi基板およびその製造方法
JP3114643B2 (ja) 1997-02-20 2000-12-04 日本電気株式会社 半導体基板の構造および製造方法
JP2000223679A (ja) * 1999-01-27 2000-08-11 Sharp Corp 半導体基板及びその製造方法
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920396A (en) * 1987-04-13 1990-04-24 Nissan Motor Company, Limited CMOS having buried layer for carrier recombination
US5138422A (en) * 1987-10-27 1992-08-11 Nippondenso Co., Ltd. Semiconductor device which includes multiple isolated semiconductor segments on one chip
US5661316A (en) * 1994-01-18 1997-08-26 Hewlett-Packard Company Method for bonding compound semiconductor wafers to create an ohmic interface
US6013954A (en) * 1997-03-31 2000-01-11 Nec Corporation Semiconductor wafer having distortion-free alignment regions
EP0889509A2 (fr) * 1997-06-30 1999-01-07 Harris Corporation ContrÔle de la durée de vie pour des dispositifs semi-conducteurs
US20010007367A1 (en) * 2000-01-07 2001-07-12 Yasunori Ohkubo Semiconductor substrate, semiconductor device, and processes of production of same
FR2819099A1 (fr) * 2000-12-28 2002-07-05 Commissariat Energie Atomique Procede de realisation d'une structure empilee

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609514B2 (en) 1997-12-10 2013-12-17 Commissariat A L'energie Atomique Process for the transfer of a thin film comprising an inclusion creation step
US8470712B2 (en) 1997-12-30 2013-06-25 Commissariat A L'energie Atomique Process for the transfer of a thin film comprising an inclusion creation step
US8389379B2 (en) 2002-12-09 2013-03-05 Commissariat A L'energie Atomique Method for making a stressed structure designed to be dissociated
US8048766B2 (en) 2003-06-24 2011-11-01 Commissariat A L'energie Atomique Integrated circuit on high performance chip
US7781300B2 (en) 2004-10-06 2010-08-24 Commissariat A L'energie Atomique Method for producing mixed stacked structures, different insulating areas and/or localised vertical electrical conducting areas
JP2013062544A (ja) * 2004-10-06 2013-04-04 Commissariat A L'energie Atomique & Aux Energies Alternatives 様々な絶縁領域及び/又は局所的な垂直導電領域を有する混合積層構造物を製造する方法
US8664084B2 (en) 2005-09-28 2014-03-04 Commissariat A L'energie Atomique Method for making a thin-film element
US7709305B2 (en) 2006-02-27 2010-05-04 Tracit Technologies Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate
US8044465B2 (en) 2006-02-27 2011-10-25 S.O.I.TEC Solicon On Insulator Technologies Method for producing partial SOI structures comprising zones connecting a superficial layer and a substrate
US8778775B2 (en) 2006-12-19 2014-07-15 Commissariat A L'energie Atomique Method for preparing thin GaN layers by implantation and recycling of a starting substrate
US7422958B2 (en) 2006-12-26 2008-09-09 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a mixed substrate
EP2224476A1 (fr) 2009-02-27 2010-09-01 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Procédé d'élaboration d'un substrat hybride par recristallisation partielle d'une couche mixte
US8252663B2 (en) 2009-06-18 2012-08-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of transferring a thin layer onto a target substrate having a coefficient of thermal expansion different from that of the thin layer

Also Published As

Publication number Publication date
EP1576658A1 (fr) 2005-09-21
ATE421766T1 (de) 2009-02-15
US7494897B2 (en) 2009-02-24
US20060166461A1 (en) 2006-07-27
FR2850487A1 (fr) 2004-07-30
JP2006512754A (ja) 2006-04-13
FR2850487B1 (fr) 2005-12-09
JP5188672B2 (ja) 2013-04-24
EP1576658B1 (fr) 2009-01-21
DE60326005D1 (de) 2009-03-12

Similar Documents

Publication Publication Date Title
EP1576658B1 (fr) Procede de realisation de substrats mixtes et structure ainsi obtenue
KR100996539B1 (ko) 산소 종을 제거하기 위해 열 처리를 이용하여 접합된 기판 구조물을 제조하는 방법 및 구조
EP1923912B1 (fr) Procédé de fabrication d&#39;une structure microtechnologique mixte
EP1008169B1 (fr) Realisation de microstructures ou de nanostructures sur un support
FR2782572A1 (fr) Substrat &#34;silicium-sur-isolant&#34; (soi) et methode de fabrication dudit substrat
EP1631983A1 (fr) Procede d&#39;obtention concomitante d&#39;une paire de substrats recouverts d&#39;une couche utile
WO2002047156A1 (fr) Procede de realisation d&#39;une couche mince impliquant l&#39;introduction d&#39;especes gazeuses
EP0763849A1 (fr) Procédé de fabrication de films minces à matériau semi-conducteur
WO1999035674A1 (fr) Procede pour le transfert d&#39;un film mince comportant une etape de creation d&#39;inclusions
FR2903808A1 (fr) Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
EP1344249A1 (fr) Procede de fabrication d&#39;une structure empilee comprenant une couche mince adherant a un substrat cible
EP1938362A1 (fr) Procede de fabrication d&#39;un element en couches minces
EP1435111A1 (fr) Procede de fabrication de couches minces contenant des microcomposants
FR3108774A1 (fr) Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic
FR2895391A1 (fr) Procede d&#39;elaboration de nanostructures ordonnees
WO2004112125A1 (fr) Procede d&#39;obtention d&#39;une couche tres mince par amincissement par auto-portage provoque
FR2937797A1 (fr) Procede de fabrication et de traitement d&#39;une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante
FR3078822A1 (fr) Procede de preparation d’une couche mince de materiau ferroelectrique a base d’alcalin
EP1786025A1 (fr) Relaxation de couches
FR2878372A1 (fr) Substrat &#34;silicium-sur isolant&#34; (soi) et methode de fabrication dudit substrat
WO2005001915A2 (fr) Procede de realisation d&#39;une structure empilee par transfert de couche mince
EP2676288A1 (fr) Procede de realisation d&#39;un support de substrat
EP3776642B1 (fr) Procédé de fabrication d&#39;un substrat donneur pour la réalisation d&#39;une structure intégrée en trois dimensions et procédé de fabrication d&#39;une telle structure intégrée
WO2008088559A1 (fr) Procédé et structure de nettoyage de surfaces utilisées pour lier des substrats de transfert de couches
FR3108439A1 (fr) Procede de fabrication d’une structure empilee

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2003799685

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2004563305

Country of ref document: JP

WWP Wipo information: published in national office

Ref document number: 2003799685

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2006166461

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10540303

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10540303

Country of ref document: US