WO2005001915A2 - Procede de realisation d'une structure empilee par transfert de couche mince - Google Patents

Procede de realisation d'une structure empilee par transfert de couche mince Download PDF

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WO2005001915A2
WO2005001915A2 PCT/FR2004/050290 FR2004050290W WO2005001915A2 WO 2005001915 A2 WO2005001915 A2 WO 2005001915A2 FR 2004050290 W FR2004050290 W FR 2004050290W WO 2005001915 A2 WO2005001915 A2 WO 2005001915A2
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forming
thin layer
bonding
silicon
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Hubert Moriceau
Sorin Cristoloveanu
Frédéric ALLIBERT
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Commissariat A L'energie Atomique
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Definitions

  • the invention relates to a process for producing a stacked structure by transfer of a thin layer, the thin layer being made integral with the structure by a molecular adhesion technique. It relates in particular to SOI structures (according to the English expression "Silicon On Insulator").
  • the accumulated charges can be of positive or negative sign, whatever the type of doping of the semiconductor. They can be mobile or fixed. These charges can be located in the semiconductor thin layer, at its interface with the underlying insulator and / or in this insulator. In the case of an SOI structure, the interface concerned can be that existing between the thin layer of silicon and the buried oxide layer.
  • Such stacked structures are advantageously obtained by transfer of a thin layer of semiconductor material from an initial substrate to a receiving support. In the case of an SOI structure, it is therefore a matter of transferring a thin layer of silicon onto a reception support consisting for example of a silicon substrate covered with a layer of silicon oxide, the layer thin silicon being made integral with the oxide layer.
  • This joining is advantageously obtained by a molecular adhesion technique.
  • One of the most effective processes for obtaining such a stacked structure is the Smart Cut ® process .
  • This process consists in delimiting a thin layer of semiconductor material with a possible insulator in an initial substrate by implantation ionic through one face of this substrate to obtain a layer of microcavities, to join the implanted face with one face of a receiving support and to separate the thin layer from the rest of the initial substrate.
  • the thin layers conventionally obtained by these transfer and joining processes have electrical properties that are insufficiently controlled, or sometimes even unsuitable for certain specific applications.
  • the method according to the invention was designed to remedy these drawbacks.
  • This process allows the realization of a stacked structure using the technique of molecular adhesion to secure the thin layer with the rest of the structure. It consists in introducing, during the production of the structure, an additional step making it possible to create in the structure a suitable zone making it possible to modify the parameters of electrical conduction of all or part of the thin layer.
  • the method according to the invention provides control and mastery of the modification of these parameters.
  • suitable zone is intended to mean a zone having for example a controlled trapping / recombinant character and / or generating constraints, capable of modifying the electrical properties of the thin layer.
  • the subject of the invention is therefore a method of producing a stacked structure comprising the following steps: - forming, from an initial substrate comprising a semiconductor material, of a part to be transferred comprising at least one thin layer of said material semiconductor and having a first bonding surface, - supply of a receiving support having a second bonding surface, - transfer of said part from the initial substrate to the receiving support, the first bonding surface being fixed to the second surface bonding by molecular adhesion according to a bonding interface, characterized in that it further comprises a step of forming a suitable zone making it possible to modify the electrical properties of all or part of the thin layer, this suitable zone being present in the structure at or near the bonding interface.
  • the thin layer of semiconductor material can comprise at least one material chosen from Si, SiC, SiGe, Ge, a compound III-V, a compound II-VI and a combination of at least two of these materials.
  • the part to be transferred can also comprise another layer of material, this other layer of material having said first bonding surface.
  • This other layer of material can be multilayer or ultimaterial. It can comprise at least one material chosen from Si0 2 , Si 3 N 4 , diamond, Al 2 0 3 , AIN, this other layer of material being in crystalline or amorphous form.
  • the reception support may comprise a reception substrate supporting a layer of material or several layers of one or more materials having said second bonding surface.
  • the reception support can comprise a material chosen from silicon, sapphire, glass and quartz.
  • the method according to the invention can be a method of producing a semiconductor-on-isolan structure.
  • the step of forming a suitable zone can be a step consisting in roughening at least one of said surfaces. This roughness can be obtained by one or more methods chosen from chemical treatment, bombardment of chemical species, heat treatment and mechanical treatment.
  • the step of forming a suitable zone can be a step consisting in causing bonding defects of at least one of said surfaces, for example a step of modifying the hydrophilicity of said surface or a step of controlled contamination. .
  • the step of forming a suitable zone can be a step consisting in reducing the density of material at at least one of said surfaces.
  • the step of forming a suitable zone can be a step consisting in causing an evolution of the morphology at the level of at least one of said surfaces.
  • the step of forming a suitable zone can be a step consisting in causing defects in a material at the level of at least one of said surfaces.
  • the step of forming a suitable zone can be a step consisting in modifying the nature of a material superficially at at least one of said surfaces.
  • the step of forming a suitable zone can be a step of inducing mechanical stress in a material at or near at least one of said layers and / or surfaces.
  • the step of forming a suitable zone can be a step consisting in modifying the electrical properties of a material at the level of at least one of said surfaces, for example by a technique modifying the trapping / recombinant character and / or generating stresses in at least one of said layers and / or surfaces.
  • FIGS. 4A to 4C are cross-section views illustrating the production of a stacked structure of the SOI type to which the invention applies.
  • FIG. 1 shows a semiconductor layer 1 bonded directly to a reception support 2. It can for example be a layer of silicon of electronic quality bonded to a support for example of lower quality. Bonding is obtained by a molecular adhesion technique well known to those skilled in the art.
  • the bonding interface 3 corresponds to the junction surface of the face of the thin layer 1 internal to the structure and of the face of the receiving support 2 internal to the structure.
  • FIG. 2 shows a semiconductor layer 11 bonded to a reception support 12 by means of a bonding layer 13.
  • the bonding layer is a surface layer initially adhering either to the thin layer or to the reception support. If the bonding layer 13 initially adheres to the thin layer 11, the bonding interface corresponds to the junction surface 14 between the bonding layer 13 and the receiving support 12. If the bonding layer 13 initially adheres to the support receiving 12, the bonding interface corresponds to the junction surface 15 between the bonding layer 13 and the thin layer 11.
  • the bonding layer 13 can be made up of several films, each of these films being able to be made up of one or more of several materials.
  • FIG. 3 shows a semiconductor layer 21 bonded to a receiving support 22 via a bonding layer 23.
  • the bonding layer 23 comprises a first sublayer 24 which initially adheres to the thin layer 21 and a second underlay 25 which initially adheres to the receiving support 22.
  • the bonding interface then corresponds to the junction surface 26 between the sublayer 24 and the sublayer 25.
  • This variant is preferred for producing SOI structures, the bonding layer 23 then being for example a layer of silicon dioxide.
  • the sublayers 24 and 25 can each consist of several films, each of its films being able to consist of one or more materials.
  • the bonding interface can therefore correspond or not to the internal face of the thin layer of semiconductor material, all the more so as other intermediate layers can be envisaged.
  • the suitable zone making it possible to modify the electrical conduction parameters of all or part of the thin layer may be a layer of material and / or surface layers in contact to form an interface.
  • FIG. 4A shows an initial silicon substrate 30 which can be covered with a layer of silicon oxide 34 having a surface 36 '.
  • This figure shows the substrate during an ion implantation step (represented by arrows) intended to delimit a thin layer 31 in the substrate.
  • the gaseous species implanted through the surface 36 ′ cause, at a depth determined by the implantation energy, a layer of microcavities 37.
  • the implanted gaseous species can be chosen from hydrogen, nitrogen, helium, oxygen or a combination of these species.
  • the initial substrate can also include several materials.
  • FIG. 4B shows a reception support 32, for example made of silicon of lower quality than the initial substrate.
  • the support 32 can support a surface layer 35 for example made of silicon oxide and has a surface 36 ''.
  • This layer 35 can be multilayer, for example composed of Si0 2 and SisN-j.
  • This figure shows the bonding of the initial substrate 30 on the reception support 32, the surfaces 36 'and 36''being brought into contact to provide a seal by molecular adhesion (or "direct afer bonding" in English) and constitute an interface for bonding 36.
  • the thin layer 31 is dissociated from the rest of the initial substrate 30.
  • the fracture is for example obtained, in accordance with the Smart Cut process, for example by means of a heat treatment which also makes it possible to strengthen molecular bonding.
  • the stacked structure shown in Figure 4C is obtained.
  • This structure comprises a thin layer 31 of silicon supported by the reception support 32 and isolated from this support by a insulating layer 33 consisting of layers 34 and 35 made of silicon oxide or of another insulator.
  • a step of forming a suitable zone is added to the production process. This step can occur at any time during the process, including before the ion implantation step or even after the fracture step. It can be carried out at once or in several times.
  • a suitable zone that is to say the means of modifying the electrical properties in all or part of the thin layer
  • the area to be treated can be different.
  • the area to be treated can be in the vicinity of the buried surface of the thin layer, in the vicinity of the buried surface of the receiving support, in the vicinity of the surface of a buried layer, in the vicinity of the bonding surfaces ...
  • the treatment is carried out at or near a very thin interface or intermediate layer, on all or part of the plate.
  • the choice of the position of the bonding interface between the thin layer and the buried insulating layer can be used to magnify the change in the electronic properties of the thin layer.
  • a first way of carrying out the step of forming a suitable zone consists in modifying the surface micro-roughnesses so that the electrical properties are modified.
  • the micro-roughnesses to be induced can advantageously be located in a domain of high frequency microroughness. Measurements are typically made using an atomic force microscope (AFM) and by scanning a few micrometers per side. In microelectronics, RMS micro-roughness of 0.1 nm is conventionally measured by AFM on areas of 1 ⁇ X 1 ⁇ m. This step can be carried out before and / or after the ion implantation step.
  • this step may consist in treating the surface of the initial silicon substrate by chemical attack (attack on the surface of the initial silicon substrate by HF, with etching solutions of composition type oxidizing agent and HF, by bases type KOH ...) bringing a specific micro-roughness on the surface.
  • the attack of this substrate by HF acid diluted to 1% for 16 hours increases, approximately by a factor of 2, the RMS roughness of the surface of the substrate.
  • this step can also consist in roughening a layer of silicon oxide covering the initial substrate subject to '' a thin enough thickness of the oxide so that the bonding interface is not too far from the thin layer / insulating layer interface.
  • An attack with HF acid diluted to 1% for a few seconds or a few minutes is relevant.
  • the step of forming a suitable zone can be a treatment of the surfaces just before the initial substrate and the receiving support are brought into contact when the bonding interface is located at the level of the thin layer of silicon / layer interface. oxide. This treatment will consist in roughening at least one of the two surfaces before bringing them into contact.
  • an RMS roughness greater than 0.25 nm is obtained with an attack by HF acid diluted to 1% for a few minutes to a few hours.
  • an RMS roughness greater than 0.3 nm is obtained with an attack by HF acid diluted to 1% for a few seconds for the Si0 2 layer of the silicon reception support.
  • Chemical treatment can consist of promoting adhesion defects.
  • the step of forming a suitable zone consists of a modification of the hydrophilicity of at least one of the surfaces, on all or part of the treated surfaces, favoring the presence of small adhesion defects (a few nanometers to a few micrometers).
  • Chemical treatment can consist in promoting bonding defects by contamination.
  • the step of forming a suitable zone consists of contamination controlled by hydrocarbons, favoring the presence of small adhesion defects (a few nanometers to a few micrometers).
  • Chemical treatment can also consist in decreasing the local density of silicon. In this case, it can consist in treating the surface of a substrate initial silicon by chemical attack of the anodization type of the surface in an HF solution, causing a porosity on the surface of the silicon. The depth of the attack and the porosity density are controlled according to the expected changes in electronic properties.
  • Another way of carrying out the step of forming a suitable zone consists in applying a heat treatment.
  • the step of forming a suitable zone can cause bonding defects at an Si / Si0 2 interface. It may be a specific treatment with respect to the reinforcement of molecular adhesion, during the production of the SOI structure, in which the bonding interface is located between the semiconductor thin layer, for example of silicon and the buried insulating layer, for example of oxide.
  • the bonding interface is located between the semiconductor thin layer, for example of silicon and the buried insulating layer, for example of oxide.
  • One way is, for example, to carry out a heat treatment at medium temperature (for example at a temperature below 900 ° C., for 30 minutes). These defects cause modifications of the electronic properties of the thin layer of silicon.
  • the step of forming a suitable zone can also be carried out in two stages: roughening the receiving support surface of oxidized silicon before the bonding step and generating bonding defects after the step of fracture by heat treatment only partial strengthening of molecular adhesion.
  • One means for carrying out the fracture step is, for example, to carry out a heat treatment at medium temperature (for example at a temperature around 500 ° C., for 30 minutes). In this example of application, the defects generated are all the more numerous as the roughness of the oxide on the reception support will have been increased before the bonding step.
  • bonding defects can also be generated by insufficient heat treatment to ensure strengthening of the molecular adhesion.
  • One way is for example to carry out a moderate heat treatment (for example at a temperature below 1100 ° C., for 30 minutes).
  • the step of forming a suitable zone can also be carried out by combination of two ways. At first, we make at least one of the rougher oxide surfaces and then a moderate heat treatment is used.
  • Heat treatment at very high temperature for example at 1320 ° C, for 10 hours, under an atmosphere of nitrogen or argon partially enriched with a few percent oxygen pressure
  • the step of forming a suitable zone can be used for example after the separation step.
  • a step of forming an adapted zone could consist in causing in or on the SOI structure the growth of an oxide under conditions favoring for example the development of defects in the thin layer of silicon which will be fixed preferentially in the vicinity of the future silicon thin layer / buried oxide layer interface.
  • a high speed oxidation carried out under water vapor at 900 ° C (the time being adapted as a function of the thickness of oxide to be obtained) will cause the increase of interstitial silicon atoms and therefore of defects inducing modifications of the electrical properties of the silicon film.
  • the step of forming a suitable zone can be implemented for example during the production of the insulating layer 34 or for example after the fracture step.
  • a heat treatment at medium temperature for example at a temperature above 600 ° C., for several hours, aimed at increasing the density and / or the size of the precipitates of Si0 2 in silicon, using in in particular, the oxygen concentrations present in the silicon.
  • Such a heat treatment can be used to obtain precipitates of oxides preferentially in the vicinity of the interface thin layer of silicon / layer of oxide.
  • Another way of carrying out the step of forming an adapted zone consists in implementing a bombardment of atomic species.
  • a treatment of an initial silicon substrate is possible by bombardment of atomic species (neutralized, ionic, molecular, unique or associated species) from the surface.
  • ion spray abrasion ion spray abrasion
  • ion beam abrasion implantation of species and / or defects in the vicinity of the surface.
  • RIE spraying under oxygen.
  • This step of forming a suitable zone can also consist in implanting a zone on the surface of the initial silicon substrate for example by helium or hydrogen or oxygen.
  • the step of forming a suitable zone can be used for example before and / or after the ion implantation step and / or after the fracture step.
  • This zone can be modified or not thereafter during the following stages of the production.
  • the step of forming a suitable zone can thus be carried out in two stages: consisting in subjecting the initial substrate of oxidized silicon to an implantation of atomic species (neutralized, ionic, molecular, unique or associated species) and subjecting it to a heat treatment in order to create and / or control defects, for example by diffusion, and therefore to cause a disturbance in the area close to the interface between the thin layer of silicon and the insulating layer.
  • atomic species neutralized, ionic, molecular, unique or associated species
  • Another way of carrying out the step of forming a suitable zone consists in modifying the nature of the surfaces and the stresses in or in the vicinity of the thin semiconductor layer.
  • This step of forming a suitable zone can also consist in producing at least one film of a different nature from silicon, such as silicon nitride Si 3 N4 inducing a more recombinant zone than with oxide.
  • the molecular adhesion will take place, for example, between the nitride film and a layer of silicon oxide produced, for example, on the reception support.
  • the final structure will be of the thin layer of silicon, nitride film, oxide layer, silicon support.
  • This step of forming a suitable zone can also consist in making a film of a different nature from silicon such as a silicon oxide film obtained by a special deposition method for example by a CVD technique (for “Chemical Vapor Deposition ”) Or subjected to a specific heat treatment capable of generating charges in or at the interfaces of the oxide. These charges induce a modification of the curvatures of electrical bands of the thin layer of adjacent silicon, leading to a modification of the electrical properties.
  • This step of forming a suitable zone may also consist in allowing charges to be induced in the layer adjacent to the semiconductor thin layer, for example of silicon, from at least one sub-adjacent film or of the support, for example. in silicon of the SOI structure, resulting in a band curvature change effect.
  • This step of forming a suitable zone can also consist in producing a polycrystalline silicon film on the initial silicon substrate near the thin layer of silicon, isolated from the latter by a very thin oxide film for example.
  • Another way of making the suitable zone can consist of creating a zone capable of trapping, for example, metal contamination. Therapy can be applied afterwards.
  • This step of forming a suitable zone can also consist in modifying, in a controlled manner, the stress state, in particular in the thin layer, For example, another way of carrying out the step of forming a suitable zone consists in modifying the level of the bonding interface. This step may consist in choosing the position of the bonding interface so as to adapt the stresses in the thin layer of silicon.
  • the silicon thin film has a slight voltage of a few MPa.
  • typical electronic mobilities 750 cm 2 / Vs and typical holes of 170 cm 2 / Vs.
  • the SOI structure is produced by the conventional Smart Cut process with a bonding interface in the position closest to the thin layer of silicon (referred to as the upper interface)
  • the stresses of the thin layer of silicon are modified.
  • An adaptation of the type of constraints can modify the direction of variation (increase, decrease) of the mobilities of electrons and holes. This modification can possibly be done differently for the two types of mobility (electrons and holes).
  • the control of electronic properties can also be obtained by a combination of these various means.
  • the Smart Cut process for producing SOI structures will be advantageously chosen. The invention has been described in conjunction with the Smart Cut ® method. However, it can be implemented with other methods of forming semiconductor-on-insulator structures, for example with technical BSOI, BESOI and ELTRAN ®.

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Abstract

L'invention concerne un procédé de réalisation d'une structure empilée comprenant les étapes suivantes : formation, à partir d'un substrat initial (30) comportant un matériau semiconducteur, d'une partie à transférer (31) comprenant au moins une couche mince dudit matériau semiconducteur et présentant une première surface de collage, fourniture d'un support de réception (32) présentant une deuxième surface de collage, transfert de ladite partie depuis le substrat initial vers le support de réception, la première surface de collage étant fixée à la deuxième surface de collage par adhésion moléculaire selon une interface de collage, formation d'une zone adaptée permettant de modifier les propriétés électriques de tout ou partie de la couche mince (31), cette zone adaptée étant présente dans la structure au niveau de l'interface de collage.

Description

PROCEDE DE REALISATION D'UNE STRUCTURE EMPILEE PAR TRANSFERT DE COUCHE MINCE
DESCRIPTION
DOMAINE TECHNIQUE L'invention concerne un procédé de réalisation d'une structure empilée par transfert de couche mince, la couche mince étant rendue solidaire de la structure par une technique d'adhésion moléculaire.. Elle concerne en particulier les structures SOI (d'après l'expression anglaise « Silicon On Insulator ») .
ETAT DE LA TECHNIQUE ANTERIEURE Pour des applications en microélectronique, lors de la réalisation de composants et/ou de circuits CMOS sur des structures SOI, il apparaît, suivant les conditions du procédé de réalisation, qu'une accumulation de charges et/ou de contraintes induites et/ou de défauts dans la couche mince et/ou aux interfaces de cette couche et/ou dans les isolants adjacents peuvent introduire des modifications des propriétés électriques dans les composants ou les circuits réalisés dans cette couche mince. On peut se référer à ce sujet à l'ouvrage de S.M. SZE, « Physics of semiconductor devices », seconde édition, iley, Singapour, 1981 qui traite de phénomènes analogues dans les dispositifs sur silicium massif. Le problème de l'accumulation de charges et/ou des contraintes induites et/ou de défauts sera présent d'une façon générale quel que soit le matériau semiconducteur de la couche mince. Les charges accumulées peuvent être de signe positif ou négatif, quel que soit le type de dopage du semiconducteur. Elles peuvent être mobiles ou fixes. Ces charges peuvent être localisées dans la couche mince semiconductrice, à son interface avec l'isolant sous- jacent et/ou dans cet isolant. Dans le cas d'une structure SOI, l'interface concernée peut être celle existant entre la couche mince de silicium et la couche d'oxyde enterrée. De telles structures empilées sont avantageusement obtenue par transfert d'une couche mince de matériau semiconducteur depuis un substrat initial jusqu'à un support de réception. Dans le cas d'une structure SOI, il s'agit donc du transfert d'une couche mince de silicium sur un support de réception constitué par exemple d'un substrat de silicium recouvert d'une couche d'oxyde de silicium, la couche mince de silicium étant rendue solidaire de la couche d'oxyde. Il peut s'agir aussi d'un bicouche couche mince de silicium / couche d'oxyde rendu solidaire d'un substrat. Cette solidarisation est avantageusement obtenue par une technique d'adhésion moléculaire. L'un des procédés les plus performants pour obtenir une telle structure empilée est le procédé Smart Cut®. Ce procédé consiste à délimiter une couche mince de matériau semiconducteur avec un éventuel isolant dans un substrat initial par implantation ionique au travers d'une face de ce substrat pour obtenir une couche de microcavités, à solidariser la face implantée avec une face d'un support de réception et à séparer la couche mince du reste du substrat initial. Les couches minces obtenues classiquement par ces procédés de transfert et de solidarisation ont des propriétés électriques insuffisamment contrôlées, voire parfois inadaptées pour certaines applications spécifiques.
EXPOSE DE L'INVENTION
Le procédé selon l'invention a été conçu pour remédier à ces inconvénients. Ce procédé permet la réalisation d'une structure empilée en utilisant la technique d' dhésion moléculaire pour solidariser la couche mince avec le reste de la structure. Il consiste à introduire, au cours de la réalisation de la structure, une étape supplémentaire permettant de créer dans la structure une zone adaptée permettant de modifier les paramètres de conduction électrique de tout ou partie de la couche mince. Par rapport aux procédés de l'art antérieur, le procédé selon l'invention assure le contrôle et la maîtrise de la modification de ces paramètres. Par zone adaptée, on entend une zone possédant par exemple un caractère piégeant/recombinant contrôlé et/ou engendrant des contraintes, apte à modifier les propriétés électriques de la couche mince. Par propriétés électriques, on comprend en particulier les mobilités électroniques et de trous, les tensions de bandes plates, de seuil, la pente de tension sous le seuil, la durée de vie des porteurs. L'invention a donc pour objet un procédé de réalisation d'une structure empilée comprenant les étapes suivantes : - formation, à partir d'un substrat initial comportant un matériau semiconducteur, d'une partie à transférer comprenant au moins une couche mince dudit matériau semiconducteur et présentant une première surface de collage, - fourniture d'un support de réception présentant une deuxième surface de collage, - transfert de ladite partie depuis le substrat initial vers le support de réception, la première surface de collage étant fixée à la deuxième surface de collage par adhésion moléculaire selon une interface de collage, caractérisé en ce qu'il comprend en outre une étape de formation d'une zone adaptée permettant de modifier les propriétés électriques de tout ou partie de la couche mince, cette zone adaptée étant présente dans la structure au niveau ou au voisinage de l'interface de collage. La couche mince de matériau semiconducteur peut comprendre au moins un matériau choisi parmi Si, SiC, SiGe, Ge, un composé III-V, un composé II-VI et une combinaison d'au moins deux de ces matériaux. La partie à transférer peut comprendre aussi une autre couche de matériau, cette autre couche de matériau présentant ladite première surface de collage. Cette autre couche de matériau peut être multicouche ou ultimatériau. Elle peut comprendre au moins un matériau choisi parmi Si02, Si3N4, le diamant, Al203, AIN, cette autre couche de matériau se présentant sous forme cristalline ou amorphe. Le support de réception peut comprendre un substrat de réception supportant une couche de matériau ou plusieurs couches d'un ou de plusieurs matériaux présentant ladite deuxième surface de collage. Le support de réception peut comprendre un matériau choisi parmi le silicium, le saphir, le verre et le quartz . Le procédé selon l'invention peut être un procédé de réalisation d'une structure semiconductrice- sur-isolan . L'étape de formation d'une zone adaptée peut être une étape consistant à rendre rugueuse au moins l'une desdites surfaces. Cette rugosité peut être obtenue par une ou plusieurs méthodes choisies parmi un traitement chimique, un bombardement d'espèces chimiques, un traitement thermique et un traitement mécanique. L'étape de formation d'une zone adaptée peut être une étape consistant à provoquer des défauts de collage d'au moins l'une desdites surfaces, par exemple une étape de modification de l'hydrophilie de ladite surface ou une étape de contamination contrôlée. L'étape de formation d'une zone adaptée peut être une étape consistant à diminuer la densité de matériau au niveau d'au moins l'une desdites surfaces. L'étape de formation d'une zone adaptée peut être une étape consistant à provoquer une évolution de la morphologie au niveau d'au moins l'une desdites surfaces. L'étape de formation d'une zone adaptée peut être une étape consistant à provoquer des défauts dans un matériau au niveau d'au moins l'une desdites surfaces. L'étape de formation d'une zone adaptée peut être une étape consistant à modifier superficiellement la nature d'un matériau au niveau d'au moins l'une desdites surfaces. L'étape de formation d'une zone adaptée peut être une étape consistant à induire une contrainte mécanique dans un matériau au niveau ou au voisinage d'au moins l'une desdites couches et/ou surfaces. L'étape de formation d'une zone adaptée peut être une étape consistant à modifier les propriétés électriques d'un matériau au niveau d'au moins l'une desdites surfaces, par exemple par une technique modifiant le caractère piégeant/recombinant et/ou engendrant des contraintes dans au moins l'une desdites couches et/ou surfaces.
BREVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels : - la figure 1 est une vue en coupe transversale d'une structure empilée comportant une couche mince de matériau semiconducteur fixée à un support de réception, - la figure 2 est une vue en coupe transversale d'une autre structure empilée comportant une couche mince de matériau semiconducteur fixée à un support de réception, - la figure 3 est une vue en coupe transversale d'encore une autre structure empilée comportant une couche mince de matériau semiconducteur fixée à un support de réception, - les figures 4A à 4C sont des vues en coupe transversale illustrant la réalisation d'une structure empilée de type SOI à laquelle s'applique 1' invention.
EXPOSE DETAILLE DE MODES DE REALISATION PARTICULIERS
La structure empilée à laquelle s'applique le procédé selon la présente invention comprend une couche mince de matériau semiconducteur fixée par adhésion moléculaire à un support de réception selon une interface de collage. La fixation de la couche mince sur le support de réception peut être obtenue de différentes façons. Les figures 1 à 3 illustrent trois variantes de réalisation. La figure 1 montre une couche semiconductrice 1 collée directement sur un support de réception 2. Il peut s'agir par exemple d'une couche de silicium de qualité électronique collée sur un support par exemple de qualité moindre . Le collage est obtenu par une technique d' adhésion moléculaire bien connue de l'homme de l'art. Dans ce cas, l'interface de collage 3 correspond à la surface de jonction de la face de la couche mince 1 interne à la structure et de la face du support de réception 2 interne à la structure. La figure 2 montre une couche semiconductrice 11 collée sur un support de réception 12 par l'intermédiaire d'une couche de liaison 13. La couche de liaison est une couche superficielle adhérant initialement soit à la couche mince, soit au support de réception. Si la couche de liaison 13 adhère initialement à la couche mince 11, l'interface de collage correspond à la surface de jonction 14 entre la couche de liaison 13 et le support de réception 12. Si la couche de liaison 13 adhère initialement au support de réception 12, l'interface de collage correspond à la surface de jonction 15 entre la couche de liaison 13 et la couche mince 11. La couche de liaison 13 peut être constituée de plusieurs films, chacun de ces films pouvant être constitué d'un ou de plusieurs matériaux. La figure 3 montre une couche semiconductrice 21 collée sur un support de réception 22 par l'intermédiaire d'une couche de liaison 23. La couche de liaison 23 comprend une première sous-couche 24 qui adhère initialement à la couche mince 21 et une deuxième sous-couche 25 qui adhère initialement au support de réception 22. L'interface de collage correspond alors à la surface de jonction 26 entre la sous-couche 24 et la sous-couche 25. Cette variante de réalisation est préférée pour réaliser des structures SOI, la couche de liaison 23 étant alors par exemple une couche de dioxyde de silicium. Les sous-couches 24 et 25 peuvent être constituées chacune de plusieurs films, chacun de ses films pouvant être constitué d'un ou de plusieurs matériaux. L'interface de collage peut donc correspondre ou non à la face interne de la couche mince de matériau semiconducteur, d' autant plus que d' autres couches intermédiaires peuvent être envisagées . La zone adaptée permettant de modifier les paramètres de conduction électrique de tout ou partie de la couche mince peut être une couche de matériau et/ou des couches superficielles en contact pour former une interface . A titre d'exemple de réalisation, la suite de la description portera sur une structure empilée de type SOI obtenue par le procédé Smart Cut®. Les figures 4A à 4C sont des vues en coupe transversale illustrant cet exemple de réalisation. La figure 4A montre un substrat initial 30 en silicium qui peut être recouvert d'une couche d'oxyde de silicium 34 présentant une surface 36'. Cette figure montre le substrat au cours d'une étape d'implantation ionique (figurée par des flèches) destinée à délimiter une couche mince 31 dans le substrat. Les espèces gazeuses implantées au travers de la surface 36' provoquent, à une profondeur déterminée par l'énergie d'implantation, une couche de microcavités 37. Les espèces gazeuses implantées peuvent être choisies parmi l'hydrogène, l'azote, l'hélium, l'oxygène ou une combinaison de ces espèces. Le substrat initial peut aussi comporter plusieurs matériaux. La couche mince ainsi délimitée dans le substrat initial va ensuite être transférée sur un support de réception. La figure 4B montre un support de réception 32, par exemple en silicium de qualité inférieure au substrat initial. Le support 32 peut supporter une couche superficielle 35 par exemple en oxyde de silicium et présente une surface 36' ' . Cette couche 35 peut être multicouche, par exemple composée de Si02 et de SisN-j. Cette figure montre le collage du substrat initial 30 sur le support de réception 32, les surfaces 36' et 36' ' étant mises en contact pour fournir un scellement par adhésion moléculaire (ou « direct afer bonding » en anglais) et constituer une interface de collage 36. Au cours d'une étape postérieure, la couche mince 31 est dissociée du reste du substrat initial 30. La fracture est par exemple obtenue, conformément au procédé Smart Cut , par exemple au moyen d'un traitement thermique qui permet en outre de renforcer le collage moléculaire. On obtient la structure empilée représentée à la figure 4C. Cette structure comprend une couche mince 31 de silicium supportée par le support de réception 32 et isolée de ce support par une couche isolante 33 constituée des couches 34 et 35 en oxyde de silicium ou par un autre isolant. Selon la présente invention, une étape de formation d'une zone adaptée est ajoutée au procédé de réalisation. Cette étape peut intervenir à un moment quelconque du procédé, y compris avant l'étape d'implantation ionique ou même après l'étape de fracture. Elle peut être réalisée en une seule fois ou en plusieurs fois. Pour réaliser l'étape de formation d'une zone adaptée, c'est-à-dire le moyen de modifier les propriétés électriques dans tout ou partie de la couche mince, on peut choisir parmi au moins l'une des possibilités suivantes : - un traitement chimique (par exemple par attaque chimique) qui peut induire une microrugosité de la surface ou une modification de l'hydrophilie de surface ; - un traitement par bombardement d'espèces ioniques ou non, permettant de rendre défectueuse ou non une surface ; - un traitement totalement ou partiellement assisté électriquement (provoquant par exemple de la porosité) ; - un traitement mécanique et/ou chimique
(potentiellement assisté thermiquement) induisant, par exemple par évolution du procédé de polissage mécano- chimique, une évolution de la morphologie d'une surface ; - un traitement thermique modifiant par exemple l'état de contrainte dans la couche mince ou à son voisinage ; - un traitement supposant un dépôt d'un ou de plusieurs films de morphologies diverses et/ou de natures diverses, ce dépôt étant réalisé sur tout ou sur une partie d'une surface ; - un traitement modifiant les contraintes de la couche mince et/ou les propriétés de l'interface, par exemple par le rapport des épaisseurs de films superficiels situés autour de l'interface, entre la couche mince et le support de réception. La formation de la zone adaptée dépend de la manière dont est constituée la structure empilée. Selon que la structure est du type représenté à la figure 1, à la figure 2, à la figure 3 ou d'un type comprenant d'autres couches intermédiaires, la zone à traiter peut être différente. La zone à traiter peut être au voisinage de la surface enterrée de la couche mince, au voisinage de la surface enterrée du support de réception, au voisinage de la surface d'une couche enterrée, au voisinage des surfaces de liaison... En tout cas, le traitement s'effectue au niveau ou au voisinage d'une interface ou d'une couche intermédiaire très mince, sur tout ou partie de la plaque. Le choix de la position de l'interface de collage entre la couche mince et la couche isolante enterrée peut être utilisé pour magnifier la modification des propriétés électroniques de la couche mince. On va maintenant donner quelques exemples de traitements chimiques permettant d' obtenir la zone adaptée de l'invention. Une première façon de réaliser l'étape de formation d'une zone adaptée consiste à modifier les micro-rugosités de surface pour que les propriétés électriques soient modifiées. Les micro-rugosités à induire, par exemple, peuvent être avantageusement situées dans un domaine de microrugosités de haute fréquence. Les mesures sont typiquement réalisées en utilisant un microscope à force atomique (AFM) et en effectuant des balayages de quelques micromètres de côté. En micro-électronique, on mesure classiquement des micro-rugosités RMS de 0,1 nm par AFM sur des zones de 1 μ X 1 μm. Cette étape peut être réalisée avant et/ou après l'étape d'implantation ionique. Si cette étape est réalisée avant l'étape d'implantation ionique, elle peut consister à traiter la surface du substrat initial en silicium par attaque chimique (attaque de la surface du substrat initial de silicium par HF, par des solutions d'attaque de composition type agent oxydant et HF, par des bases type KOH...) amenant une micro-rugosité spécifique sur la surface. L'attaque de ce substrat par de l'acide HF dilué à 1% pendant 16 heures augmente, environ d'un facteur 2, la rugosité RMS de la surface du substrat. Ainsi, en appliquant un tel traitement sur des substrats de silicium avant l'oxydation du substrat initial et avant l'étape d'implantation ionique, on peut provoquer des augmentations de mobilités électroniques de l'ordre de 10% ou plus, telles que mesurées par la technique dite du Pseudo-MOSFET, c'est- à-dire supérieures à environ 815 cm2/Vs, avec la technologie employée. On peut se référer à ce propos à l'article « A revie of the pseudo-MOS transistor in SOI afers : Opération, Parameter Extraction, and Applications » de S. Cristoloveanu et al., IEEE Trans . El. Dev., Vol. 47, n°5, Mai 2000, pages 1018 à 1027. Toujours si cette étape est réalisée avant l'étape d'implantation ionique, elle peut aussi consister à rendre rugueuse une couche d'oxyde de silicium recouvrant le substrat initial sous réserve d'une épaisseur assez fine de l'oxyde pour que l'interface de collage ne soit pas trop éloigné de l'interface couche mince / couche isolante. Une attaque par l' acide HF dilué à 1% pendant quelques secondes ou quelques minutes est pertinente. L'étape de formation d'une zone adaptée peut être un traitement des surfaces juste avant la mise en contact du substrat initial et du support de réception lorsque l'interface de collage est située au niveau de l'interface couche mince de silicium / couche d'oxyde. Ce traitement consistera à rendre rugueux au moins une des deux surfaces avant leur mise en contact. Par exemple, pour le substrat initial de silicium implanté lors de l'étape d'implantation ionique, on obtient une rugosité RMS supérieure à 0,25 nm avec une attaque par l' acide HF dilué à 1% pendant quelques minutes à quelques heures. Dans un tel cas on peut, par exemple, augmenter la mobilité des trous de 15% environ (environ 200 cm2/Vs) et diminuer la mobilité électronique de 15% environ aussi (environ 600 cm2/Vs) . Dans le même temps, on peut modifier la valeur absolue de tension de bandes plates de façon significative et par exemple passer d'une valeur de -5,6V à -1,8V. Par exemple aussi, on obtient une rugosité RMS supérieure à 0,3 nm avec une attaque par l'acide HF dilué à 1% pendant quelques secondes pour la couche de Si02 du support de réception en silicium. Le traitement chimique peut consister à promouvoir les défauts d'adhésion. Dans le cas où l'interface de collage est située à proximité ou au niveau de l'interface couche mince semiconductrice (par exemple en silicium) /couche d' isolant (par exemple couche d'oxyde), l'étape de formation d'une zone adaptée consiste en une modification de l'hydrophilie d'au moins une des surfaces, sur tout ou partie des surfaces traitées, favorisant la présence de défauts d'adhérence de petite taille (quelques nanomètres à quelques micromètres) . Le traitement chimique peut consister à promouvoir les défauts de collage par contamination. Dans le cas où l'interface de collage est située à proximité ou au niveau de l'interface couche mince semiconductrice (par exemple en silicium) /couche d'isolant (par exemple couche d'oxyde), l'étape de formation d'une zone adaptée consiste en une contamination contrôlée par des hydrocarbures, favorisant la présence de défauts d' adhérence de petite taille (quelques nanomètres à quelques micromètres) . Le traitement chimique peut aussi consister à diminuer la densité locale du silicium. Dans ce cas, elle peut consister à traiter la surface d'un substrat initial de silicium par attaque chimique de type anodisation de la surface dans une solution de HF, entraînant une porosité en surface du silicium. La profondeur de l'attaque et la densité de porosité sont contrôlées en fonction des modifications de propriétés électroniques attendues. Une autre façon de réaliser l'étape de formation d'une zone adaptée consiste en l'application d'un traitement thermique. L'étape de formation d'une zone adaptée peut provoquer des défauts de collage à une interface Si/Si02. Il peut s'agir d'un traitement spécifique par rapport au renforcement de l'adhérence moléculaire, lors de la réalisation de la structure SOI, dans laquelle l' interface de collage est située entre la couche mince semiconductrice, par exemple de silicium et la couche isolante enterrée, par exemple d'oxyde. Ainsi, pendant et/ou après l'étape de dissociation de la couche mince du substrat initial, si on utilise un traitement thermique incomplet pour renforcer partiellement seulement l'adhérence moléculaire, on induit la présence de défauts de collage préférentiellement à l'interface de collage, c'est-à- dire l' interface couche mince de silicium / couche d'oxyde. Un moyen est par exemple d'effectuer un traitement thermique à température moyenne (par exemple à une température inférieure à 900°C, pendant 30 minutes) . Ces défauts engendrent des modifications des propriétés électroniques de la couche mince de silicium. L'étape de formation d'une zone adaptée peut aussi être réalisée en deux temps : rendre rugueuse la surface de support de réception en silicium oxydé avant l'étape de collage et générer des défauts de collage après l'étape de fracture par traitement thermique de renforcement partiel seulement de l'adhérence moléculaire. Un moyen pour réaliser l'étape de fracture est par exemple d' effectuer un traitement thermique à température moyenne (par exemple à une température autour de 500°C, pendant 30 minutes). Dans cet exemple d'application, les défauts engendrés sont d'autant plus nombreux que la rugosité de l'oxyde sur le support de réception aura été augmentée avant l'étape de collage. Ces défauts engendrent des modifications des propriétés électroniques du film de silicium. Une autre façon de procéder est possible si l'interface de collage est située entre deux couches intermédiaires, par exemple dans l'épaisseur de l'isolant (collage couche d'oxyde sur couche d'oxyde) et à proximité de la couche mince de silicium : on peut aussi générer des défauts de collage par un traitement thermique insuffisant pour assurer un renforcement de l'adhérence moléculaire. Un moyen est par exemple d'effectuer un traitement thermique modéré (par exemple à une température inférieure à 1100 "C, pendant 30 minutes) . Dans une variante de cette approche, l'étape de formation d'une zone adaptée peut également être réalisée par combinaison de deux façons. Dans le premier temps, on rend plus rugueuse l'une au moins des surfaces d' oxyde et dans un deuxième temps on utilise un traitement thermique modéré. Un traitement thermique à très haute température (par exemple à 1320°C, pendant 10 heures, sous atmosphère d'azote ou d'argon partiellement enrichi de quelques pourcent en pression d'oxygène) d'une structure SOI peut provoquer une micro-rugosité à l'interface couche mince de silicium / couche d'oxyde importante. Il induit par exemple une modification du cristal localisée au voisinage de l'interface couche mince de silicium / couche d'oxyde, apte à modifier les propriétés électriques de la couche mince. Dans ce cas, l'étape de formation d'une zone adaptée pourra être utilisée par exemple après l'étape de séparation. Une étape de formation d'une zone adaptée pourra consister à provoquer dans ou sur la structure SOI la croissance d'un oxyde dans des conditions favorisant par exemple le développement de défauts dans la couche mince de silicium qui vont se fixer préferentiellement au voisinage de la future interface couche mince de silicium / couche d'oxyde enterrée. Par exemple, une oxydation à forte vitesse réalisée sous vapeur d'eau à 900 °C (le temps étant adapté en fonction de l'épaisseur d'oxyde à obtenir) va provoquer l'augmentation d'atomes interstitiels de silicium et donc de défauts induisant des modifications des propriétés électriques du film de silicium. Dans ce cas, l'étape de formation d'une zone adaptée peut être mise en oeuvre par exemple pendant la réalisation de la couche isolante 34 ou par exemple après l'étape de fracture. Par exemple encore, un traitement thermique à moyenne température (par exemple à une température supérieure à 600°C, pendant plusieurs heures), visant à faire croître la densité et/ou la taille des précipités de Si02 dans le silicium, en utilisant en particulier, les concentrations d'oxygène présentes dans le silicium. On peut utiliser un tel traitement thermique pour obtenir des précipités d' oxydes préferentiellement au voisinage de l'interface couche mince de silicium / couche d'oxyde. Une autre façon de réaliser l'étape de formation d'une zone adaptée consiste à mettre en oeuvre un bombardement d'espèces atomiques. Un traitement d'un substrat initial de silicium est possible par bombardement d'espèces atomiques (espèces neutralisées, ioniques, moléculaires, uniques ou associées) de la surface. Parmi les techniques, on citera l'abrasion par pulvérisation ionique, l'abrasion par faisceau d'ions, l'implantation d'espèces et/ou de défauts au voisinage de la surface . Dans le cas d'une pulvérisation ionique, on peut citer par exemple la pulvérisation RIE sous oxygène. Une puissance RF de 250 W appliquée sur un substrat de silicium de 100 nm de diamètre, sous 50 mTorr d'oxygène, pendant un temps de 30 s, induit un endommagement du silicium dans les quelques nanomètres au voisinage de la surface. Cette étape de formation d'une zone adaptée peut également consister à implanter une zone à la surface du substrat initial de silicium par exemple par de l'hélium ou de l'hydrogène ou de l'oxygène. Dans ce cas, l'étape de formation d'une zone adaptée pourra être utilisée par exemple avant et/ou après l'étape d'implantation ionique et/ou après l'étape de fracture. Cette zone pourra être modifiée ou non ensuite au cours des étapes suivantes de la réalisation. L'étape de formation d'une zone adaptée peut ainsi être effectuée en deux temps : consister à soumettre le substrat initial de silicium oxydé à une implantation d'espèces atomiques (espèces neutralisées, ioniques, moléculaires, uniques ou associées) et le soumettre à un traitement thermique dans le but de créer et/ou contrôler des défauts, par exemple par diffusion, et donc de provoquer une perturbation dans la zone proche de l'interface entre la couche mince de silicium et la couche isolante. Une autre façon de réaliser l'étape de formation d'une zone adaptée consiste à modifier la nature des surfaces et les contraintes dans ou au voisinage de la couche mince semiconductrice. Cette étape de formation d'une zone adaptée peut également consister à réaliser au moins un film de nature différente du silicium, telle que le nitrure de silicium Si3N4 induisant une zone plus recombinante qu'avec l'oxyde. Dans ce cas l'adhésion moléculaire se fera par exemple entre le film de nitrure et une couche d' oxyde de silicium réalisée par exemple sur le support de réception. La structure finale sera de type couche mince de silicium, film de nitrure, couche d'oxyde, support en silicium. Cette étape de formation d'une zone adaptée peut également consister à réaliser un film de nature différente du silicium tel qu'un film d'oxyde de silicium obtenu par une méthode de dépôt spéciale par exemple par une technique CVD (pour « Chemical Vapor Déposition ») ou soumis à un traitement thermique spécifique apte à générer des charges dans ou aux interfaces de l'oxyde. Ces charges induisent une modification des courbures de bandes électriques de la couche mince de silicium adjacent, conduisant à une modification des propriétés électriques. Cette étape de formation d'une zone adaptée peut également consister à permettre à des charges d'être induites dans la couche adjacente à la couche mince semiconductrice par exemple de silicium à partir d'au moins un film sous-adjacent ou du support par exemple en silicium de la structure SOI, entraînant un effet de changement de courbure de bandes . Cette étape de formation d'une zone adaptée peut également consister à réaliser un film de silicium polycristallin sur le substrat initial de silicium à proximité de la couche mince de silicium, isolé de ce dernier par un film d'oxyde très fin par exemple. Une autre façon de réaliser la zone adaptée peut consister en la création d'une zone apte à piéger, par exemple, une contamination métallique. Un traitement peut être appliqué par la suite . Cette étape de formation d'une zone adaptée peut aussi consister à modifier, de façon contrôlée, l'état de contrainte, en particulier dans la couche mince , Par exemple, une autre façon de réaliser l'étape de formation d'une zone adaptée consiste à modifier le niveau de l'interface de collage. Cette étape peut consister à choisir la position de l'interface de collage de façon à adapter les contraintes dans la couche mince de silicium. Lorsque la structure SOI est réalisée par le procédé classique Smart Cut® avec une interface de collage en position la plus éloignée de la couche mince de silicium (référencée comme interface profonde) la couche mince de silicium présente une légère tension de quelques MPa. Par exemple, on mesure des mobilités typique électronique de 750 cm2/Vs et typique de trous de 170 cm2/Vs. Lorsque la structure SOI est réalisée par le procédé classique Smart Cut avec une interface de collage en position la plus proche de la couche mince de silicium (référencée comme interface supérieure) , les contraintes de la couche mince de silicium sont modifiées. On note une diminution de la mobilité électronique vers des valeurs de 625 cm2/Vs et une augmentation de la mobilité des trous vers une valeur de 210 cm2/Vs. Une adaptation du type de contraintes (tension/compression) peut modifier le sens de variation (augmentation, diminution) des mobilités des électrons et des trous. Cette modification peut éventuellement se faire de façon différente pour les deux types de mobilités (électrons et trous) . Le contrôle des propriétés électroniques peut en outre être obtenu par une combinaison de ces divers moyens. Le procédé Smart Cut de réalisation des structures SOI sera avantageusement choisi. L'invention a été décrite en relation avec le procédé Smart Cut®. Cependant, elle peut être mise en œuvre avec d' autres procédés de réalisation de structures semiconductrices-sur-isolant, par exemple avec les techniques BSOI, BESOI et Eltran®.

Claims

EVENDICATIONS
1. Procédé de réalisation d'une structure empilée comprenant les étapes suivantes : - formation, à partir d'un substrat initial (30) comportant un matériau semiconducteur, d'une partie à transférer comprenant au moins une couche mince (31) dudit matériau semiconducteur et présentant une première surface de collage (36'), - fourniture d'un support de réception (32) présentant une deuxième surface de collage (36' ' ) , - transfert de ladite partie depuis le substrat initial (30) vers le support de réception (32), la première surface de collage (36') étant fixée à la deuxième surface de collage (36'') par adhésion moléculaire selon une interface de collage (36), caractérisé en ce qu'il comprend en outre une étape de formation d'une zone adaptée permettant de modifier les propriétés électriques de tout ou partie de la couche mince (31) , cette zone adaptée étant présente dans la structure au niveau ou au voisinage de l'interface de collage (36).
2. Procédé selon la revendication 1, caractérisé en ce que la couche mince de matériau semiconducteur comprend au moins un matériau choisi parmi Si, Sic, SiGe, Ge, un composé III-V, un composé
II-VI et une combinaison d'au moins deux de ces matériaux.
3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la partie à transférer comprend aussi une autre couche de matériau (34) , cette autre couche de matériau présentant ladite première surface de collage (36' ) .
4. Procédé selon la revendication 3, caractérisé en ce que ladite autre couche de matériau est multicouche et/ou multimatériau.
5. Procédé selon l'une des revendications 3 ou 4, caractérisé en ce que ladite autre couche de matériau comprend au moins un matériau choisi parmi Si02, Si3N4, le diamant, Al203, AIN, cette autre couche de matériau se présentant sous forme cristalline ou amorphe .
6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que le support de réception (32) comprend un substrat de réception supportant une couche de matériau ou plusieurs couches d'un ou de plusieurs matériaux présentant ladite deuxième surface de collage (36' ' ) .
7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le support de réception comprend un matériau choisi parmi le silicium, le saphir, le verre et le quartz.
8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que le procédé est un procédé de réalisation d'une structure semiconductrice-sur-isolant .
9. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à rendre rugueuse au moins l'une desdites surfaces.
10. Procédé selon la revendication 9, caractérisé en ce que la rugosité conférée à au moins l'une desdites surfaces est obtenue par une ou plusieurs méthodes choisies parmi un traitement chimique, un bombardement d'espèces . chimiques, un traitement thermique et un traitement mécanique.
11. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à provoquer des défauts de collage d'au moins l'une desdites surfaces.
12. Procédé selon la revendication 11, caractérisé en ce que l'étape consistant à provoquer des défauts de collage d'au moins l'une desdites surfaces est une étape de modification de l'hydrophilie de ladite surface.
13. Procédé selon la revendication 11, caractérisé en ce que l'étape consistant à provoquer des défauts de collage d'au moins l'une desdites surfaces est une étape de contamination contrôlée.
14. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à diminuer la densité de matériau au niveau d'au moins l'une desdites surfaces.
15. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à provoquer une évolution de la morphologie au niveau d'au moins l'une desdites surfaces.
16. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à provoquer des défauts dans un matériau au niveau d'au moins l'une desdites surfaces.
17. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à modifier superficiellement la nature d'un matériau au niveau d'au moins l'une desdites surfaces.
18. Procédé selon l'une quelconque des revendications 1 à 8, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à induire une contrainte mécanique dans un matériau ou au voisinage d'au moins l'une desdites surfaces.
19. Procédé selon l'une quelconque des revendications 1 à 18, caractérisé en ce que l'étape de formation d'une zone adaptée est une étape consistant à modifier les propriétés électriques d'un matériau au niveau d'au moins l'une desdites surfaces.
20. Procédé selon la revendication 19, caractérisé en ce que la modification des propriétés électriques résulte d'une technique modifiant le caractère piégeant/recombinant et/ou engendrant des contraintes dans au moins l'une desdites couches.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1858071A1 (fr) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'une plaquette de type semi-conducteur sur isolant, et plaquette de type semi-conducteur sur isolant
US7579226B2 (en) 2004-08-19 2009-08-25 Commissariat A L'energie Atomique Thin layer element and associated fabrication process
CN102623387A (zh) * 2012-04-25 2012-08-01 上海新储集成电路有限公司 一种基于埋层氮化物陶瓷垫底的绝缘体上硅材料制备方法
US8252663B2 (en) 2009-06-18 2012-08-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of transferring a thin layer onto a target substrate having a coefficient of thermal expansion different from that of the thin layer
US8609514B2 (en) 1997-12-10 2013-12-17 Commissariat A L'energie Atomique Process for the transfer of a thin film comprising an inclusion creation step
US8664084B2 (en) 2005-09-28 2014-03-04 Commissariat A L'energie Atomique Method for making a thin-film element
US8778775B2 (en) 2006-12-19 2014-07-15 Commissariat A L'energie Atomique Method for preparing thin GaN layers by implantation and recycling of a starting substrate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659192A (en) * 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
EP0867922A2 (fr) * 1997-03-27 1998-09-30 Canon Kabushiki Kaisha Substrat semiconducteur et procédé de fabrication
US6091112A (en) * 1996-12-24 2000-07-18 Lg Semicon Co., Ltd. Silicon on insulator semiconductor substrate and fabrication method therefor
EP1045448A1 (fr) * 1998-10-16 2000-10-18 Shin-Etsu Handotai Co., Ltd Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede
US6316332B1 (en) * 1998-11-30 2001-11-13 Lo Yu-Hwa Method for joining wafers at a low temperature and low stress
US20030089901A1 (en) * 2001-03-02 2003-05-15 Fitzgerald Eugene A. Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659192A (en) * 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
US6091112A (en) * 1996-12-24 2000-07-18 Lg Semicon Co., Ltd. Silicon on insulator semiconductor substrate and fabrication method therefor
EP0867922A2 (fr) * 1997-03-27 1998-09-30 Canon Kabushiki Kaisha Substrat semiconducteur et procédé de fabrication
EP1045448A1 (fr) * 1998-10-16 2000-10-18 Shin-Etsu Handotai Co., Ltd Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede
US6316332B1 (en) * 1998-11-30 2001-11-13 Lo Yu-Hwa Method for joining wafers at a low temperature and low stress
US20030089901A1 (en) * 2001-03-02 2003-05-15 Fitzgerald Eugene A. Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 13, 30 novembre 1999 (1999-11-30) & JP 11 233449 A (DENSO CORP), 27 août 1999 (1999-08-27) *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609514B2 (en) 1997-12-10 2013-12-17 Commissariat A L'energie Atomique Process for the transfer of a thin film comprising an inclusion creation step
US7579226B2 (en) 2004-08-19 2009-08-25 Commissariat A L'energie Atomique Thin layer element and associated fabrication process
US8664084B2 (en) 2005-09-28 2014-03-04 Commissariat A L'energie Atomique Method for making a thin-film element
EP1858071A1 (fr) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'une plaquette de type semi-conducteur sur isolant, et plaquette de type semi-conducteur sur isolant
US7776716B2 (en) 2006-05-18 2010-08-17 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating a semiconductor on insulator wafer
US8778775B2 (en) 2006-12-19 2014-07-15 Commissariat A L'energie Atomique Method for preparing thin GaN layers by implantation and recycling of a starting substrate
US8252663B2 (en) 2009-06-18 2012-08-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of transferring a thin layer onto a target substrate having a coefficient of thermal expansion different from that of the thin layer
CN102623387A (zh) * 2012-04-25 2012-08-01 上海新储集成电路有限公司 一种基于埋层氮化物陶瓷垫底的绝缘体上硅材料制备方法

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Publication number Publication date
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