WO2005001915A3 - Procede de realisation d'une structure empilee par transfert de couche mince - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'une structure empilée comprenant les étapes suivantes : formation, à partir d'un substrat initial (30) comportant un matériau semiconducteur, d'une partie à transférer (31) comprenant au moins une couche mince dudit matériau semiconducteur et présentant une première surface de collage, fourniture d'un support de réception (32) présentant une deuxième surface de collage, transfert de ladite partie depuis le substrat initial vers le support de réception, la première surface de collage étant fixée à la deuxième surface de collage par adhésion moléculaire selon une interface de collage, formation d'une zone adaptée permettant de modifier les propriétés électriques de tout ou partie de la couche mince (31), cette zone adaptée étant présente dans la structure au niveau de l'interface de collage.
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EP1858071A1 (fr) * | 2006-05-18 | 2007-11-21 | S.O.I.TEC. Silicon on Insulator Technologies S.A. | Procédé de fabrication d'une plaquette de type semi-conducteur sur isolant, et plaquette de type semi-conducteur sur isolant |
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CN102623387A (zh) * | 2012-04-25 | 2012-08-01 | 上海新储集成电路有限公司 | 一种基于埋层氮化物陶瓷垫底的绝缘体上硅材料制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5659192A (en) * | 1993-06-30 | 1997-08-19 | Honeywell Inc. | SOI substrate fabrication |
EP0867922A2 (fr) * | 1997-03-27 | 1998-09-30 | Canon Kabushiki Kaisha | Substrat semiconducteur et procédé de fabrication |
JPH11233449A (ja) * | 1998-02-13 | 1999-08-27 | Denso Corp | 半導体基板の製造方法 |
US6091112A (en) * | 1996-12-24 | 2000-07-18 | Lg Semicon Co., Ltd. | Silicon on insulator semiconductor substrate and fabrication method therefor |
EP1045448A1 (fr) * | 1998-10-16 | 2000-10-18 | Shin-Etsu Handotai Co., Ltd | Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede |
US6316332B1 (en) * | 1998-11-30 | 2001-11-13 | Lo Yu-Hwa | Method for joining wafers at a low temperature and low stress |
US20030089901A1 (en) * | 2001-03-02 | 2003-05-15 | Fitzgerald Eugene A. | Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5659192A (en) * | 1993-06-30 | 1997-08-19 | Honeywell Inc. | SOI substrate fabrication |
US6091112A (en) * | 1996-12-24 | 2000-07-18 | Lg Semicon Co., Ltd. | Silicon on insulator semiconductor substrate and fabrication method therefor |
EP0867922A2 (fr) * | 1997-03-27 | 1998-09-30 | Canon Kabushiki Kaisha | Substrat semiconducteur et procédé de fabrication |
JPH11233449A (ja) * | 1998-02-13 | 1999-08-27 | Denso Corp | 半導体基板の製造方法 |
EP1045448A1 (fr) * | 1998-10-16 | 2000-10-18 | Shin-Etsu Handotai Co., Ltd | Procede de production de tranche soi utilisant un procede de separation d'implantation d'ions hydrogene et tranche soi produite a l'aide du procede |
US6316332B1 (en) * | 1998-11-30 | 2001-11-13 | Lo Yu-Hwa | Method for joining wafers at a low temperature and low stress |
US20030089901A1 (en) * | 2001-03-02 | 2003-05-15 | Fitzgerald Eugene A. | Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits |
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