WO2004059268A1 - 光検出装置 - Google Patents

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WO2004059268A1
WO2004059268A1 PCT/JP2003/016802 JP0316802W WO2004059268A1 WO 2004059268 A1 WO2004059268 A1 WO 2004059268A1 JP 0316802 W JP0316802 W JP 0316802W WO 2004059268 A1 WO2004059268 A1 WO 2004059268A1
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circuit
charge
level
capacitance
integration
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PCT/JP2003/016802
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English (en)
French (fr)
Inventor
Yasuhiro Suzuki
Seiichiro Mizuno
Original Assignee
Hamamatsu Photonics K.K.
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Publication date
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Priority to US10/540,476 priority patent/US7642496B2/en
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Priority to US12/382,290 priority patent/US20090184237A1/en

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J1/46—Electric circuits using a capacitor
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
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    • H01L27/14634—Assemblies, i.e. Hybrid structures
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/14663—Indirect radiation imagers, e.g. using luminescent members
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Definitions

  • the present invention relates to a photodetector including a plurality of photodiodes arranged.
  • the photodetector is a device including a plurality of photodiodes arranged one-dimensionally or two-dimensionally, and an integrating circuit including a pump and an integrating capacitance unit. In some cases.
  • an amount of electric charge corresponding to the intensity of light incident on each photodiode is output from the photodiode, and the electric charge is accumulated in the integration capacitance portion.
  • the corresponding voltage value is output from the integration circuit.
  • Light incident on a photodetection surface on which a plurality of photodiodes are arranged is detected based on a voltage value output from an integration circuit in accordance with the amount of charge generated in each of the plurality of photodiodes.
  • the light detection device may further include an AZD conversion circuit that converts a voltage value (analog value) output from the integration circuit into a digital value, and in this case, the intensity of the incident light is set to a digital value. And can be further processed by a computer or the like.
  • Such a photodetector can be manufactured by the CMOS technology, and the incident light intensity detection can be performed by changing the capacitance value of the integration capacitance section included in the integration circuit.
  • the dynamic range can be expanded. For example, the document ⁇ S.L.
  • the integration circuit has an integration capacitance section having a variable capacitance value between the input and output terminals of the amplifier, and accumulates the charge output from the photodiode in the integration capacitance section. A voltage value corresponding to the amount of the stored electric charge is output.
  • the dynamic range for detecting the intensity of the incident light is expanded by appropriately setting the capacitance value of the integration capacitance section by external control.
  • the detection sensitivity is increased even when the incident light intensity is low, while increasing the capacitance value of the integration capacitance unit.
  • the saturation of the output signal is avoided.
  • this photodetection device expands the dynamic range of the incident light intensity detection by appropriately setting the capacitance value of the integration capacitance unit every time an image is captured, but the incident light of each pixel in one screen is increased. This does not increase the dynamic range of intensity detection.
  • the photodetector disclosed in this International Publication includes an integration circuit having an integration capacitance section having a variable capacitance value, and a charge level determination for determining a level of a charge generated in each photodiode. And a circuit. Then, one of the plurality of photodiodes is selected, the level of the amount of charge generated by the selected photodiode is determined by a charge level determination circuit, and the determined charge is determined.
  • the capacitance value of the integration capacitance section is set based on the quantity level, and thereafter, the operation of accumulating the charges generated by the selected photodiode is started in the integration circuit.
  • the present invention has been made in order to solve the above problems, and has a wide dynamic range of incident light intensity detection, and a light detection method capable of detecting incident light intensity at high speed. It is intended to provide a device.
  • the photodetector comprises: (1) N (N is an integer of 2 or more) photodiodes each generating an amount of electric charge according to the intensity of incident light; and ( 2 ) N N charge amount level determination circuits that are provided for each of the photodiodes, determine the level of the amount of charge generated in each photodiode, and output a level signal indicating the level determination result; 3) It has an integral capacitance section whose capacitance value is variable and the capacitance value is set based on the level signal, and accumulates the electric charge inputted to the input terminal in the integral capacitance section, and the amount of this accumulated electric charge And (4) a first switch provided corresponding to each of the N photodiodes and provided between each photodiode and an input terminal of the integration circuit. And (5) N charge level judgment circuits respectively And a second switch provided between each charge level determination circuit and the integration capacitance section.
  • an amount of charge is generated according to the intensity of light incident on the photodiode, and the level of this charge is determined by the charge level determination circuit. Then, based on the determined charge amount level, the integration circuit The capacitance value of the integral capacitance section is set. Thereafter, in the integration circuit, the charge generated by the photodiode is accumulated in the integration capacitance section, and a voltage signal having a value corresponding to the amount of the accumulated charge is output.
  • the capacitance value of the variable capacitance section of the integrating circuit is set to a relatively large value, and even if the incident light intensity is large, the incident light intensity is detected without saturation.
  • the capacitance value of the variable capacitance section of the integrating circuit is set to a relatively small value, and the incident light intensity is detected with high sensitivity even when the incident light intensity is small. Also, in this photodetector, since the charge level determination circuit is provided for each photodiode in a one-to-one manner, the capacitance value of the integration capacitance part of the integration circuit is set quickly, and the incident light can be quickly detected. The intensity can be detected.
  • the photodetector according to the present invention receives a voltage value output from an output terminal of an integration circuit, converts the voltage value into an AZD, and outputs a digital value corresponding to the voltage value. It is preferable to further include an A / D conversion circuit. In this case, the voltage value output from the integration circuit is input to the AZD conversion circuit and converted to a digital value, and this digital value is output from the A / D conversion circuit.
  • the photodetector according to the present invention receives the digital value output from the AZD conversion circuit, shifts the bit of the digital value according to the level signal, and shifts this bit. It is preferable to further include a shift circuit that outputs a digital value. In this case, the digital value output from the A / D conversion circuit is output after the bit is shifted by the shift circuit according to the charge level determined by the charge level determination circuit.
  • the integration capacitance section can be set to the first capacitance value or the second capacitance value, and the first capacitance value is 2P times the second capacitance value ( p is an integer of 1 or more), and it is preferable that the A / D conversion circuit outputs the digital of the number of bits of p or more, and the shift circuit shifts the digital value by p bits according to the level signal. .
  • the digital value output from the AZD conversion circuit is shifted by p bits as necessary, so that the obtained digital value can be reduced by the incident light intensity. JP2003 / 016802
  • the photodetector according to the present invention further includes a control circuit that controls opening and closing of each of the first switch and the second switch, wherein the control circuit is configured to control each of the N photodiodes.
  • the second switch corresponding to the photodiode is closed, and after the capacitance value of the integration capacitance section is set based on the level signal output from the charge level determination circuit corresponding to the photodiode, the second switch corresponding to the photodiode is set.
  • the first switch is closed. In this case, the capacitance value of the integration capacitance section of the integration circuit is quickly set, and the incident light intensity is detected at high speed.
  • the photodetector according to the present invention includes N photodiodes, N charge level determination circuits, and an integration circuit as one set, and M sets (M is an integer of 2 or more). Preferably it is provided. In this case, since MXN photodiodes are arranged, the number of pixels can be further increased.
  • the photodetector according to the present invention includes: (1) N photodiodes are provided on a first substrate, and (2) N charge amount level determination circuits and integration circuits are provided on a second substrate. A first switch and a second switch are provided. (3) The first substrate and the second substrate are bump-connected to each other, and the corresponding photodiode and the first switch are electrically connected to each other. It is preferable that the photodiodes and the charge level determination circuit corresponding to each other are electrically connected to each other. In this case, each of the first substrate and the second substrate can be manufactured by an optimal manufacturing process, which is preferable in improving the integration.
  • FIG. 1 is an overall configuration diagram of the photodetector 1 according to the present embodiment.
  • FIG. 2 is a partial configuration diagram of the photodetector 1 according to the present embodiment.
  • Figure 3 is a circuit diagram of the electric charge amount level implementation included in the optical detection apparatus 1 according to the decision circuit 1 0 m, n and integrating circuit 2 0 m.
  • FIG. 4 is a timing chart for explaining the operation of the photodetector 1 according to the present embodiment. It is Ngiyatto.
  • FIG. 5 is a perspective view showing an arrangement relationship between the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment.
  • FIG. 6 is a diagram illustrating an example of a cross section of the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment.
  • FIG. 7 is a diagram illustrating another example of a cross section of the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment.
  • FIG. 1 is an overall configuration diagram of a photodetector 1 according to the present embodiment.
  • FIG. 2 is a partial configuration diagram of the photodetector 1 according to the present embodiment.
  • FIG. 2 shows details of the blocks X ⁇ to XM within the range Y indicated by the dotted line in FIG.
  • Photodetector 1 shown in Fig of these is provided with a set of M units Ui ⁇ U M, A / D conversion circuit 30, a shift circuit 40 and control circuit 50.
  • Each unit U m has a similar configuration to each other, and has N photodiodes.
  • Each of the photodiodes PD m and n generates an electric charge Q in an amount corresponding to the intensity of incident light.
  • Switch SWl m, n is provided a photodiode PD m, corresponding to the n between the input terminal of the photodiode PD m, n and integrating circuit 20 ⁇ , it is electrically opened and closed.
  • the electric charge amount level determining circuit 10 m, n is Fotodaiodo PD m, provided with corresponds to n, the Fotodaiodo PD m, level of the amount of charge Q generated in the n And outputs a level signal Level indicating the level determination result.
  • the level signal Level is a digital signal of one bit or a plurality of bits, and the switches SW2 m and n include switches corresponding to the number of bits.
  • the integrating circuit 20 m has an integral capacitor unit capacitance value is variable, Fotodaiodo PD m, n and Suitsuchi SWl m, is input through the n are connected. Then, the integrating circuit 20 m, these switches SWl m, i ⁇ SWl m, Fotodaiodo PD m successively opened and closed with the N of N, I ⁇ PD m, N are sequentially outputted from each said input accumulated charge Q entered to the end of the integration capacitor unit, and outputs from the output terminal a voltage value [nu 20 corresponding to the amount of the accumulated electric charge Q.
  • the integral capacitance part, the charge amount level-format Teikairo 10 m, n and Suitsuchi SW2 ⁇ , are connected via the n, with the sequential opening and closing of these Suitsuchi SW2 m> 1 ⁇ SW2 m, N N Charge level judgment circuit 10 m , i ⁇
  • the capacitance value is set based on the level signal Level that is sequentially output from each of 10 m and N.
  • the A / D conversion circuit 30 inputs the voltage V20, which are sequentially outputted through the Suitsuchi S W3 m from the output terminal of the integrating circuit 20 m, the voltage value V 20 and AZD Transformations, this and outputs a digital value corresponding to the voltage value V 20.
  • Shift circuit 40 inputs the digital values output from the A Bruno D conversion circuit 30, a charge amount leveled Honoré decision circuit 1 O m, i ⁇ l 0 m, N Suitsuchi SW2 m from each, n Oyo the Pi Suitsuchi SW4 level signal level outputted through m are sequentially input, it shifts the bits of the digital value according to the level signal level, and outputs the digital value obtained by shifting the bit.
  • the control circuit 50 controls the overall operation of the photodetector 1. You. In particular, the control circuit 50 controls the switch SWl m, n and the switch SW2 ⁇ , the opening and closing of n their respective. Specifically, for each photodiode PD m , n , the control circuit 50 closes the corresponding switch SW2 m , n and sets the level signal Level output from the corresponding charge amount level determination circuit 1 O m , n. after the capacitance value of the integral capacitance part in the integrating circuit 2 O m is set based, corresponding Suitsuchi SWl m, it closes the n, and starts the integrating operation of the integrating circuit 2 O m.
  • control circuit 50 also controls the operation timing of each of the integration circuit 20 m , the switch SW3 m , the switch SW4 m , the AZD conversion circuit 30 and the shift circuit 40. This operation timing will be described later in detail. In FIG. 1, illustration of control signals sent from the control circuit 50 to other element circuits is omitted.
  • FIG. 3 is a circuit diagram of the charge level determination circuits 10 m and n and the integration circuit 20 m included in the photodetector 1 according to the present embodiment. In this figure, only the portion corresponding to the n-th photodiode PD m , n in the m- th unit U m is shown.
  • the charge level determination circuits 10 m and n have three comparators 11 to 13 and a control unit 14. Each of the non-inverting input terminals of the comparators 11 to 13 is connected to a connection point between the cathode terminal of the photodiode PD m , n and the switch SW 1 m , n .
  • To the inverting input terminal of the comparator 11 is input the reference voltage value V refl, comparator 12 inputs the reference voltage value V ref2 to the inverting input terminal of the comparator reference voltage to the inverting input terminal of the 13 V ref3 Is entered.
  • each of the comparators 11 to 13 compares the voltage values input to the non-inverting input terminal and the inverting input terminal with each other, and outputs a signal representing the comparison result to the control unit 14.
  • the control unit 14 receives the signals output from the comparators 11 to 13 and outputs a 3-bit level signal Level for setting the capacitance value of the integration capacitance unit of the integration circuit 20 m .
  • Vrefl V sa t / 2 ⁇ (la)
  • V SAT / 8 VPD ⁇ V SAT / 4
  • Level signal Level that will be output from the control unit 14 shows how potential V PD is in any range of the expression (2a) ⁇ (2d) equation.
  • the integrating circuit 2 O m has an amplifier A, capacitive element C 0 -C 3 and switch SW 0 to SW 3.
  • Input terminal of the amplifier A is Suitsuchi SWl m, through n, are connected Fotodaiodo PD m, to the cathode terminal of the n.
  • An output terminal of the amplifier A is connected to the A / D converter circuit 30 via the switch SW3 m.
  • Switch SWi and capacitor Ci connected in series with each other, Switch SW 2 and capacitor C 2 connected in series with each other, switch SW 3 and capacitor C 3 connected in series with each other, capacitor C 0 , and switch SWo are provided in parallel between the input and output terminals of the amplifier A.
  • Capacitance element C. -C 3 and switch SWi ⁇ SW 3, the capacitance value constitutes a variable integral capacitance part 21. That is, the Suitsuchi SWi ⁇ SW 3 respectively, to open and close the charge amount level determining circuit 10 m, is output from the control section 14 of the n switches SW2 m, based on the level signal Level input through n, depending on the open or closed state Thus, the capacitance value of the integral capacitance unit 21 is determined.
  • the capacitance value of each of the capacitive elements C 0 to C 3 is
  • Ci C ⁇ (3b)
  • C 2 2 C-(3 (;)
  • a / D converter circuit 30 by entering the are outputted from the output voltage value V 20 obtained by sequentially reach through the switch SW3 m of the integrating circuit 20 m of each Yunitto U m, the voltage the values V 20 and AZD conversion, and outputs a digital value corresponding to the voltage value V 20.
  • the voltage value V 20 input to AZD conversion circuit 30 is always in the range of equation (4),
  • a / D conversion circuit 30, the voltage value V 20 in converting A / D the output All bits of the digital value to be used can be used effectively.
  • the shift circuit 40 inputs the digital value output from AZD conversion circuit 30, output from the charge level determination circuit 1 Omj l 0 m, N respectively
  • the input level signals Level are sequentially input, the bits of the digital / level value are shifted according to the level signal Level, and the digital / level values obtained by shifting the bits are output. That is, the digital value output from the AZD conversion circuit 30 is a digital value of K bits (K is an integer of 2 or more) (DE ⁇ DKA- ,
  • the shift circuit 40 outputs a digital value of (K + 3) bits. If the level signal Level indicates that the potential VPD is within the range of the above equation (2a), the shift circuit 40 does not shift the input digital value, but shifts the digital value of (K + 3) bits.
  • potential VPD indicates the level signal level that is in the range of the (2c) formula Shifts the input digital value upward by 2 bits and outputs the (K + 3) -bit digital value ( ⁇ , ⁇ - ⁇ ⁇ . ⁇ ' ⁇ , ⁇ , ⁇ , ⁇ ).
  • the input digital value is shifted upward by three bits, and the (K + 3) -bit digital value ( DK-I, DK-2; - "D 1, DO, 0,0,0) and outputs a.
  • FIG. 4 is a timing chart illustrating the operation of the photodetector 1 according to the present embodiment.
  • the switches corresponding to the photodiode PDn ⁇ .i are shown in order from the top.
  • N switches SW2 m> 1 to SW2 m , N (n — Only the 1) th switch SW 2 m , n -i is closed and the (n-1) th charge level determination circuit 1
  • the level signal output from the control unit 14 of ⁇ ⁇ is integrated by the integration circuit enter the 2 O m, the capacitance value of the integral capacitance part 21 in the integrating circuit 2 O m is set based on Konorebe Honoré signal.
  • the level signal at this time is determined by the three comparators 11 to 13 of the charge level determination circuits 1 O m and n at the time t tt -i, 2 and the photodiode held by the control unit 14. It indicates the level of the potential V at the cathode terminals of PD m and n . Further, it switches SWo of the integrating circuit 2 0 ⁇ is closed at time, the voltage value v 20 outputted from the integrating circuit 2 O m is initialized.
  • each Fotoda Iodo PD ⁇ , charge amount level determining circuits against n 1 O m, n is provided, the photo Since an appropriate capacitance value according to the amount of charge output from the diodes PD m and n is set in the integration capacitance unit 21 of the integration circuit 2 O m , each photodiode (ie, a pixel in one screen) In each case, the dynamic range of incident light intensity detection can be expanded.
  • the charge level determination circuit 1 O m , n is provided for each photodiode PD m , n on a one-to-one basis, the capacitance value of the integration capacitance part 21 of the integration circuit 2 O m is obtained. Is set quickly, and the incident light intensity can be detected at high speed. Further, the individual charge level determination circuits 1 O m , n do not require high-speed processing when determining the charge level, so that the power consumption is small.
  • FIG. 5 is a perspective view showing an arrangement relationship between the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment.
  • the photodetector 1 is divided on two substrates, a first substrate 100 and a second substrate 200.
  • MxN photodiodes PDI, I to PDM, N are arranged in M rows and N columns.
  • FIG. 6 is a diagram illustrating an example of a cross section of the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment.
  • the basic patterns are repeated in the left and right directions, only one basic pattern will be described below.
  • the first substrate 100 is provided on the first surface (the upper surface in the figure) of the n-type semiconductor substrate together with the n-type substrate! A p + region 111 forming an n-junction to form a photodiode PD and an n + region 112 serving as an isolation region are formed.
  • the first substrate 100 is formed on the second surface (the lower surface in the figure) of the n-type semiconductor substrate with an n + -type impurity layer 121 forming an ohmic connection with the bonding pad 124.
  • An insulating protective layer 122 for protecting the surface and a bonding pad 124 penetrating through the protective layer 122 and electrically connected to the n + -type impurity layer 122 are formed. ing.
  • the first substrate 100 is provided with a through-hole penetrating between the first surface and the second surface, and in the through-hole, a through-electrode 1 is formed via an insulator layer formed on the inner wall. 31 is provided. Then, on the first surface side of the first substrate 100, a metal wiring 1 13 electrically connecting the p + region 1 1 1 and the through electrode 1 3 1 is formed on the insulating film 1 1 4; On the second surface side, a bonding pad 123 electrically connected to the through electrode 131 is formed.
  • the second substrate 200 is provided on the first surface (the upper surface in the figure) of the semiconductor substrate with bonding pads 2 2 3 electrically connected to the first end of the switch SW1. Further, a bonding pad 224 electrically connected to the ground potential is formed. Then, the bonding pads 123 of the first substrate 100 and the bonding pads 222 of the second substrate 200 are connected to each other by bumps 423. The bonding pads 124 of the plate 100 and the bonding pads 222 of the second substrate 200 are connected to each other by bumps 424. The gap between the first substrate 100 and the second substrate 200 is filled with resin.
  • a scintillator 5100 and a shielding member 5200 are arranged on the side of the first surface of the first substrate 100.
  • the scintillator 5100 is provided above the p + region 11 of the first substrate 100, and generates scintillation light when an energy ray such as an X-ray is incident.
  • the shielding plate 520 is provided above the n + region 112 of the first substrate 100, and blocks transmission of energy rays such as X-rays and fixes the scintillator 510.
  • the scintillator 510 when an energy ray such as an X-ray is incident on the scintillator 510, the scintillator 510 generates scintillation light. Further, when the scintillation light enters the p + region 111 of the first substrate 100, electric charges are generated at the pn junction. The electric charge is transferred to the second substrate 200 through the metal wiring 1 13, the penetrating electrode 13 1, the bonding pad 1 2 3, the bump 4 2 3, and the bonding pad 2 2 3 of the second substrate 200. The signal is input to the input terminal of the integration circuit 20 via the switch SW1 formed in the circuit.
  • FIG. 7 is a diagram illustrating another example of a cross section of the first substrate 100 and the second substrate 200 in the photodetector 1 according to the present embodiment. Note that, also in this figure, since the basic pattern is repeated in the left-right direction, only one basic pattern will be described below.
  • the first substrate 100 is formed on the first surface (the upper surface in the figure) of the n-type semiconductor substrate, with an n + -type accumulation layer 151 for preventing charge recombination, An insulating protective layer 152 for protecting the surface is formed.
  • the first substrate 100 is formed on the second surface (lower surface in the figure) of the n-type semiconductor substrate by forming an i> n junction with the n-type substrate to form a photodiode PD. 161 are formed, an ⁇ + region 162 as an isolation region is formed, and a protective layer 163 is formed thereon. Have been.
  • a bonding pad 164 electrically connected to the + region 161, and a bonding pad electrically connected to the n + region 162. 1 and 6 are formed.
  • the second substrate 200 is provided on the first surface (the upper surface in the figure) of the semiconductor substrate with bonding pads 2664 electrically connected to the first end of the switch SW1 and Bonding pads 265 are formed. Then, the bonding pad 164 of the first substrate 100 and the bonding pad 264 of the second substrate 200 are connected to each other by a bump 464. The bonding pads 165 of the first substrate 100 and the bonding pads 265 of the second substrate 200 are connected to each other by bumps 465. The gap between the first substrate 100 and the second substrate 200 is filled with resin.
  • a scintillator 5100 and a shielding material 5200 are arranged on the side of the first surface of the first substrate 100.
  • the scintillator 5100 is provided above the p + region 161 of the first substrate 100, and generates scintillation light when an energy ray such as an X-ray is incident.
  • the shielding plate 5200 is provided above the n + region 162 of the first substrate 100, and blocks transmission of energy rays such as X-rays and fixes the scintillator 510.
  • the first substrate 100 has its thickness reduced by grinding the first surface side in the portion where the p + region 161 is formed. In the configuration shown in FIG.
  • the photodetector 1 configured as described above has the following configuration. The following effects can be obtained. That is, the charge transfer path from each photodiode PD m , n to the input terminal of the integration circuit 2 O m is shortened, and the parasitic capacitance in the wiring on the path is reduced, and therefore, the integration circuit 2 O m The noise included in the voltage value output from the device is small, and accurate light detection can be performed.
  • the first substrate 1 0 0 Ino circuit for signal processing such as integrating circuit 2 O m is such provided, it is possible to increase or density of the number of pixels.
  • each of the first substrates 100 provided with the photodiodes is provided.
  • the zeros can be arranged very close or in contact.
  • a second substrate 2 0 0 the signal processing circuit such as the integrating circuit 1 O m is formed, it is possible to adopt an optimum manufacturing process So it is also good in this regard.
  • the present invention is not limited to the above-described embodiment, and various modifications are possible.
  • the cross-sectional structures of the first substrate 100 and the second substrate 200 are not limited to those shown in FIGS. 6 and 7, respectively.
  • another circuit may be provided on the second substrate 200.
  • the number of thresholds for determining the charge level in the charge level determination circuit 1 O m , n is arbitrary, and according to this number, the capacitance that the integration capacitance section of the integration circuit 2 O m can have The number of values is determined.
  • an amount of charge is generated according to the intensity of light incident on the photodiode, and the level of this charge is The determination is made by the quantity level determination circuit. Then, the capacitance value of the integration capacitance section of the integration circuit is set based on the determined charge amount level. Thereafter, in the integration circuit, the charge generated by the photodiode is accumulated in the integration capacitance section, and a voltage signal having a value corresponding to the accumulated charge is output.
  • the capacitance value of the variable capacitance section of the integrating circuit is set to a relatively large value, and the incident light intensity is detected without saturation even if the incident light intensity is large.
  • the capacitance value of the variable capacitance section of the integrating circuit is set to a relatively small value, and the incident light intensity is detected with high sensitivity even when the incident light intensity is small.
  • the capacitance value of the integration capacitance part of the integration circuit is set quickly, and the speed is high. The incident light intensity can be detected.

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Abstract

本発明は、入射光強度検出のダイナミックレンジが広く高速に入射光強度を検出することができる光検出装置を提供することを目的とする。各フォトダイオードＰＤm,nは、入射光強度に応じた量の電荷Ｑを発生する。電荷量レベル判定回路１０m,nは、フォトダイオードＰＤm,nに対応して設けられており、該フォトダイオードＰＤm,nで発生した電荷Ｑの量のレベルを判定し、そのレベル判定結果を示すレベル信号Levelを出力する。積分回路２０mの積分容量部２１は、Ｎ個の電荷量レベル判定回路１０m,1～１０m,Nそれぞれから順次に出力されて入力したレベル信号Levelに基づいて容量値が設定される。積分回路２０mは、Ｎ個のフォトダイオードＰＤm,1～ＰＤm,Nそれぞれから順次に出力されて該入力端に入力した電荷Ｑを積分容量部２１に蓄積して、この蓄積した電荷Ｑの量に応じた電圧値Ｖ20を出力端より出力する。

Description

明細書
光検出装置
技術分野
【0 0 0 1】 本発明は、 配列された複数のフォトダイオードを含む光検出装置 に関するものである。
背景技術
【0 0 0 2】 光検出装置は、 1次元状または 2次元状に配列された複数のフォ トダイオードと、ァンプおよび積分容量部を含む積分回路とを備えた装置であり、 また、 さらに以降の信号処理回路をも備える場合がある。 この光検出装置では、 各フォトダイォードへの入射光の強度に応じた量の電荷が該フォトダイォードか ら出力され、 その電荷が積分容量部に蓄積され、 その蓄積された電荷の量に応じ た電圧値が積分回路より出力される。 複数のフォトダイォードそれぞれで発生し た電荷の量に応じて積分回路より出力される電圧値に基づいて、 複数のフォトダ ィオードが配列された光検出面へ入射する光が検出される。また、光検出装置は、 積分回路から出力された電圧値 （アナログ値） をデジタル値に変換する AZD変 換回路を更に備えている場合があり、 この場合には、 入射光強度がデジタル値と して得られ、 さらにコンピュータ等により処理することが可能となる。
【0 0 0 3】 このような光検出装置は、 CMO S技術により製造することが可 能であって、 積分回路に含まれる積分容量部の容量値を変更することにより、 入 射光強度検出のダイナミックレンジを拡大することができる。例えば、文献「S. L.
Garverick, et al.， A 32 - Channel Charge Readout IC ior Programmable, Nonlinear Quantization of Multichannel Detector Data , IEEE Journal of Solid-State Circuits, Vol. 30, No. 5, pp. 533-541 (1995) J に記載された光検出 装置では、 積分回路は、 容量値が可変である積分容量部がアンプの入出力端子間 に設けられており、 フォトダイオードから出力された電荷を積分容量部に蓄積し て、 この蓄積した電荷の量に応じた電圧値を出力する。 そして、 この文献に記載 された光検出装置では、 外部からの制御により積分容量部の容量値を適切に設定 することで、 入射光強度検出のダイナミックレンジの拡大を図っている。
【0 0 0 4】 すなわち、 積分容量部の容量値を小さくすることで、 入射光強度 が小さい場合であっても検出感度が大きくなり、 一方、 積分容量部の容量値を大 きくすることで、 入射光強度が大きい場合であっても出力信号の飽和が回避され る。 この光検出装置を用いれば、 例えば真夏の昼間のように非常に明るい被写体 を撮像する場合にも、 出力信号が飽和することなく被写体を撮像することができ る。 また、 例えば夜間のように非常に暗い被写体を撮像する場合にも、 感度よく 被写体を撮像することができる。
【0 0 0 5】 しかしながら、 上記文献に記載された光検出装置は、 被写体上の 位置によって明暗が大きく異なる場合には、 被写体の喑ぃ部分を感度よく撮像し ようとすれば、 被写体の明るい部分における出力信号が飽和する。 一方、 被写体 の明るい部分を飽和しないように撮像しようとすれば、 被写体の暗い部分におけ る撮像感度が悪くなる。 このように、 この光検出装置は、 撮像の度に積分容量部 の容量値を適切に設定することで入射光強度検出のダイナミックレンジの拡大を 図っているものの、 1画面における画素毎の入射光強度検出のダイナミックレン ジが拡大されるものではない。
【0 0 0 6】 このような問題を解決することを意図した発明が、 国際公開第 0 2 / 1 2 8 4 5号パンフレツトに開示されている。 この国際公開パンフレツトに 開示された光検出装置は、 容量値が可変である積分容量部を有する積分回路と、 各フォトダイォードそれぞれで発生した電荷の量のレベルを判定する電荷量レべ ル判定回路と、 を備えている。 そして、 複数のフォトダイオードのうちの何れか のフォトダイォードが選択され、 この選択されたフォトダイォードで発生した電 荷の量のレベルが電荷量レベル判定回路により判定され、 この判定された電荷量 レベルに基づいて積分容量部の容量値が設定され、 その後に、 選択されたフォト ダイオードで発生した電荷の蓄積する動作が積分回路において開始される。 この ように構成されることで、 この光検出装置は、 各々のフォトダイォ"ド毎 （すな わち、 1画面における画素毎） の入射光強度検出のダイナミックレンジが拡大さ れ得る。
発明の開示
【0 0 0 7】 しかしながら、 上記国際公開パンフレッ トに開示された光検出装 置では、 上述したように、 複数のフォトダイオードのうちの何れかのフォトダイ オードが選択されてから、 積分回路における電荷蓄積動作が開始される迄に、 多 くのステップが必要である。 このことから、 この光検出装置には、 高速な光検出 動作が困難であるという問題点がある。
【0 0 0 8】 そこで、 本発明は、 上記問題点を解消する為になされたものであ り、 入射光強度検出のダイナミックレンジが広く高速に入射光強度を検出するこ とができる光検出装置を提供することを目的とする。
【0 0 0 9】 本発明に係る光検出装置は、 （1) 入射光強度に応じた量の電荷を 各々発生する N個 （Nは 2以上の整数） のフォトダイオードと、 （2) N個のフォ トダイオードそれぞれに対応して設けられ、 各フォトダイオードで発生した電荷 の量のレベルを判定し、 そのレベル判定結果を示すレベル信号を出力する N個の 電荷量レベル判定回路と、 （3) 容量値が可変であって該容量値がレベル信号に基 づいて設定される積分容量部を有し、 入力端に入力した電荷を積分容量部に蓄積 して、 この蓄積した電荷の量に応じた電圧値を出力端より出力する積分回路と、 (4) N個のフォトダイオードそれぞれに対応して設けられ、 各フォトダイオード と積分回路の入力端との間に設けられた第 1スィッチと、 （5) N個の電荷量レべ ル判定回路それぞれに対応して設けられ、 各電荷量レベル判定回路と積分容量部 との間に設けられた第 2スィツチと、 を備えることを特徴とする。
【0 0 1 0】 本発明に係る光検出装置によれば、 フォトダイオードに入射した 光の強度に応じた量の電荷が発生し、 この電荷のレベルが電荷量レベル判定回路 により判定される。 そして、 この判定された電荷量レベルに基づいて積分回路の 積分容量部の容量値が設定される。 その後、 積分回路において、 フォ トダイォー ドで発生した電荷が積分容量部に蓄積されて、 この蓄積された電荷の量に応じた 値の電圧信号が出力される。 入射光強度が大きい場合には、 積分回路の可変容量 部の容量値は比較的大きな値に設定され、 入射光強度が大きくても飽和すること なく入射光強度が検出される。 一方、 入射光強度が小さい場合には、 積分回路の 可変容量部の容量値は比較的小さな値に設定され、 入射光強度が小さくても感度 よく入射光強度が検出される。 また、 この光検出装置では、 各フォトダイオード に対して電荷量レベル判定回路が 1対 1に設けられていることにより、 積分回路 の積分容量部の容量値が迅速に設定され、 高速に入射光強度が検出され得る。 【0 0 1 1】 本発明に係る光検出装置は、 積分回路の出力端より出力された電 圧値を入力し、 この電圧値を AZD変換して、 この電圧値に応じたデジタル値を 出力する A/D変換回路を更に備えるのが好適である。 この場合には、 積分回路 から出力された電圧値は、 AZD変換回路に入力してデジタル値に変換され、 こ のデジタル値が A/D変換回路より出力される。
【0 0 1 2】 本発明に係る光検出装置は、 AZD変換回路から出力されたデジ タル値を入力し、 レベル信号に応じてデジタル値のビットをシフトして、 このビ ットをシフトしたデジタル値を出力するシフト回路を更に備えるのが好適である。 この場合には、 A/D変換回路から出力されたデジタル値は、シフト回路により、 電荷量レベル判定回路により判定された電荷量レベルに応じてビットがシフトさ れて出力される。
【0 0 1 3】 本発明に係る光検出装置は、 積分容量部が第 1容量値または第 2 容量値に設定が可能であって、 第 1容量値が第 2容量値の 2 P倍 （pは 1以上の 整数） であり、 A/D変換回路が p以上のビット数のデジタル を出力し、 シフ ト回路がレベル信号に応じてデジタル値を pビットだけシフトするのが好適であ る。 この場合には、 AZD変換回路から出力されたデジタノレ値が必要に応じて p ビットだけシフトされることで、 これにより得られるデジタノレ値は入射光強度に JP2003/016802
対して線形性が優れるものとなる。
【0 0 1 4】 本発明に係る光検出装置は、 第 1スィッチおよび第 2スィッチそ れぞれの開閉を制御する制御回路を更に備え、 制御回路が、 N個のフォトダイォ ードそれぞれについて、 該フォトダイオードに対応する第2スィッチを閉じ、 該 フォトダイォードに対応する電荷量レベル判定回路より出力されたレベル信号に 基づいて積分容量部の容量値が設定された後に、 該フォトダイオードに対応する 第 1スィッチを閉じるのが好適である。 この場合には、 積分回路の積分容量部の 容量値が迅速に設定され、 高速に入射光強度が検出される。
【0 0 1 5】 本発明に係る光検出装置は、 N個のフォトダイオード、 N個の電 荷量レベル判定回路および積分回路を 1組として、 これらを M組 （Mは 2以上の 整数） 備えるのが好適である。 この場合には、 MX N個のフォトダイオードが配 列されるので、 画素数の更なる増加が可能である。
【0 0 1 6】 本発明に係る光検出装置は、 （1) 第 1基板に N個のフォトダイォ ードが設けられ、 （2) 第 2基板に N個の電荷量レベル判定回路、 積分回路、 第 1 スィッチおよび第 2スィッチが設けられており、 （3) 第 1基板と第 2基板とが互 いにバンプ接続されていて、 互いに対応するフォトダイオードと第 1スィツチと が電気的に接続されており、 互いに対応するフォトダイオードと電荷量レベル判 定回路とが電気的に接続されているのが好適である。 この場合には、 第 1基板お よび第 2基板それぞれは、 最適の製造プロセスで製造することが可能であり、 集 積度を向上する上で好ましい。
図面の簡単な説明
【0 0 1 7】 図 1は、 本実施形態に係る光検出装置 1の全体構成図である。 【0 0 1 8】 図 2は、 本実施形態に係る光検出装置 1の一部構成図である。 【0 0 1 9】 図 3は、 本実施形態に係る光検出装置 1に含まれる電荷量レベル 判定回路 1 0 m,nおよび積分回路 2 0 mの回路図である。
【0 0 2 0】 図 4は、 本実施形態に係る光検出装置 1の動作を説明するタイミ ングチヤ一トである。
【0021】 図 5は、 本実施形態に係る光検出装置 1における第 1基板 100 および第 2基板 200の配置関係を示す斜視図である。
【0022】 図 6は、 本実施形態に係る光検出装置 1における第 1基板 100 およぴ第 2基板 200の断面の 1例を示す図である。
【0023】 図 7は、 本実施形態に係る光検出装置 1における第 1基板 100 およぴ第 2基板 200の断面の他の例を示す図である。
発明を実施するための最良の形態
【0024】 以下、添付図面を参照して本発明の実施の形態を詳細に説明する。 なお、 図面の説明において同一の要素には同一の符号を付し、 重複する説明を省 略する。
【0025】 図 1は、 本実施形態に係る光検出装置 1の全体構成図である。 図 2は、 本実施形態に係る光検出装置 1の一部構成図である。 図 1において点線で 示された範囲 Y内のプロック X ι〜 XMそれぞれの詳細が図 2に示されている。 こ れらの図に示される光検出装置 1は、 M組のユニット Ui〜UM、 A/D変換回路 30、 シフト回路 40および制御回路 50を備えている。 各ユニット Umは、 互 いに同様の構成を有しており、 N個のフォトダイオード
Figure imgf000008_0001
N個の 電荷量レベル判定回路 10m,i〜l 0m,N、 N個の第 1スィッチ SWlm,i〜SWl m,N、 ^[個の第2スィッチ3 2„1,1〜31^2111 、積分回路20111、 スィッチ SW3 mおよびスィッチ SW4mを備えている。 ここで、 Mは 1以上の整数であり、 N は 2以上の整数であり、 mは 1以上 M以下の各整数であり、 また、 以下に現れる nは 1以上 N以下の各整数である。
【0026】 各フォトダイォード PDm,nは、入射光強度に応じた量の電荷 Qを 発生するものである。 スィッチ SWlm,nは、 フォトダイオード PDm,nに対応し て該フォトダイオード PDm,nと積分回路 20∞の入力端との間に設けられ、 電気 的に開閉が可能である。 【0027】 電荷量レベル判定回路 10 m,nは、 フォトダイォード P Dm,nに対 応して設けられており、該フォトダイォード PDm,nで発生した電荷 Qの量のレべ ルを判定し、 そのレベル判定結果を示すレベル信号 Levelを出力する。 スィッチ
SW2m,nは、 電荷量レベル判定回路 10m,nに対応して該電荷量レベル判定回路 10m,nと積分回路 20∞との間に設けられ、 電気的に開閉が可能である。 なお、 レベル信号 Levelは、 1ビットまたは複数ビットのデジタル信号であり、 スイツ チ SW2m,nは、 このビット数分のスィッチを含む。
【0028】 積分回路 20mは、容量値が可変である積分容量部を有しており、 フォトダイォード PDm,nとスィツチ SWlm,nを介して入力端が接続されている。 そして、積分回路 20mは、 これらのスィッチ SWlm,i〜SWlm,Nの順次の開閉 に伴い N個のフォトダイォード PDm,i〜PDm,Nそれぞれから順次に出力されて 該入力端に入力した電荷 Qを積分容量部に蓄積して、 この蓄積した電荷 Qの量に 応じた電圧値 ν20を出力端より出力する。 また、 積分容量部は、 電荷量レベル判 定回路 10m，nとスィツチ SW2∞,nを介して接続されており、 これらのスィツチ SW2m>1~SW2m,Nの順次の開閉に伴い N個の電荷量レベル判定回路 10m,i〜
10m,Nそれぞれから順次に出力されて入力したレベル信号 Level に基づいて容 量値が設定される。
【0029】 A/D変換回路 30は、 積分回路 20mの出力端よりスィツチ S W3mを経て順次に出力された電圧値 V20を入力し、 この電圧値 V20を AZD変 换して、 この電圧値 V20に応じたデジタル値を出力する。 シフ ト回路 40は、 A ノ D変換回路 30から出力されたデジタル値を入力するとともに、 電荷量レべノレ 判定回路 1 Om,i〜l 0m,Nそれぞれよりスィツチ SW2m,nおよぴスィツチ SW4 mを経て出力されたレベル信号 Level を順次に入力して、 このレベル信号 Level に応じてデジタル値のビットをシフトして、 このビットをシフトしたデジタル値 を出力する。
【0030】 制御回路 50は、 光検出装置 1の全体の動作を制御するものであ る。 特に、 制御回路 50は、 各スィッチ SWlm,nおよび各スィッチ SW2∞,nそ れぞれの開閉を制御する。 具体的には、 制御回路 50は、 各フォトダイォード P Dm,nについて、 対応するスィッチ SW2m,nを閉じ、 対応する電荷量レベル判定 回路 1 Om,nより出力されたレベル信号 Levelに基づいて積分回路 2 Omの積分容 量部の容量値が設定された後に、対応するスィツチ SWlm,nを閉じて、積分回路 2 Omにおける積分動作を開始させる。 また、 制御回路 50は、 積分回路 20m、 スィツチ SW3m、 スィッチ SW4m、 AZD変換回路 30およぴシフト回路 40 それぞれの動作のタイミングをも制御する。 この動作タイミングについては後に 詳述する。 なお、 図 1では、 制御回路 50から他の要素回路へ送られる制御信号 の図示が省略されている。
【0031】 図 3は、 本実施形態に係る光検出装置 1に含まれる電荷量レベル 判定回路 10m,nおよび積分回路 20mの回路図である。 なお、 この,図には、 第 m ュニット Um内の第 nフォトダイオード PDm，nに対応する部分のみが示されてい る。
【0032】 電荷量レベル判定回路 10 m,nは、 3つの比較器 11〜 13および 制御部 14を有している。 比較器 11〜 13それぞれの非反転入力端子は、 フォ トダイオード P Dm,nのカソード端子とスィッチ S W 1 m,nとの接続点に接続され ている。比較器 11の反転入力端子には基準電圧値 Vreflが入力し、比較器 12の 反転入力端子には基準電圧値 Vref2が入力し、比較器 13の反転入力端子には基準 電圧値 Vref3が入力している。 そして、 比較器 11〜 13それぞれは、非反転入力 端子および反転入力端子それぞれに入力する電圧値を大小比較して、 その比較結 果を表す信号を制御部 14へ出力する。 制御部 14は、 比較器 11〜13それぞ れより出力された信号を入力して、 積分回路 20mの積分容量部の容量値を設定 する為の 3ビッ 卜のレベル信号 Levelを出力する。
【0033】 ここで、 基準電圧値 Vrefl〜 Vref3は
Vrefl = Vsat/2 〜(la)
Figure imgf000011_0001
なる関係式を満たす。 Vsatは一定値である。 したがって、 3つの比較器 1 1〜1
3は、 フォトダイオード PDm,nの力ソード端子の電位 VpDが、
VPD< Vsat/8 〜(2a)
VSAT/ 8≤VPD< VSAT/ 4 · · -(2b)
Vsat/ 4≤VpD< Vsat/ 2 ' "(2c)
Vsat/ 2≤VPD 〜(2d)
のうちの何れの範囲にあるかを判定することができる。 制御部 14より出力され るレベル信号 Level は、 電位 VPDが上記 (2a)式〜 (2d)式の何れの範囲にあるかを 示すものである。
【0034】 積分回路 2 Omは、 アンプ A、 容量素子 C0〜C3およびスィッチ SW0〜SW3を有している。アンプ Aの入力端子は、スィツチ SWlm,nを介して、 フォトダイォード PDm,nのカソード端子に接続されている。アンプ Aの出力端子 は、 スィッチ SW3mを介して A/D変換回路 30に接続されている。 互いに直 列接続されたスィツチ SWiおよび容量素子 Ci、 互いに直列接続されたスィツチ S W2および容量素子 C 2、互いに直列接続されたスィッチ S W3および容量素子 C 3、 容量素子 C0、 ならびに、 スィッチ SWoは、 アンプ Aの入出力端子間に互いに 並列に設けられている。
【0035】 容量素子 C。〜C3およびスィッチ SWi〜SW3は、 容量値が可変 の積分容量部 21を構成している。すなわち、スィツチ SWi〜SW3それぞれは、 電荷量レベル判定回路 10m,nの制御部 14より出力されスィッチ SW2m,nを経 て入力したレベル信号 Levelに基づいて開閉し、 この開閉状態に応じて積分容量 部 21の容量値が定まる。 ここで、 容量素子 C0〜C3それぞれの容量値は、
C0=C ·'·(3&)
Ci=C 〜(3b) C2= 2 C ー(3(；)
C3=4 C ー(3(1)
なる関係式を満たす。 Cは一定値である。
【0036】 積分容量部 21は、 レベル信号 Levelに基づいて、 つまり、 3つ の比較器 1 1〜 1 3により判定されたフォトダイォード PDm,nのカソード端子 の電位 VPDに応じて、 以下のように、 スィッチ SWi〜SW3それぞれの開閉が設 定されることで、 容量値が設定される。 すなわち、 電位 VPDが上記 (2a)式の範囲 にあると判定されたときには、 スィッチ SWi〜SW3の全てが開いて、 積分容量 部 21の容量値が C (=C0) に設定され、 電位 VPDが上記 (2b)式の範囲にあると 判定されたときには、 スィッチ SWiのみが閉じて、 積分容量部 21の容量値が 2 C (=C。十 d) に設定される。 電位 VPDが上記 (2c)式の範囲にあると判定さ れたときには、 スィッチ SWiおよび SW2が閉じて、 積分容量部 21の容量値が 4 C (=C0+C1+C2) に設定される。 また、 電位 VPDが上記 (2d)式の範囲にあ ると判定されたときには、 スィッチ SW;L〜SW3の全てが閉じて、 積分容量部 2 1の容量値が 8 C (=C0+Ci+C2+C3) に設定される。 そして、 これら何れの 場合にも、 積分回路 20∞の出力端より出力される電圧値 V20は、
VSat/2≤V20<Vsat ·'·(4)
なる範囲にある。
【0037】 そして、 A/D変換回路 30は、各ュニット Umの積分回路 20m の出力端より出力されてスィッチ SW3mを経て順次に到達した電圧値 V20を入 力して、 この電圧値 V20を AZD変換し、 この電圧値 V20に応じたデジタル値を 出力する。 このとき、 AZD変換回路 30に入力する電圧値 V20は常に上記 (4)式 の範囲内にあるから、 A/D変換回路 30は、電圧値 V20を A/D変換する際に、 出力するデジタル値の全ビットを有効に利用することができる。
【0038】 シフト回路 40は、 AZD変換回路 30から出力されたデジタル 値を入力するとともに、 電荷量レベル判定回路 1 Omj l 0m，Nそれぞれから出 力されたレベル信号 Levelを順次に入力して、 このレベル信号 Levelに応じてデ ジタ /レ値のビットをシフトして、このビットをシフトしたデジタ /レ値を出力する。 すなわち、 AZD変換回路 30から出力されるデジタル値が Kビット （Kは 2以 上の整数） のデジタル値 （DE^DKA—
Figure imgf000013_0001
であるとしたとき、 シフ ト回路 40は (K+ 3)ビットのデジタル値を出力する。 シフト回路 40は、 電位 VPDが 上記 (2a)式の範囲にあることをレベル信号 Levelが示している場合には、 入力し たデジタル値をビットシフトすることなく、 （K+ 3)ビットのデジタル値（ΰ,Ο,
Figure imgf000013_0002
を出力する。 電位 VPDが上記 (2b)式の範囲にあることを レベル信号 Levelが示している場合には、 入力したデジタル値を 1ビット分だけ 上位にシフトして、 （K+ 3)ビッ トのデジタル値 （0，O，DK.i，DK.2,'"Di，D0,O) を出力する。 電位 VPDが上記 (2c)式の範囲にあることをレベル信号 Levelが示し ている場合には、入力したデジタル値を 2ビット分だけ上位にシフトして、 (K + 3)ビットのデジタル値 （Ο,ϋκ-^ϋκ.ν'ϋι,Οο,Ο,Ο) を出力する。 また、 電位 Vroが上記 (2d)式の範囲にあることをレベル信号 Levelが示している場合には、 入力したデジタル値を 3ビット分だけ上位にシフトして、 （K+ 3)ビットのデジ タル値 (DK-I,DK-2;-"D1,DO, 0,0,0) を出力する。
【0039】 次に、 本実施形態に係る光検出装置 1の動作タイミングについて 説明する。 図 4は、 本実施形態に係る光検出装置 1の動作を説明するタイミング チャートである。 この図には、 上から順に、 フォトダイオード PDn^.iに対応す るスィツチ
Figure imgf000013_0003
の開閉タイミングおよびスィツチ SWlm,n.iの開閉タイミ ング、 各ュエツト Umにおいてフォトダイォード
Figure imgf000013_0004
に隣接して配置される フォトダイォード PDm,nに対応するスィツチ SW2m,nの開閉タイミングおよび スィツチ SWlm,nの開閉タイミング、各ュニット Umにおいてフォトダイォード PDm,nに隣接して配置されるフォトダイオード PDm,n+iに対応するスィッチ S W2m,n+1の開閉タイミングおよびスィツチ SWlm,n+iの開閉タイミング、積分回 路 2 Omからの出力電圧値 V20、 ならびに、 AZD変換回路 30からの出力デジ タルイ直、 が示されている。
【0040】 時刻 t η·1,2から時刻 t n,lまでの期間内に、 各ユニット Umにぉレヽ て、 N個のスィツチ SW2m>1〜SW2m,Nのうちの第（n— 1)番目のスィツチ SW 2m,n-iのみが閉じて、 第（n— 1)番目の電荷量レベル判定回路 1 Οπν^の制御部 14より出力されたレべノレ信号 Levelが積分回路 2 Omに入力して、 このレべノレ 信号に基づいて積分回路 2 Omの積分容量部 21の容量値が設定される。 このと きのレベル信号は、 時刻 ttt-i,2において電荷量レベル判定回路 1 Om,nの 3つの比 較器 1 1〜1 3により判定されて制御部 14により保持されたフォトダイオード PDm,nのカソード端子の電位 V のレベルを示すものである。また、積分回路 2 0∞のスィッチ SWoが時刻 に閉じて、 積分回路 2 Omから出力される電圧 値 v20が初期化される。
【0041】 時刻 tn,i力 ら時刻 tn,2までの期間に、 各ュニット Umにおいて、 N個のスィツチ SWlm,i〜SWlm,Nのうちの第 n番目のスィツチ SWlm,nのみ が閉じ、 積分回路 20∞のスィッチ SWoが開いており、 積分回路 2 Omの積分動 作が行なわれる。 このとき積分回路 2 Omより出力される電圧値 V20は、 N個の フォトダイォード P Dm,i〜 P DM,Nのうち第 n番目のフォトダイォード P DM>Nよ り出力されて積分容量部 21に蓄積された電荷の量および積分容量部 21の容量 値に応じたものである。
【0042】 また、 この時刻 t η,Ιから時刻 t n,2までの期間に、 M個のスィッチ SW3mが順次に閉じ、 M個のスィッチ SW4mが順次に閉じる。 そして、 M個 のュ-ット Ui〜UMから順次に出力された電圧値 V20は、 A/D変換回路 30に よりデジタル値に変換され、 このデジタル値は、 M個のユニット Ui UMから順 次に出力されたレベル信号 Levelに応じて、 シフト回路 40によりビットシフト されて出力される。このときシフト回路 40より順次に出力されるデジタル値は、 M個のュニット U UMそれぞれに含まれる第 n番目のフォトダイォード PD m,nへの入射光強度に応じたものである。 【0043】 そして、 時刻 tn,2に、 各ユエット Umにおいて、 第 n番目のスィ ツチ SWlm,nおよびスィツチ SW2m,nそれぞれが開き、積分回路 20mのスィッ チ S Woが閉じて、 第 n番目のフォトダイォード PDm,nについての一連の動作が 終了する。 時刻 tn,2から時刻 tn+i,2までの期間に、 各ュニッ Umの第（n+ 1) 番目のフォトダイオード PDm,n+1について同様に一連の動作が行なわれる。 更に 以降も同様である。
【0044】 以上のように、 本実施形態に係る光検出装置 1では、 各フォトダ ィオード PD∞,nに対して電荷量レベル判定回路 1 Om,nが設けられていることに より、該フォトダイォード PDm,nより出力される電荷の量に応じた適切な容量値 が積分回路 2 Omの積分容量部 21に設定されるので、 各々のフォトダイォード 毎 （すなわち、 1画面における画素毎） の入射光強度検出のダイナミックレンジ が拡大され得る。 また、各フォトダイォード PDm,nに対して電荷量レベル判定回 路 1 Om,nが 1対 1に設けられていることにより、積分回路 2 Omの積分容量部 2 1の容量値が迅速に設定され、 高速に入射光強度が検出され得る。 また、 個々の 電荷量レベル判定回路 1 Om,nは、電荷量レベルの判定に際し、高速処理を要しな いから、 消費電力が小さくて済む。
【0045】 次に、 本実施形態に係る光検出装置 1の実装形態について、 図 5 〜図 7を用いて説明する。 図 5は、 本実施形態に係る光検出装置 1における第 1 基板 100および第 2基板 200の配置関係を示す斜視図である。 この図に示さ れるように、 光検出装置 1は、 第 1基板 1 00および第 2基板 200の 2つの基 板上に分割されている。 そして、 第 1基板 100上には、 MxN個のフォトダイ オード PDI,I〜PDM,Nが M行 N列に配列されている。また、第 2基板 200上に は、 MxN個の電荷量レベル判定回路 1 Oi,i〜l OM,N、 MXN個のスィッチ SW 1 i.i-SWlM,^ MxN個のスィッチ SW2I,I〜SW2M 、 M個の積分回路 20 ι〜 20M、1 [個のスィッチ3^31〜3 3¾1、1^個のスィッチ3"\^41〜3 4¾1、 AZD変換回路 30、 シフト回路 40および制御回路 50が配置されている。 そ して、 この図に示されるように、 それぞれの基板が光の入射方向に重なるように 積層されて実装されている。第 1基板 1 0 0上の各フォトダイォード P D m，nの 力ソード電極と、第 2基板 2 0 0上のスィツチ S W l m,nおよび電荷量レベル判定 回路 1 O m,nと力 バンプを介して電気的に接続されている。
【0 0 4 6】 図 6は、 本実施形態に係る光検出装置 1における第 1基板 1 0 0 および第 2基板 2 0 0の断面の 1例を示す図である。 なお、 この図において、 左 右方向に基本パターンが繰り返されて示されているので、 以下では 1つの基本パ ターンについてのみ説明する。
【0 0 4 7】 第 1基板 1 0 0は、 n型半導体基板の第 1面 （図で上側の面） 上 に、該 n型基板とともに！） n接合を形成してフォトダイォード P Dを構成する p + 領域 1 1 1と、アイソレーション領域としての n +領域 1 1 2とが形成されている。 また、 第 1基板 1 0 0は、 n型半導体基板の第 2面 （図で下側の面） 上に、 ボン ディングパッド 1 2 4とォーミック接続を形成する n +型不純物層 1 2 1と、表面 を保護するための絶縁性の保護層 1 2 2と、保護層 1 2 2を貫通して n +型不純物 層 1 2 1と電気的に接続されるボンディングパッド 1 2 4とが形成されている。 さらに、第 1基板 1 0 0は、第 1面と第 2面との間を貫通する貫通孔が設けられ、 その貫通孔内には、 内壁に形成された絶縁物層を介して貫通電極 1 3 1が設けら れている。そして、第 1基板 1 0 0の第 1面側において p +領域 1 1 1と貫通電極 1 3 1とを電気的に接続する金属配線 1 1 3が絶縁膜 1 1 4上に形成され、また、 第 2面側において貫通電極 1 3 1と電気的に接続されたボンディングパッド 1 2 3が形成されている。
【0 0 4 8】 第 2基板 2 0 0は、 半導体基板の第 1面 （図で上側の面） 上に、 スィッチ S W 1の第 1端と電気的に接続されたボンディングパッド 2 2 3、及び、 接地電位に電気的に接続されたボンディングパッド 2 2 4が形成されている。 そ して、 第 1基板 1 0 0のボンディングパッド 1 2 3と第 2基板 2 0 0のボンディ ングパッド 2 2 3とはバンプ 4 2 3により互いに接続されており、 また、 第 1基 板 1 0 0のボンディングパッド 1 2 4と第 2基板 2 0 0のボンディングパッド 2 2 4とはバンプ 4 2 4により互いに接続されている。 第 1基板 1 0 0と第 2基板 2 0 0との間の間隙は樹脂により充填されている。
【0 0 4 9】 また、 第 1基板 1 0 0の第 1面の側には、 シンチレータ 5 1 0お よび遮蔽材 5 2 0が配置されている。 シンチレータ 5 1 0は、 第 1基板 1 0 0の p +領域 1 1 1の上方に設けられ、 X線等のエネルギ線が入射することによりシン チレーシヨン光を発生するものである。 遮蔽板 5 2 0は、 第 1基板 1 0 0の n + 領域 1 1 2の上方に設けられ、 X線等のエネルギ線の透過を阻止するとともに、 シンチレータ 5 1 0を固定するものである。
【0 0 5 0】 この図 6に示される構成では、 X線等のエネルギ線がシンチレ一 タ 5 1 0に入射すると、 そのシンチレータ 5 1 0よりシンチレーション光が発生 する。 さらに、 そのシンチレーシヨン光が第 1基板 1 0 0の p +領域 1 1 1に入射 すると、 p n接合部において電荷が発生する。 その電荷は、 金属配線 1 1 3、 貫 通電極 1 3 1、 ボンディングパッド 1 2 3、 バンプ 4 2 3および第 2基板 2 0 0 のボンディングパッド 2 2 3を経て、 第 2基板 2 0 0上に形成されているスイツ チ S W 1を経て積分回路 2 0の入力端に入力する。
【0 0 5 1】 図 7は、 本実施形態に係る光検出装置 1における第 1基板 1 0 0 および第 2基板 2 0 0の断面の他の例を示す図である。なお、この図においても、 左右方向に基本パターンが繰り返されて示されているので、 以下では 1つの基本 パターンについてのみ説明する。
【0 0 5 2】 第 1基板 1 0 0は、 n型半導体基板の第 1面 （図で上側の面） 上 に、電荷再結合を防止するための n+型アキュムレーション層 1 5 1と、表面を保 護するための絶縁性の保護層 1 5 2とが形成されている。 第 1基板 1 0 0は、 n 型半導体基板の第 2面 （図で下側の面） 上に、 該 n型基板とともに i> n接合を形 成してフォトダイオード P Dを構成する ρ +領域 1 6 1が形成され、アイソレーシ ョン領域としての η+領域 1 6 2が形成され、これらの上に保護層 1 6 3が形成さ れている。 また、第 1基板 1 0 0の第 2面には、 ； +領域 1 6 1と電気的に接続さ れたボンディングパッド 1 6 4と、 n+領域 1 6 2と電気的に接続されたボンディ ングパッド 1 6 5とが形成されている。
【0 0 5 3】 第 2基板 2 0 0は、 半導体基板の第 1面 （図で上側の面） 上に、 スィッチ S W 1の第 1端と電気的に接続されたボンディングパッド 2 6 4および ボンディングパッド 2 6 5が形成されている。 そして、 第 1基板 1 0 0のボンデ ィングパッド 1 6 4と、 第 2基板 2 0 0のボンディングパッド 2 6 4とは、 バン プ 4 6 4により互いに接続されている。 第 1基板 1 0 0のボンディングパッド 1 6 5と、 第 2基板 2 0 0のボンディングパッド 2 6 5とは、 バンプ 4 6 5により 互いに接続されている。 第 1基板 1 0 0と第 2基板 2 0 0との間の間隙は樹脂に より充填されている。
【0 0 5 4】 また、 第 1基板 1 0 0の第 1面の側には、 シンチレータ 5 1 0お よび遮蔽材 5 2 0が配置されている。 シンチレータ 5 1 0は、 第 1基板 1 0 0の p +領域 1 6 1の上方に設けられ、 X線等のエネルギ線が入射することによりシン チレーシヨン光を発生するものである。 遮蔽板 5 2 0は、 第 1基板 1 0 0の n + 領域 1 6 2の上方に設けられ、 X線等のエネルギ線の透過を阻止するとともに、 シンチレータ 5 1 0を固定するものである。 また、第 1基板 1 0 0は、 p +領域 1 6 1が形成された部分において、第 1面側が研削されて、厚みが薄くされている。 【0 0 5 5】 この図 7に示される構成では、 X線等のエネルギ線がシンチレ一 タ 5 1 0に入射すると、 そのシンチレ一タ 5 1 0よりシンチレーシヨン光が発生 する。 さらに、そのシンチレーション光が第 1基板 1 0 0を透過して p +領域 1 6 1に入射すると、 p n接合部において電荷が発生する。 その電荷は、 ボンディン グパッド 1 6 4、 バンプ 4 6 4およぴ第 2基板 2 0 0のボンディングパッド 2 6 4を経て、 第 2基板 2 0 0上に形成されているスィッチ S W 1を経て積分回路 2 0の入力端に入力する。
【0 0 5 6】 以上のように構成される本実施形態に係る光検出装置 1は、 以下 のような効果を奏することができる。すなわち、各フォトダイオード P Dm,nから 積分回路 2 O mの入力端へ至るまでの電荷移動経路が短くなって、 その経路上の 配線における寄生容量が小さくなり、 それ故、 積分回路 2 O mから出力される電 圧値に含まれる雑音が小さく、 正確な光検出をすることが可能となる。 また、 第 1基板 1 0 0上には積分回路 2 O mなどの信号処理の為の回路が設けられていな いので、 画素数の増加や高密度化が可能である。 また、 第 1基板 1 0 0より第 2 基板 2 0 0を小さくすることが容易となり、複数の光検出装置 1を配列する際に、 フォトダイォードが設けられている各々の第 1基板 1 0 0を極めて接近させて又 は接触させて配列することができる。 また、 フォトダイオードアレイが形成され る第 1基板 1 0 0と、 積分回路 1 O mなどの信号処理回路が形成される第 2基板 2 0 0とで、 最適な製造プロセスを採用することができるので、 この点でも好ま しい。
【0 0 5 7】 本発明は、 上記実施形態に限定されるものではなく、 種々の変形 が可能である。 例えば、 例えば、 第 1基板 1 0 0および第 2基板 2 0 0それぞれ の断面構造は、 図 6および図 7それぞれに示されたものに限定されない。 また、 第 2基板 2 0 0上には、 更に他の回路が設けられていてもよい。 また、 電荷量レ ベル判定回路 1 O m,nにおいて電荷量レベルを判定する為の閾値の個数は任意で あり、 この個数に応じて、 積分回路 2 O mの積分容量部が有し得る容量値の場合 の数が定まる。
産業上の利用可能十生
【0 0 5 8】 以上、詳細に説明したとおり、本発明に係る光検出装置によれば、 フォトダイオードに入射した光の強度に応じた量の電荷が発生し、 この電荷のレ ベルが電荷量レベル判定回路により判定される。 そして、 この判定された電荷量 レベルに基づいて積分回路の積分容量部の容量値が設定される。 その後、 積分回 路において、 フォトダイオードで発生した電荷が積分容量部に蓄積されて、 この 蓄積された電荷の量に応じた値の電圧信号が出力される。 入射光強度が大きい場 合には、 積分回路の可変容量部の容量値は比較的大きな値に設定され、 入射光強 度が大きくても飽和することなく入射光強度が検出される。 一方、 入射光強度が 小さい場合には、 積分回路の可変容量部の容量値は比較的小さな値に設定され、 入射光強度が小さくても感度よく入射光強度が検出される。 また、 この光検出装 置では、 各フォトダイォードに対して電荷量レベル判定回路が 1対 1に設けられ ていることにより、 積分回路の積分容量部の容量値が迅速に設定され、 高速に入 射光強度が検出され得る。

Claims

請求の範囲
1 . 入射光強度に応じた量の電荷を各々発生する N個 （Nは 2以上の整数） のフォトダイォードと、
前記 N個のフォトダイォードそれぞれに対応して設けられ、 各フォトダイォ ドで発生した電荷の量のレベルを判定し、 そのレベル判定結果を示すレベル信号 を出力する N個の電荷量レベル判定回路と、
容量値が可変であって該容量値が前記レベル信号に基づいて設定される積分容 量部を有し、 入力端に入力した電荷を前記積分容量部に蓄積して、 この蓄積した 電荷の量に応じた電圧値を出力端より出力する積分回路と、
前記 N個のフォトダイオードそれぞれに対応して設けられ、 各フォトダイォー ドと前記積分回路の入力端との間に設けられた第 1スィッチと、
前記 N個の電荷量レベル判定回路それぞれに対応して設けられ、 各電荷量レべ ル判定回路と前記積分容量部との間に設けられた第 2スィッチと、
を備えることを特徴とする光検出装置。
2 . 前記積分回路の出力端より出力された電圧値を入力し、 この電圧値を A
/D変換して、 この電圧値に応じたデジタル値を出力する AZD変換回路を更に 備えることを特徴とする請求の範囲第 1項に記載の光検出装置。
3 . 前記 AZD変換回路から出力されたデジタル値を入力し、 前記レベル信 号に応じて前記デジタノレ値のビットをシフトして、 このビットをシフトしたデジ タル値を出力するシフト回路を更に備えることを特徴とする請求の範囲第 2項に 記載の光検出装置。
4 . 前記積分容量部が第 1容量値または第 2容量値に設定が可能であって、 前記第 1容量値が前記第 2容量値の 2 P倍 （pは 1以上の整数） であり、
前記 AZD変換回路が 以上のビット数のデジタル値を出力し、
前記シフト回路が前記レべノレ信号に応じてデジタル値を pビットだけシフトす る、 ことを特徴とする請求の範囲第 3項に記載の光検出装置。
5 . 前記第 1スィツチおよび前記第 2スィツチそれぞれの開閉を制御する制 御回路を更に備え、
前記制御回路が、 前記 N個のフォトダイオードそれぞれについて、 該フォトダ ィオードに対応する前記第 2スィツチを閉じ、 該フォトダイオードに対応する前 記電荷量レベル判定回路より出力されたレベル信号に基づいて前記積分容量部の 容量値が設定された後に、 該フォトダイォードに対応する前記第 1スィッチを閉 じる、
ことを特徴とする請求の範囲第 1項に記載の光検出装置。
6 . 前記 N個のフォトダイォード、 前記 N個の電荷量レベル判定回路および 前記積分回路を 1組として、 これらを M組 （Mは 2以上の整数） 備える、 ことを 特徴とする請求の範囲第 1項に記載の光検出装置。
7 . 第 1基板に前記 N個のフォトダイオードが設けられ、
第 2基板に前記 N個の電荷量レベル判定回路、 前記積分回路、 前記第 1スイツ チおよび前記第 2スィツチが設けられており、
前記第 1基板と前記第 2基板とが互いにバンプ接続されていて、 互いに対応す る前記フォトダイォードと前記第 1スィッチとが電気的に接続されており、 互い に対応する前記フォトダイォードと前記電荷量レベル判定回路とが電気的に接続 されている、
ことを特徴とする請求の範囲第 1項に記載の光検出装置。
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