WO2003019636A1 - Procede et dispositif de production de dispositif a semiconducteur - Google Patents

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WO2003019636A1
WO2003019636A1 PCT/JP2002/008736 JP0208736W WO03019636A1 WO 2003019636 A1 WO2003019636 A1 WO 2003019636A1 JP 0208736 W JP0208736 W JP 0208736W WO 03019636 A1 WO03019636 A1 WO 03019636A1
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semiconductor device
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gas
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Shigemi Murakawa
Shinichi Sato
Toshio Nakanishi
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Tokyo Electron Limited
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a method and an apparatus for manufacturing a semiconductor device.
  • MOS Metal-Oxide Semiconductor
  • the formation of the impurity diffusion layer is usually performed by implanting ionized impurities into the surface region of the substrate, heating the surface region of the substrate into which the impurities have been implanted, recovering lattice defects caused by the ion implantation, and An annealing step of placing the implanted impurities in the crystal lattice positions and electrically activating them.
  • the formation of the shallow impurity diffusion layer is performed by lowering the implantation energy and implanting impurities in the ion implantation step.
  • a rapid thermal processing method is used in which light from a light source such as a lamp or a laser is applied to the ion-implanted substrate and rapidly heated to a temperature as high as about 100 ° C. .
  • a light source such as a lamp or a laser
  • RTA rapid thermal processing
  • only the substrate surface can be selectively heated, so high-speed heating at about 100 ° C ns is possible, and short-time processing in about 100 s is possible. It becomes possible.
  • impurity diffusion is acceptable if the impurity implanted layer is deep to some extent. However, for example, when the depth of the implanted layer is as shallow as about 50 nm, the depth of the implanted layer is increased by heating. The amount of diffused impurities cannot be ignored.
  • the present invention has been made in view of the above situation, and relates to a highly reliable semiconductor device manufacturing method and manufacturing apparatus.
  • the present invention also relates to a method and an apparatus for manufacturing a semiconductor device capable of forming an extremely shallow diffusion layer with high reliability.
  • the present invention relates to a method and an apparatus for manufacturing a semiconductor device capable of selectively exciting a silicon crystal on a substrate surface.
  • a method of manufacturing a semiconductor device provides a method of irradiating a predetermined gas with a microwave having a predetermined frequency from a planar antenna member having a plurality of slits to generate plasma. Forming a plasma generating step;
  • the active species is irradiated while the substrate is heated to a predetermined temperature.
  • the substrate is doped with the impurity to a depth of 50 nm from a surface of the substrate
  • the impurity is activated so that An impurity diffusion layer having a depth of 0 nm or less is formed.
  • the gas is, for example, any one of argon (A r), krypton (K r), xenon (X e), or a combination thereof.
  • the gas may further include hydrogen (H 2 ).
  • the gas may further include oxygen (O 2 ).
  • a semiconductor device manufacturing apparatus comprises: a gas supply unit configured to supply a predetermined gas to the chamber;
  • a planar antenna that receives microwaves through a predetermined waveguide and radiates the microwaves from a plurality of slits
  • a substrate holding unit that is disposed to face the planar antenna and that places the substrate to be processed doped with impurities in advance with a predetermined bias voltage applied thereto and heats the substrate to be processed;
  • a reduced-pressure exhaust unit that maintains the pressure in the chamber within a predetermined range
  • the gas supplied into the chamber by the gas supply unit is converted into plasma by microwaves from the planar antenna unit, and active species in the plasma are transferred to the substrate to be processed mounted on the substrate holding unit.
  • Controlling means for irradiating
  • the control unit applies a predetermined bias voltage to the substrate to be processed by the substrate holding unit, excites the surface of the substrate to be processed by the active species, and drives the substrate to be processed. Activating the impurity to form an impurity diffusion layer.
  • FIG. 1 is a cross-sectional view of a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of a semiconductor device manufacturing apparatus according to the embodiment of the present invention.
  • FIG. 3 is a diagram showing a structure of an annyunit according to the embodiment of the present invention.
  • FIG. 4 is a diagram showing a structure of the planar antenna member (RLSA) according to the embodiment of the present invention.
  • RLSA planar antenna member
  • FIG. 1 shows a structure of a p-channel MOS (hereinafter, pMOS) 11 manufactured using the method for manufacturing a semiconductor device of the present embodiment.
  • pMOS Metal Oxide Semiconductor Field Effect Transistor
  • the pMOS 11 includes a silicon substrate 12, a gate insulating film 13, and a gate electrode 14. .
  • the silicon substrate 12 is an n-type substrate formed by epitaxial growth or the like.
  • the silicon substrate 12 may be an SOI (Silicon On Insulator) substrate.
  • Gate insulating film 13 is formed on silicon substrate 12.
  • the gate insulating film 13 is composed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a laminated film of these and a high dielectric constant film such as tantalum oxide.
  • the gate insulating film 13 is provided, for example, with a thickness of 2 to 5 nm (2 ⁇ to 5 ⁇ ).
  • the gate electrode 14 is stacked on the gate insulating film 13.
  • the gate electrode 14 is made of polysilicon, aluminum, or the like into which impurities are introduced.
  • the gate electrode 14 is provided with a thickness of, for example, 0.1 // m to 0.3 / im (1 000 A to 3000 A).
  • a source region 15 and a drain region 16 are formed on both sides of the gate insulating film 13 in the surface region of the silicon substrate 12.
  • the source region 15 and the drain region 16 are p-type impurity diffusion regions formed by introducing a p-type impurity into an n-type silicon substrate 12.
  • the source region 15 and the drain region 16 are connected to a source electrode and a drain electrode (not shown), respectively.
  • a predetermined voltage (gate voltage) is applied to the gate electrode 14.
  • an inversion layer that is, a channel (ch) is formed in the surface region of the silicon substrate 12.
  • a predetermined voltage is applied to the source electrode and the drain electrode, a current flows between the source region 15 and the drain region 16 via the channel (ch).
  • each of the impurity diffusion layers forming the source region 15 and the drain region 16 is, for example, 2 nm to 50 nm (2 ⁇ to 500 A) or less in the depth (thickness) direction of the substrate. It is formed extremely shallow at the depth.
  • the extremely shallow impurity diffusion layer is formed by ion implantation of a p-type impurity (for example, boron), ion implantation (impurity introduction) by plasma doping or the like, and subsequent annealing.
  • the annealing process is formed by using microwave plasma using a radial line slot antenna (RLSA) described later.
  • FIG. 2 shows a configuration of a manufacturing apparatus 100 used for manufacturing a semiconductor device.
  • the manufacturing apparatus 100 includes a cassette station 101 and a processing station 102.
  • the cassette station 101 includes a cassette stage 103 and a transfer chamber 104.
  • a cassette C capable of storing a predetermined number of semiconductor wafers (hereinafter, wafer W) is placed on the cassette stage 103.
  • the cassette C containing the unprocessed wafers W is placed on the cassette stage 103, while the cassette C containing the processed wafers W is unloaded from the cassette stage 103.
  • a pair of loader arms 105 and 106 are arranged in the transfer chamber 104.
  • the mouth arms 105 and 106 carry the wafers W stored in the cassette C into the processing station 102 while unloading the processed wafers W from the processing station 102 and store them in the cassette C. I do.
  • the inside of the transfer chamber 104 is kept clean by the downflow of clean air.
  • the processing station 102 comprises a vacuum platform 107, two load lock units 108, 109, two doping units 110, 111, two anneal units 112, 113, Consists of Each unit is connected to or cut off around a substantially hexagonal vacuum platform 107 via a gate valve. That is, the processing station 102 constitutes a cluster type system.
  • the vacuum platform 107 has an exhaust mechanism, and can reduce the pressure to a predetermined vacuum state.
  • Each unit isolated by the gate valve has an exhaust mechanism, and an atmosphere independent of the vacuum platform 107 can be formed inside.
  • a pair of transfer arms 114 and 115 are provided at the center of the vacuum platform 107 to transfer the wafer W between the units.
  • the load lock units 108 and 109 are connected to the transfer chamber 104 of the cassette station 101 so as to be connected or disconnected.
  • the load lock units 108 and 109 function as a wafer carry-in port of the processing station 102 and a wafer carry-out port.
  • the loader arms 105 and 106 carry the wafers W stored in the cassette C on the cassette stage 103 into the load lock units 108 and 109.
  • the loader arms 105 and 106 carry out the processed wafers W from the load port unit 108 and 109, and store them in the cassette C.
  • the doping units 110 and 111 are generally It consists of a low-energy ion implanter, a plasma doping device, and the like. In the doping units 110 and 111, a p-type impurity is selectively introduced into the silicon substrate 12 (wafer W) to form an impurity-implanted layer.
  • the impurity is introduced, for example, in a self-aligned manner using the gate electrode 14 as a mask. Impurity introduction is performed, for example, at a dose of 1 ⁇ 10 13 to 5 ⁇ 10 15 cm 2 , for example, 2 ⁇ ! The diffusion is performed at a diffusion depth of about 50 nm (2 ⁇ to 50 ⁇ ).
  • boron (B), indium (In), or the like can be used as the p-type impurity.
  • the anneal units 112 and 113 are plasma processing units of the radial line slot antenna (RLSA) type.
  • the annealing units 112 and 113 generate plasma of a processing gas using microwave energy, and the plasma anneals the surface of the silicon substrate 12 after the doping.
  • FIG. 3 shows a cross-sectional configuration of the annelunits 112 and 113.
  • the annyunits 112, 113 include a substantially cylindrical chamber 201.
  • the chamber 201 is made of aluminum or the like.
  • a mounting table 202 for a wafer W to be processed is provided.
  • the mounting table 202 has a built-in temperature control unit (not shown), and the temperature control unit heats the wafer W to a predetermined temperature, for example, room temperature to 600 ° C.
  • the mounting table 202 has a circuit for applying a predetermined voltage, and a bias voltage for accelerating ions in the plasma (for example, about 50 V to 0 V, preferably ⁇ 20 V 0V) is applied to the wafer W.
  • a bias voltage for accelerating ions in the plasma for example, about 50 V to 0 V, preferably ⁇ 20 V 0V
  • a loading / unloading port 203 is provided on the side wall of the chamber 201 at substantially the same height as the upper surface of the mounting table 202.
  • the loading / unloading port 203 is connected to the vacuum platform 107 via a gate valve 204. When the gate valve 204 is opened, the wafer W is loaded / unloaded via the loading / unloading port 203.
  • One end of an exhaust pipe 205 is connected to the bottom of the chamber 201, and the other end is connected to an exhaust device 206 such as a vacuum pump.
  • the inside of the chamber 201 at the time of the processing is set to 40 Pa to 0.13 kPa (30 mTorr to 1 Torrr) by the exhaust device 206 and the like.
  • a gas supply pipe 207 is provided above the side of the chamber 201.
  • the gas supply pipe 207 is connected to an argon (Ar) gas source 208 and a nitrogen (N 2 ) gas source 209.
  • the gas supply pipes 207 are evenly arranged at, for example, 16 places along the circumferential direction of the side wall of the chamber 201. With this arrangement, the gas supplied from the gas supply pipe 207 is evenly supplied above the wafer W on the mounting table 202.
  • An opening 210 is provided in the upper part of the chamber 201.
  • a window 211 is provided inside the opening 210.
  • the window 21 1 is made of a transparent material, for example, quartz, SiO 2 -based glass, Si 3 N 4 , NaCl, KC 1, Li F, C a F 2 , B a F 2 , A 1 2 0 3, a 1 N, inorganic substances such as MgO addition, polyethylene, polyester, Po polycarbonate, cellulose acetate, polypropylene, polyvinyl chloride, polychlorinated vinylidene, polystyrene, polyamide de, of organic material such as polyimide Fi Lum, seat, and.
  • a radial line slot antenna (hereinafter, RSA) 212 is provided on the window 211.
  • a waveguide 214 connected to the high-frequency power supply unit 2 13 is provided on the RLSA 2 12.
  • the waveguide 2 14 has a flat circular waveguide 2 15 having a lower end connected to the RL SA 2 12, and a cylindrical waveguide 2 1 6 having one end connected to the upper surface of the circular waveguide 2 15.
  • a coaxial waveguide converter 217 connected to the upper surface of the cylindrical waveguide 216, and one end connected at right angles to the side surface of the coaxial waveguide converter 217, and the other end connected to the high-frequency power supply.
  • the RL S A2 12 and the waveguide 214 are made of a copper plate.
  • a coaxial waveguide 219 is arranged inside the cylindrical waveguide 216.
  • the coaxial waveguide 219 is formed of a shaft member made of a conductive material, one end of which is connected to substantially the center of the upper surface of the RLSA 212, and the other end of which is coaxial with the upper surface of the cylindrical waveguide 216. It is connected to the.
  • FIG. 5 shows a plan view of RL SA2 12.
  • RLS A2 12 has a plurality of slots 212 a provided on concentric circles on its surface.
  • Each of the slots 211a is a substantially rectangular through groove, and adjacent slots 211a are arranged so as to be orthogonal to each other to form a letter "T".
  • the length and the arrangement interval of the slots 211a are determined according to the wavelength of the high frequency generated from the high frequency power supply unit 212.
  • the high frequency power supply unit 2 13 generates, for example, a microwave of 2.45 GHz with an output of 500 W to 5 kW.
  • the microwave generated from the high-frequency power supply unit 21 is transmitted in the rectangular waveguide 218 in a rectangular mode. Further, the microwave is converted from the rectangular mode to the circular mode by the coaxial waveguide converter 217 and transmitted to the cylindrical waveguide 216 in the circular mode. The microwave is further transmitted while being spread in the circular waveguide 215, and radiated from the slot 221a of the RL SA212. The emitted microwave passes through the window 211 and is introduced into the chamber 201.
  • Ar / N 2 2000 (sc cm) / 200 (sc cm)
  • ArZ N 2 2 0 0 0 Z 2 0 or 1 0 0/10 ⁇
  • High-frequency energy is transmitted to the mixed gas in the chamber 201 by the microwave transmitted through the window 211, and high-frequency plasma is generated.
  • the active species in the plasma formed using RLSA2 12 has an electron temperature of about 0.7 to 2 eV.
  • a plasma active species having relatively mild activity is generated.
  • the wafer W surface is annealed by exposure to the generated high-density plasma.
  • active species in the generated plasma particularly Ar ions, come into contact with and collide with silicon atoms on the surface of the wafer W to give energy to silicon atoms on the substrate surface.
  • the given energy is transmitted from the silicon atoms on the surface of the silicon substrate 12 to the silicon atoms at a deeper position.
  • Such energy transfer excites silicon atoms (crystals) at a predetermined depth.
  • the silicon crystal is excited.
  • the excitation causes a rearrangement (recrystallization) of the silicon crystal disturbed by the implantation (doping). This reduces or eliminates lattice defects in the implanted layer.
  • the impurities (such as B) introduced by doping which were not arranged at the predetermined crystal lattice position, also stay at the crystal lattice position and are activated as dopants. You. As a result, an impurity diffusion layer (source region 15 and drain region 16) stably having desired electric characteristics can be obtained.
  • the plasma active species generated using RLSA has relatively low energy. Therefore, damage to the surface of the silicon substrate 12 can be avoided.
  • the energy imparted to the silicon crystal by the active species is consumed during rearrangement of the silicon crystal during the transmission process, and is not transmitted to silicon atoms at a depth greater than a predetermined depth from the surface.
  • the plasma generation conditions are appropriately adjusted to selectively excite silicon atoms at the depth of the implanted layer (about 5 O nm), while atoms deeper than that do not excite the atoms.
  • a cassette C containing a predetermined number of wafers W is placed on the cassette stage 103.
  • a gate insulating film 13 and a gate electrode 14 are laminated on a silicon substrate 12.
  • the loader arms 105 and 106 take out the wafer W from the cassette C and carry it into the load lock units 108 and 109.
  • the interior of the load lock units 108 and 109 is made airtight, and the pressure is set to a pressure close to the interior of the vacuum platform 107. Thereafter, the load ports 108 and 109 are opened to the vacuum platform side. Next, the transfer arms 114 and 115 unload the wafer W from the load lock units 108 and 109.
  • the transfer arms 114 and 115 carry the wafer W into the doping units 110 and 111. After loading, the gut valve is closed, and the pressure inside the doping units 110 and 111 is maintained at a predetermined level. Thereafter, impurities are introduced into the wafer W in a self-aligned manner using the gate electrode 14 as a mask. As a result, a source region 15 and a drain region 16 are formed near the gate electrode 14. After the end of the doping, the pressure inside the doping units 11 ⁇ and 11 1 is returned to the original pressure, and the gate valve is opened. The transfer arms 1 14 and 1 15 carry out the processed wafer W.
  • the wafer W is carried into the annealing units 112, 113.
  • the gate valve is closed, and the inside of the air bunny unit 112, 113 is set to a predetermined pressure.
  • anneal processing by RLSA plasma is performed on the wafer W. Thereby, the diffusion of impurities is suppressed, and the surface region of the wafer W is stabilized while the depth of the impurity diffusion layer is kept extremely shallow.
  • the inside of the anneal units 112, 113 is restored to the original pressure, and the gate valve is opened.
  • the transfer arms 114 and 115 transfer the processed wafer W.
  • Wafer W after annealing treatment is transferred into load lock units 108 and 109 Is done. After that, the wafer W is stored in the cassette C according to a process reverse to that when the wafer W is loaded into the load lock units 108 and 109. Cassette C containing a predetermined number of processed wafers W is carried out of semiconductor manufacturing apparatus 100. The processed wafer W is then subjected to formation of an insulating film and formation of gate / drain electrodes. As described above, the manufacturing process of pMOS11 ends.
  • the impurity diffusion layer is annealed by bringing the plasma active species generated using the RL SA2 12 into contact with the surface of the silicon substrate 12.
  • the energy of the generated active species is energy that does not damage the surface of the silicon substrate 12 and selectively excites only silicon atoms slightly deeper than the depth of the impurity diffusion layer.
  • the present invention is not limited to the description of the above embodiment, and its application, modification, and the like are arbitrary.
  • the pMOS has been described as an example, but an n-channel MOS may be used.
  • an n-type impurity such as arsenic, phosphorus, or antimony is used as a dopant, an n-type impurity diffusion layer can be formed extremely shallow.
  • MIS metal insulator semiconductor
  • CMOS complementary MOS
  • the semiconductor manufacturing apparatus 100 is provided with two doping units 110 and 111 and two plasma annealing units 112 and 113, respectively.
  • the number and arrangement of the units constituting the semiconductor manufacturing apparatus 100 are arbitrary.
  • the Aniru process in Aniruyunitto 1 1 2, 1 1 3, was assumed to use a mixed gas of A r and N 2.
  • Ar krypton (Kr), xenon (Xe), etc. may be used alone or in combination.
  • ⁇ 2 may be used instead of N 2 .
  • H 2, 0 2, and the like H radicals generated from H 2 combine with dangling bonds of Si, stabilize the formed silicon oxide film, and improve the film quality.
  • the present invention is useful for manufacturing a semiconductor device.

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Description

明細書 半導体装置の製造方法及び製造装置 技術分野
本発明は、 半導体装置の製造方法及び製造装置に関する。 背景技術
近時、 I C (Integrated Circuit) の高集積化及び高密度化の要請から、 回路 素子の微細化が重要な課題となっている。 特に、 M O S (Metal-Oxide Semicond uctor) トランジスタでは、 0 . 1 /i m程度以上の微細化を進めると、 短チャネル 効果が顕著になり、 閾値電圧の低下やオフ特性の劣化等の問題が生じる。 MO S の短チャネル効果を防止するには、 ソースおよびドレイン領域のそれぞれを構成 する不純物拡散層を浅く形成することが有効である。
不純物拡散層の形成は、 通常、 イオン化した不純物を基板の表面領域に注入す るイオン注入工程と、 不純物が注入された基板の表面領域を加熱し、 イオン注入 により発生した格子欠陥を回復させるとともに、 注入した不純物を結晶格子位置 に納めて、 電気的に活性化させるァニール工程と、 から構成される。 ここで、 浅 い不純物拡散層の形成は、 イオン注入工程において、 注入エネルギーを下げて不 純物を注入することにより行われる。
イオン注入工程後のァニール工程では、 ランプ、 レーザ等の光源から光を、 ィ オン注入した基板に照射して、 1 0 0 0 °C程度の高温まで急速に加熱する急速熱 処理法が用いられる。 急速熱処理法 （R T A) では、 基板表面のみを選択的に加 熱することができるので、 1 0 0 °Cノ秒程度での高速の加熱が可能となり、 1 0 秒程度での短時間処理が可能となる。
しかし、 R T Aを用いて、 高温、 短時間のァニールを行った場合でも、 不純物 の拡散を完全に抑えることはできない。 このような不純物の拡散は、 不純物打ち 込み層がある程度深ければ許容範囲である。 しかし、 例えば、 打ち込み層の深さ が 5 0 n m程度の極浅である場合には、 加熱により打ち込み層の深さよりも深く 拡散する不純物の量が無視できなくなる。
これは、 R T Aを用いた場合でも、 上記のような極浅の深さ以上の深さで、 基 板が加熱されるからである。 すなわち、 加熱により、 打ち込み層よりも深い場所 のシリコン結晶が励起され、 不純物がその結晶中に移動 （拡散） する。 このよう に不純物が拡散して活性化することにより、 実質的な拡散深さは有意な程度まで 増大し、 短チャネル効果が防止されないなど、 MO Sの信頼性を低下させる。 以上のように、 極浅の不純物拡散層を形成するには、 基板表面の極浅領域のシ リコン結晶のみを選択的に加熱 （励起） することが必要となる。 しかし、 このよ うな技術は、 従来無かった。 発明の開示
本発明は、 上記実状に鑑みてなされたもので、 信頼性の高い半導体装置の製造 方法及び製造装置に関する。
また、 本発明は、 極浅の拡散層を信頼性高く形成することが可能な半導体装置 の製造方法および製造装置に関する。
さらに、 本発明は、 基板表面のシリコン結晶を選択的に励起することが可能な 半導体装置の製造方法および製造装置に関する。
上記目的を達成するため、 本発明の第 1の観点に係る半導体装置の製造方法は 所定のガスに、 複数のスリッ トを有する平面アンテナ部材から所定周波数のマ イク口波を照射してプラズマを形成するプラズマ生成ステップと、
生成したプラズマ中の活性種を、 予め不純物がドーピングされた基板に照射し 、 当該不純物を活性化して、 不純物拡散層を形成する拡散層形成ステップと、 を備えることを特徴とする。
上記構成において、 前記拡散層形成ステップでは、 前記基板を所定温度に加熱 しながら、 前記活性種を照射することが望ましい。
上記構成において、 例えば、 前記基板は、 前記不純物が前記基板の表面から 5 0 n mの深さにドーピングされており、
前記拡散層形成ステップでは、 前記不純物を活性化して、 前記基板表面から 5 0 n m以下の深さの不純物拡散層を形成する。
上記構成において、 前記ガスは、 例えば、 アルゴン （A r ) 、 クリプトン （K r ) 、 キセノン （X e ) のいずれか 1つ、 あるいはこれらの組合せである。
上記構成において、 前記ガスは、 さらに、 水素 （H 2) を含んでもよい。
上記構成において、 前記ガスは、 さらに、 酸素 （0 2) を含んでもよい。
上記目的を達成するため、 本発明の第 2の観点にかかる半導体装置の製造装置 は、 前記チヤンバに所定のガスを供給するガス供給部と、
所定の導波路を介してマイクロ波を受信し、 複数のスリットから当該マイクロ 波を放射する平面アンテナと、
前記平面アンテナに対向して配置され、 予め不純物がドーピングされた被処理 基板を所定のバイアス電圧を印加した状態で載置すると共に当該被処理基板を加 熱する基板保持部と、
前記チヤンバ内の圧力を所定範囲に保持する減圧排気部と、
前記ガス供給部により前記チャンバ内に供給させた前記ガスを前記平面アンテ ナ部からのマイクロ波によりプラズマ化し、 当該プラズマ中の活性種を前記基板 '保持部に載置された前記被処理基板に照射する制御手段と、 を備え、
前記制御手段は、 前記基板保持部により所定のバイアス電圧を被処理基板に印 加して、 前記活性種により前記被処理基板の表面を励起し、 前記被処理基板にド 一ビングされている前記不純物を活性化して、 不純物拡散層を形成する、 ことを特徴とする。 図面の簡単な説明
. 図 1は、 本発明の実施の形態に係る半導体装置の製造方法により製造される半 導体装置の断面図である。
図 2は、 本発明の実施の形態に係る半導体装置の製造装置の構成を示す図であ る。
図 3は、 本発明の実施の形態に係るァニールュニットの構造を示す図である。 図 4は、 本発明の実施の形態に係る平面アンテナ部材 （RL SA) の構造を示 す図である。 発明を実施するための最良の形態
本発明の実施の形態にかかる半導体装置の製造方法及ぴ製造装置について、 以 下図面を参照して説明する。
本発明の実施の形態に係る半導体装置の製造方法によれば、 例えば、 pチヤネ ノレ型の MOS FET (Metal Oxide Semiconductor Field Effect Transistor) 力 S 製造される。 図 1に、 本実施の形態の半導体装置の製造方法を用いて製造される pチャネル MOS (以下、 pMOS) 1 1の構造を示す。
図 1に示すように、 pMOS 1 1は、 シリ コン基板 1 2と、 ゲート絶縁膜 1 3 と、 ゲート電極 14と、 から構成される。 .
シリコン基板 1 2は、 ェピタキシャル成長等により形成された n型の基板であ る。 シリコン基板 1 2は、 SO I (Silicon On Insulator) 基板であってもよい 。
ゲート絶縁膜 1 3は、 シリコン基板 1 2上に形成されている。 ゲート絶縁膜 1 3は、 シリ コン酸化膜、 シリコン窒化膜、 シリコン酸窒化膜、 ならびに、 これら と酸化タンタル等の高誘電率膜との積層膜等から構成される。 ゲート絶縁膜 1 3 は、 例えば、 2〜5 nm (2 θΑ〜5 θΑ) の厚さで設けられる。
ゲート電極 14は、 ゲート絶縁膜 1 3上に積層されている。 ゲート電極 14は 、 不純物の導入されたポリシリコン、 アルミニウム等から構成される。 ゲート電 極 14は、 例えば、 0. 1 //m〜0. 3 /im (1 000 A〜3000 A) の厚さ で設けられる。
シリ コン基板 1 2の表面領域の、 ゲート絶縁膜 1 3の両側には、 ソース領域 1 5と、 ドレイン領域 1 6と、 が形成されている。 ソース領域 1 5およびドレイン 領域 1 6は、 n形のシリ コン基板 1 2に p型の不純物を導入して形成された、 p 型の不純物拡散領域である。
ソース領域 1 5およびドレイン領域 1 6は、 それぞれ、 図示しないソース電極 およびドレイン電極に接続されている。 ゲート電極 14に所定の電圧 （ゲート電 圧） が印加された際には、 シリ コン基板 1 2の表面領域に反転層、 すなわち、 チ ャネル （c h) が形成される。 ソース電極およびドレイン電極に所定の電圧が印 加されている場合には、 チャネル （c h) を介して、 ソース領域 1 5と ドレイン 領域 1 6との間に電流が流れる。
ここで、 ソース領域 1 5およびドレイン領域 1 6を形成する不純物拡散層は、 それぞれ、 基板の深さ （厚さ） 方向に、 例えば、 2 nm〜50 nm (2 θΑ〜5 00 A) 以下の深さで極浅に形成されている。 上記極浅の不純物拡散層は、 p型 の不純物 （例えば、 ホウ素） のイオン注入、 プラズマドーピング等によるイオン 打ち込み （不純物導入） 、 引き続くァニール処理と、 によって形成される。 ァニ ール処理は、 後述するラジアルラインスロットアンテナ （Radial Line Slot Ant enna： R L S A) を用いたマイクロ波プラズマを用いて形成される。
次に、 本発明の実施の形態に係る半導体装置 （pMOS l 1) の製造方法につ いて図面を参照して説明する。
図 2に、 半導体装置の製造に用いる製造装置 1 00の構成を示す。
図 2に示すように、 製造装置 1 00は、 カセットステーション 1 01 と、 処理 ステーション 1 02と、 から構成される。
カセットステーション 1 01は、 カセットステージ 103と、 搬送室 104と 、 を備える。 カセッ トステージ 1 03には、 所定枚数の半導体ウェハ （以下、 ゥ ェハ W) を収容可能なカセット Cが載置される。 カセットステージ 1 03には、 未処理のウェハ Wを収容したカセット Cが載置される一方で、 処理後のウェハ W を収容したカセット Cがカセットステージ 1 03から搬出される。
搬送室 1 04には、 1対のローダアーム 1 05、 1 06が配置されている。 口 ーダアーム 1 05、 1 06は、 カセット Cに収容されたウェハ Wを処理ステーシ ヨン 1 02側に搬入する一方で、 処理ステーション 1 02側から処理後のウェハ Wを搬出し、 カセッ ト Cに収容する。 搬送室 1 04の内部は、 清浄空気のダウン フローにより清浄に保たれている。
処理ステーション 102は、 真空プラットフォーム 1 07と、 2基のロードロ ツクユニッ ト 108、 109と、 2基のドーピングユニット 1 10、 1 1 1と、 2基のァニールユニット 1 1 2、 1 1 3と、 から構成される。 略六角形の真空ブラットフオーム 107の周囲には、 ゲートバルブを介して各 ユニットが連結または遮断自在に接続されている。 すなわち、 処理ステーション 102は、 クラスター型のシステムを構成している。 真空プラットフォーム 1 0 7は排気機構を備え、 所定の真空状態まで減圧可能となっている。 また、 ゲート バルブによって隔絶された各ユニットは、 それぞれが排気機構を備え、 その内部 に真空ブラッ トフオーム 1 07とは独立した雰囲気を形成可能となっている。 真空プラッ トフオーム 1 07の中央には、 一対の搬送アーム 1 14、 1 1 5が 設けられ、 各ュニット間におけるウェハ Wの搬送を行う。
ロードロックュニッ ト 1 08、 1 09は、 カセッ トステーション 1 0 1の搬送 室 1 04に、 連結または遮断自在に接続されている。 ロードロックユニット 1 0 8、 1 09は、 処理ステーション 1 02のウェハ搬入用ポート、 および、 ウェハ 搬出用のポートとして機能する。 ローダアーム 1 05、 1 06は、 カセットステ ージ 1 03上のカセット Cに収容されたウェハ Wをロードロツクユニット 1 08 、 109内に搬入する。 また、 ローダアーム 1 05、 1 06は、 ロード口ツクユ ニット 1 08、 1 09から、 処理後のウェハ Wを搬出し、 カセット Cに収容する ドーピングュニット 1 1 0、 1 1 1は、 一般的な、 低エネルギーイオン注入装 置、 プラズマドーピング装置等から構成される。 ドーピングュニット 1 1 0、 1 1 1において、 シリコン基板 1 2 (ウェハ W) に選択的に p型の不純物を導入し 、 不純物打ち込み層を形成する。
不純物導入は、 例えば、 ゲート電極 1 4をマスクとして自己整合的に行う。 不 純物導入は、 例えば、 1 X 1 013〜 5 X 1 015 c m 2のドーズ量で、 例えば、 2 ηπ！〜 50nm (2 θΑ〜50θΑ) の拡散深さで行う。 p型の不純物としては 、 ホウ素 （B) 、 インジウム （ I n) 等を用いることができる。
ァニールユニット 1 1 2、 1 1 3は、 ラジアルラインスロッ トアンテナ （Radi al Line Slot Antenna： R L S A) 型のプラズマ処理装置である。 ァニールュニ ット 1 1 2、 1 1 3は、 マイクロ波エネルギーを用いて処理ガスのプラズマを発 生させ、 このプラズマにより、 ドーピング後のシリコン基板 1 2の表面をァニー ルする。 図 3に、 ァニールュニッ ト 1 12、 1 13の断面構成を示す。 図 3に示すよう に、 ァニールュニット 1 1 2、 1 13は、 略円筒形のチャンバ 201を備える。 チャンバ 201は、 アルミニウム等から構成されている。
チャンバ 201内部の中央には、 被処理体であるウェハ Wの載置台 202が配 置されている。 載置台 202には、 図示しない温調部が内蔵されており、 温調部 により、 ウェハ Wは所定温度、 例えば、 室温〜 600°Cに加熱される。
また、 載置台 202は、 所定の電圧を印加するための回路を有し、 この回路に より、 プラズマ中のイオンを加速するためのバイアス電圧 （例えば、 一 50V〜 0V程度、 好ましくは、 — 20V〜0V) をウェハ Wに印加する。
チャンバ 201の側壁には、 載置台 202の上面とほぼ同じ高さに、 搬入出口 203が設けられている。 搬入出口 203は、 ゲートバルブ 204を介して真空 プラットフォーム 107と接続している。 ゲートバルブ 204の開放時には、 搬 入出口 203を介して、 ウェハ Wの搬入出が行われる。
チャンバ 201の底部には、 排気管 205の一端が接続されており、 他端は、 真空ポンプ等の排気装置 206に接続されている。 排気装置 206等により、 処 理時のチャンバ 201の内部は、 40 P a〜0. 1 3 k P a (30mT o r r〜 1 T o r r ) とされる。
チャンバ 201の側部上方には、 ガス供給管 207が設けられている。 ガス供 給管 207は、 アルゴン （Ar) ガス源 208および窒素 （N2) ガス源 209に 接続されている。 ガス供給管 207は、 チャンバ 201の側壁の周方向に沿って 、 例えば、 16力所に均等に配置されている。 このように配置されることにより 、 ガス供給管 207から供給されるガスは、 載置台 202上のウェハ Wの上方に 均等に供給される。
チャンバ 201の上部には、 開口 21 0が設けられている。 開口 210の内側 には、 窓 21 1が設けられている。 窓 21 1は、 透過性材料、 例えば、 石英、 S i O2系のガラス、 S i 3N4、 Na C l、 KC 1、 L i F、 C a F2、 B a F2、 A 1203、 A 1 N、 MgOなどの無機物、 また、 ポリエチレン、 ポリエステル、 ポ リカーボネート、 セルロースアセテート、 ポリプロピレン、 ポリ塩化ビニル、 ポ リ塩化ビニリデン、 ポリスチレン、 ポリアミ ド、 ポリイミ ドなどの有機物のフィ ルム、 シート、 から構成されている。
窓 2 1 1の上には、 例えば、 ラジアルラインスロットアンテナ （以下、 R S A) 2 1 2が設けられている。 R L S A 2 1 2の上には、 高周波電源部 2 1 3に 接続された導波路 2 14が設けられている。 導波路 2 14は、 RL SA2 1 2に 下端が接続された扁平な円形導波管 2 1 5と、 円形導波管 2 1 5の上面に一端が 接続された円筒型導波管 2 1 6と、 円筒型導波管 2 1 6の上面に接続された同軸 導波変換器 2 1 7と、 同軸導波変換器 2 1 7の側面に直角に一端が接続され、 他 端が高周波電源部 2 1 3に接続された矩形導波管 2 1 8と、 から構成されている 。 RL S A2 1 2および導波路 2 14は、 銅板から構成されている。
円筒型導波管 2 1 6の内部には、 同軸導波管 2 1 9が配置されている。 同軸導 波管 2 1 9は、 導電性材料よりなる軸部材からなり、 その一端が RLSA2 1 2 の上面のほぼ中央に接続され、 他端が円筒型導波管 2 1 6の上面に同軸状に接続 されている。
図 5に RL SA2 1 2の平面図を示す。 図 5に示すように、 R L S A 2 1 2は 、 同心円上に設けられた複数のスロット 2 1 2 aを表面に備える。 各スロット 2 1 2 aは略方形の貫通した溝であり、 隣接するスロッ ト 2 1 2 aどうしは互いに 直交して略 Tの文字を形成するように配設されている。 スロット 2 1 2 aの長さ や配列間隔は、 高周波電源部 2 1 3より発生した高周波の波長に応じて決定され ている。
高周波電源部 2 1 3は、 例えば、 2. 45 GH zのマイクロ波を、 500W〜 5 kWの出力で発生する。 高周波電源部 2 1 3から発生したマイクロ波は、 矩形 導波管 21 8内を矩形モードで伝送される。 さらに、 マイクロ波は、 同軸導波変 換器 2 1 7にて矩形モードから円形モードに変換され、 円形モードで円筒型導波 管 2 1 6に伝送される。 マイクロ波は、 さらに、 円形導波管 2 1 5にて拡げられ た状態で伝送され、 RL SA2 1 2のスロッ ト 2 1 2 aより放射される。 放射さ れたマイクロ波は、 窓 2 1 1を透過してチャンバ 20 1に導入される。
チャンバ 201内は、 所定の真空圧力にされており、 ガス供給管 207から、 A rおよび N2の混合ガスが、 例えば、 A r /N2= 2000 (s c cm) /20 0 (s c cm) で、 チャンバ 201内に供給される。 ここで、 流量比は、 ArZ N 2 = 2 0 0 0 Z 2 0や、 1 0 0 0 / 1 0◦としてもよレヽ。
窓 2 1 1を透過したマイクロ波により、 チャンバ 2 0 1内の混合ガスに高周波 エネルギーが伝達され、 高周波プラズマが発生する。 この際、 マイクロ波を R L S A 2 1 2の多数のスロット 2 1 2 aから放射しているので、 高密度のプラズマ が生成される。 ここで、 R L S A 2 1 2を用いて形成されるプラズマ中の活性種 は、 0 . 7〜 2 e V程度の電子温度を有する。 このように、 R L S A 2 1 2によ れば、 活性の比較的穏やかなプラズマ活性種が生成される。
生成された高密度プラズマへの曝露により、 ウェハ W表面のァニールが行われ る。 すなわち、 生成したプラズマ中の活性種、 特に、 A rイオンが、 ウェハ W表 面のシリコン原子に接触、 衝突して、 基板表面のシリコン原子にエネルギーを与 える。 与えられたエネルギーは、 リコン基板 1 2表面のシリ コン原子から、 よ り深い位置にあるシリコン原子へと伝達される。 このようなエネルギー伝達によ り、 所定深さのシリ コン原子 （結晶） が励起する。
不純物打ち込み層においても同様に、 シリ コン結晶の励起が生じる。 励起によ り、 打ち込み （ドーピング） により乱されたシリ コン結晶の再配列 （再結晶化） が起こる。 これにより、 打ち込み層の格子欠陥が低減または消失する。
このとき、 結晶格子の再配列と同時に、 ドーピングにより導入された不純物 （ B等） のうち、 所定の結晶格子位置に配置されていなかったものも、 結晶格子位 置に納まり、 ドーパントとして活性化される。 これにより、 所望の電気的特性を 安定に備える不純物拡散層 （ソース領域 1 5およびドレイン領域 1 6 ) が得られ る。
ここで、 上述したように、 R L S Aを用いて生成されたプラズマ活性種は、 比 較的低いエネルギーを有する。 このため、 シリ コン基板 1 2表面へのダメージは 避けられる。 また、 活性種によってシリコン結晶に付与されるエネルギーは、 伝 達過程においてシリコン結晶の再配列等で消費され、 表面から所定深さ以上の深 さにあるシリ コン原子には伝達されない。
このことから、 プラズマの生成条件を適当に調節して、 打ち込み層の深さ （5 O n m程度） のシリコン原子を選択的に励起させる一方、 それ以上の深さの原子 は励起させない程度のエネルギーを有する活性種を生成することにより、 打ち込 み層以上の深さにおける不純物の拡散を抑えることができる。
以下、 本実施の形態にかかる半導体装置の製造方法について、 図 2を参照して 説明する。
まず、 所定枚数のウェハ Wを収容したカセット Cがカセッ トステージ 1 03上 に載置される。 ウェハ Wには、 シリ コン基板 1 2上にゲート絶縁膜 1 3とゲート 電極 14とが積層されて形成されている。 ローダアーム 1 05、 1 06は、 カセ ット Cからウェハ Wを取り出し、 ロードロックユニット 1 08、 109に搬入す る。
搬入後、 ロードロックユニット 1 08、 109の内部は、 気密とされ、 真空プ ラットフオーム 1 07の内部に近い圧力とされる。 その後、 ロード口ツクユ-ッ ト 1 08、 1 09は、 真空プラッ トフォーム側に開放される。 次いで、 搬送ァー ム 1 14、 1 1 5は、 ロードロックユニッ ト 1 08、 1 09からウェハ Wを搬出 する。
搬送アーム 1 14、 1 1 5は、 ウェハ Wをドーピングユニッ ト 1 1 0、 1 1 1 に搬入する。 搬入後、 グートバルブが閉鎖され、 ドーピングユニット 1 10、 1 1 1内は、 所定の圧力どされる。 その後、 ウェハ Wに対してゲート電極 14をマ スクとして自己整合的に不純物導入が行われる。 これにより、 ゲート電極 14の 近傍にソース領域 1 5およびドレイン領域 1 6が形成される。 ドーピングの終了 後、 ドーピングユニット 1 1 ◦、 1 1 1内は元の圧力とされ、 ゲートバルブが開 放される。 搬送アーム 1 1 4、 1 1 5は、 処理後のウェハ Wを搬出する。
次いで、 ウェハ Wは、 ァニールユニッ ト 1 1 2、 1 1 3内へ搬入される。 搬入 後、 ゲートバルブが閉鎖され、 ァニールュニット 1 1 2、 1 1 3内は所定の圧力 とされる。 ァニールュニッ ト 1 1 2、 1 1 3にて、 R L S Aプラズマによるァニ ール処理がゥヱハ Wに施される。 これにより、 不純物の拡散が抑えられ、 不純物 拡散層の深さを極浅に保持した状態で、 ウェハ Wの表面領域は安定化される。 了 ニール処理の終了後、 ァニールユニット 1 1 2、 1 1 3内は元の圧力とされ、 ゲ ートバルブが開放される。 搬送アーム 1 14、 1 1 5は、 処理後のウェハ Wを搬 出する。
ァニール処理後のウェハ Wは、 ロードロックユニット 1 08、 1 09内に搬送 される。 その後、 ウェハ Wは、 ロードロックユニット 1 08、 1 09への搬入時 と逆の工程に従って、 カセット Cに収容される。 処理後のウェハ Wを所定枚数収 容したカセット Cは、 半導体製造装置 1 00から搬出される。 処理後のウェハ W に対しては、 次いで、 絶縁膜の形成、 ゲート · ドレイン電極の形成処理が施され る。 以上のようにして、 pMO S 1 1の製造工程は終了する。
以上説明したように、 本発明の実施の形態においては、 RL SA2 1 2を用い て生成したプラズマ活性種をシリコン基板 1 2の表面に接触させて不純物拡散層 をァニールしている。 生成した活性種のエネルギーは、 シリ コン基板 1 2表面に ダメージを与えることなく、 かつ、 不純物拡散層の深さよりわずかに深い程度の シリコン原子のみを選択的に励起する程度のエネルギーである。
以上にように、 R L S Aプラズマを用いた不純物拡散層のァニールでは、 基板 表面から所定深さのシリコン結晶を選択的に励起させ、 不純物の拡散を低く抑え ることができる。 従って、 極浅の不純物拡散層においても、 その深さは浅く保持 され、 短チャネル効果の防止された、 信頼性の高い pMOS 1 1が得られる。 本発明は、 上記実施の形態の説明に限定されず、 その応用及び変形等は任意で ある。
上記実施の形態では、 pMOSを例として説明したが、 nチャネル型の MOS であっても良い。 この場合には、 ドーパントとして n型不純物、 例えば、 砒素、 燐、 アンチモン等を使用すれば、 極浅に n型の不純物拡散層を形成することがで きる。 また、 M I S (Metal Insulator Semiconductor) FET、 または、 CMOS (Complementary MOS) FET等であっても良レヽ。
上記実施の形態では、 半導体製造装置 100は、 ドーピングュニット 1 1 0、 1 1 1 と、 プラズマァニールュニット 1 1 2、 1 1 3とを、 それぞれ 2つの備え るとした。 しかし、 半導体製造装置 1 00を構成するユニットの数及び配置は任 意である。
上記実施の形態では、 ァニールュニット 1 1 2、 1 1 3におけるァニール処理 では、 A r と N2の混合ガスを用いるものとした。 しかし、 A rの代わりに、 クリ プトン （K r) 、 キセノン （X e).等を、 単独で、 あるいは、 混合して用いても よい。 また、 N 2の代わりに〇2を用いてもよい。 また、 H 2、 0 2等を添加してもよい 。 特に、 H 2を添加した場合、 H 2から発生する Hラジカルは、 S iのダングリン グボンドと結合し、 形成されるシリコン酸化膜を安定化させ、 膜質を向上させる ことができる。
本発明によれば、 信頼性の高い半導体装置の製造方法及び製造装置を提供する ことができる。 産業上の利用の可能性
本発明は、 半導体装置の製造に有用である。
本発明は、 2 0 0 1年 8月 2 9日に出願された日本国特願 2 0 0 1— 2 6 0 1 8 0号に基づき、 その明細書、 特許請求の範囲、 図面および要約書を含む。 上記 出願における開示は、 本明細書中にその全体が参照として含まれる。

Claims

請求の範囲
1. 所定のガスに、 複数のスリ ッ トを有する平面アンテナ部材 （212) から 所定周波数のマイクロ波を照射してプラズマを形成するプラズマ生成ステップと 、
生成したプラズマ中の活性種を、 予め不純物がドーピングされた基板 （W) に 照射し、 当該不純物を活性化して、 不純物拡散層を形成する拡散層形成ステップ と、
を備えることを特徴とする半導体装置の製造方法。
2. 前記拡散層形成ステップは、 前記基板 （W) を所定温度に加熱しながら、 前記活性種を照射する
ことを特徴とする請求項 1に記載の半導体装置の製造方法。
3. 前記基板 （W) は、 前記不純物が前記基板 （W) の表面から 50 nmの深 さにドーピングされており、
前記拡散層形成ステップは、 前記不純物を活性化して、 前記基板 （W) 表面か ら 50 nm以下の深さの不純物拡散層を形成する、
ことを特徴とする請求項 1に記載の半導体装置の製造方法。
4. 前記基板 （W) は、 前記不純物が前記基板 （W) の表面から 50 nmの深 さにドーピングされており、
前記拡散層形成ステップは、 前記不純物を活性化して、 前記基板 （W) 表面か ら 50 nm以下の深さの不純物拡散層を形成する、
ことを特徴とする請求項 2に記載の半導体装置の製造方法。
5. 前記ガスは、 アルゴン （Ar) 、 クリプトン （Kr) 、 キセノン （X e) のいずれか 1つ、 あるいはこれらの組合せである、
ことを特徴とする請求項 1に記載の半導体装置の製造方法。
6. 前記ガスは、 アルゴン （Ar) 、 クリプトン （K r) 、 キセノン （X e) のいずれか 1つ、 あるいはこれらの組合せである、
ことを特徴とする請求項 2に記載の半導体装置の製造方法。
7. 前記ガスは、 アルゴン （Ar) 、 クリプトン （Kr) 、 キセノン （X e) のいずれか 1つ、 あるいはこれらの組合せである、
ことを特徴とする請求項 3に記載の半導体装置の製造方法。
8. 前記ガスは、 アルゴン （Ar) 、 クリプトン （Kr) 、 キセノン （Xe) のいずれか 1つ、 あるいはこれらの組合せである、
5 ことを特徴とする請求項 4に記載の半導体装置の製造方法。
9. 前記ガスは、 さらに、 水素 （H2) を含む、 ことを特徴とする請求項 5に記 載の半導体装置の製造方法。
10. 前記ガスは、 さらに、 水素 （H2) を含む、 ことを特徴とする請求項 6に記 載の半導体装置の製造方法。
10 1 1. 前記ガスは、 さらに、.水素 （H2) を含む、 ことを特徴とする請求項 7に記 載の半導体装置の製造方法。
1 2. 前記ガスは、 さらに、 水素 （H2) を含む、 ことを特徴とする請求項 8に記 載の半導体装置の製造方法。
1 3. 前記ガスは、 さらに、 酸素 （O2) を含む、 ことを特徴とする請求項 5に記 15載の半導体装置の製造方法。
14. 前記ガスは、 さらに、 酸素 （O2) を含む、 ことを特徴とする請求項 6に記 載の半導体装置の製造方法。
1 5. 前記ガスは、 さらに、 酸素 （O2) を含む、 ことを特徴とする請求項 7に記 載の半導体装置の製造方法。
20 16. 前記ガスは、 さらに、 酸素 （O2) を含む、 ことを特徴とする請求項 8に記 載の半導体装置の製造方法。
1 7. チャンバ （201) と、
前記チャンバ （201) に所定のガスを供給するガス供給部 （207) と、 所定の導波路 （214) を介してマイクロ波を受信し、 複数のスリット （21 25 2 a) から当該マイクロ波を放射する平面アンテナ （212) と、
前記平面アンテナ （212) に対向して配置され、 予め不純物がドーピングさ れた被処理基板 （W) を所定のバイアス電圧を印加した状態で載置すると共に当 該被処理基板 （W) を加熱する基板保持部 （202) と、
前記チャンバ （201) 内の圧力を所定範囲に保持する減圧排気部 （206) と、
前記ガス供給部 （207) により前記チャンバ （201) 内に供給させた前記 ガスを前記平面アンテナ （21 2) からのマイクロ波によりプラズマ化し、 当該 プラズマ中の活性種を前記基板保持部 （202) に載置された前記被処理基板 （ W) に照射する制御手段と、 を備え、
前記制御手段は、 前記基板保持部 （202) により所定のバイアス電圧を被処 理基板 （W) に印加して、 前記活性種により前記被処理基板 （W) の表面を励起 し、 前記被処理基板 （W) にドーピングされている前記不純物を活性化して、 不 純物拡散層を形成する、
ことを特徴とする半導体装置の製造装置 （1 12、 1 1 3) 。
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