WO2002067522A1 - Circuit de detection de phase et recepteur - Google Patents

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WO2002067522A1
WO2002067522A1 PCT/JP2002/001244 JP0201244W WO02067522A1 WO 2002067522 A1 WO2002067522 A1 WO 2002067522A1 JP 0201244 W JP0201244 W JP 0201244W WO 02067522 A1 WO02067522 A1 WO 02067522A1
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phase
output
quantization
value
quadrant
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PCT/JP2002/001244
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English (en)
French (fr)
Inventor
Ryoji Hayashi
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2275—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0044—Control loops for carrier regulation
    • H04L2027/0063—Elements of loops
    • H04L2027/0067—Phase error detectors

Definitions

  • the present invention relates to a phase detection circuit and a receiver for detecting the phase of a frequency-modulated or phase-modulated reception signal in wireless communication, and more particularly to a digital communication system.
  • the present invention relates to a phase detection circuit for detecting the phase of a signal and a receiver.
  • FIG. 30 is a diagram showing a configuration of a conventional phase detection circuit disclosed in, for example, JP-A-6-77737.
  • a conventional phase detection circuit detects the phase of a received signal from a baseband signal.
  • 101 is a quadrant judging unit
  • 102 is a rotation projecting unit
  • 103 is an integrator
  • 104 is a 1-bit quantizer
  • 105 is a delay unit
  • 10 6 is an adder.
  • 107 is a low-pass filter.
  • a delta-sigma modulator is composed of a rotation projection unit 102, an integrator 103, a 1-bit quantizer 104, a delay unit 105, an adder 106, and a quadrant determination unit 101.
  • the quadrant judging section 101 judges the quadrant of the received signal from the positive / negative of the received in-phase component and quadrature component received baseband signal, and outputs a coarse phase value according to the result.
  • the quadrant of the received signal is the first, second, third, or fourth quadrant, 0, 1, 2, and 3 are output, respectively.
  • Rotation projection section 102 rotates the received complex baseband signal by +7 74 or 1 ⁇ 4 in accordance with the data output from delay device 105. Further, a signed value obtained by projecting the rotated signal onto a straight line that bisects the quadrant detected by the quadrant determining unit 101 and a straight line orthogonal to the origin is output. Then, the output of the rotation projecting unit 102 is integrated by the integrator 103 and further quantized by the 1-bit quantizer 104.
  • the one-bit quantizer 104 outputs, for example, 1 when the output of the integrator 103 is positive, and outputs 0 when the output is negative.
  • the adder 106 adds the output value and the coarse phase value output from the quadrant determining unit 101. Further, the delay unit 105 delays the output of the 1-bit quantizer 104 by one basic clock (1 cycle) of the denolet sigma modulator and outputs it to the rotation projection unit 102.
  • FIG. 31 is a diagram showing a configuration of the low-pass filter 107.
  • 201 is a shift register
  • 202-1, 202-2,..., 202-k are multipliers
  • 203 is an adder.
  • the phase data output from the adder 106 is sequentially input to the shift register 201. .., 202—k multiply the contents of each register by a coefficient
  • adder 203 adds all the multiplication results. For example, if the coefficient is lZk, it appears in the output of the k-stage moving average power S adder 203.
  • the received complex baseband signal is represented by I + jQ.
  • the output of the delay unit 105 is 1, the received signal is rotated by one ⁇ / 4, and can be expressed as shown in Expression (1).
  • the rotation projection unit 102 projects this signal on a straight line that bisects the quadrant detected by the quadrant determination unit 101 and a straight line that is orthogonal to the origin.
  • the direction of the perpendicular H is determined such that the direction in which the phase increases in the quadrant detected by the quadrant determining unit 101 matches the positive direction of the straight line.
  • the unit direction vector of a straight line that bisects the first quadrant and a straight line that is orthogonal at the origin can be defined as follows if the direction of the second quadrant is positive. 1 no 2, 1 / V2).
  • the projection of the rotated received signal onto this straight line is expressed by the inner product of the straight line and the unit direction vector, so when the output of the delay unit 105 is 1, as shown in equation (3), When the output is 0, they can be expressed as shown in equation (4).
  • Equation (5) when the output of the delay unit 105 is 1, and by Equation (6) when the output of the delay unit 105 is 0: Each can be represented.
  • Equation (7) when the output of the delay unit 105 is 1, as shown in Equation (8) when the output of the delay unit 105 is 0,
  • Equation (8) when the output of the delay unit 105 is 0,
  • the unit direction vector of the straight line that bisects the fourth quadrant and the straight line that is orthogonal to the origin at the origin is determined as follows so that the direction of the first quadrant is positive. 1 2, l / 2). Therefore, the projection of the rotated received signal onto this straight line is expressed by Equation (9) when the output of the delay unit 105 is 1, and expressed by Equation (10) when the output of the delay unit 105 is 0. , Can be represented respectively.
  • the output of the adder 106 is the sum of the coarse phase value output from the quadrant determining unit 101 and the output of the 1-bit quantizer 104,
  • the outputs of the quadrant judging unit 101, the rotation projecting unit 102, and the 1-bit quantizer 104 can be represented as shown in FIG.
  • the rotation projection unit 102 outputs one I or Q to the integrator 103 according to the output of the delay unit 105.
  • the output of the integrator 103 that integrates this represents the average value of the output of the rotation projection unit 102.
  • the 1-bit quantizer 104 determines whether the output of the integrator 103 is positive or negative. For example, when this output is positive, it outputs 1 and outputs 1 I from the rotation projection unit 102 via the delay unit 105, and when it is negative, it outputs 0 and the delay unit 105 is output.
  • Q is output from the rotation projection unit 102.
  • the output of the integrator 103 that is, the average value of the output of the rotation projecting unit 102 is controlled so as to approach zero.
  • the delta-sigma modulator (corresponding to the quadrant judging unit 101, the rotation projecting unit 102, the integrator 103, the 1-bit quantizer 104, the delay unit 105, and the adder 106) ) Operate N cycles (N is a natural number).
  • N is a natural number.
  • the adder 106 outputs 1 p times and 0 times q times, if the low-pass filter 107 simply averages this, the output is given by the equation (1 1) Become like
  • FIG. 33 is a diagram showing a relationship between a phase of an input signal of a conventional phase detection circuit and a detected phase.
  • FIG. 34 is a diagram showing output signal waveforms of various parts of the conventional phase detection circuit obtained by computer simulation.
  • the horizontal axis represents time, and the unit of the numbers on the horizontal axis is cycle.
  • (A) is the phase of the received baseband signal
  • (b) is the in-phase component and the quadrature component of the received baseband signal
  • (c) is the output of the rotational projection unit 102
  • (d) is The output of the integrator 103
  • (e) is the output of the 1-bit quantizer 104
  • (f) is the output of the quadrant determiner 101
  • (g) is the output of the adder 106.
  • (h) is the output of the low-pass filter 107.
  • the output (h) of the low-pass filter 107 is obtained by quantizing the phase (a) of the received baseband signal.
  • I-Q and I + Q are created from the received baseband signals I and Q, input to the phase detection circuit, and the detected base phase is subtracted from the detected phase by the quantum value corresponding to 45 degrees.
  • the phase of the signal is determined.
  • FIG. 35 is a diagram showing a configuration of a PSK receiver provided with a conventional phase detection circuit different from the above.
  • 301 and 302 are mixers
  • 303 is a local oscillator
  • 304 is a quadrature splitter
  • 305 and 306 are low-pass filters
  • 307 and 308 are amplifiers
  • 309 is an amplifier.
  • 310 is an A / D converter (AZD)
  • 311 is a conventional phase detection circuit
  • 312 is a demodulator.
  • This phase detection circuit 311 is constituted by a read-only memory (ROM).
  • Local oscillator 303 oscillates a local oscillation signal having a frequency equal to the center frequency of the received signal.
  • the orthogonal splitter 304 splits the local oscillation signal to generate an orthogonal local oscillation signal.
  • Mixers 301 and 302 mix the received signal received at the input terminal and the quadrature local oscillator signal to generate baseband signals of in-phase and quadrature components.
  • the low-pass filters 305 and 306 remove unnecessary wave components from the baseband signal, and the amplifiers 307 and 308 amplify the signal after removing the unnecessary components. Then, A / D converters 309 and 310 quantize in-phase component I and orthogonal component Q of the baseband signal.
  • the phase detection circuit 311 detects the phase of the received signal from the baseband signal. Specifically, the ROM of the phase detection circuit 311 stores the quantized baseband signals I, The value of the phase ⁇ -arctan (Q / I) corresponding to Q is written in advance, and the phase ⁇ is read using the quantized baseband signals I and Q as addresses. Finally, the demodulators 312 demodulate the received data according to the phase ⁇ .
  • FIG. 36 is a diagram showing a configuration of a conventional receiver capable of suppressing a dynamic range.
  • the level detector 3 1 ′ 3 and the amplifiers 3 0 7 and 3 8 8 which operate as variable gain amplifiers are provided, and the level detector 3 13 3 detects the spanned signal.
  • the gain of the variable gain amplifiers 307 and 308 was increased or decreased according to the level.
  • the output of the adder 106 of the conventional phase detection circuit becomes “3 or 4 ”Force changes to“ 0 or 1 ”. Therefore, the output of the low-pass filter 107 has a value of about 2 in the middle, and largely deviates from a value of about 0 or 4 which is a correct phase.
  • the addition operation is simply performed ignoring the cyclic nature of the phase, when the phase of the received signal changes over 0 or 2 ⁇ , the low-pass There was a problem that the phase output from the filter 107 might not be output correctly (for example, part A in Fig. 34 (h)).
  • the rotation projection unit 102 when the received baseband signal I + jQ moves from the first quadrant to the second quadrant, the rotation projection unit 102 outputs one I (negative value) when the received signal is in the first quadrant or Outputs Q (positive value), but outputs 1 Q (negative value) or 1 I (positive value) when the received signal enters the second quadrant.
  • the absolute value of I is close to zero, the absolute value of Q is small. Therefore, the output of the rotation projection unit 102 changes depending on the data output from the delay unit 105, and when 0 is output, Q is changed from Q in the first quadrant to 1 I in the second quadrant.
  • the conventional analog FM receiver using the phase detection circuit has a problem that the phase detection value becomes inaccurate due to the above two problems, and thus the distortion rate characteristic of the demodulated signal is deteriorated.
  • the FSK receiver and the PSK receiver using the phase detection circuit have a problem that the received bit error rate characteristic is deteriorated.
  • receivers using conventional phase detectors composed of ROMs are equipped with an AGC. The AGC could not follow, and as a result, the distortion rate characteristics deteriorated in the analog FM receiver, and the reception bit error rate characteristics deteriorated in the FSK receiver and the PSK receiver.
  • an object of the present invention is to provide a phase detection circuit capable of realizing accurate phase detection. Another object of the present invention is to provide a receiver that does not require a high-resolution A / D converter or AGC amplification, and that can improve the distortion characteristic and the received bit error rate characteristic. Disclosure of the invention
  • a first quantization means (corresponding to a phase quantization unit 401 in an embodiment described later) for quantizing the phase of a received baseband signal;
  • Conversion conversion means (corresponding to a conversion selection section 402) for performing a linear conversion on the basis of a predetermined rule and selecting and outputting a signal after the linear conversion; and an output of the conversion selection means Integrating means (corresponding to an integrator 103), second quantizing means (corresponding to a 1-bit quantizer 104) for determining the sign of the integration result and quantizing it,
  • Delay means (corresponding to a delay device 105) for delaying the output of the second quantization means for a predetermined first time, and outputting the delayed signal to the conversion selecting means;
  • Adding means (corresponding to an adder 1) for adding the output of the quantization means and the output of the second quantizing means modulo the quantized value of the phase 2 ⁇ ; If there is a phase value that crosses the quantized value of phase 2% among all data in the shift register, all data is converted according to a pre
  • the conversion process is not performed, and the average calculation of the phase value should be performed in this state. Accordingly, characterized in that it comprises a low pass through over-filter means for outputting a phase value obtained by smoothing the quantization noise (corresponding to a low-pass filter 2), a.
  • the first quantization means for quantizing the phase of the received baseband signal, linearly converting the received signal based on a predetermined rule, Conversion selection means for selecting and outputting a signal (corresponding to a conversion selection section 403); integration means for integrating the output of the conversion selection means; and the integration result based on the output of the first quantization means.
  • a second quantizing means (corresponding to a 1-bit quantizer 5) for determining and quantizing the sign of the signal; delaying the output of the second quantizing means for a predetermined time; Delay means for outputting to the conversion selecting means, addition means for adding the output of the first quantization means and the output of the second quantization means modulo the quantization value of phase 2 ⁇ ,
  • the phase values after the addition are sequentially latched by an internal shift register, If all the data in the shift register has a phase value that crosses the quantization value of phase 2 ⁇ , all data are converted according to a predetermined rule, and if there is no phase value that crosses the quantization value of phase 2 ⁇ , Is characterized by comprising: low-pass filter means for outputting a phase value obtained by smoothing quantization noise by performing an average operation of phase values in this state without performing conversion processing.
  • the first quantization means, the conversion selection means, the integration means, the second quantization means, the delay means, and the adder constitutes a delta-sigma modulator.
  • phase detection circuit includes a delta-sidder modulator including a plurality of stages of integrators.
  • a sample-and-hold means for holding the reception baseband signal constant for a predetermined second time is provided. (Corresponds to the sample-and-hold circuit 3).
  • a quadrant judging means (corresponding to a quadrant judging unit 101) for judging a quadrant of the received signal from the received baseband signal, and a rotation of the received signal based on a predetermined rule Then, a rotation projecting means (corresponding to the rotation projecting unit 102) for projecting the signal after the rotation on a specific straight line, an integrating means for integrating an output of the rotation projecting means, and a sign of the integration result is determined.
  • Quantization means for delaying the signal after quantization by a first predetermined time, and outputting the delayed signal to the rotation projecting means; and Adding means for adding the output and the signal after the quantization modulo a phase of 2%; and sequentially latching the phase value after the addition in an internal shift register, and storing 2 ⁇ in all the data in the shift register. If there is a phase value In this case, the phase value is converted to a predetermined value, and if there is no phase value that exceeds 2 ⁇ , the conversion process is not performed. And a low-pass filter means for outputting a phase value obtained by smoothing.
  • the quadrant determination means, the rotation projection means, the integration means, the quantization means, the delay means and the addition means constitute a delta-sigma modulator. It is characterized by.
  • a quadrant judging means for judging a quadrant of the received signal from the received baseband signal, after rotating the received signal based on a predetermined rule, and after rotating the received signal to a specific straight line
  • Rotation projection means for projecting a signal (corresponding to the rotation projection unit 4); integration means for integrating the output of the rotation projection means;
  • a quantizing means (corresponding to a 1-bit quantizer 5) for judging and quantizing the sign of the integration result based on the quadrant; delaying the quantized signal by a predetermined time; Delay means for outputting a signal to the rotation projecting means; addition means for adding the output of the quadrant judging means and the signal after the quantization modulo the phase 2 ⁇ ; and the phase value after the calo calculation
  • the phase value is converted into a predetermined specific value, and 2 ⁇ is converted to a predetermined value.
  • a conversion process is not performed if there is no phase value to cross over, and a low-pass filter unit that outputs a phase value obtained by smoothing quantization noise by performing an average operation of the phase value in this state,
  • a phase detection circuit is characterized by including a delta-sigma modulator including a plurality of stages of integrators.
  • sample-and-hold circuit means for holding the reception baseband signal constant for a predetermined second time before the delta-sigma modulator. , Is provided.
  • a first quantizing means for quantizing the phase of the received baseband signal, and a linear transformation of the received baseband signal based on a predetermined rule, Conversion selecting means for selecting and outputting the subsequent signal; integrating means for integrating the output of the conversion selecting means; second quantizing means for determining and quantizing the sign of the integration result; and Delay means for delaying an output of the quantization means for a predetermined first time, and outputting the delayed signal to the conversion selection means; an output of the first quantization means and the second quantum Adding means for adding the output of the converting means to the quantized value of the phase 2 ⁇ modulo, and sequentially latching the added phase value in an internal shift register, and among all the data in the shift register.
  • the first quantization means, the conversion selection means, the integration means, the second quantization means, the delay means and the addition means constitute a delta-sigma modulator.
  • a first quantizing means for quantizing the phase of the received baseband signal, and a linear transformation of the received baseband signal based on a predetermined rule, Conversion selecting means for selecting and outputting a subsequent signal; integrating means for integrating the output of the conversion selecting means; and quantizing by determining the sign of the integration result based on the output of the first quantizing means.
  • a second quantizing means a delay means for delaying an output of the second quantizing means for a predetermined time, and outputting the delayed signal to the conversion selecting means; and Means for adding the output of the means and the second quantizing means modulo the quantized value of phase 2 ⁇ ; and latching the phase value after the addition in order with an internal shift register.
  • a low-pass filter unit that outputs a phase value obtained by smoothing quantization noise by performing an averaging operation; and a demodulator that demodulates received data based on the phase value.
  • the conversion means, the conversion selection means, the integration means, the second quantization means, the delay means and the addition means constitute a delta-sigma modulator.
  • a receiver according to the next invention is characterized in that the inputs of the first quantization means and the conversion selection means are differential.
  • a quadrant judging means for judging a quadrant of the received baseband signal, and after rotating the received signal based on a predetermined rule, a specific straight line Rotation projection means for projecting, integration means for integrating the output of the rotation projection means, quantization means for determining the sign of the integration result and quantizing, Delay means for delaying the delayed signal for a predetermined first time, and outputting the delayed signal to the rotation projecting means; and phase-shifting the output of the quadrant determining means and the quantized signal.
  • An adding means for adding 2 ⁇ modulo; and a phase value after the addition is sequentially latched by an internal shift register, and when there is a phase value exceeding 2 ⁇ in all data in the shift register, The phase value is converted to a predetermined specific value. If there is no phase value exceeding 2 ⁇ , the conversion process is not performed, and the averaging operation of the phase value is performed in this state, thereby smoothing the quantization noise.
  • a low-pass filter unit that outputs a shaded phase value; and a demodulator that demodulates received data based on the phase value.
  • a quadrant judging means for judging a quadrant of the received baseband signal, and after rotating the received signal based on a predetermined rule, projecting the rotated signal on a specific straight line Rotation projecting means, integration means for integrating the output of the rotation projecting means, and quantization means for determining and quantizing the sign of the integration result based on the determined quadrant of the received signal; Delay means for delaying the quantized signal for a predetermined time, and outputting the delayed signal to the rotation projecting means; and outputting the quadrant determination means and the quantized signal in phase 2.
  • an adding means for adding ⁇ modulo and a phase value after the addition is sequentially latched by an internal shift register, and when there is a phase value that crosses 2 ⁇ in all data in the shift register, the phase value is applied.
  • the characteristics specified in advance If there is no phase value that exceeds 2 ⁇ , the conversion process is not performed, and the average value of the phase value is calculated in this state to output a phase value in which quantization noise is smoothed.
  • the delta-sigma modulator is constituted by the adding means.
  • the receiver according to the next invention is characterized in that the inputs of the quadrant judging means and the rotation projecting means are differential.
  • a receiver according to the next invention is characterized by including a delta-sigma modulator having an M-order configuration.
  • the demodulator receives the clock L times the symbol clock generated by the oscillator and the phase value, and determines the data determination timing from the phase value with a resolution of 1 / L of the symbol clock.
  • a timing recovery unit (corresponding to a timing recovery unit 13) for generating a phase detection request timing for operating the low-pass filter unit; and receiving data based on the phase value and the data determination timing.
  • a data judgment unit (corresponding to the data judgment unit 14) for judging, wherein the low-pass filter unit operates at a phase detection request timing.
  • a sample-hold for holding the amplified received baseband signal constant for a predetermined second time before the delta-sigma modulator And circuit means.
  • FIG. 1 is a diagram showing a configuration of a first embodiment of a phase detection circuit according to the present invention
  • FIG. 2 is a diagram showing a configuration of a low-pass filter
  • FIG. FIG. 4 is a diagram illustrating a configuration of a phase detection circuit according to a second embodiment of the present invention
  • FIG. 4 is a diagram illustrating a configuration of a general phase detection circuit when a quantization resolution is ⁇
  • FIG. FIG. 6 is a diagram for specifically explaining the operation of the conversion selecting unit.
  • FIG. 6 is a diagram showing a configuration of the phase detection circuit according to the third embodiment of the present invention.
  • FIG. FIG. 8 is a diagram illustrating a configuration of a phase detection circuit according to a third embodiment of the present invention.
  • FIG. 8 is a diagram illustrating a configuration of a phase detection circuit according to a fourth embodiment of the present invention
  • Fig. 10 is a diagram showing the output (output pattern ⁇ ) of the quadrant judging unit, the rotation projecting unit, and the 1-bit quantizer.
  • FIG. 11 is a diagram illustrating an output of a 1-bit quantizer, a rotation projection unit, and FIG. 11 is a diagram illustrating an output of a quadrant determination unit, a rotation projection unit, and a 1-bit quantizer.
  • FIG. 13 is a diagram showing an output signal waveform.
  • FIG. 13 is a diagram showing a configuration of a phase detection circuit according to a fifth embodiment of the present invention.
  • FIG. 14 is a diagram explaining the operation of the fifth embodiment.
  • FIG. 15 is a diagram showing a determination result of a region to which a received signal belongs.
  • FIG. 16 is a diagram showing a phase quantizer, a 1-bit quantizer, and a converter.
  • FIG. 17 is a diagram illustrating the output of the selection unit.
  • FIG. 17 is a diagram illustrating the output of the phase quantization unit, the 1-bit quantizer, and the conversion selection unit.
  • FIG. 18 is a diagram illustrating the output of the phase quantization unit.
  • FIG. 19 is a diagram showing the output (output pattern A) of the bit quantizer and the transform selector, and FIG. 19 shows the output of the phase quantizer, the 1-bit quantizer, and the transform selector (output pattern B).
  • FIG. 20 is a diagram showing a configuration of a sixth embodiment of the phase detection circuit according to the present invention.
  • FIG. 21 is a diagram showing the configuration of the phase detection circuit according to the present invention.
  • FIG. 22 is a diagram illustrating a configuration of a phase detection circuit according to a seventh embodiment of the present invention.
  • FIG. 22 is a diagram illustrating a configuration of the phase detection circuit according to the seventh embodiment of the present invention.
  • FIG. 24 is a diagram illustrating a configuration of a receiver according to an eighth embodiment including the phase detection circuit according to the present invention.
  • FIG. 24 illustrates a configuration of a phase quantization unit (quadrant determination unit) in the receiver in FIG.
  • FIG. 25 is a diagram showing a configuration of a conversion selection unit (rotational projection unit) in the receiver of FIG.
  • FIG. 27 is a diagram illustrating a configuration of a receiver according to a ninth embodiment including a symbol.
  • FIG. 27 is a diagram illustrating a configuration of a phase quantization unit ′ (quadrant determination unit) in the receiver according to the ninth embodiment.
  • FIG. 28 is a diagram showing a configuration of a conversion selection unit (rotational projection unit) in the receiver according to the ninth embodiment.
  • FIG. 30 is a diagram showing a configuration of a conventional phase detection circuit.
  • FIG. 31 is a diagram showing a configuration of a conventional low-pass filter.
  • FIG. 32 is a diagram showing a quadrant judging unit, a rotation projecting unit, and an output (output pattern A) of a 1-bit quantizer
  • FIG. 33 is a diagram showing a conventional phase detecting circuit
  • FIG. 34 is a diagram showing the relationship between the phase of the input signal and the detected phase
  • FIG. 34 is a diagram showing the output signal waveform of each part of the conventional phase detection circuit obtained by computer simulation.
  • FIG. 3 is a diagram showing a configuration of a conventional PSK receiver including a phase detection circuit.
  • FIG. 36 is a diagram showing a configuration of a conventional receiver capable of suppressing a dynamic range.
  • FIG. 1 is a diagram showing a configuration of a phase detection circuit according to a first embodiment of the present invention.
  • 101 is a quadrant judging unit
  • 102 is a rotation projecting unit
  • 103 is an integrator
  • 104 is a 1-bit quantizer
  • 105 is a delay unit
  • 1 is an adder.
  • 2 is a low-pass filter.
  • a delta sig modulator is constituted by the quadrant judging unit 101, the rotation projecting unit 102, the integrator 103, the 1-bit quantizer 104, the delay unit 105, and the adder 1.
  • the quadrant judging unit 101 judges the quadrant of the received signal from the positive and negative signs of the received in-phase and quadrature components of the received baseband signal, and outputs a coarse phase value according to the result. If the quadrant of the received signal is the first, second, third, or fourth quadrant, 0, 1, 2, or 3 is output, respectively.
  • Rotation projecting section 102 rotates the received complex baseband signal by + ⁇ / 4 or 1 ⁇ 4 according to the data output from delay device 105.
  • a signed value obtained by projecting the rotated signal onto a straight line that bisects the quadrant detected by the quadrant determining unit 101 and a straight line orthogonal to the origin is output.
  • the output of the rotation projection unit 102 is integrated by the integrator 103 and further quantized by the 1-bit quantizer 104.
  • the 1-bit quantizer 104 outputs, for example, 1 when the output of the integrator 103 is positive, and outputs 0 when the output is negative.
  • the delay unit 105 delays the output of the 1-bit quantizer 104 by one basic clock (1 cycle) of the delta-sigma modulator and outputs the delayed output to the rotation projection unit 102.
  • the coarse phase value output from the quadrant determination unit 101 and the 1-bit quantizer 10 The output of 4 is calorie-calculated modulo the equivalent value of phase 2 ⁇ .
  • the coarse phase value is represented by 0, 1, 2, and 3 as described above, and the output of the 1-bit quantizer 104 is 0 or 1, add 4 modulo.
  • Such an adder can be easily realized by discarding the most significant bit of the 3-bit adder.
  • the low-pass filter 2 smoothes the quantization noise based on the added phase data.
  • FIG. 2 is a diagram showing a configuration of the low-pass filter 2.
  • 201 is a shift register
  • 202-1, 202-2,..., 202-k are multipliers
  • 206 is an addition that modulates the equivalent value of phase 2 ⁇ .
  • 204 is a comparison / determination unit
  • 205-1, 205-2,..., 205-k are data conversion units.
  • the phase data output from the adder 1 is sequentially input to the shift register 201.
  • the comparison / determination unit 204 determines that the contents of the register contain both 0 and 3
  • the data conversion units 205-1 to 205-k output the register output data from 0 ⁇ 4 and 1 ⁇ 5. , 2 ⁇ 2, 3 ⁇ 3.
  • the comparison / determination unit 204 determines that 0 and 3 are not mixed in the register contents
  • the data conversion units 205-1-1 to 205-k output the register output data without conversion.
  • the adder 1 performs the addition modulo the phase 2 ⁇ , and the low-pass filter 2 outputs the phase of the output of the shift register 201 to be operated over 2 ⁇ .
  • the range of the phase data is converted from 0 to 2 ⁇ (equivalent to 0 to 3 in the register output) to ⁇ to 3 ⁇ (equivalent to 2 to 5 in the output of the data converter), and the operation is performed.
  • the range of the phase data was returned to 0 to 2 ⁇ (corresponding to 0 to 3).
  • a correct average calculation result can be obtained, so that accurate phase detection can be realized.
  • the quadrant determination unit 101 quantizes the phase of the received signal with 2 bits.
  • the quantization resolution is N (natural number) Will be described.
  • FIG. 3 is a diagram showing a configuration of a phase detection circuit according to a second embodiment of the present invention.
  • reference numeral 401 denotes a phase quantization unit
  • reference numeral 402 denotes a conversion selection unit.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the phase quantization unit 401, the conversion selection unit 402, the integrator 103, the 1-bit quantizer 104, the delay unit 105, and the adder 1 Construct a delta-sigma modulator.
  • FIG. 4 is a diagram showing a configuration of a general phase detection circuit when the quantization resolution is N.
  • the signal plane is divided into fan-shaped regions ( ⁇ ) with a center angle of 2 ⁇ / ⁇ centered on the origin.
  • the ith region (where i is a natural number) belongs to a point whose phase is greater than or equal to 2 (i-1) ⁇ and less than 2i ⁇ / ⁇ .
  • the phase quantization section 401 determines a region to which the received complex baseband signal belongs, and outputs a phase quantization value according to the result. If the received signal belongs to the i-th area, i-11 is output.
  • the conversion selection section 402 rotates the received complex baseband signal by + ⁇ / ⁇ or 1 ⁇ / ⁇ according to the data output from the delay device 105. Further, a signed value obtained by projecting the rotated signal is output on a straight line that bisects a region including the received signal detected by the phase quantization unit 401 and a straight line that is orthogonal to the origin at the origin. Then, the output of the conversion selecting section 402 is integrated by the integrator 103 and further quantized by the 1-bit quantizer 104.
  • the 1-bit quantizer 104 outputs, for example, 1 when the output of the integrator 103 is positive, and outputs ⁇ when the output is negative.
  • the adder 106 adds this output value to the phase quantization value output from the phase quantization unit 401.
  • the delay unit 105 the output of the 1-bit quantizer 104 is used as the basic cutoff of the delta-sigma modulator. The output is output to the conversion selection unit 402 after being delayed by an amount corresponding to the clock.
  • ⁇ is a value of 0 or more and less than 2 ⁇ /.
  • the output of the delay unit 105 is 1, the received signal is rotated by 1 ⁇ / ⁇ , and can be expressed as in Expression (13).
  • the conversion selection unit 402 projects this signal on a straight line that bisects the area detected by the phase quantization unit 401 and a straight line that is orthogonal to the origin at the origin.
  • the direction of the orthogonal line is determined such that the direction in which the phase increases due to the area detected by the phase quantization unit 401 coincides with the positive direction of the straight line.
  • the unit direction vector of the straight line bisecting the i-th region and the straight line orthogonal to the origin is (one sin (2 i ⁇ 1) ⁇ / ⁇ , cos (2 i ⁇ 1) ⁇ / ⁇ ). Become.
  • the projection of the rotated received signal onto this straight line is expressed by the inner product of the straight line and the unit direction vector.
  • the output of the conversion selection unit 402 can be represented by [;:] as in Expression (17) or Expression (18), and the deviation is a linear conversion of the received complex baseband signal.
  • the conversion selecting unit 402 outputs one Asin (2 ⁇ / ⁇ -) or Asi ⁇ to the integrator 103 according to the output of the delay unit 105.
  • the output of the integrator 103 that integrates this represents the average value of the output of the conversion selection unit 402.
  • the 1-bit quantizer 104 determines whether the output of the integrator 103 is positive or negative. Then, when this output is positive, 1 is output, and one A si ⁇ (2 ⁇ / ⁇ - ⁇ ) is output from the conversion selection unit 402 via the delay unit 105, and when it is negative, 0 is output.
  • As i ⁇ ⁇ is output from the conversion selection unit 402 via the delay unit 105.
  • the output of the phase quantization unit 401 is i ⁇ 1, and the 1-bit quantizer 104 outputs 1 p times and 0 times q times. 06 outputs i p times and 1-1 times. Therefore, if the low-pass filter 107 simply averages this, the output will be as shown in equation (19).
  • phase detection circuit 2 ⁇ / ⁇ times the output of the low-pass filter 107 is an approximate value of the phase.
  • the operation of the phase detection circuit according to the present embodiment will be described. Here, only operations different from those of the above-described general phase detection circuit will be described.
  • the adder 1 the phase quantization value output from the phase quantization unit 401 and the output of the 1-bit quantizer 104 are used. Add the modulo value of the phase 2 ⁇ modulo.
  • the low-pass filter 2 smoothes the quantization noise based on the added phase data in the same procedure as in the first embodiment.
  • the same effect as in the first embodiment described above can be obtained, and further, it is possible to cope with the case where the quantization resolution is ⁇ ⁇ (natural number).
  • FIG. 6 and FIG. 7 are diagrams showing a configuration of the phase detection circuit according to the third embodiment of the present invention.
  • reference numeral 3 denotes a sample and hold circuit.
  • the same components as those in the first or second embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the configuration of FIG. 6 is obtained by applying the sample and hold circuit 3 to the configuration of the first embodiment (FIG. 1), and the configuration of FIG. 7 is the configuration of the second embodiment.
  • the sample-and-hold circuit 3 is applied to (FIG. 3)
  • the present invention is not limited to this.
  • the sample-and-hold circuit 3 may be applied to the configuration of FIG. 30 or FIG.
  • the delta-sigma modulator in the phase detection circuit (in Fig. 6, quadrant judging unit 101, rotation projecting unit 102, integrator 103, 1-bit quantizer 104, delay unit 105, adder 1
  • the phase quantization unit 401, the transformation selection unit 402, the integrator 103, the 1-bit quantizer 104, the delay unit 105, and the adder 1) provide sufficient precision phase by delta-sigma modulation.
  • the received baseband signal is kept constant for ⁇ cycles until the quantized value of is obtained.
  • the outputs of the rotation projection unit 102 and the conversion selection unit 402 become constant, so that a more accurate phase detection value can be obtained.
  • the received baseband signal is kept constant for ⁇ cycles until a quantized value of sufficiently accurate phase is obtained by delta-sigma modulation. Therefore, the following problems remain.
  • the transmission signal has a fixed frequency or phase for each symbol clock.
  • the band is limited in order to suppress the spread of the spectrum of the transmission signal.
  • the transmission signal has a certain frequency or phase at a specific timing for each symbol, and the frequency and The phase changes smoothly.
  • the receiver cannot determine the frequency or phase at an arbitrary timing.It is necessary to find the timing at which the transmission signal takes a certain frequency or phase value, and to determine the data in synchronization with the timing. . Therefore, the receiver usually detects the frequency and phase of the received signal at intervals of 1/8 or 1/16 of the symbol clock, and searches for an appropriate data determination timing from among them.
  • the phase detection circuit when the phase is detected at a period of 1/8 of the symbol clock, the phase detection circuit according to the third embodiment holds the baseband signal received at each detection by the sample-and-hold circuit 3 and outputs the delta-sigma signal. Since the modulator is operated for N cycles, a clock that is 8N times the symbol clock is required, and power consumption increases.
  • FIG. 8 is a diagram showing a configuration of a phase detection circuit according to a fourth embodiment of the present invention.
  • reference numeral 4 denotes a rotation projection unit whose operation is different from that of the above-mentioned rotation projection unit 102
  • reference numeral 5 denotes a 1-bit quantization unit whose operation is different from that of the above-mentioned 1-bit quantization unit 104. It is.
  • the same components as those in the first to third embodiments described above are denoted by the same reference numerals, and description thereof is omitted.
  • a delta-sigma modulator is formed by a quadrant determination unit 101, a rotation projection unit 4, an integrator 103, a 1-bit quantizer 5, a delay unit 105, and an adder 1.
  • FIG. 8 the configuration in FIG. 8 is described as an application example of the configuration of the first embodiment (FIG. 1) for convenience of explanation, but is not limited thereto. Fig.) May be described as an application example.
  • the rotation projection unit 4 and the 1-bit quantizer 5 operate according to the output of the quadrant determination unit 101.
  • the 1-bit quantizer 5 determines the sign of the output of the integrator 103 according to the output of the quadrant determiner 101,
  • the 1-bit quantizer 5 determines the sign of the output of the integrator 103 according to the output of the quadrant determiner 101,
  • the 1-bit quantizer outputs 1 when the output of the integrator 103 is positive, and outputs 0 when the output of the integrator 103 is negative. 2
  • the outputs of the quadrant judging unit 101, the rotation projecting unit 4, and the 1-bit quantizer 5 can be represented as shown in FIG. This is called output pattern A for convenience.
  • the rotation projection unit 4 reverses the sign of the output signal
  • the sign of the output of the integrator 103 is also reversed. Therefore, at the same time as inverting the sign of the output signal, the decision of the 1-bit quantizer 5 is reversed so that 0 is output when the output of the integrator 103 is positive, and 1 is output when the output of the integrator 103 is negative. . Even if such sign inversion is performed, the output of the 1-bit quantizer 5 does not change.
  • the 1-bit quantizer 5 outputs 0 when the output of the integrator 103 is positive, and 1 when the output of the integrator 103 is negative.
  • outputs of the quadrant judging unit 101, the rotation projecting unit 4, and the 1-bit quantizer 5 can be represented as shown in FIG. This is referred to as output pattern B for convenience.
  • the output patterns A and B are combined and output for each quadrant. That is, when the received signal is in the first quadrant, the output pattern A, output pattern B when the received signal is in the second quadrant, output pattern A when the received signal is in the third quadrant, and output pattern B when the received signal is in the fourth quadrant (Fig. 10) Alternatively, output pattern B when the received signal is in the first quadrant, output pattern A when the received signal is in the second quadrant, output pattern B when the received signal is in the third quadrant, output pattern A when the received signal is in the fourth quadrant, (Fig. 11).
  • the rotation projection unit 4 sets the received signal in the first quadrant to —I (negative ) Or Q (positive value), and in the second quadrant, I (negative value) or Q (positive value). At this time, near the boundary between the first quadrant and the second quadrant, since the absolute value of I is close to Z, the change in the output of the rotation projection unit 4 is small.
  • the phase detection value obtained by the modulator becomes accurate.
  • a configuration using the sump-no-hold circuit 3 may be employed.
  • FIG. 12 is a diagram showing output signal waveforms of various parts of the phase detection circuit according to the fourth embodiment obtained by computer simulation.
  • the horizontal axis represents time, and the unit of the numbers on the horizontal axis is cycle.
  • (A) is the phase of the received baseband signal
  • (b) is the in-phase component and the quadrature component of the received baseband signal
  • (c) is the output of the rotation projection unit 4
  • (d) is the integral.
  • E) is the output of the 1-bit quantizer 5
  • (f) is the output of the quadrant judging unit 101
  • (g) is the output of the adder 1.
  • (h) is the waveform of the output of the low-pass filter 2.
  • quadrant judging section 101 quantifies the phase of the received signal in two bits.
  • the quantization resolution is N (natural number) will be described as a specific example, for example, a case where the phase of a received signal is quantized by 3 bits.
  • FIG. 13 is a diagram showing a configuration of a phase detection circuit according to a fifth embodiment of the present invention.
  • reference numeral 403 denotes a conversion selection unit. Note that the same components as those in the fourth embodiment described above are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 14 is a diagram showing a specific example for explaining the operation of the fifth embodiment.
  • the signal plane is divided into eight fan-shaped regions with the center angle ⁇ ⁇ 4 around the origin.
  • a point whose phase is equal to or more than (i_l) ⁇ 4 and less than i ⁇ / 4 belongs to the ith region (i is a natural number).
  • the phase quantization section 401 determines a region to which the received complex baseband signal belongs, and outputs a phase quantization value according to the result. For example, if the received signal belongs to the i-th area, i-11 is output.
  • the phase quantization unit 401 determines the area to which the received signal belongs as shown in FIG. 15 from the magnitude of the positive and negative and the absolute value of the received in-phase component and quadrature component received baseband signal, as shown in FIG. The phase quantization value corresponding to the result is output.
  • the conversion selecting section 403 and the 1-bit quantizer 5 operate according to the output of the phase quantizing section 401.
  • the 1-bit quantizer 5 determines the sign of the output of the integrator 103 according to the output of the phase quantization unit 401.
  • FIG. 16 and FIG. 17 are diagrams showing the outputs of the phase quantization unit 401, the 1-bit quantizer 5, and the conversion selection unit 403.
  • the reason why the phase can be detected by the above operation will be described below.
  • the outputs of the 1-bit quantizer 5 and the conversion selector 403 can be represented as shown in FIG. This will be referred to as output pattern A for convenience.
  • the conversion selector 403 reverses the sign of the output signal
  • the sign of the output of the integrator 103 is also reversed. Therefore, at the same time as inverting the sign of the output signal, the decision of the 1-bit quantizer 5 is reversed so that 0 is output when the output of the integrator 103 is positive, and 1 is output when the output of the integrator 103 is negative. Even if such sign inversion is performed, The output of the 1-bit quantizer 5 remains unchanged. That is, the outputs of the 1-bit quantizer and the conversion selector 403 can be represented as shown in FIG. This is called output pattern B.
  • the output patterns A and B are combined and output for each area.
  • the output pattern is A when the received signal is in the odd-numbered area
  • the output pattern B is when the received signal is in the even-numbered area (Fig. 16).
  • Output pattern B when the area is the area
  • output pattern A when the received signal is the even-numbered area (Fig. 17).
  • the phase detection circuit is configured by a first-order delta-sigma modulator, but in the sixth embodiment, the phase detection circuit is configured by a second-order or higher-order delta-sigma modulator. I do.
  • FIG. 20 is a diagram showing a configuration of a phase detection circuit according to a sixth embodiment of the present invention.
  • 6 is an adder
  • 7 is an integrator.
  • quadrant judging unit 101, rotation projecting unit 4, integrator 103, adder 6, integrator 7, 1-bit quantizer 5, delay unit 105, adder 1 constitutes a second-order delta-sigma modulator.
  • the configuration of FIG. 20 is obtained by applying the adder 6 and the integrator 7 to the configuration of the above-described fourth embodiment (FIG. 8).
  • the adder 6 and the integrator 7 may be applied to the configuration of the first embodiment (FIG. 1) or the conventional configuration (FIG. 30).
  • phase detection circuit according to the sixth embodiment. It is to be noted that the components having the same reference numerals as those in Embodiments 1 to 5 described above operate similarly.
  • the adder 6 adds the output of the rotation projecting unit 4 and the output of the integrator 103, and outputs the addition result to the integrator 7. And in the 1-bit quantizer 5, the integrator
  • the phase detection circuit is configured by a second-order or higher denolet sigma modulator.
  • the electric spectrum of the quantization noise is smaller on the low frequency side and is smaller on the high frequency side. Therefore, by removing high-frequency noise by the low-pass filter 2, the SN ratio can be greatly improved.
  • phase detector is constituted by a secondary delta-sigma modulator.
  • present invention is not limited to this. May be configured.
  • a configuration using the sump-no-hold circuit 3 may be employed as in the above-described third embodiment.
  • FIG. 21 is a diagram showing a configuration of a phase detection circuit according to a seventh embodiment of the present invention.
  • the second-order delta-sigma modulator shown in the present embodiment is, for example, a configuration example of a second-order delta-sigma modulator shown on page 37 of Akira Yukawa “Oversampling A-D conversion technology” (Nikkei BP).
  • a phase quantization unit 401, a conversion selection unit 400, an integrator 103, an adder 6, an integrator 7, a 1-bit quantizer 5, a delay unit 1 0 5, adder 1 forms a second-order delta-sigma modulator.
  • the adder 6 and the integrator 7 are applied to the configuration of the above-described embodiment 5 (FIG. 13).
  • adder 6 and integrator 7 may be applied to the configuration of Embodiment 2 (FIG. 3) or the conventional configuration (FIG. 4).
  • the adder 6 subtracts the output of the conversion selecting section 400 from the output of the integrator 103 and outputs the result of the subtraction to the integrator 7. Then, the 1-bit quantizer 5 quantizes the output (integration result) of the integrator 7 and outputs 0 or 1.
  • FIG. 22 is a diagram showing a configuration of a phase detection circuit different from that of FIG. 21 described above.
  • the second-order delta-sigma modulator shown in this example is based on the configuration example of the second-order delta-sigma modulator shown on page 43 of Akira Yukawa, "Oversampling A-D Conversion Technology" (Nikkei BP). ing.
  • reference numeral 8 denotes a delay unit
  • reference numeral 9 denotes an amplifier. Note that the same components as those in FIG. 21 are denoted by the same reference numerals and description thereof will be omitted. Further, in FIG.
  • the second-order delta-sigma modulator is composed of the modulator 5, delay unit 105, and adder 1.
  • an adder 6, an integrator 7, a delay unit 8 and an amplifier 9 are applied to the configuration of the above-described fifth embodiment (FIG. 13) for convenience of explanation.
  • adder 6, integrator 7, delay 8 and multiplier 9 may be applied to the configuration of Embodiment 2 (FIG. 3) or the conventional configuration (FIG. 4).
  • the operation of the phase detection circuit of FIG. 22 will be described. It is to be noted that the components having the same reference numerals as those in Embodiments 1 to 6 described above operate similarly.
  • the delay unit 8 delays the output of the integrator 103 by one cycle and outputs the result to the adder 6. Further, the amplifier 9 doubles the output of the conversion selection unit 403 and outputs the same to the adder 6. The adder 6 subtracts the output of the amplifier 9 from the output of the delay unit 8 and outputs the subtraction result to the integrator 7. Then, the 1-bit quantizer 5 quantizes the output (integration result) of the integrator 7 and outputs 0 or 1.
  • the noise is shaped so that the electric cascade density of the quantization noise is small in the low frequency region of the signal band and large in the high frequency region outside the signal band. it can. Therefore, if the high-frequency region is suppressed by the subsequent low-pass filter 2, the overall noise power is reduced and the SN ratio is improved.
  • the phase detection circuit is constituted by a second-order or higher-order denolet sigma modulator.
  • the power spectrum density of the quantization noise is smaller on the low frequency side and smaller on the high frequency side as compared with the case where the phase detection circuit is configured by a first-order delta-sigma modulator as in the first to fifth embodiments. Therefore, the S / N ratio can be significantly improved by removing high-frequency noise using the low-pass filter 2.
  • phase detector is constituted by a secondary delta-sigma modulator.
  • present invention is not limited to this. May be configured.
  • a configuration using the sample and hold circuit 3 may be adopted as in the above-described third embodiment.
  • FIG. 23 is a block diagram showing a reception apparatus including the phase detection circuit (Embodiments 1 to 7) according to the present invention
  • FIG. 2 is a diagram showing a configuration of the machine.
  • 301 and 302 are mixers
  • 303 is a local oscillator
  • 304 is a quadrature splitter
  • 305 and 306 are low-pass filters.
  • 307 and 308 are amplifiers
  • 11 is the phase detection circuit of Embodiments 1 to 7
  • 312 is a demodulator.
  • the phase detection circuit 11 detects the phase from the in-phase component I and the quadrature component Q of the received spanned signal.
  • the phase detection circuit 11 may use any of the configurations of Embodiments 1 to 7.
  • each component having the same reference numeral as the conventional one operates in the same manner.
  • the quantization value of the phase is derived from the ratio ta ⁇ ⁇ of the in-phase component I and the quadrature component Q of the received baseband signal. Since the configuration uses a phase detection circuit that detects the phase, the phase can be detected irrespective of the envelope amplitude of the received signal, eliminating the need for a high-resolution A / D converter and AGC that were required in the past.
  • the reception baseband signals of the in-phase component and the quadrature component have been input to the phase detection circuit as single-ended signals.
  • the single-ended input phase detection circuit 11 detects the phase from the in-phase component I and the quadrature component Q of the single-ended received baseband signal.
  • the phase quantization unit 401 and the conversion selection unit 402 are , It is configured as follows.
  • FIG. 24 is a diagram showing a configuration of a phase quantization unit (quadrant determination unit) in the receiver of FIG. For example, if the quantization resolution of the phase quantization unit 401 is 4 (2 bits), the phase quantization unit 401, as shown in FIG. Be composed.
  • FIG. 25 is a diagram showing a configuration of a conversion selection unit (rotational projection unit) in the receiver shown in FIG. As shown in FIG. 25, the conversion selecting section 402 is composed of inverting amplifiers 2 1 2 and 2 13 and a selector 2 14.
  • the comparators 210 and 211 compare the in-phase component I and the quadrature component Q of the received baseband signal with 0 to determine the sign and output 1-bit data. Also, The inverting amplifiers 2 1 2 and 2 1 3 respectively invert the signs of the in-phase component I and the quadrature component Q of the received baseband signal to obtain ⁇ 1, 1 Q. Then, each of the signals I, Q, —I, and I-Q is input to the selector 214, and based on the output code of the phase quantization unit 401 and the 1-bit quantizer 5, Or select one signal. In the receiver shown in Fig. 23 above, when the received baseband signal is a single-ended signal, there are the following problems.
  • the baseband low-pass filters 305 and 306 and the amplifiers 307 and 308 that exist between the outputs of the mixers 301 and 302 and the input of the phase detection circuit 111
  • common-mode noise or DC offset is added to the received baseband signal, it is difficult to remove it.
  • common mode noise or DC offset is large, accurate phase cannot be detected.
  • the gains of the inverting amplifiers 2 1 1 and 2 1 2 are not exactly 1 but 1 a (a ⁇ 1), the inputs of the selector 2 14 become I, Q, — a I,-a As Q, the phase cannot be detected accurately.
  • FIG. 26 is a diagram showing a configuration of a receiver including a phase detection circuit according to the present invention.
  • 3 2 1 and 3 2 2 are differential output mixers
  • 3 2 5 and 3 2 6 are differential input / output low-pass filters
  • 3 2 7 and 3 2 8 Is a differential input / output amplifier
  • 12 is a differential input phase detection circuit.
  • the differential input phase detection circuit 12 detects the phase from the in-phase component I and the quadrature component Q of the differential received baseband signal.
  • the phase quantization unit 401 and the conversion selection unit 402 It is configured as follows.
  • FIG. 27 is a diagram illustrating a configuration of a phase quantization unit (quadrant determination unit) in the receiver according to the ninth embodiment.
  • the phase quantization unit 401 when the quantization resolution of the phase quantization unit 401 is 4 (2 bits), the phase quantization unit 401, as shown in FIG. It consists of.
  • FIG. 28 is a diagram illustrating a configuration of a conversion selection unit (rotational projection unit) in the receiver according to the ninth embodiment.
  • the conversion selecting section 402 is composed of selectors 222, 222, 226, and subtracters 222, 225.
  • the comparator 220 generates a non-inverted signal for the in-phase component I of the received baseband signal.
  • the sign is determined by comparing 1+ with the inverted signal I_, and 1-bit data is output.
  • the comparator 221 compares the non-inverted signal Q + and the inverted signal Q— for the orthogonal component Q of the received baseband signal, determines the sign, and outputs 1-bit data.
  • the selectors 222 and 223 subtract either the non-inverted signal (I + , Q +) or the inverted signal (I-, QJ) for the in-phase component I and the quadrature component Q of the received baseband signal, respectively.
  • the power to be input to the minuend side of the units 2 24 and 2 25 and which power is input to the subtrahend side is selected based on the output code of the phase quantization unit 401 and the 1-bit quantizer 5.
  • Subtractor 2 2 4 can be used to select one of I + — I— and I -— 1 +
  • the selector 226 selects either the output of the subtractor 224 or the output of the subtractor 225 based on the output code of the phase quantizer 410 and the 1-bit quantizer 5. And output.
  • the phase quantization unit 401 and the conversion selection unit 402 are configured differentially, the non-inverted component and the inverted component of the received baseband signal have the same amount. Even if in-phase noise or DC offset is added, they can cancel each other out and detect an accurate phase. Also, the accuracy of the gain of the inverting amplifier does not matter.
  • the operation of the present embodiment has been described using the configuration of the phase quantization unit 401 and the transformation selection unit 402 as an example.
  • the present invention is not limited to this. The same can be applied to a combination of 1 and the conversion selection unit 4 03, and a combination of the quadrant determination unit 101 and the rotation projection unit 102.
  • FIG. 29 is a diagram showing a configuration of the demodulator 312 of the receiver shown in FIG.
  • 13 is a timing reproducing section
  • 14 is a data determining section
  • 15 is an oscillator.
  • a digital frequency modulation (FSK) or a phase modulation (PSK) receiver provided with the phase detection circuit according to the first to seventh embodiments, particularly, a phase detection circuit 11 and a demodulator 31 1 2 shows the configuration of FIG.
  • the receiver usually detects the frequency and phase of the received signal at intervals of 1/8 or 1Z16 of the symbol clock, and searches for the appropriate data decision timing from among them. .
  • the timing recovery unit 13 includes, for example, a clock 16 times the symbol clock oscillated by the oscillator 15 and a reception signal output by the phase detection circuit 11. Receives the phase information and, and searches for the data judgment timing with the resolution of 1/16 of the symbol clock from the phase of the received signal.
  • the timing reproduction section 13 outputs a phase detection request timing signal to the phase detection circuit 11.
  • This phase detection request timing signal is represented by, for example, a value of 0 to 15 and, from the start of reception, until the data determination timing is found, a value of 0 to 15 is provided for each 16 times the symbol clock. Output the value. After the data determination timing is found, for example, if the data determination timing is a phase 0 of 16 times the symbol clock, a value of 0 is output for each symbol clock.
  • the adder 206 In the phase detection circuit 11, the adder 206, the comparison / determination unit 204, the multipliers 202-1 to 202-k, only at the phase detection request timing instructed by the timing recovery unit 13.
  • the low-pass filter 2 of the phase detection circuit 11 ⁇ ⁇ is operated only at the phase detection request timing instructed by the timing recovery unit 13, so that the power consumption is reduced. Can be reduced.
  • phase detection circuit 11 shown in FIG. 23 As an example.
  • the present invention is not limited to this, and the phase detection circuit 12 shown in FIG. Applicable.
  • the adding means performs addition modulo the quantized value of phase 2 ⁇
  • the low-pass filter means outputs the phase 2 to the output of the shift register to be operated.
  • phase data that crosses the quantized value of ⁇ appears
  • the range of the phase data is converted from 0 to 2 ⁇ to ⁇ to 3 ⁇ , and the calculation is performed.
  • the data range is returned to 0 to 2 ⁇ .
  • the second quantization means determines the sign of the output of the integration means based on the determined area of the received signal and performs quantization.
  • the configuration is such that conversion selection means output S and different output patterns are combined and output for each area. This has the effect of reducing the change in the output of the conversion selection means and making the detected phase value more accurate.
  • the first quantization means, the conversion selection means, the integration means, the second quantization means, the delay means and the addition means constitute a delta-sigma modulator, low-pass There is an effect that a correct averaging result can be obtained by the filter means.
  • the phase detection circuit is configured by a second-order or higher-order delta-sigma modulator.
  • the power spectrum of the quantization noise becomes smaller at the low frequency side and becomes larger at the high frequency side, compared to the case where the phase detection circuit is configured by a first-order delta-sigma modulator. This has the effect of greatly improving the S / N ratio by removing the noise.
  • the provision of the sample and hold circuit makes the output of the conversion selecting means constant during the operation of the delta-sigma modulator, so that a more accurate phase detection value can be obtained. To play.
  • the adding means performs addition modulo the phase 2 ⁇
  • the low-pass filter means displays phase data that crosses 2 ⁇ at the output of the shift register to be operated. Then, the range of the phase data was converted from 0 to 2 volts to vertices to 3 volts, the calculation was performed, and then the range of the phase data was returned to 0 to 2 ⁇ . As a result, a correct averaging result can be obtained, so that accurate phase detection can be realized.
  • the quantization means determines the sign of the output of the integrator based on the determined quadrant of the received signal and performs quantization. That is, this phase detection circuit outputs different output patterns in combination for each quadrant. As a result, there is an effect that the change in the output of the rotation projection means is reduced, and the detected value of the phase becomes more accurate.
  • the phase detection circuit is configured by a second-order or higher-order delta-sigma modulator.
  • the power spectrum of the quantization noise is smaller on the low frequency side and larger on the high frequency side, compared to the case where the phase detection circuit is configured by a first-order delta-sigma modulator.
  • the SN ratio can be significantly improved.
  • the output of the rotation projecting means is constant, so that it is possible to obtain a more accurate phase detection value.
  • a configuration is adopted in which a phase detection circuit that quantizes the ratio of the in-phase component I and the quadrature component Q of the received baseband signal is used. This has the effect of eliminating the need for AGC. Also, by using a phase detection device capable of realizing accurate phase detection, the distortion rate characteristics and the received bit error rate characteristics of the receiver can be greatly improved.
  • the second quantization means determines the sign of the output of the integration means based on the determined quadrant of the received signal and performs quantization. That is, this phase detection circuit combines and outputs different output patterns for each quadrant. As a result, there is an effect that the change in the output of the conversion selecting means is reduced and the detected value of the phase becomes more accurate.
  • the first quantizing means and the conversion selecting means are configured differentially, the same amount of common-mode noise and direct current as the non-inverted component and the inverted component of the received baseband signal are used. Even if an offset is added, it is possible to cancel each other out and detect an accurate phase.
  • a configuration is employed in which a phase detection circuit is used to quantize the ratio between the in-phase component I and the quadrature component Q of the received baseband signal. This has the effect of eliminating the need for C. Also, by using a phase detection device capable of realizing accurate phase detection, the distortion rate characteristics and the received bit error rate characteristics of the receiver can be greatly improved.
  • the quantization means determines the sign of the output of the integrator based on the determined quadrant of the received signal and performs quantization. That is, this phase detection circuit outputs different output patterns in combination for each quadrant. As a result, there is an effect that the change in the output of the rotation projection means is reduced, and the detected value of the phase becomes more accurate.
  • the quadrant judging means and the rotation projecting means are constituted by differentials, the same amount of common mode noise or DC offset is added to the non-inverted and inverted components of the received baseband signal.
  • the phases can be canceled out and an accurate phase can be detected.
  • the phase detection circuit is configured by a second-order or higher delta-sigma modulator including a plurality of integrators.
  • the power spectrum of the quantization noise is smaller on the low frequency side and larger on the high frequency side as compared with the case where the phase detection circuit is composed of a first-order delta-sigma modulator.
  • the SN ratio can be greatly improved.
  • the low-pass filter means in the phase detection circuit is operated only at the phase detection request timing instructed by the timing recovery means, so that the power consumption can be greatly reduced.
  • the output of the rotation projecting means or the conversion selecting means becomes constant, so that it is possible to obtain a more accurate phase detection value.
  • phase detection circuit and the receiver according to the present invention are suitable for detecting the phase of an FS.K or PSK signal in digital mobile communication.

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Description

位相検出回路および受信機
技術分野
本発明は、 無線通信において、 周波数変調または位相変調された受信信号の位 相を検出する位相検出回路および受信機に関するものであり、 特に、 ディジタル 明
移動通信で使われる F SK(Frequency Shift Keying)や P S K (Phase Shift Key 田
ing)信号の位相を検出する位相検出回路および受信機に関するものである。
背景技術
以下、 従来の位相検出回路について説明する。 第 30図は、 たとえば、 特開平 6 - 77737号公報に示された従来の位相検出回路の構成を示す図である。 従 来の位相検出回路は、 ベースバンド信号から受信信号の位相を検出する。 第 30 図において、 101は象限判定部であり、 102は回転射影部であり、 103は 積分器であり、 104は 1ビット量子化器であり、 105は遅延器であり、 10 6は加算器であり、 107は低域通過フィルタである。 なお、 従来例は、 回転射 影部 102, 積分器 103, 1ビット量子化器 104, 遅延器 105, 加算器 1 06, 象限判定部 101で、 デルタシグマ変調器を構成する。
ここで、 従来の位相検出回路の動作について説明する。 象限判定部 101では、 受け取った同相成分， 直交成分の受信ベースバンド信号の正負から、 受信信号の 象限を判定し、 その結果に応じた粗位相値を出力する。 受信信号の象限が第 1, 第 2， 第 3， 第 4象限の場合は、 それぞれ、 0， 1， 2， 3を出力する。
回転射影部 102では、 遅延器 105が出力するデータに応じて、 受信複素べ ースバンド信号を + 7ノ4または一 πΖ4回転する。 さらに、 象限判定部 101 が検出した象限を二等分する直線と原点で直交する直線に、 この回転した信号を 射影した符号付きの値を出力する。 そして、 回転射影部 102の出力は、 積分器 103で積分され、 さらに、 1ビ ット量子ィ匕器 104で量子化される。 1ビット量子化器 104では、 たとえば、 積分器 103の出力が正のときに 1を、 負のときに 0を出力する。 また、 加算器 106では、 この出力値と象限判定部 101が出力する粗位相値とを加算する。 また、 遅延器 105では、 1ビット量子化器 104の出力をデノレタシグマ変調器 の 1基本クロック （1サイクル） 分だけ遅延して回転射影部 102に対して出力 する。
低域通過フィルタ 107では、 上記加算された位相データに基づいて量子化雑 音を平滑化する。 第 31図は、 低域通過フィルタ 107の構成を示す図である。 第 31図において、 201はシフトレジスタであり、 202—1, 202-2, ···， 202— kは乗算器であり、 203は加算器である。 低域通過フィルタ 1 07では、 加算器 106が出力する位相データが次々にシフトレジスタ 201に 入力される。 乗算器 202— 1， ···, 202— kでは、 各レジスタの内容と係数 とを乗算し、 加算器 203では、 すべての乗算結果を加算する。 たとえば、 係数 を lZkにすると k段の移動平均力 S加算器 203の出力に現れる。
つぎに、 上記回転射影部 102の動作を具体的に説明する。 なお、 以降の説明 では、 受信複素ベースバンド信号を I + j Qで表す。 たとえば、 遅延器 105の 出力が 1の場合、 受信信号は一 π/4回転され、 式 （1) のように表すことがで ぎる。
(I +
Figure imgf000004_0001
= ((I + Q)+ j(— I + Q))/V2 (1)
一方、 遅延器 105の出力が 0の場合には、 受信信号は +π/4回転され、 式 (2) のように表すことができる。
(I +
Figure imgf000004_0002
((1— Q)+ j(l + Q))/V2 (2) つぎに、 回転射影部 102では、 象限判定部 101が検出した象限を二等分す る直線と原点で直交する直線に、 この信号を射影する。 このとき、 直交する直 H の向きは、 前記の象限判定部 101で検出した象限において位相が増加する方向 が直線の正の方向に一致するように定める。
たとえば、 受信信号が第 1象限にある場合、 第 1象限を二等分する直線と原点 で直交する直線の単位方向べクトルは、 第 2象限の方向が正になるように定める と、 （一 1ノ 2, 1/V2) となる。 回転した受信信号のこの直線への射影は、 直線の単位方向べクトルとの内積で表されるので、 遅延器 105の出力が 1のと きは式（3)のように、 遅延器 105の出力が 0のときは式 （4) のように、 それ ぞれ表すことができる。
((1 + Q)/^， (一 I + Q)/V2)- (一 1/V2,1/V2)=—I (3) ((1 - Q)/ 2,(I + Q)/V2)- (-
Figure imgf000005_0001
Q (4)
同様に、 受信信号が第 2象限にある場合、 第 2象限を二等分する直線と原点で 直交する直!！の単位方向べクトノレは、 第 3象限の方向が正になるように定めると、 (-1/V2, —l/f2) となる。 したがって、 回転した受信信号のこの直線 への射影は、 遅延器 105の出力が 1のときは式 （5) のように、 遅延器 105 の出力が 0のときは式 （6) のように、 それぞれ表すことができる。
((/ + Q)/V2, (- 1 +
Figure imgf000005_0002
-Q (5) ((1 - Q)/ /2, (I + Q)/V¾.
Figure imgf000005_0003
一 I (6)
同様に、 受信信号が第 3象限にある場合、 第 3象限を二等分する直線と原点で 直交する直線の単位方向べクトルは、 第 4象限の方向が正になるように定めると、 ( 1 /V~ 2 , —1/T2) となる。 したがって、 回転した受信信号のこの直線へ の射影は、 遅延器 105の出力が 1のときは式 （7) のように、 遅延器 105の 出力が 0のときは式 （8) のように、 それぞれ表すことができる。
Figure imgf000006_0001
((1 - Q)/V2,(l + Q)/V2)-
Figure imgf000006_0002
-Q (8)
同様に、 受信信号が第 4象限にある場合、 第 4象限を二等分する直線と原点で 直交する直線の単位方向べクトルは、 第 1象限の方向が正になるように定めると、 ( 1 2 , l/ 2) となる。 したがって、 回転した受信信号のこの直線への 射影は、 遅延器 105の出力が 1のときは式 （9) のように、 遅延器 105の出 力が 0のときは式 （10) のように、 それぞれ表すことができる。
(I + Q)/ , (- 1 + Q)/V2)- y/V2,l/V2 = Q (9)
Figure imgf000006_0003
すなわち、 回転射影部 102では、
①受信信号が第 1象限で遅延器 105の出力が 1のとき一 I
②受信信号が第 1象限で遅延器 105の出力が 0のとき Q
③受信信号が第 2象限で遅延器 105の出力が 1のとき一 Q
④受信信号が第 2象限で遅延器 105の出力が 0のとき一 I
⑤受信信号が第 3象限で遅延器 105の出力が 1のとき I
⑥受信信号が第 3象限で遅延器 105の出力が 0のとき一 Q
⑦受信信号が第 4象限で遅延器 105の出力が 1のとき Q
⑧受信信号が第 4象限で遅延器 105の出力が 0のとき I をそれぞれ選択出力する。
したがって、 加算器 1 0 6の出力は、 象限判定部 1 0 1が出力する粗位相値と 1ビット量子化器 1 0 4の出力の和なので、
①受信信号が第 1象限で積分器 1 0 3の出力が正のとき 1
②受信信号が第 1象限で積分器 1 0 3の出力が負のとき 0
③受信信号が第 2象限で積分器 1 0 3の出力が正のとき 2
④受信信号が第 2象限で積分器 1 0 3の出力が負のとき 1
⑤受信信号が第 3象限で積分器 1 0 3の出力が正のとき 3
⑥受信信号が第 3象限で積分器 1 0 3の出力が負のとき 2
⑦受信信号が第 4象限で積分器 1 0 3の出力が正のとき 4
⑧受信信号が第 4象限で積分器 1 0 3の出力が負のとき 3
となる。
以上をまとめると、 象限判定部 1 0 1 , 回転射影部 1 0 2， 1ビット量子化器 1 0 4の出力は第 3 2図のように表すことができる。
つぎに、 受信複素ベースバンド信号 A e j 0 (= I + j Q) が第 1象限の場合 を一例として、 受信ベースバンド信号の位相の検出方法を説明する。 なお、 1 = A c 0 s Θ であり、 Q = A s i n 0 である。
まず、 回転射影部 1 0 2では、 遅延器 1 0 5の出力に応じて一 Iまたは Qを積 分器 1 0 3に対して出力する。 これを積分した積分器 1 0 3の出力は、 回転射影 部 1 0 2の出力の平均値を表している。 そして、 1ビット量子化器 1 0 4では、 積分器 1 0 3の出力の正負を判定する。 たとえば、 この出力が正のときは 1を出 力するとともに遅延器 1 0 5を経て回転射影部 1 0 2から一 Iを出力させ、 負の ときは 0を出力するとともに遅延器 1 0 5を経て回転射影部 1 0 2から Qを出力 させる。 ここでは、 帰還ループの働きにより、 積分器 1 0 3の出力、 すなわち、 回転射影部 1 0 2の出力の平均値がゼロに近づくように制御される。
したがって、 デルタシグマ変調器 （象限判定部 1 0 1 , 回転射影部 1 0 2 , 積 分器 1 0 3， 1ビット量子化器 1 0 4 , 遅延器 1 0 5 , 加算器 1 0 6に相当） を Nサイクル （Nは自然数） 動作させ、 そのうち、 1ビット量子化器 1 04出力の 正の回数が p回、 負の回数が q回であった場合は、 帰還制御の結果、 Nが十分大 きければ、 「一 p I +qQ 0」 かつ 「p + q=N」 が成り立つ。 また、 このと き、 加算器 1 06は、 1を p回、 0を q回出力するので、 低域通過フィルタ 1 0 7がこれを単純に平均すると、 その出力は、 式 （1 1) のようになる。
(1 · p + 0 · q) /N = Q/ ( I +Q) = t a n θ/ (1 + t a n Θ)
(1 1) したがって、 低域通過フィルタ 1 07の出力は、
① 0 = 0のとき ： t a n 0 / (1 + t a η Θ) =0
② 0 = π/6のとき ： t ane/ Cl + t anW O. 3 6 6= 1/3
③ θ = π/4のとき ： t a n S/ ( 1 + t a n θ ) = 1/2
④ θ = π/3のとき ： t a η θ Ζ (1 + t a n θ) =0. 6 34 = 2/3
⑤ θ =π/2のとき ： t a n 0 / (1 + t a η θ) =1
となり、 低域通過フィルタ 1 0 7の出力の πΖ2倍は、 位相の近似値になる。 第 33図は、 従来の位相検出回路の入力信号の位相と検出される位相の関係を示 す図である。
第 34図は、 計算機シミュレーシヨンで求めた従来の位相検出回路の各部の出 力信号波形を示す図である。 第 34図において、 横軸は時間を表し、 横軸の数字 の単位はサイクルである。 また、 （a) は受信ベースバンド信号の位相であり、 (b) は受信ベースバンド信号の同相成分と直交成分であり、 （c) は回転射影 部 1 02の出力であり、 （d) は積分器 1 03の出力であり、 （e) は 1ビット 量子化器 1 04の出力であり、 （ f ) は象限判定部 1 0 1の出力であり、 （ g ) は加算器 1 06の出力であり、 （h) は低域通過フィルタ 1 0 7の出力である。 第 34図からわかるように、 低域通過フィルタ 1 07の出力 （h) は受信ベース パンド信号の位相 (a) を量子化したものになっている。
なお、 ここでは、 受信複素ベースパンド信号が直接位相検出回路に入力される 構成を示したが、 これに限らず、 受信ベースバンド信号をある一定の角度だけ回 転し、 回転後の信号の位相を位相検出回路で検出した後で、 当該位相から回転し た角度を差し引いて元の受信ベースバンド信号の位相を求めることとしてもよい c たとえば、 複素ベースバンド信号 I + j Qを 45度回転して 2倍した信号は、 式 （12) のように表すことができる。
Figure imgf000009_0001
したがって、 受信ベースパンド信号 I， Qから I一 Q, I +Qを作り、 位相検 出回路に入力して、 検出した位相から 45度に相当する量子ィヒ値を差し引けば、 受信ベースバンド信号の位相が求められる。
第 35図は、 上記とは異なる従来の位相検出回路を備えた PSK受信機の構成 を示す図である。 第 35図において、 301， 302はミキサであり、 303は 局部発振器であり、 304は直交分波器であり、 305, 306は低域通過フィ ルタであり、 307， 308は増幅器であり、 309, 310は A/D変換器 （ AZD) であり、 311は従来の位相検出回路であり、 312は復調器である。 この位相検出回路 311は読み出し専用メモリ （ROM) で構成される。
' ここで、 上記 PSK受信機の動作を説明する。 局部発振器 303では、 受信信 号の中心周波数に等しい周波数の局発信号を発振する。 直交分波器 304では、 当該局発信号を分波して直交した局発信号を生成する。 ミキサ 301 , 302で は、 入力端子で受け取った受信信号と直交局発信号とを混合し、 同相成分および 直交成分のベースバンド信号を生成する。
その後、 低域通過フィルタ 305， 306では、 ベースパンド信号から不要波 成分を取り除き、 増幅器 307, 308,では、 不要成分除去後の信号を増幅する。 そして、 A/D変換器 309, 310では、 ベースバンド信号の同相成分 Iと直 交成分 Qを量子化する。
位相検出回路 311では、 ベースパンド信号から受信信号の位相を検出する。 具体的にいうと、 位相検出回路 311の ROMには、 量子化ベースバンド信号 I , Qに対応した位相 θ - a r c t a n (Q/ I ) の値があらかじめ書き込まれて おり、 量子化ベースバンド信号 I， Qをアドレスとして、 位相 Θ を読み出す。 最後に、 復調器 3 1 2では、 この位相 Θ にしたがって受信データを復調する。
しかしながら、 上記 R OMで構成された位相検出器を用いた受信機では、 受信 信号のダイナミックレンジが大きいため、 高分解能の A/D変換器 3 0 9 , 3 1 0が必要で、 それに伴レ、、 位相検出回路 3 1 1の R OMの容量が非常に大きくな つてしまう。 そこで、 実際の受信機は、 A/D変換器の前段に A G Cを設け、 A /D変換器 3 0 9 , 3 1 0の入力信号のダイナミックレンジを抑える処理を行つ ていた。 第 3 6図は、 ダイナミックレンジを抑制可能な従来の受信機の構成を示 す図である。
このように、 従来の受信機では、 レベル検出器 3 1 '3、 および可変利得増幅器 として動作する増幅器 3 0 7 , 3 0 8を設け、 レベル検出器 3 1 3の検出するべ 一スパンド信号のレベルに応じて、 可変利得増幅器 3 0 7， 3 0 8の利得を増減 させていた。
しかしながら、 第 3 0図に示した従来の位相検出回路においては、 たとえば、 受信信号が第 4象限から第 1象限に変化すると、 従来の位相検出回路の加算器 1 0 6の出力は 「3または 4」 力 ら 「0または 1」 に変化する。 そのため、 低域通 過フィルタ 1 0 7の出力は、 中間の 2前後の値となり、 正しい位相である 0また は 4前後の値から大きくはずれてしまう。 このように、 従来の位相検出回路では、 位相の巡回性を無視して単純に加算演算しているため、 受信信号の位相が 0ある いは 2 π をまたいで変化したときに、 低域通過フィルタ 1 0 7から出力される 位相が正しく出力されない場合がある、 という問題があった （たとえば、 第 3 4 図 （h ) の A部） 。
また、 たとえば、 受信ベースバンド信号 I + j Qが第 1象限から第 2象限に移 動した場合、 回転射影部 1 0 2では、 受信信号が第 1象限のとき一 I (負の値） または Q (正の値） を出力するが、 受信信号が第 2象限に入ると、 一 Q (負の値 ) または一 I (正の値） を出力する。 このとき、 第 1象限と第 2象限の境界付近 では Iの絶対値がゼロに近いのに対し、 Qの絶対値は小さくなレ、。 そのため、 回 転射影部 1 0 2の出力は、 遅延器 1 0 5の出力するデータによって変わり、 0が 出力された場合に第 1象限では Qであったものが第 2象限では一 Iに、 1が出力 された場合に第 1象限では一 Iであったものが第 2象限では一 Qに、 大きく変化 する （たとえば、 第 3 4図 （c ) の B部） 。 このように、 従来の位相検出回路で は、 受信信号の象限が変化したときに、 回転射影部 1 0 2の出力が不連続に急変 し、 位相の検出値に一時的に誤差を生じることがある、 という問題があった （た とえば、 第 3 4図 （h ) の C部） 。
また、 従来の位相検出回路を用いたアナログ FM受信機では、 上記 2つの問題 により位相検出値が不正確になるため、 復調信号の歪み率特性が劣化する、 とい う問題があり、 また、 従来の位相検出回路を用いた F S K受信機や P S K受信機 では、 同様の理由から、 受信ビット誤り率特性が劣化する、 という問題があった。 また、 R OMで構成された従来の位相検出器を用いた受信機においては、 AG Cを設けているため、 特に電波環境の変化が著しい移動通信環境に対して、 受信 レベルの急激な変動に A G Cが追従できず、 結果的に、 アナログ FM受信機では 歪み率特性が劣化し、 F S K受信機および P S K受信機では受信ビット誤り率特 性が劣化する、 という問題があった。
したがって、 本発明は、 正確な位相検出を実現可能な位相検出回路を得ること を目的とする。 また、 高分解能の A/D変換器や A G C増幅が不要で、 かつ歪み 率特性および受信ビット誤り率特性の改善を実現可能な受信機を提供することを 目的としている。 発明の開示
本発明にかかる位相検出回路にあっては、 受信ベースパンド信号の位相を量子 化する第 1の量子化手段 （後述する実施の形態の位相量子化部 4 0 1に相当） と、 前記受信信号を所定の規則に基づいて線形変換し、 当該線形変換後の信号を選択 出力する変換選択手段 （変換選択部 4 0 2に相当） と、 前記変換選択手段の出力 を積分する積分手段 （積分器 1 0 3に相当） と、 前記積分結果の符号を判定して 量子化する第 2の量子化手段 （1ビット量子化器 1 0 4に相当） と、 前記第 2の 量子化手段の出力を所定の第 1の時間遅延し、 当該遅延後の信号を前記変換選択 手段に対して出力する遅延手段 （遅延器 1 0 5に相当） と、 前記第 1の量子化手 段の出力と前記第 2の量子化手段の出力とを位相 2 πの量子化値を法として加 算する加算手段 （加算器 1に相当） と、 前記加算後の位相値を順に内部のシフト レジスタでラッチし、 当該シフトレジスタ内の全データのなかに位相 2 % の量 子化値をまたぐ位相値がある場合には全データを所定の規則で変換し、 位相 2 π の量子化値をまたぐ位相値がない場合には変換処理を行わず、 この状態で位相値 の平均演算を行うことにより、 量子化雑音を平滑化した位相値を出力する低域通 過フィルタ手段 （低域通過フィルタ 2に相当） と、 を備えることを特徴とする。 つぎの発明にかかる位相検出回路にあっては、 受信ベースパンド信号の位相を 量子化する第 1の量子化手段と、 前記受信信号を所定の規則に基づいて線形変換 し、 当該線形変換後の信号を選択出力する変換選択手段 （変換選択部 4 0 3に相 当） と、 前記変換選択手段の出力を積分する積分手段と、 前記第 1の量子化手段 の出力に基づいて、 前記積分結果の符号を判定して量子化する第 2の量子化手段 ( 1ビット量子化器 5に相当） と、 前記第 2の量子化手段の出力を所定の時間遅 延し、 当該遅延後の信号を前記変換選択手段に対して出力する遅延手段と、 前記 第 1の量子化手段の出力と前記第 2の量子化手段の出力とを位相 2 πの量子化 値を法として加算する加算手段と、 前記加算後の位相値を順に内部のシフトレジ スタでラツチし、 当該シフトレジスタ内の全データのなかに位相 2 πの量子化 値をまたぐ位相値がある場合には全データを所定の規則で変換し、 位相 2 πの 量子化値をまたぐ位相値がない場合には変換処理を行わず、 この状態で位相値の 平均演算を行うことにより、 量子化雑音を平滑化した位相値を出力する低域通過 フィルタ手段と、 を備えることを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 前記第 1の量子化手段、 前記変 換選択手段、 前記積分手段、 前記第 2の量子化手段、 前記遅延手段および前記加 算手段で、 デルタシグマ変調器を構成することを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 複数段の積分器を備えたデルタ シダマ変調器を備えることを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 さらに、 前記デルタシグマ変調 器の前段に、 所定の第 2の時間の間、 前記受信ベースバンド信号を一定に保持す るためのサンプルホールド手段 （サンプルホールド回路 3に相当） 、 を備えるこ とを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 受信ベースバンド信号から受信 信号の象限を判定する象限判定手段 （象限判定部 1 0 1に相当） と、 所定の規則 に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射影する回転射 影手段 （回転射影部 1 0 2に相当） と、 前記回転射影手段の出力を積分する積分 手段と、 前記積分結果の符号を判定して量子化する量子化手段と、 前記量子化後 の信号を所定の第 1の時間遅延し、 当該遅延後の信号を前記回転射影手段に対し て出力する遅延手段と、 前記象限判定手段の出力と前記量子化後の信号とを位相 2 % を法として加算する加算手段と、 前記加算後の位相値を順に内部のシフト レジスタでラッチし、 当該シフトレジスタ内の全データのなかに 2 πをまたぐ 位相値がある場合には当該位相値を予め規定された特定の値に変換し、 2 πを またぐ位相値がない場合には変換処理を行わず、 この状態で位相値の平均演算を 行うことにより、 量子化雑音を平滑化した位相値を出力する低域通過フィルタ手 段と、 を備えることを特 ί敷とする。
つぎの発明にかかる位相検出回路にあっては、 前記象限判定手段、 前記回転射 影手段、 前記積分手段、 前記量子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成することを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 受信ベースバンド信号から受信 信号の象限を判定する象限判定手段と、 所定の規則に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射影する回転射影手段 （回転射影部 4に相当） と、 前記回転射影手段の出力を積分する積分手段と、 前記判定された受信信号の 象限に基づいて、 前記積分結果の符号を判定して量子化する量子化手段 （1ビッ ト量子化器 5に相当） と、 前記量子化後の信号を所定の時間遅延し、 当該遅延後 の信号を前記回転射影手段に対して出力する遅延手段と、 前記象限判定手段の出 力と前記量子化後の信号とを位相 2 πを法として加算する加算手段と、 前記カロ 算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジスタ内の 全データのなかに 2 πをまたぐ位相値がある場合には当該位相値を予め規定さ れた特定の値に変換し、 2 π をまたぐ位相値がない場合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑ィ匕した位相値 を出力する低域通過フィルタ手段と、 を備え、 前記象限判定手段、 前記回転射影 手段、 前記積分手段、 前記量子化手段、 前記遅延手段および前記加算手段で、 デ ルタシグマ変調器を構成することを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 複数段の積分器を備えたデルタ シグマ変調器を備えることを特徴とする。
つぎの発明にかかる位相検出回路にあっては、 さらに、 前記デルタシグマ変調 器の前段に、 所定の第 2の時間の間、 前記受信ベースバンド信号を一定に保持す るためのサンプルホールド回路手段、 を備えることを特徴とする。
つぎの発明にかかる受信機にあっては、 受信ベースバンド信号の位相を量子化 する第 1の量子化手段と、 前記受信ベースバンド信号を所定の規則に基づいて線 形変換し、 当該線形変換後の信号を選択出力する変換選択手段と、 前記変換選択 手段の出力を積分する積分手段と、 前記積分結果の符号を判定して量子化する第 2の量子化手段と、 前記第 2の量子化手段の出力を所定の第 1の時間遅延し、 当 該遅延後の信号を前記変換選択手段に対して出力する遅延手段と、 前記第 1の量 子化手段の出力と前記第 2の量子化手段の出力とを位相 2 πの量子化値を法と して加算する加算手段と、 前記加算後の位相値を順に内部のシフトレジスタでラ ツチし、 当該シフトレジスタ内の全データのなかに位相 2 πの量子化 をまた ぐ位相値がある場合には全データを所定の規則で変換し、 位相 2 πの量子化値 をまたぐ位相値がな！/、場合には変換処理を行わず、 この状態で位相値の平均演算 を行うことにより、 量子化雑音を平滑化した位相値を出力する低域通過フィルタ 手段と、 前記位相値に基づいて受信データを復調する復調器 （復調器 3 1 2に相 当） と、 を備え、 前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前 記第 2の量子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器 を構成することを特徴とする。
つぎの発明にかかる受信機にあっては、 受信ベースバンド信号の位相を量子化 する第 1の量子化手段と、 前記受信ベースバンド信号を所定の規則に基づいて線 形変換し、 当該線形変換後の信号を選択出力する変換選択手段と、 前記変換選択 手段の出力を積分する積分手段と、 前記第 1の量子化手段の出力に基づいて、 前 記積分結果の符号を判定して量子化する第 2の量子化手段と、 前記第 2の量子化 手段の出力を所定の時間遅延し、 当該遅延後の信号を前記変換選択手段に対して 出力する遅延手段と、 前記第 1の量子化手段の出力と前記第 2の量子化手段とを 位相 2 π の量子化値を法として加算する加算手段と、 前記加算後の位相値を順 に内部のシフトレジスタでラッチし、 当該シフトレジスタ内の全データのなかに 位相 2 πの量子化値をまたぐ位相値がある場合には全データを所定の規則で変 換し、 位相 2 πの量子化値をまたぐ位相値がない場合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑化した位相値 を出力する低域通過フィルタ手段と、 前記位相値に基づいて受信データを復調す る復調器と、 を備え、 前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前記第 2の量子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調 器を構成することを特徴とする。
つぎの発明にかかる受信機にあっては、 前記第 1の量子化手段と前記変換選択 手段の入力を差動とすることを特徴とする。
つぎの発明にかかる受信機にあっては、 受信ベースバンド信号の象限を判定す る象限判定手段と、 所定の規則に基づいて受信信号を回転後、 特定の直線 ίこ当該 回転後の信号を射影する回転射影手段と、 前記回転射影手段の出力を積分する積 分手段と、 前記積分結果の符号を判定して量子化する量子化手段と、 前記量子化 後の信号を所定の第 1の時間遅延し、 当該遅延後の信号を前記回転射影手段に対 して出力する遅延手段と、 前記象限判定手段の出力と前記量子化後の信号とを位 相 2 πを法として加算する加算手段と、 前記加算後の位相値を順に内部のシフ トレジスタでラッチし、 当該シフトレジスタ内の全データのなかに 2 πをまた ぐ位相値がある場合には当該位相値を予め規定された特定の値に変換し、 2 π をまたぐ位相値がない場合には変換処理を行わず、 この状態で位相値の平均演算 を行うことにより、 量子化雑音を平滑ィ匕した位相値を出力する低域通過フィルタ 手段と、 前記位相値に基づいて受信データを復調する復調器と、 を備え、 前記象 限判定手段、 前記回転射影手段、 前記積分手段、 前記量子化手段、 前記遅延手段 および前記加算手段で、 デルタシグマ変調器を構成することを特徴とする。 つぎの発明にかかる受信機にあっては、 受信ベースバンド信号の象限を判定す る象限判定手段と、 所定の規則に基づいて受信信号を回転後、 特定の直線に当該 回転後の信号を射影する回転射影手段と、 前記回転射影手段の出力を積分する積 分手段と、 前記判定された受信信号の象限に基づいて、 前記積分結果の符号を判 定して量子化する量子化手段と、 前記量子化後の信号を所定の時間遅延し、 当該 遅延後の信号を前記回転射影手段に対して出力する遅延手段と、 前記象限判定手 段の出力と前記量子化後の信号とを位相 2 πを法として加算する加算手段と、 前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジス タ内の全データのなかに 2 πをまたぐ位相値がある場合には当該位相値を予め 規定された特定の値に変換し、 2 π をまたぐ位相値がない場合には変換処理を 行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑化し た位相値を出力する低域通過フィルタ手段と、 前記位相値に基づレ、て受信データ を復調する復調器と、 を備え、 前記象限判定手段、 前記回転射影手段、 前記積分 手段、 前記量子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調 器を構成することを特徴とする。
つぎの発明にかかる受信機にあっては、 前記象限判定手段と前記回転射影手段 の入力を差動とすることを特徴とする。 つぎの発明にかかる受信機にあっては、 M次構成のデルタシグマ変調器を備え ることを特 ί敫とする。
つぎの発明にかかる受信機において、 前記復調器は、 発振器が生成するシンポ ルクロックの L倍のクロックと前記位相値とを受け取り、 当該位相値からシンポ ルクロックの 1 / Lの分解能でデータ判定タイミングを探し、 さらに、 前記低域 通過フィルタ手段を動作させるための位相検出要求タイミングを生成するタイミ ング再生手段 （タイミング再生部 1 3に相当） と、 前記位相値および前記データ 判定タイミングに基づいて受信データを判定するデータ判定手段 （データ判定部 1 4に相当） と、 を備え、 前記低域通過フィルタ手段は、 位相検出要求タイミン グで動作することを特徴とする。
つぎの発明にかかる受信機にあっては、 さらに、 前記デルタシグマ変調器の前 段に、 所定の第 2の時間の間、 前記増幅後の受信ベースバンド信号を一定に保持 するためのサンプルホールド回路手段、 を備えることを特徴とする。 図面の簡単な説明
第 1図は、 本発明にかかる位相検出回路の実施の形態 1の構成を示す図であり、 第 2図は、 低域通過フィルタの構成を示す図であり'、 第' 3図は、 本発明にかかる 位相検出回路の実施の形態 2の構成を示す図であり、 第 4図は、 量子化分解能が Νの場合における一般的な位相検出回路の構成を示す図であり、 第 5図は、 変換 選択部の動作を具体的に説明するための図であり、 第 6図は、 本発明にかかる位 相検出回路の実施の形態 3の構成を示す図であり、 第 7図は、 本発明にかかる位 相検出回路の実施の形態 3の構成を示す図であり、 第 8図は、 本発明にかかる位 相検出回路の実施の形態 4の構成を示す図であり、 第 9図は、 象限判定部と回転 射影部と 1ビット量子化器の出力 （出力パターン Β ) を示す図であり、 第 1 0図 は、 象限判定部と回転射影部と 1ビット量子化器の出力を示す図であり、 第 1 1 図は、 象限判定部と回転射影部と 1ビット量子化器の出力を示す図であり、 第 1 2図は、 計算機シミュレーシヨンで求めた実施の形態 4の位相検出回路の各部の 出力信号波形を示す図であり、 第 1 3図は、 本発明にかかる位相検出回路の実施 の形態 5の構成を示す図であり、 第 1 4図は、 実施の形態 5の動作を説明するた めの具体例を示す図であり、 第 1 5図は、 受信信号が属する領域の判定結果を示 す図であり、 第 1 6図は、 位相量子化部と 1ビット量子化器と変換選択部の出力 を示す図であり、 第 1 7図は、 位相量子化部と 1ビット量子化器と変換選択部の 出力を示す図であり、 第 1 8図は、 位相量子化部と 1ビット量子化器と変換選択 部の出力 （出力パターン A) を示す図であり、 第 1 9図は、 位相量子化部と 1ビ ット量子化器と変換選択部の出力 （出力パターン B ) を示す図であり、 第 2 0図 は、 本発明にかかる位相検出回路の実施の形態 6の構成を示す図であり、 第 2 1 図は、 本発明にかかる位相検出回路の実施の形態 7の構成を示す図であり、 第 2 2図は、 本発明にかかる位相検出回路の実施の形態 7の構成を示す図であり、 第 2 3図は、 本発明にかかる位相検出回路を備えた実施の形態 8の受信機の構成を 示す図であり、 第 2 4図は、 第 2 3図の受信機における位相量子化部 （象限判定 部） の構成を示す図であり、 第 2 5図は、 第 2 3図の受信機における変換選択部 (回転射影部） の構成を示す図であり、 第 2 6図は、 本発明に力かる位相検出回 路を備えた実施の形態 9の受信機の構成を示す図であり、 第 2 7図は、 実施の形 態 9の受信機における位相量子化部' (象限判定部） の構成を示す図であり、 第 2 8図は、 実施の形態 9の受信機における変換選択部 （回転射影部） の構成を示す 図であり、 第 2 9図は、 受信機内の復調器の構成 （実施の形態 1 0 ) を示す図で あり、 第 3 0図は、 従来の位相検出回路の構成を示す図であり、 第 3 1図は、 従 来の低域通過フィルタの構成を示す図であり、 第 3 2図は、 象限判定部と回転射 影部と 1ビット量子化器の出力 （出力パターン A) を示す図であり、 第 3 3図は、 従来の位相検出回路の入力信号の位相と検出される位相との関係を示す図であり、 第 3 4図は、 計算機シミュレーションで求めた従来の位相検出回路の各部の出力 信号波形を示す図であり、 第 3 5図は、 従来の位相検出回路を備えた P S K受信 機の構成を示す図であり、 第 3 6図は、 ダイナミックレンジを抑制可能な従来の 受信機の構成を示す図である。 発明を実施するための最良の形態
以下に、 本発明にかかる位相検出回路および受信機の実施の形態を図面に基づ いて詳細に説明する。 なお、 この実施の形態によりこの発明が限定されるもので はない。
実施の形態 1.
第 1図は、 本発明にかかる位相検出回路の実施の形態 1の構成を示す図である。 第 1図において、 101は象限判定部であり、 102は回転射影部であり、 10 3は積分器であり、 104は 1ビット量子化器であり、 105は遅延器であり、 1は加算器であり、 2は低域通過フィルタである。 なお、 本実施の形態において は、 象限判定部 101， 回転射影部 102, 積分器 103, 1ビット量子化器 1 04, 遅延器 105, 加算器 1·で、 デルタシグ 変調器を構成する。
ここで、 実施の形態 1の位相検出回路の動作について説明する。 なお、 従来と 同一の符号を付した各構成についてはそれぞれ同様に動作する。 象限判定部 10 1では、 受け取った同相成分， 直交成分の受信ベースバンド信号の正負から、 受 信信号の象限を判定し、 その結果に応じた粗位相値を出力する。 受信信号の象限 が第 1， 第 2, 第 3， 第 4象限の場合は、 それぞれ、 0, 1, 2, 3を出力する。 回転射影部 102では、 遅延器 105が出力するデータに応じて、 受信複素べ ースバンド信号を +π/4または一 πΖ4回転する。 さらに、 象限判定部 101 が検出した象限を二等分する直線と原点で直交する直線に、 この回転した信号を 射影した符号付きの値を出力する。 そ て、 回転射影部 102の出力は、 積分器 103で積分され、 さらに、 1ビット量子化器 104で量子化される。 また、 1 ビット量子化器 104では、 たとえば、 積分器 103の出力が正のときに 1を、 負のときに 0を出力する。 また、 遅延器 105では、 1ビット量子化器 104の 出力をデルタシグマ変調器の 1基本クロック （1サイクル） 分だけ遅延して回転 射影部 102に対して出力する。
加算器 1では、 象限判定部 101が出力する粗位相値と 1ビット量子化器 10 4の出力とを位相 2 πの相当値を法としてカロ算する。 たとえば、 上記のように 粗位相値が 0， 1， 2， 3で表され、 1ビット量子化器 1 04の出力が 0， 1の 場合、 4を法として加算する。 このような加算器は、 3ビットの加算器の最上位 ビットを捨てることで容易に実現できる。
低域通過フィルタ 2では、 上記加算された位相データに基づいて量子化雑音を 平滑化する。 第 2図は、 低域通過フィルタ 2の構成を示す図である。 第 2図にお いて、 20 1はシフトレジスタであり、 202— 1, 202— 2, ···， 202 ― kは乗算器であり、 206は位相 2 π の相当値を法として加算する加算器で あり、 204は比較判定部であり、 205— 1, 205 -2, ···， 205 -k はデータ変換部である。
低域通過フィルタ 2では、 加算器 1から出力される位相データが次々にシフト レジスタ 20 1に入力される。 このとき、 比較判定部 204がレジスタの内容に 0と 3が混在していると判定した場合、 データ変換部 205— 1〜205— kで は、 レジスタの出力データを 0→4、 1→5、 2→2、 3→3と変換する。 一方、 比較判定部 204がレジスタの内容に 0と 3が混在していないと判定した場合、 データ変換部 20 5— 1〜205— kでは、 レジスタの出力データを変換しない で出力する。 乗算器 202— :！〜 202— kでは、 各データ変換部の出力と係数 c, ( i = l〜k) とを乗算し、 加算器 206では、 位相 2 π を法としてすベて の乗算結果を加算する。 位相 2 π を法とした加算は、 通常の加算を行った後、 4を法とした剰余を出力する。
このように、 本実施の形態においては、 加算器 1が位相 2 π を法とした加算 を行い、 また、 低域通過フィルタ 2力 演算対象となるシフトレジスタ 20 1の 出力に 2 π をまたぐ位相データが現れたとき、 位相データの範囲を 0〜 2 π ( レジスタ出力では 0〜3に相当） から π〜3 π (データ変換部出力では 2〜 5 に相当） に変換して演算を行い、 その後、 位相データの範囲を 0〜2 π (0〜3 に相当） に戻す構成とした。 これにより、 正しい平均演算結果が得られるため、 正確な位相検出を実現できる。 実施の形態 2 .
前述の実施の形態 1では、 象限判定部 1 0 1が受信信号の位相を 2ビットで量 子化する場合について説明したが、 実施の形態 2では、 量子化分解能が N (自然 数） の場合について説明する。
第 3図は、 本発明にかかる位相検出回路の実施の形態 2の構成を示す図である。 第 3図において、 4 0 1は位相量子化部であり、 4 0 2は変換選択部である。 な お、 前述の実施の形態 1と同様の構成については、 同一の符号を付してその説明 を省略する。 また、 本実施の形態においては、 位相量子化部 4 0 1， 変換選択部 4 0 2， 積分器 1 0 3， 1ビット量子化器 1 0 4 , 遅延器 1 0 5 , 加算器 1で、 デルタシグマ変調器を構成する。
ここで、 実施の形態 2の位相検出回路の動作を説明する前に、 量子化分解能が Nの場合における一般的な位相検出回路の動作について説明する。 第 4図は、 量 子化分解能が Nの場合における一般的な位相検出回路の構成を示す図である。 まず、 信号平面を、 原点を中心とする中心角 2 π /Νの扇形の領域 （Ν個） に 分ける。 第 i領域 （ iは自然数） には、 位相が 2 ( i— 1 ) π ΖΝ以上かつ 2 i π /Ν未満の点が属する。 位相量子化部 4 0 1では、 受信複素ベースバンド信号 が属する領域を判定し、 その結果に応じた位相量子化値を出力する。 受信信号が 第 i領域に属する場合は、 i一 1を出力する。
変換選択部 4 0 2では、 遅延器 1 0 5が出力するデータに応じて、 受信複素べ ースバンド信号を + π /Νまたは一 π /Ν回転する。 さらに、 位相量子化部 4 0 1が検出した受信信号を含む領域を二等分する直線と原点で直交する直線に、 こ の回転した信号を射影した符号付きの値を出力する。 そして、 変換選択部 4 0 2 の出力は、 積分器 1 0 3で積分され、 さらに、 1ビット量子化器 1 0 4で量子化 される。 また、 1ビット量子化器 1 0 4では、 たとえば、 積分器 1 0 3の出力が 正のときに 1を、 負のときに◦を出力する。 また、 加算器 1 0 6では、 この出力 値と位相量子ィヒ部 4 0 1が出力する位相量子化値とを加算する。 また、 遅延器 1 0 5では、 1ビット量子化器 1 0 4の出力をデルタシグマ変調器の 1基本ク口ッ ク分だけ遅延して変換選択部 402に対して出力する。
つぎに、 上記変換選択部 402の動作を具体的に説明する。 なお、 以降の説明 では、 受信複素ベースパンド信号 A ej0 (= I + j Q) が第 i領域に属すもの とする。 また、 第 5図に示すように、 受信複素ベースパンド信号の位相を 0 = 2 ( i - 1) π,Ν+φ とする。 ただし、 φは 0以上かつ 2 π/Ν未満の値で ある。 たとえば、 遅延器 105の出力が 1の場合、 受信信号は一 π/Ν回転され、 式 （13) のように表すことができる。
'.(2i— 3)π .. . f(2i— 3)π .
ACOsl τ +Φ +jAsin τ +Φ
Figure imgf000022_0001
Ν Ν
—方、 遅延器 105の出力が 0の場合には、 受信信号は +π/Ν回転され、 式 (14) のように表すことができる。
Figure imgf000022_0002
つぎに、 変換選択部 402では、 位相量子化部 401が検出した領域を二等分 する直線と原点で直交する直線に、 この信号を射影する。 このとき、 直交する直 線の向きは、 前記の位相量子化部 401で検出した領域にぉレ、て位相が増加する 方向が直線の正の方向に一致するように定める。 これにより、 第 i領域を二等分 する直線と原点で直交する直線の単位方向べクトルは、 （一s i n (2 i— 1) π/Ν, c o s ( 2 i - 1 ) π/Ν) となる。 回転した受信信号のこの直線への 射影は、 直線の単位方向べクトルとの内積で表されるので、 遅延器 105の出力 が 1のときは式 （15) のように、 遅延器 105の出力が 0のときは式 （16) のように、 それぞれ表すことができる。 (2ϊ-3)π 、 (2ί-3)π 、、 f ( . (2ί-1)π (2i— 1»
Acosl――"— + φ ,Asin + φ ■ sin- -"— ,cos 1
N つ Ν JJ V N N ノ
Figure imgf000023_0001
(15)
Figure imgf000023_0002
= Αβιηφ
(16) すなわち、 変換選択部 402の出力は、 式 （17) または式 （18) のよう【；: 表すことができ、 、ずれも受信複素ベースバンド信号の線形変換となっている。
Figure imgf000023_0003
(17)
Figure imgf000023_0004
以上の結果、 まず、 変換選択部 402では、 遅延器 105の出力に応じて一A s i n (2 π/Ν- ) または A s i η を積分器 103に対して出力する。 これを積分した積分器 103の出力は、 変換選択部 402の出力の平均値を表し ている。 そして、 1ビット量子化器 104では、 積分器 103の出力の正負を判 定する。 そして、 この出力が正のときは 1を出力するとともに遅延器 105を経 て変換選択部 402から一 A s i η (2 π/Ν-φ) を出力させ、 負のときは 0 を出力するとともに遅延器 105を経て変換選択部 402から As i η φ を出 力させる。 ここでは、 帰還ループの働きにより、 積分器 103の出力、 すなわち、 変換選択部 402の出力の平均値がゼロに近づくように制御される。 したがって、 デルタシグマ変調器 （位相量子化部 401, 変換選択部 402， 積分器 103， 1ビット量子化器 104， 遅延器 105, 加算器 106に相当） を Mサイクル （Mは自然数） 動作させ、 そのうち、 1ビット量子化器 104出力 の正の回数が p回、 負の回数が q回であった場合は、 帰還制御の結果、 Mが十分 大きければ、 「一 p s i n (2 π/Ν- ) +q s i n φ 0」 かつ 「p + q = MJ が成り立つ。
一方、 受信信号は第 i領域に属するので、 位相量子化部 40 1の出力は i一 1 であり、 1ビット量子化器 104は 1を p回、 0を q回出力するので、 加算器 1 06は、 iを p回、 1ー1を 回出カする。 したがって、 低域通過フィルタ 10 7がこれを単純に平均すると、 その出力は、 式 （19) のようになる。
Figure imgf000024_0001
(19) したがって、 低域通過フィルタ 107の出力は、
① φ = 0、 すなわち θ = 2 ( i ~ 1) π_ Νのとき：
式 （17) の右辺 = i一 1
② φ = πΖΝ、 すなわち Θ = (2 i - 1) π/Νのとき：
式 （17) の右辺- i一 1/2
®φ = 2 π/Ν, すなわち Θ = 2 i π/Νのとき ：
式 （17) の右辺 = i
となり、 低域通過フィルタ 107の出力の 2 π/Ν倍は、 位相の近似値になる。 つぎに、 本実施の形態の位相検出回路の動作について説明する。 ここでは、 上 記一般的な位相検出回路と異なる動作についてのみ説明する。 加算器 1では、 位 相量子化部 401が出力する位相量子化値と 1ビット量子化器 104の出力とを 位相 2 πの量子化値を法として加算する。
低域通過フィルタ 2では、 前述した実施の形態 1と同様の手順で、 上記加算さ れた位相データに基づいて量子化雑音を平滑化する。
このように、 本実施の形態においては、 前述した実施の形態 1と同様の効果が 得られるとともに、 さらに、 量子化分解能が Ν (自然数） の場合についても対応 可能となる。
実施の形態 3.
第 6図おょぴ第 7図は、 本発明にかかる位相検出回路の実施の形態 3の構成を 示す図である。 第 6図および第 7図において、 3はサンプルホールド回路である。 なお、 前述の実施の形態 1または 2と同様の構成については、 同一の符号を付し てその説明を省略する。 また、 第 6図の構成は、 前述の実施の形態 1の構成 （第 1図） にサンプルホールド回路 3を適用しており、 また、 第 7図の構成は、 前述 の実施の形態 2の構成 （第 3図） にサンプルホールド回路 3を適用しているが、 これに限らず、 たとえば、 第 30図や第 4図の構成に対してサンプノレホールド回 路 3を適用することとしてもよい。
サンプルホールド回路 3では、 位相検出回路内のデルタシグマ変調器 （第 6図 では象限判定部 101， 回転射影部 102, 積分器 103, 1ビット量子化器 1 04, 遅延器 105, 加算器 1に相当、 第 7図では位相量子化部 401, 変換選 択部 402 , 積分器 103, 1ビット量子化器 104, 遅延器 105, 加算器 1 に相当） によるデルタシグマ変調によって、 十分な精度の位相の量子化値が求め られるまでの Νサイクルの間、 受信ベースバンド信号を一定に保持する。
このように、 本実施の形態においては、 デルタシグマ変調器の動作中、 回転射 影部 102および変換選択部 402の出力が一定になるため、 さらに正確な位相 検出値を得ることができる。
実施の形態 4.
前述の実施の形態 3では、 デルタシグマ変調によって十分な精度の位相の量子 化値が求められるまでの Νサイクルの間、 受信ベースバンド信号を一定に保持す るため、 次のような問題が残る。
たとえば、 ディジタル変調方式の F S Kや P S Kでは、 送信信号はシンボルク ロックごとに一定の周波数または位相が決まった値をとる。 実際には、 送信信号 のスペク トルの広がりを抑えるために帯域制限を行うので、 送信信号は、 シンポ ルク口ックごとの特定のタイミングで一定の周波数または位相をとり、 その他の 部分では周波数や位相が滑らかに変化する。 そのため、 受信機では、 任意のタイ ミングで周波数や位相を判定することはできず、 送信信号が一定の周波数や位相 の値をとるタイミングを見つけ、 それに同期してデータの判定を行う必要がある。 そこで、 受信機では、 通常、 シンボルクロックの 1ノ8または 1 / 1 6の間隔で 受信信号の周波数や位相を検出し、 その中から適切なデータ判定タイミングを探 している。
したがって、 たとえば、 シンボルクロックの 1 / 8の周期で位相を検出する場 合、 実施の形態 3の位相検出回路では、 検出のたびに受信したベースパンド信号 をサンプルホールド回路 3で保持し、 デルタシグマ変調器を Nサイクル動作させ るので、 シンボルクロックの 8 N倍のクロックが必要になり、 消費電力が大きく なる。
実施の形態 4においては、 上記のような問題を解消する。 第 8図は、 本発明に かかる位相検出回路の実施の形態 4の構成を示す図である。 第 8図において、 4 は前述の回転射影部 1 0 2とは動作が異なる回転射影部であり、 5は前述の 1ビ ット量子化器 1 0 4とは動作が異なる 1ビット量子化器である。 なお、 先に説明 した実施の形態 1〜3と同様の構成については、 同一の符号を付してその説明を 省略する。 また、 本実施の形態においては、 象限判定部 1 0 1， 回転射影部 4 , 積分器 1 0 3， 1ビット量子化器 5， 遅延器 1 0 5 , 加算器 1で、 デルタシグマ 変調器を構成する。 また、 第 8図の構成は、 説明の便宜上、 前述の実施の形態 1 の構成 (第 1図）の応用例として記載しているが、 これに限らず、 たとえば、 従来 の構成 （第 3 0図） の応用例として記載してもよレ、。
ここで、 実施の形態 3の位相検出回路の動作について説明する。 なお、 先に説 明した実施の形態 1と同一の符号を付した各構成についてはそれぞれ同様に動作 する。
回転射影部 4および 1ビット量子化器 5は、 象限判定部 1 0 1の出力に応じて 動作する。 たとえば、 1ビット量子化器 5では、 象限判定部 1 0 1の出力に応じ て積分器 1 0 3の出力の符号を判定し、
①受信信号が第 1象限で積分器 1 0 3の出力が正のとき 1
②受信信号が第 1象限で積分器 1 0 3の出力が負のとき 0
③受信信号が第 2象限で積分器 1 0 3の出力が正のとき 0
④受信信号が第 2象限で積分器 1 0 3の出力が負のとき 1
⑤受信信号が第 3象限で積分器 1 0 3の出力が正のとき 1
⑥受信信号が第 3象限で積分器 1 0 3の出力が負のとき 0
⑦受信信号が第 4象限で積分器 1 0 3の出力が正のとき 0
⑧受信信号が第 4象限で積分器 1 0 3の出力が負のとき 1 '
を出力する。
そして、 回転射影部 4では、
①受信信号が第 1象限で遅延器 1 0 5の出力が 1のとき一 I
②受信信号が第 1象限で遅延器 1 0 5の出力が 0のとき Q
③受信信号が第 2象限で遅延器 1 0 5の出力が 1のとき Q
④受信信号が第 2象限で遅延器 1 0 5の出力が 0のとき I
⑤受信信号が第 3象限で遅延器 1 0 5の出力が 1のとき I
⑥受信信号が第 3象限で遅延器 1 0 5の出力が 0のとき一 Q
⑦受信信号が第 4象限で遅延器 1 0 5の出力が 1のとき一 Q
⑧受信信号が第 4象限で遅延器 1 0 5の出力が 0のとき一 I
を選択出力する。
または、 1ビット量子化器 5では、 象限判定部 1 0 1の出力に応じて積分器 1 0 3の出力の符号を判定し、
①受信信号が第 1象限で積分器 1 0 3の出力が正のとき◦ ②受信信号が第 1象限で積分器 1 0 3の出力が負のとき 1
③受信信号が第 2象限で積分器 1 0 3の出力が正のとき 1
④受信信号が第 2象限で積分器 1 0 3の出力が負のとき 0
⑤受信信号が第 3象限で積分器 1 0 3の出力が正のとき 0
⑥受信信号が第 3象限で積分器 1 0 3の出力が負のとき 1
⑦受信信号が第 4象限で積分器 1 0 3の出力が正のとき 1
⑧受信信号が第 4象限で積分器 1 0 3の出力が負のとき 0
を出力する。
そして、 回転射影部 4では、
①受信信号が第 1象限で遅延器 1 0 5の出力が 1のとき I
②受信信号が第 1象限で遅延器 1 0 5の出力が 0のとき一 Q
③受信信号が第 2象限で遅延器 1 0 5の出力が 1のとき一 Q
④受信信号が第 2象限で遅延器 1 0 5の出力が 0のとき一 I
⑤受信信号が第 3象限で遅延器 1 0 5の出力が 1のとき一 I
⑥受信信号が第 3象限で遅延器 1 0 5の出力が 0のとき Q
⑦受信信号が第 4象限で遅延器 1 0 5の出力が 1のとき Q
⑧受信信号が第 4象限で遅延器 1 0 5の出力が 0のとき I
を選択出力する。
ここで、 上記動作により位相が検出可能な理由を以下に説明する。 まず、 先に 説明した実施の形態 1の位相検出回路では、 1ビット量子化器が、 積分器 1 0 3 の出力が正のとき 1、 負のとき 0をそれぞれ出力し、 回転射影部 1 0 2が、
①受信信号が第 1象限で遅延器 1 0 5の出力が 1のとき一 I
②受信信号が第 1象限で遅延器 1ひ 5の出力が 0のとき Q
③受信信号が第 2象限で遅延器 1 0 5の出力が 1のとき一 Q
④受信信号が第 2象限で遅延器 1 0 5の出力が 0のとき一 I
⑤受信信号が第 3象限で遅延器 1 0 5の出力が 1のとき I
⑥受信信号が第 3象限で遅延器 1 0 5の出力が 0のとき一Q ⑦受信信号が第 4象限で遅延器 1 0 5の出力が 1のとき Q
⑧受信信号が第 4象限で遅延器 1 0 5の出力が 0のとき I
を選択出力していた。
以上をまとめると、 象限判定部 1 0 1 , 回転射影部 4 , 1ビット量子化器 5の 出力は第 3 2図のように表すことができる。 これを便宜上、 出力パターン Aと呼 ぶことにする。
一方、 回転射影部 4が、 出力する信号の正負の符号を逆にすると、 積分器 1 0 3の出力の符号も反転する。 そこで、 出力信号の符号を反転すると同時に、 1ビ ット量子化器 5の判定を逆にし、 積分器 1 0 3の出力が正のとき 0、 負のとき 1、 をそれぞれ出力できるようにする。 このような符号反転を行っても、 最終的に 1 ビット量子化器 5の出力にはかわりがない。
すなわち、 1ビット量子化器 5では、 積分器 1 0 3の出力が正のとき 0、 負の とき 1、 をそれぞれ出力し、 回転射影部 4では、
①受信信号が第 1象限で遅延器 1 0 5の出力が 1のとき I
②受信信号が第 1象限で遅延器 1 0 5の出力が 0のとき一 Q
③受信信号が第 2象限で遅延器 1 0 5の出力が 1のとき Q '
④受信信号が第 2象限で遅延器 1 0 5の出力が 0のとき I
⑤受信信号が第 3象限で遅延器 1 0 5の出力が 1のとき一 I
⑥受信信号が第 3象限で遅延器 1 0 5の出力が 0のとき Q
⑦受信信号が第 4象限で遅延器 1 0 5の出力が 1のとき一 Q
⑧受信信号が第 4象限で遅延器 1 0 5め出力が 0のとき一 I
を選択出力する。
以上をまとめると、 象限判定部 1 0 1 , 回転射影部 4， 1ビット量子化器 5の 出力は第 9図のように表すことができる。 これを便宜上、 出力パターン Bと呼ぶ ことにする。
そして、 本実施の形態の位相検出回路では、 上記出力パターン Aと Bを象限ご とに組み合わせて出力する。 すなわち、 受信信号が第 1象限のとき出力パターン A、 受信信号が第 2象限のとき出力パターン B、 受信信号が第 3象限のとき出力 パターン A、 受信信号が第 4象限のとき出力パターン B、 となるようにする （第 1 0図） 力 または、 受信信号が第 1象限のとき出力パターン B、 受信信号が第 2象限のとき出力パターン A、 受信信号が第 3象限のとき出力パターン B、 受信 信号が第 4象限のとき出力パターン A、 となるようにする （第 1 1図） 。
これにより、 たとえば、 第 1 0図の場合に受信ベースバンド信号 I + j Qが第 1象限から第 2象限に移動したとき、 回転射影部 4では、 受信信号が第 1象限で — I (負の値） または Q (正の値） を出力し、 第 2象限に入ると I (負の値） ま たは Q (正の値） を出力することになる。 このとき、 第 1象限と第 2象限の境界 付近では、 Iの絶対値がゼ口に近いので、 .回転射影部 4の出力の変化が小さくな る。
このように、 本実施の形態では、 受信信号の象限が変化しても象限の境界付近 では Iの絶対値がゼ口に近レ、ので、 回転射影部 4の出力の変化が小さく、 デルタ シグマ変調器で得られる位相の検出値が正確になる。 なお、 本実施の形態におい ては、 前述の実施の形態 3と同様に、 サンプノレホールド回路 3を用いる構成とし てもよい。
第 1 2図は、 ·計算機シミュレーションで求めた実施の形態 4の位相検出回路の 各部の出力信号波形を示す図である。 第 1 2図において、 横軸は時間を表し、 横 軸の数字の単位はサイクルである。 また、 （a ) は受信ベースバンド信号の位相 であり、 （b ) は受信ベースバンド信号の同相成分と直交成分であり、 （c ) は 回転射影部 4の出力であり、 （ d ) は積分器 1 0 3の出力であり、 （ e ) は 1ビ ット量子化器 5の出力であり、 （f ) は象限判定部 1 0 1の出力であり、 （g ) は加算器 1の出力であり、 （h ) は低域通過フィルタ 2の出力の波形である。 第 1 2図からわかるように、 本実施の形態においては、 受信信号の象限が変化した 場合でも、 従来と比較して位相の検出値の誤差が少なくなつている。
実施の形態 5 .
前述の実施の形態 4では、 象限判定部 1 0 1が受信信号の位相を 2ビットで量 子化する場合について説明したが、 実施の形態 5では、 量子化分解能が N (自然 数） の場合の具体例として、 たとえば、 受信信号の位相を 3ビットで量子化する 場合について説明する。
第 1 3図は、 本発明にかかる位相検出回路の実施の形態 5の構成を示す図であ る。 第 1 3図において、 4 0 3は変換選択部である。 なお、 先に説明した実施の 形態 4と同様の構成については、 同一の'符号を付してその説明を省略する。 また、 第 1 4図は、 実施の形態 5の動作を説明するための具体例を示す図である。
まず、 信号平面を、 第 1 4図のように、 原点を中心とする中心角 π Ζ 4の扇 形の領域 8個に分ける。 第 i領域 （iは自然数） には位相が （i _ l ) π Ζ4以 上かつ i π / 4未満の点が属する。 位相量子化部 4 0 1では、 受信複素ベースパ ンド信号が属する領域を判定し、 その結果に応じた位相量子化値を出力する。 た とえば、 受信信号が第 i領域に属する場合は i一 1を出力する。 位相量子化部 4 0 1では、 受け取った同相成分おょぴ直交成分の受信ベースバンド信号の正負と 絶対値の大小から、 第 1 5図に示すように、 受信信号が属する領域を判定し、 そ の結果に応じた位相量子化値を出力する。
変換選択部 4 0 3および 1ビット量子化器 5では、 位相量子化部 4 0 1の出力 に応じて動作する。 1ビット量子化器 5では、 位相量子化部 4 0 1の出力に応じ て積分器 1 0 3の出力の符号を判定する。 第 1 6図および第 1 7図は、 位相量子 化部 4 0 1と 1ビット量子化器 5と変換選択部 4 0 3の出力を示す図である。 ここで、 上記動作により位相が検出可能な理由を以下に説明する。 まず、 先に 説明した実施の形態 2の位相検出回路に従えば、 1ビット量子化器 5と変換選択 部 4 0 3の出力は第 1 8図のように表すことができる。 これを、 便宜上、 出力パ ターン Aと呼ぶことにする。
一方、 変換選択部 4 0 3が、 出力する信号の正負の符号を逆にすると、 積分器 1 0 3の出力の符号も反転する。 そこで、 出力信号の符号を反転すると同時に、 1ビット量子化器 5の判定を逆にし、 積分器 1 0 3の出力が正のとき 0、 負のと き 1、 をそれぞれ出力するようにする。 このような符号反転を行っても、 最終的 に 1ビット量子化器 5の出力には変わりがない。 すなわち、 1 ビット量子化器と 変換選択部 4 0 3の出力は第 1 9図のように表すことができる。 これを、 出力パ ターン Bと呼ぶことにする。
そして、 本実施の形態の位相検出回路では、 上記出力パターン Aと Bを領域ご とに組み合わせて出力する。 すなわち、 受信信号が奇数番目の領域のとき出力パ ターン A、 受信信号が偶数番目の領域のとき出力パターン B、 となるようにする (第 1 6図） か、 または、 受信信号が奇数番目の領域のとき出力パターン B、 受 信信号が偶数番目の領域のとき出力パターン A、 となるようにする （第 1 7図） 。 これにより、 たとえば、 第 1 6図の場合に受信べ一スパンド信号 I + j Qが第 1領域から第 2領域に移動したとき、 変換選択部 4 0 3では、 受信信号が第 1領 域で Q (正の値） または一 （I一 Q) (負の値） を出力し、 第 2領域に入 ると I (正の値） または （I _ Q) /f2 (負の値） を出力することになる。 こ のとき、 第 1領域と第 2領域の境界付近では、 （I一 Q) / 2の絶対値がゼロ に近く、 Iと Qの値はほぼ等しいので、 変換選択部 4 0 3の出力の変化が小さく なる。
このように、 本実施の形態では、 受信信号の象限が変化しても象限の境界付近 では （I _ Q) Z 2の絶対値がゼロに近く、 Iと Qの値はほぼ等しいので、 変 換選択部 4 0 3の出力の変化が小さく、 デルタシグマ変調器で得られ 位相の検 出値が正確になる。 なお、 本実施の形態においては、 前述の実施の形態 3と同様 に、 サンプノレホールド回路 3を用いる構成としてもよい。
実施の形態 6 .
先に説明した実施の形態 1〜 5では、 位相検出回路を 1次のデルタシグマ変調 器で構成していたが、 実施の形態 6では、 位相検出回路を 2次以上のデルタシグ マ変調器で構成する。
第 2 0図は、 本発明にかかる位相検出回路の実施の形態 6の構成を示す図であ る。 第 2 0図において、 6は加算器であり、 7は積分器である。 なお、 前述の実 施の形態 1〜 3と同様の構成については、 同一の符号を付してその説明を省略す る。 また、 本実施の形態においては、 象限判定部 1 0 1， 回転射影部 4， 積分器 1 0 3， 加算器 6 , 積分器 7 , 1ビット量子化器 5 , 遅延器 1 0 5， 加算器 1で、 2次のデルタシグマ変調器を構成する。 また、 第 2 0図の構成は、 説明の便宜上、 前述の実施の形態 4の構成 （第 8図） に加算器 6および積分器 7を適用している 力 これに限らず、 たとえば、 実施の形態 1の構成 （第 1図） や従来の構成 （第 3 0図） に対して加算器 6および積分器 7を適用することとしてもよい。
ここで、 実施の形態 6の位相検出回路の動作について説明する。 なお、 先に説 明した実施の形態 1〜 5と同一の符号を付した各構成についてはそれぞれ同様に 動作する。
加算器 6では、 回転射影部 4の出力と積分器 1 0 3の出力とを加算し、 その加 算結果を積分器 7に対して出力する。 そして、 1ビット量子化器 5では、 積分器
7の出力 （積分結果） を量子化し、 ◦または 1を出力する。
このように、 本実施の形態においては、 位相検出回路を 2次以上のデノレタシグ マ変調器で構成している。 これにより、 実施の形態 1〜5のように、 位相検出回 路を 1次のデルタシグマ変調器で構成した場合に比べて、 量子化雑音の電カスペ クトルが低周波側で小さく、 高周波側で大きくなるため、 低域通過フィルタ 2に よって高周波の雑音を除去することで、 S N比を大幅に改善できる。
なお、 本実施の形態では、 説明の便宜上、 位相検出器を 2次のデルタシグマ変 調器で構成した場合について説明したが、 これに限らず、 位相検出器を 3次以上 のデルタシグマ変調器で構成することとしてもよい。 また、 本実施の形態にぉレヽ ては、 前述の実施の形態 3と同様に、 サンプノレホールド回路 3を用いる構成とし てもよい。
実施の形態 7 .
前述の実施の形態 6では、 象限判定部 1 0 1が受信信号の位相を 2ビットで量 子化する場合について説明したが、 実施の形態 7では、 量子化分解能が N (自然 数） の場合について説明する。 本実施の形態においても、 位相検出回路を 2次以 上のデルタシグマ変調器で構成する。 第 2 1図は、 本発明にかかる位相検出回路の実施の形態 7の構成を示す図であ る。 本実施の形態に示す 2次デルタシグマ変調器は、 たとえば、 湯川彰 「オーバ サンプリング A— D変換技術」 （日経 B P社） の 3 7頁に示された 2次デルタシ ダマ変調器の構成例に基づいている。 なお、 前述の実施の形態 1〜6と同様の構 成については、 同一の符号を付してその説明を省略する。 また、 本実施の形態に おいては、 位相量子化部 4 0 1， 変換選択部 4 0 3 , 積分器 1 0 3 , 加算器 6， 積分器 7 , 1ビット量子化器 5， 遅延器 1 0 5 , 加算器 1で、 2次のデルタシグ マ変調器を構成する。 また、 第 2 1図の構成は、 説明の便宜上、 前述の実施の形 態 5の構成 （第 1 3図） に加算器 6および積分器 7を適用しているが、 これに限 らず、 たとえば、 実施の形態 2の構成 （第 3図） や従来の構成 （第 4図） に対し て加算器 6および積分器 7を適用することとしてもよい。
ここで、 実施の形態 7の位相検出回路の動作について説明する。 なお、 先に説 明した実施の形態 1〜 6と同一の符号を付した各構成についてはそれぞれ同様に 動作する。
加算器 6では、 積分器 1 0 3の出力から変換選択部 4 0 3の出力を減算し、 そ の減算結果を積分器 7に対して出力する。 そして、 1ビット量子化器 5では、 積 分器 7の出力 （積分結果） を量子化し、 0または 1を出力する。
また、 第 2 2図は、 上記第 2 1図とは異なる位相検出回路の構成を示す図であ る。 この例に示した 2次デルタシグマ変調器は、 上記湯川彰 「オーバサンプリン グ A— D変換技術」 （日経 B P社） の 4 3頁に示された 2次デルタシグマ変調器 の構成例に基づいている。 第 2 2図において、 8は遅延器であり、 9は増幅器で ある。 なお、 上記第 2 1図と同様の構成については、 同一の符号を付してその説 明を省略する。 また、 第 2 2図においては、 位相量子化部 4 0 1 , 変換選択部 4 0 3 , 積分器 1 0 3， 遅延器 8， 増幅器 9 , 加算器 6 , 積分器 7 , 1ビット量子 ィ匕器 5， 遅延器 1 0 5， 加算器 1で、 2次のデルタシグマ変調器を構成する。 ま た、 第 2 2図の構成は、 説明の便宜上、 前述の実施の形態 5の構成 （第 1 3図） に加算器 6 , 積分器 7， 遅延器 8および増幅器 9を適用しているが、 これに限ら ず、 たとえば、 実施の形態 2の構成 （第 3図） や従来の構成 （第 4図） に対して 加算器 6 , 積分器 7 , 遅延器 8および乗算器 9を適用することとしてもよい。 ここで、 第 2 2図の位相検出回路の動作について説明する。 なお、 先に説明し た実施の形態 1〜 6と同一の符号を付した各構成についてはそれぞれ同様に動作 する。
遅延器 8では、 積分器 1 0 3の出力を 1サイクル分だけ遅延し、 加算器 6に対 して出力する。 また、 増幅器 9では、 変換選択部 4 0 3の出力を 2倍し、 加算器 6に対して出力する。 加算器 6では、 遅延器 8の出力から増幅器 9の出力を減算 し、 その減算結果を積分器 7に対して出力する。 そして、 1ビット量子化器 5で は、 積分器 7の出力 （積分結果） を量子化し、 0または 1を出力する。
このように、 デルタシグマ変調器を 2次の構成にすると、 量子化雑音の電カス ぺクトル密度が信号帯域の低周波域で小さく、 信号帯域外の高周波域で大きくな るように雑音を整形できる。 そのため、 後続の低域通過フィルタ 2で高周波域を 抑圧すると、 結果的に総合の雑音電力が小さくなり、 S N比が向上する。
以上、 本実施の形態においては、 第 2 1図および第 2 2図に示すように、 位相 検出回路を 2次以上のデノレタシグマ変調器で構成している。 これにより、 実施の 形態 1〜 5のように、 位相検出回路を 1次のデルタシグマ変調器で構成した場合 に比べて、 量子化雑音の電力スペク トル密度が低周波側で小さく、 高周波側で大 きくなるため、 低域通過フィルタ 2によって高周波の雑音を除去することで、 S N比を大幅に改善できる。
なお、 本実施の形態では、 説明の便宜上、 位相検出器を 2次のデルタシグマ変 調器で構成した場合について説明したが、 これに限らず、 位相検出器を 3次以上 のデルタシグマ変調器で構成することとしてもよい。 また、 本実施の形態にぉレヽ ては、 前述の実施の形態 3と同様に、 サンプルホールド回路 3を用いる構成とし てもよレ、。
実施の形態 8 .
第 2 3図は、 本発明にかかる位相検出回路 （実施の形態 1〜7 ) を備えた受信 機の構成を示す図である。 第 2 3図において、 3 0 1 , 3 0 2はミキサであり、 3 0 3は局部発振器であり、 3 0 4は直交分波器であり、 3 0 5， 3 0 6は低域 通過フィルタであり、 3 0 7 , 3 0 8は増幅器であり、 1 1は実施の形態 1〜 7 の位相検出回路であり、 3 1 2は復調器である。 位相検出回路 1 1では、 受信べ —スパンド信号の同相成分 Iと直交成分 Qから位相を検出する。 なお、 位相検出 回路 1 1は、 実施の形態 1〜7のいずれの構成を用いてもよレ、。 また、 従来と同 —の符号を付した各構成についてはそれぞれ同様に動作する。
このように、 本実施の形態の受信機においては、 式 （1 1 ) で説明したように、 受信ベースバンド信号の同相成分 Iと直交成分 Qの比 t a η Θ から位相の量子 化値を導出する位相検出回路を用いる構成としたため、 受信信号の包絡線振幅に 関係なく位相を検出でき、 従来必要としていた高分解能の A/D変換器や AG C が不要になる。
実施の形態 9 .
先に説明した実施の形態 1〜4の説明では、 同相成分と直交成分の受信ベース バンド信号が、 シングルエンドの信号として位相検出回路に入力されていた。 こ のような例は、 第 2 3図のような構成の受信機で見られる。 シングルェンド入力 の位相検出回路 1 1では、 シングルエンドの受信ベースバンド信号の同相成分 I と直交成分 Qから位相を検出するため、 たとえば、 位相量子化部 4 0 1と変換選 択部 4 0 2は、 次のように構成される。
第 2 4図は、 第 2 3図の受信機における位相量子化部 （象限判定部） の構成を 示す図である。 たとえば、 位相量子化部 4 0 1の量子化分解能が 4 ( 2ビット） の場合、 位相量子化部 4 0 1は、 第 2 4図に示すように、 比較器 2 1 0， 2 1 1 で構成される。 また、 第 2 5図は、 第 2 3図の受信機における変換選択部 （回転 射影部） の構成を示す図である。 変換選択部 4 0 2は、 第 2 5図に示すように、 反転増幅器 2 1 2 , 2 1 3， セレクタ 2 1 4で構成される。
比較器 2 1 0および 2 1 1では、 それぞれ受信ベースバンド信号の同相成分 I と直交成分 Qを 0と比較して符号を判定し、 1ビットのデータを出力する。 また、 反転増幅器 2 1 2および 2 1 3では、 それぞれ受信ベースバンド信号の同相成分 Iと直交成分 Qの符号を反転し、 ー1， 一 Qとする。 そして、 各信号 I , Q, — I， 一 Qはセレクタ 2 1 4に入力され、 セレクタ 2 1 4では、 位相量子化部 4 0 1と 1ビット量子化器 5の出力符号に基づいて、 いずれか 1つの信号を選択する。 し力 しな力 Sら、 上記第 2 3図に示す受信機においては、 受信ベースバンド信号 がシングルェンド信号の場合、 次のような問題があった。 たとえば、 ミキサ 3 0 1および 3 0 2の出力から位相検出回路 1 1の入力までの間に存在するベースバ ンドの低域通過フィルタ 3 0 5および 3 0 6や増幅器 3 0 7および 3 0 8で、 受 信ベースバンド信号に同相雑音や直流オフセットが加わると、 それを除去するこ とが困難である。 また、 同相雑音や直流オフセットが大きいと、 正確な位相を検 出できなくなる。 また、 反転増幅器 2 1 1および 2 1 2の利得が正確に一 1とな らず一 a ( a≠ 1 ) になると、 セレクタ 2 1 4の入力が、 I， Q, — a I , - a Qとなって、 やはり正確に位相を検出できない。
本実施の形態は、 上記の問題を解消するものである。 第 2 6図は、 本発明にか 力る位相検出回路を備えた受信機の構成を示す図である。 第 2 6図において、 3 2 1 , 3 2 2は差動出力のミキサであり、 3 2 5， 3 2 6は差動入出力の低域通 過フィルタであり、 3 2 7 , 3 2 8は差動入出力の増幅器であり、 1 2は差動入 力の位相検出回路である。 差動入力の位相検出回路 1 2では、 差動の受信ベース バンド信号の同相成分 Iと直交成分 Qから位相を検出するため、 たとえば、 位相 量子化部 4 0 1と変換選択部 4 0 2は、 次のように構成される。
第 2 7図は、 実施の形態 9の受信機における位相量子化部 （象限判定部） の構 成を示す図である。 たとえば、 位相量子化部 4 0 1の量子化分解能が 4 ( 2ビッ ト） の場合、 位相量子化部 4 0 1は、 第 2 7図に示すように、 比較器 2 2 0 , 2 2 1で構成される。 また、 第 2 8図は、 実施の形態 9の受信機における変換選択 部 （回転射影部） の構成を示す図である。 変換選択部 4 0 2は、 第 2 8図に示す ように、 セレクタ 2 2 2 , 2 2 3， 2 2 6 , 減算器 2 2 4 , 2 2 5で構成される。 比較器 2 2 0では、 受信ベースバンド信号の同相成分 Iについて、 非反転信号 1 +と反転信号 I _を比較して符号を判定し、 1ビットのデータを出力する。 同様 . に、 比較器 2 2 1では、 受信ベースバンド信号の直交成分 Qについて、 非反転信 号 Q+と反転信号 Q—を比較して符号を判定し、 1ビットのデータを出力する。 ま た、 セレクタ 2 2 2および 2 2 3では、 それぞれ受信ベースバンド信号の同相成 分 Iと直交成分 Qについて、 非反転信号 （I +， Q+) と反転信号 （I -, QJ の どちらを減算器 2 2 4および 2 2 5の被減数側に入力し、 どちらを減数側に入力 する力を、 位相量子化部 4 0 1と 1ビット量子化器 5の出力符号に基づいて選択 する。 したがって、 減算器 2 2 4は、 I +— I—， I -— 1 +のいずれかを、 減算器
2 2 5は、 Q+—Q— , Q_— Q+のいずれかを出力することとなる。 そして、 セレ クタ 2 2 6では、 位相量子化部 4 0 1と 1ビット量子化器 5の出力符号に基づい て、 減算器 2 2 4の出力または減算器 2 2 5の出力のいずれかを選択して出力す る。
このように、 本実施の形態においては、 位相量子化部 4 0 1と変換選択部 4 0 2が差動で構成されているため、 受信ベースバンド信号の非反転成分と反転成分 に同量の同相雑音や直流オフセットが加わった場合であっても、 互いに打ち消し あって正確な位相を検出できる。 また、 反転増幅器の利得の精度が問題になるこ ともない。
なお、 ここでは、 位相量子化部 4 0 1と変換選択部 4 0 2の構成を一例として 本実施の形態の動作を説明したが、 これに限らず、 先に説明した位相量子化部 4 0 1と変換選択部 4 0 3の組み合わせ、 および象限判定部 1 0 1と回転射影部 1 0 2の組み合わせにおいても同様に適用可能である。
実施の形態 1 0 .
第 2 9図は、 第 2 3図に示す受信機內の復調器 3 1 2の構成を示す図である。 第 2 9図において、 1 3はタイミング再生部であり、 1 4はデータ判定部であり、 1 5は発振器である。 本実施の形態では、 実施の形態 1〜7の位相検出回路を備 えたディジタル周波数変調 （F S K) または位相変調 （P S K) 受信機のなかか ら、 特に、 位相検出回路 1 1と復調器 3 1 2の構成を示したものである。 先に説明したように、 受信機は、 通常、 シンボルクロックの 1 / 8または 1 Z 1 6の間隔で受信信号の周波数や位相を検出し、 その中から適切なデータ判定タ イミングを探している。 第 2 9図に示す復調器 3 1 2において、 タイミング再生 部 1 3では、 たとえば、 発振器 1 5が発振するシンボルクロックの 1 6倍のクロ ックと、 位相検出回路 1 1が出力する受信信号の位相情報と、 を受け取り、 当該 受信信号の位相からシンボルクロックの 1 / 1 6の分解能でデータ判定タイミン グを探す。
また、 タイミング再生部 1 3では、 位相検出回路 1 1に対して位相検出要求タ イミング信号を出力する。 この位相検出要求タイミング信号は、 たとえば、 0〜 1 5の値であらわされており、 受信開始後、 データ判定タイミングが見つかるま では、 シンポノレクロックの 1 6倍のクロックごとに 0〜1 5の値を出力する。 そ して、 データ判定タイミングが見つかった後は、 たとえば、 そのデータ判定タイ ミングがシンボルクロックの 1 6倍クロックの位相 0であった場合、 シンボルク ロック 1クロックごとに 0の値を出力する。
位相検出回路 1 1では、 タイミング再生部 1 3が指示する位相検出要求タイミ ングでのみ、 加算器 2 0 6， 比較判定部 2 0 4 , 乗算器 2 0 2— 1〜2 0 2— k， データ変換部 2 0 5—：！〜 2 0 5— kを動作させる。
このように、 本実施の形態の受信機では、 タイミング再生部 1 3の指示する位 相検出要求タイミングでのみ、 位相検出回路 1 1內の低域通過フィルタ 2を動作 させる構成としたため、 消費電力を低減できる。
なお、 ここでは、 第 2 3図に示す位相検出回路 1 1を一例として本実施の形態 の動作を説明したが、 これに限らず、 第 2 6図に示す位相検出回路 1 2において も同様に適用可能である。
以上、 説明したとおり、 本発明によれば、 加算手段が位相 2 πの量子化値を 法とした加算を行い、 さらに、 低域通過フィルタ手段が、 演算対象となるシフト レジスタの出力に位相 2 π の量子化値をまたぐ位相データが現れたとき、 位相 データの範囲を 0〜2 πから π〜3 πに変換して演算を行い、 その後、 位相デ ータの範囲を 0〜 2 πに戻す構成とした。 これにより、 正しい平均演算結果が 得られるため、 正確な位相検出を実現できる、 という効果を奏する。
つぎの発明によれば、 第 2の量子化手段が、 判定された受信信号の領域に基づ いて積分手段出力の符号を判定して量子化する構成とした。 また、 変換選択手段 力 S、 異なる出力パターンを領域ごとに組み合わせて出力する構成とした。 これに より、 変換選択手段出力の変化が小さくなり、 位相の検出値がさらに正確になる、 という効果を奏する。
つぎの発明によれば、 第 1の量子化手段、 変換選択手段、 積分手段、 第 2の量 子化手段、 遅延手段および加算手段で、 デルタシグマ変調器を構成することとし たため、 低域通過フィルタ手段にて正しい平均演算結果を得ることができる、 と いう効果を奏する。
つぎの発明によれば、 位相検出回路を 2次以上のデルタシグマ変調器で構成す る。 これにより、 位相検出回路を 1次のデルタシグマ変調器で構成した場合に比 ベて、 量子化雑音の電力スペクトルが低周波側で小さく、 高周波側で大きくなる ため、 低域通過フィルタ手段によって高周波の雑音を除去することで S N比を大 幅に改善できる、 という効果を奏する。
つぎの発明によれば、 サンプルホールド回路を設けたことにより、 デルタシグ マ変調器の動作中、 変換選択手段の出力が一定になるため、 さらに正確な位相検 出値を得ることができる、 という効果を奏する。
つぎの発明によれば、 加算手段が位相 2 π を法とした加算を行い、 さらに、 低域通過フィルタ手段が、 演算対象となるシフトレジスタの出力に 2 π をまた ぐ位相データが現れたとき、 位相データの範囲を 0〜2兀 から 兀〜3兀に変換 して演算を行い、 その後、 位相データの範囲を 0〜2 πに戻す構成とした。 こ れにより、 正しい平均演算結果が得られるため、 正確な位相検出を実現できる、 という効果を奏する。
つぎの発明によれば、 象限判定手段、 回転射影手段、 積分手段、 量子化手段、 遅延手段および加算手段で、 デノレタシグマ変調器を構成することとしたため、 低 域通過フィルタ手段にて正しい平均演算結果を得ることができる、 という効果を 奏する。
つぎの発明によれば、 量子化手段が、 判定された受信信号の象限に基づいて積 分手段出力の符号を判定して量子化する構成とした。 すなわち、 この位相検出回 - 路は、 異なる出力パターンを象限ごとに組み合わせて出力する。 これにより、 回 転射影手段出力の変化が小さくなり、 位相の検出値がさらに正確になる、 という 効果を奏する。
つぎの発明によれば、 位相検出回路を 2次以上のデルタシグマ変調器で構成す る。 これにより、 位相検出回路を 1次のデルタシグマ変調器で構成した場合に比 ベて、 量子化雑音の電力スペク トルが低周波側で小さく、 高周波側で大きくなる ため、 低域通過フィルタ手段によって高周波の雑音を除去することで S N比を大 幅に改善できる、 という効果を奏する。
つぎの発明によれば、 デルタシグマ変調器の動作中、 回転射影手段の出力が一 定になるため、 さらに正確な位相検出値を得ることができる、 という効果を奏す る。
• つぎの発明によれば、 受信ベースバンド信号の同相成分 Iと直交成分 Qの比を 量子化する位相検出回路を用いる構成としたため、 従来必要としていた、 高分解 能の A/D変換器や AG Cが不要になる、 という効果を奏する。 また、 正確な位 相検出を実現可能な位相検出装置を用いることで、 受信機における歪み率特性お よび受信ビット誤り率特性を大幅に改善できる、 という効果を奏する。
つぎの発明によれば、 第 2の量子化手段が、 判定された受信信号の象限に基づ いて積分手段出力の符号を判定して量子化する構成とした。 すなわち、 この位相 検出回路は、 異なる出力パターンを象限ごとに組み合わせて出力する。 これによ り、 変換選択手段出力の変化が小さくなり、 位相の検出値がさらに正確になる、 という効果を奏する。
つぎの発明によれば、 第 1の量子化手段と変換選択手段が差動で構成されてい るため、 受信ベースバンド信号の非反転成分と反転成分に同量の同相雑音や直流 オフセットが加わった場合であっても、 互いに打ち消しあって正確な位相を検出 できる、 という効果を奏する。
つぎの発明によれば、 受信ベースバンド信号の同相成分 Iと直交成分 Qの比を 量子化する位相検出回路を用いる構成としたため、 従来必要としていた、 高分解 能の A/D変換器や AG Cが不要になる、 という効果を奏する。 また、 正確な位 相検出を実現可能な位相検出装置を用いることで、 受信機における歪み率特性お よび受信ビット誤り率特性を大幅に改善できる、 という効果を奏する。
つぎの発明によれば、 量子化手段が、 判定された受信信号の象限に基づいて積 分手段出力の符号を判定して量子化する構成とした。 すなわち、 この位相検出回 路は、 異なる出力パターンを象限ごとに組み合わせて出力する。 これにより、 回 転射影手段出力の変化が小さくなり、 位相の検出値がさらに正確になる、 という 効果を奏する。
つぎの発明によれば、 象限判定手段と回転射影手段が差動で構成されているた め、 受信ベースバンド信号の非反転成分と反転成分に同量の同相雑音や直流オフ セットが加わった場合であっても、 互いに打ち消しあって正確な位相を検出でき る、 という効果を奏する。
つぎの発明によれば、 位相検出回路を、'複数段の積分器を備えた 2次以上のデ ルタシグマ変調器で構成する。 これにより、 位相検出回路を 1次のデルタシグマ 変調器で構成した場合に比べて、 量子化雑音の電カスペクトルが低周波側で小さ く、 高周波側で大きくなるため、 低域通過フィルタ手段によって高周波の雑音を 除去することで S N比を大幅に改善できる、 という効果を奏する。
つぎの発明によれば、 タイミング再生手段の指示する位相検出要求タイミング でのみ、 位相検出回路内の低域通過フィルタ手段を動作させる構成としたため、 消費電力を大幅に低減できる、 という効果を奏する。
つぎの発明によれば、 デルタシグマ変調器の動作中、 回転射影手段または変換 選択手段の出力が一定になるため、 さらに正確な位相検出値を得ることができる、 という効果を奏する。 産業上の利用可能性
以上のように、 本発明にかかる位相検出回路および受信機は、 ディジタル移動 通信において FS.Kや P SK信号の位相を検出するのに適している。

Claims

請 求 の 範 囲
1 . 受信ベースバンド信号の位相を量子化する第 1の量子化手段と、
前記受信信号を所定の規則に基づいて線形変換し、 当該線形変換後の信号を選 択出力する変換選択手段と、
前記変換選択手段の出力を積分する積分手段と、
前記積分結果の符号を判定して量子化する第 2の量子化手段と、
前記第 2の量子化手段の出力を所定の第 1の時間遅延し、 当該遅延後の信号を 前記変換選択手段に対して出力する遅延手段と、
前記第 1の量子化手段の出力と前記第 2の量子化手段の出力とを位相 2 πの 量子化値を法として加算する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに位相 2 πの量子化値をまたぐ位相値がある場合には 全データを所定の規則で変換し、 位相 2 πの量子化値をまたぐ位相値がない場 合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子 化雑音を平滑ィ匕した位相値を出力する低域通過フィルタ手段と、
を備えることを特徴とする位相検出回路。
2 . 前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前記第 2の量 子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成する ことを特徴とする請求の範囲第 1項に記載の位相検出回路。
3 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前記 受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 2項に記載の位相検出回路。
4 . 複数段の積分器を備えたデルタシグマ変調器を備えることを特徴とする請 求の範囲第 2項に記載の位相検出回路。
5 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前記 受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 4項に記載の位相検出回路。
6 . 受信ベースバンド信号の位相を量子化する第 1の量子化手段と、
前記受信信号を所定の規則に基づレ、て線形変換し、 当該線形変換後の信号を選 択出力する変換選択手段と、
前記変換選択手段の出力を積分する積分手段と、
前記第 1の量子化手段の出力に基づいて、 前記積分結果の符号を判定して量子 化する第 2の量子化手段と、
前記第 2の量子化手段の出力を所定の時間遅延し、 当該遅延後の信号を前記変 換選択手段に対して出力する遅延手段と、
前記第 1の量子化手段の出力と前記第 2の量子化手段の出力とを位相 2 πの 量子化値を法として加算する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに位相 2 πの量子化値をまたぐ位相値がある場合には 全データを所定の規則で変換し、 位相 2 πの量子化値をまたぐ位相値がない場 合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子 化雑音を平滑化した位相値を出力する低域通過フィルタ手段と、
を備えることを特徴とする位相検出回路。 .
7 . 前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前記第 2の量 子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成する ことを特徴とする請求の範囲第 6項に記載の位相検出回路。
8 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前記 受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 7項に記載の位相検出回路。 9 . 複数段の積分器を備えたデノレタシグマ変調器を備えることを特徴とする請 求の範囲第 7項に記載の位相検出回路。 ·
1 0 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 9項に記載の位相検出回路。
1 1 . 受信ベースバンド信号から受信信号の象限を判定する象限判定手段と、■ 所定の規則に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射 影する回転射影手段と、
前記回転射影手段の出力を積分する積分手段と、
前記積分結果の符号を判定して量子化する量子化手段と、
前記量子化後の信号を所定の第 1の時間遅延し、 当該遅延後の信号を前記回転 射影手段に対して出力する遅延手段と、
前記象限判定手段の出力と前記量子化後の信号とを位相 2 π を法として加算 する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに 2 πをまたぐ位相値がある場合には当該位相値を予 め規定された特定の値に変換し、 2 %をまたぐ位相値がない場合には変換処理 を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑化 した位相値を出力する低域通過フィルタ手段と、
を備えることを特徴とする位相検出回路。
1 2 . 前記象限判定手段、 前記回転射影手段、 前記積分手段、 前記量子化手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成することを特徴 とする請求の範囲第 1 1項に記載の位相検出回路。 1 3 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 1 2項に記載の位相検出回路。
1 4 . 複数段の積分器を備えたデルタシグマ変調器を備えることを特徴とする 請求の範囲第 1 2項に記載の位相検出回路。
1 5 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記受信ベースパンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 1 4項に記載の位相検出回路。
1 6 . 受信ベースバンド信号から受信信号の象限を判定する象限判定手段と、 所定の規則に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射 · 影する回転射影手段と、
前記回転射影手段の出力を積分する積分手段と、
前記判定された受信信号の象限に基づいて、 前記積分結果の符号を判定して量 子化する量子化手段と、
前記量子化後の信号を所定の時間遅延し、 当該遅延後の信号を前記回転射影手 段に対して出力する遅延手段と、
前記象限判定手段の出力と前記量子化後の信号とを位相 2 π を法として加算 する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに 2 πをまたぐ位相値がある場合には当該位相値を予 め規定された特定の値に変換し、 2 πをまたぐ位相値がない場合には変換処理 を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑ィ匕 した位相値を出力する低域通過フィルタ手段と、
を備え、
前記象限判定手段、 前記回転射影手段、 前記積分手段、 前記量子化手段、 前記 遅延手段および前記加算手段で、 デルタシグマ変調器を構成することを特徴とす る位相検出回路。
1 7 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 1 6項に記載の位相検出回路。
1 8 . 複数段の積分器を備えたデルタシグマ変調器を備えることを特徴とする 請求の範囲第 1 6項に記載の位相検出回路。
1 9 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記受信ベースバンド信号を一定に保持するためのサンプルホールド回路手段、 を備えることを特徴とする請求の範囲第 1 8項に記載の位相検出回路。 2 0 . 受信ベースバンド信号の位相を量子化する第 1の量子化手段と、 前記受信ベースバンド信号を所定の規則に基づいて線形変換し、 当該線形変換 後の信号を選択出力する変換選択手段と、
前記変換選択手段の出力を積分する積分手段と、
前記積分結果の符号を判定して量子化する第 2の量子化手段と、
前記第 2の量子化手段の出力を所定の第 1の時間遅延し、 当該遅延後の信号を 前記変換選択手段に対して出力する遅延手段と、
前記第 1の量子化手段の出力と前記第 2の量子化手段の出力とを位相 2 πの 量子化値を法として加算する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに位相 2 πの量子化値をまたぐ位相値がある場合には 全データを所定の規則で変換し、 位相 2 πの量子化値をまたぐ位相値がない場 合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子 ィ匕雑音を平滑ィヒした位相値を出力する低域通過フィルタ手段と、
前記位相値に基づいて受信データを復調する復調器と、
を備え、
前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前記第 2の量子化 手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成すること を特徴とする受信機。
2 1 . 前記第 1の量子化手段と前記変換選択手段の入力を差動とすることを特 徴とする請求の範囲第 2 0項に記載の受信機。
2 2 . Μ次構成のデルタシグマ変調器を備えることを特徴とする請求の範囲第 2 0項に記載の受信機。
2 3 . 前記復調器は、
発振器が生成するシンボルクロックの L倍のクロックと前記位相値とを受け取 り、 当該位相値からシンボルクロックの 1 ZLの分解能でデータ判定タイミング を探し、 さらに、 前記低域通過フィルタ手段を動作させるための位相検出要求タ ィミングを生成するタイミング再生手段と、
前記位相値および前記データ判定タイミングに基づいて受信データを判定する データ判定手段と、
を備え、
前記低域通過フィルタ手段は、 位相検出要求タイミングで動作することを特徴 とする請求の範囲第 2 0項に記載の受信機。
2 4 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記増幅後の受信ベースパンド信号を一定に保持するためのサンプノレホールド回路 手段、
を備えることを特徴とする請求の範囲第 2 0項に記載の受信機。
2 5 . 受信ベースバンド信号の位相を量子化する第 1の量子化手段と、 前記受信ベースバンド信号を所定の規則に基づいて線形変換し、 当該線形変換 後の信号を選択出力する変換選択手段と、
前記変換選択手段の出力を積分する積分手段と、
前記第 1の量子化手段の出力に基づいて、 前記積分結果の符号を判定して量子 化する第 2の量子化手段と、
前記第 2の量子化手段の出力を所定の時間遅延し、 当該遅延後の信号を前記変 換選択手段に対して出力する遅延手段と、
前記第 1の量子化手段の出力と前記第 2の量子化手段とを位相 2 %の量子化 値を法として加算する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラッチし、 当該シフトレジ スタ内の全データのなかに位相 2 πの量子化値をまたぐ位相値がある場合には 全データを所定の規則で変換し、 位相 2 πの量子化値をまたぐ位相値がない場 合には変換処理を行わず、 この状態で位相値の平均演算を行うことにより、 量子 化雑音を平滑化した位相値を出力する低域通過フィルタ手段と、
前記位相値に基づいて受信データを復調する復調器と、
を備え、
前記第 1の量子化手段、 前記変換選択手段、 前記積分手段、 前記第 2の量子化 手段、 前記遅延手段および前記加算手段で、 デルタシグマ変調器を構成すること を特徴とする受信機。
2 6 . 前記第 1の量子化手段と前記変換選択手段の入力を差動とすることを特 徴とする請求の範囲第 2 5項に記載の受信機。 2 7 . M次構成のデルタシグマ変調器を備えることを特徴とする請求の範囲第 2 5項に記載の受信機。
2 8 . 前記復調器は、
発捩器が生成するシンボルク口ックの L倍のク口ックと前記位相値とを受け取 り、 当亥位相値からシンボルクロックの 1 Z Lの分解能でデータ判定タイミング を探し、 さらに、 前記低域通過フィルタ手段を動作させるための位相検出要求タ イミングを生成するタイミング再生手段と、
前記位相値および前記データ判定タイミングに基づいて受信データを判定する データ判定手段と、
を備え、
前記低域通過フィルタ手段は、 位相検出要求タイミングで動作することを特徴 とする請求の範囲第 2 5項に記載の受信機。
2 9 . さらに、 前記デルタシグマ変調器の前段に、.所定の第 2の時間の間、 前 記増幅後の受信ベースバンド信号を一定に保持するためのサンプルホールド回路 手段、
を備えることを特徴とする請求の範囲第 2 5項に記載の受信機。
3 0 . 受信ベースバンド信号の象限を判定する象限判定手段と、
所定の規則に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射 影する回転射影手段と、
前記回転射影手段の出力を積分する積分手段と、 前記積分結果の符号を判定して量子化する量子化手段と、 前記量子化後の信号を所定の第 1の時間遅延し、 当該遅延後の信号を前記回転 射影手段に対して出力する遅延手段と、
前記象限判定手段の出力と量子化後の信号とを位相 2 π を法として加算する 加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに 2 πをまたぐ位相値がある場合には当該位相値を予 め規定された特定の値に変換し、 2 πをまたぐ位相値がない場合には変換処理 を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑ィ匕 した位相値を出力する低域通過フィルタ手段と、
前記位相値に基づいて受信データを復調する復調器と、
を備え、
前記象限判定手段、 前記回転射影手段、 前記積分手段、 前記量子化手段、 前記 遅延手段および前記加算手段で、 デルタシグマ変調器を構成することを特徴とす る受信機。
3 1 . 前記象限判定手段と前記回転射影手段の入力を差動とすることを特徴と する請求の範囲第 3 0項に記載の受信機。 3 2 . Μ7夂構成のデルタシグマ変調器を備えることを特徴とする請求の範囲第 3 0項に記載の受信機。
3 3 . 前記復調器は、 .
発振器が生成するシンボルクロックの L倍のクロックと前記位相値とを受け取 り、 当該位相値からシンボルク口ックの 1 /Lの分解能でデータ判定タイミング を探し、 さらに、 前記低域通過フィルタ手段を動作させるための位相検出要求タ ィミングを生成するタイミング再生手段と、 前記位相ィ直および前記データ判定タイミングに基づいて受信データを判定する データ判定手段と、
を備え、
前記低域通過フィルタ手段は、 位相検出要求タイミングで動作することを特徵 とする請求の範囲第 3 0項に記載の受信機。
3 4 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記増幅後の受信ベースバンド信号を一定に保持するためのサンプルホールド回路 手段、
を備えることを特徴とする請求の範囲第 3 0項に記載の受信機。
3 5 . 受信ベースバンド信号の象限を判定する象限判定手段と、
所定の規則に基づいて受信信号を回転後、 特定の直線に当該回転後の信号を射 影する回転射影手段と、
前記回転射影手段の出力を積分する積分手段と、
前記判定された受信信号の象限に基づレ、て、 前記積分結果の符号を判定して量 子化する量子化手段と、
前記量子化後の信号を所定の時間遅延し、 当該遅延後の信号を前記回転射影手 段に対して出力する遅延手段と、
前記象限判定手段の出力と前記量子化後の信号とを位相 2 π を法として加算 する加算手段と、
前記加算後の位相値を順に内部のシフトレジスタでラツチし、 当該シフトレジ スタ内の全データのなかに 2 π をまたぐ位相値がある場合には当該位相値を予 め規定された特定の値に変換し、 2 πをまたぐ位相値がない場合には変換処理 を行わず、 この状態で位相値の平均演算を行うことにより、 量子化雑音を平滑化 した位相値を出力する低域通過フィルタ手段と、
前記位相値に基づいて受信データを復調する復調器と、 を備え、
前記象限判定手段、 前記回転射影手段、 前記積分手段、 前記量子化手段、 前記 遅延手段およぴ前記加算手段で、 デルタシグマ変調器を構成することを特徴とす る受信機。
3 6 . 前記象限判定手段と前記回転射影手段の入力を差動とすることを特徴と する請求の範囲第 3 5項に記載の受信機。
3 7 . M次構成のデルタシグマ変調器を備えることを特徴とする請求の範囲第 3 5項に記載の受信機。
3 8 . 前記復調器は、
発振器が生成するシンボルクロックの L倍のクロックと前記位相値とを受け取 り、 当該位相値からシンボルク口ックの 1 Z Lの分解能でデータ判定タイミング を探し、 さらに、 前記低域通過フィルタ手段を動作させるための位相検出要求タ イミングを生成するタイミング再生手段と、
前記位相値および前記データ判定タイミングに基づいて受信データを判定する データ判定手段と、
を備え、
前記低域通過フィルタ手段は、 位相検出要求タイミングで動作することを特徴 とする請求の範囲第 3 5項に記載の受信機。
3 9 . さらに、 前記デルタシグマ変調器の前段に、 所定の第 2の時間の間、 前 記増幅後の受信ベースバンド信号を一定に保持するためのサンプルホールド回路 手段、
を備えることを特徴とする請求の範囲第 3 5項に記載の受信機。
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