WO2002049036A1 - Matrice memoire - Google Patents

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memory
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Minoru Kaihatsu
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Sony Corporation
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    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Definitions

  • the present invention relates to memory arrays. Background art
  • MC0, MC1, MC (n-1), and MCn are memory cells, each of which is a switching transistor (M0
  • S-FET It is composed of Q and capacitor C connected in series.
  • WL0, WL1, WL2n, WL (2n + 1) are the memory cells 00, 1 ⁇ [J1, MC (n-l)., Respectively.
  • Word line for activating M Cn is BL and BLB are bit lines forming a pair in which complementary logic voltages are interchanged during data writing.
  • V L is the memory cell M C0, M C1,
  • a cell plate voltage line for applying a cell plate voltage V cp ( VccZ 2) to the capacitor C side of M C (n ⁇ 1) and M Cn.
  • the cell plate voltage line VL is connected to a cell plate voltage generation circuit (not shown).
  • each switching transistor (M ⁇ S-FET) Q and the capacitor C of 1) is connected between the bit line B L 'and the cell plate voltage line VL, and each switching transistor Q Control terminal (gate) power ⁇ Connected to word lines WL0, WL2, WL2n.
  • the capacitor C side is connected to the cell plate voltage line VL.
  • the memory cells MC1, MC3, MCn A series circuit of the switching transistor Q and the capacitor C is connected between the bit line BLB and the cell plate voltage line VL, and the control terminal (gate) of each switching transistor Q and the lead line W
  • the capacitor C side is connected to the cell plate voltage line VL.
  • a sense amplifier SA is connected between the bit lines BL and BLB.
  • the equalizing circuit EQ is connected between the bit lines BL and BLB.
  • This equalizing circuit EQ includes M0S-FETQ1, Q2, and Q3.
  • the drain and source of M0S—FETQ3 are connected to bit lines BL and BLB, respectively.
  • the bit line precharge voltage Vpr is supplied to the bit lines BL and BLB, and the gate signal PEQ for equalizing the bit lines BL and BLB is applied to each of the MOS-FETQ1, Q2 and Q3. Applied to gate.
  • the cell plate voltage lines VL of the plurality of circuits are connected to a common cell plate voltage generation circuit.
  • the memory cell MC 0 When the memory cell MC 0 is activated, that is, when its MOS FETQ is 0 N, the following read operation and write operation are performed.
  • the data “0” is supplied to the sense amplifier SA through the M0S—FETQ and the bit line BL, and is then spread and latched. As shown in FIG. 6B, the voltage of the bit line BL is It becomes 0 (V).
  • the data "1" is invertedly written to the sense amplifier SA, then amplified and latched, and the voltage of the bit line BL is inverted to Vcc (V) as shown in FIG. 6B.
  • the data "1” is transmitted through the bit line BL and the MOS-FETQ of the memory cell MC0, and then the canon. Rewritten to Sita C.
  • the voltage of the word line WL0 is at a high level
  • the voltage of the word line WL1 is also at a high level
  • the latch state of the sense amplifier SA at the time of reading and writing is performed.
  • the voltage of the bit line BL is the reverse voltage of the voltage of the bit line BLB.
  • the data stored in the activated memory cell is read out, supplied to the sense amplifier SA through the bit line, amplified and latched, and then transmitted to the sense amplifier SA.
  • the voltage of the bit lines BL and BLB is reversed by the inverted writing of the data and then the width and latching, the following operation is performed. That is, coupling noise is applied to the cell plate voltage line VL through the capacitor of the activated memory cell.
  • a pair of bit lines BL and BLB is provided, but generally, a plurality of pairs of bit lines BL and BLB are provided.
  • the cell plate voltage lines VL corresponding to the bit lines BL and BLB of each pair are connected to a common cell plate voltage generation circuit. Therefore, the voltage of the bit lines connected to the same word line and connected to a plurality of memory cells that are activated at the same time is changed from 0 (V) to Vcc (V).
  • the present invention provides a plurality of pairs of first and second bit lines in which mutually complementary logic voltages are interchanged during data writing, and a plurality of pairs of first and second lead lines.
  • a first memory cell connected between each of the first bit lines, each of the first ground lines and the common cell plate voltage line, and a second of the second memory cells.
  • a second memory cell connected between the bit line, each second lead line and the common cell plate voltage line, and a sense amplifier connected between the first and second bit lines of each pair
  • a memory array in which a plurality of first and second memory cells are arranged in a matrix, it is possible to avoid occurrence of a coupling noise on a cell plate voltage line. They try to suggest something.
  • a plurality of pairs of first and second bit lines in which mutually complementary logic voltages are interchanged at the time of data writing, and a plurality of pairs of first and second lead lines are shared.
  • a first memory cell connected between each cell plate voltage line, each first bit line, each first ground line, and a common cell plate voltage line, and each second bit line
  • a second memory cell connected between each second lead line and a common cell plate voltage line, and a sense amplifier connected between the first and second bit lines of each pair.
  • a second memory cell connected between each second bit line, a second dummy line, and a common cell plate voltage line;
  • the timing at which the first and second dummy gate lines transition from the active state to the inactive state is determined by the second and first memory modules. This is a memory array that is delayed for a predetermined time from the timing when the active line goes from the active state to the inactive state.
  • each of the first and second lead lines and the second and first dummy lead lines have transitioned from an active state to an inactive state.
  • a memory array provided with a means for applying a precharge voltage.
  • a fourth invention is the memory array according to the first, second, or third invention, wherein the memory array is a memory array that is a dynamic RAM.
  • FIG. 1 is a circuit diagram illustrating an example of a memory array according to an embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining the operation of the memory array of FIG.
  • FIG. 3 is a circuit diagram showing another example of the memory array according to the embodiment of the present invention.
  • FIG. 4 is a timing chart for explaining the operation of the memory array of FIG.
  • FIG. 5 is a circuit diagram showing a conventional example of a memory array.
  • FIG. 6 is a timing chart for explaining the operation of the memory array of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • MC0, MC1, MC (n-1), and MCn are memory cells each having a switching transistor (M0S-FET) Q and a capacitor C connected in series.
  • M0S-FET switching transistor
  • (2n + 1) are the memory cells MC0, MC1,.
  • BL and BLB are bit lines forming a pair in which complementary logic voltages are interchanged when writing data.
  • a series circuit of the switching transistors (MOS-FET) Q of the memory cells MC 0, MC 2, MC (n ⁇ 1) and the capacitor C is connected between the bit line BL and the cell plate voltage line VL.
  • the control terminals (gates) of the respective switching transistors Q are connected to the lead lines WL0, WL2, W
  • the capacitor C side is connected to the cell plate voltage line VL.
  • the capacitor C side is connected to the cell plate voltage line VL.
  • a sense amplifier SA is connected between the bit lines BL and BLB.
  • the equalizing circuit EQ is connected between the bit lines BL and BLB.
  • This equalizing circuit E Q has MOS FET Q 1, Q 2 and Q 3.
  • the drain and source of M0S—FETQ3 are connected to bit lines BL and BLB, respectively.
  • the gate signal P EQ for supplying the bit line precharge voltage Vpr to the bit lines B L and B L B and for equalizing the bit lines B L and B L B is given by MOS-F E T Q
  • dummy memory cells DMC0 and DMC1 having the same configuration as the memory cells MC0 and MCI are provided.
  • Dummy memory cell DMC 0 A switching circuit (M 0 S—: FET) Q and a series circuit of the capacitor C are connected between the bit line BL and the cell plate voltage line VL, and the control terminal (the gate terminal) of the switching transistor Q is connected. ) Is connected to the dummy line DWL0 for activating the dummy memory cell DMC0. In this case, the capacitor C side is connected to the cell plate voltage line VL.
  • a series circuit of a switching transistor and a capacitor of the dummy memory cell DMC1 is connected between the bit line BLB and the cell plate voltage line VL, and a control terminal (gate) of the switching transistor Q is provided. Connected to a dummy word line DWL 1 for activating the dummy memory cell DMC 1. In this case, the capacitor C side is connected to the cell plate voltage line VL.
  • the data "0" stored in the capacitor C of the memory cell MC0, M0S is supplied to the sense amplifier SA through the FETQ and the bit line BL, amplified and latched, and as shown in FIG.
  • the voltage of the bit line BL becomes 0 (V).
  • the data "1” is inverted and written to the sense amplifier SA, then amplified and latched, and the voltage of the bit line BL is inverted to Vcc (V) as shown in Figure 2C.
  • the data "1", the bit line BL and the MOS-FETQ of the memory cell MC0 are rewritten to the capacitor C.
  • the lead line WL0 is at a high voltage, as shown in FIG. 2B, the dummy word line to which the MOS-FETQ gate of the dummy memory cell DMC1 is connected is connected.
  • the voltage of DWL 1 is also high, and the MOS-FETQ of the dummy memory cell DMC 1 is 00 N.
  • the coupling noises of the two have the same level (the same amount), the polarities are opposite to each other, and the coupling noises of the two are cancelled, so that the coupling noise is not superimposed on the cell plate voltage V cp. become.
  • the word line WL0 when the word line WL0 is at a high level, the word line WL1 is also at a high level, and in the latch state of the sense amplifier SA at the time of reading and writing, As shown in FIG. 2C, the voltage on the bit line BL is the reverse voltage of the voltage on the bit line BLB. With the transition from reading to writing, as shown in FIG. 2C, the voltage of the bit line BLB changes from Vcc (V) to 0 (V), and passes through the capacitor C of the memory cell MC1. Power ripple noise is superimposed on the cell plate voltage Vcp.
  • the nodes between the M0S—FETQ of the dummy memory cells DMC0 and DMC1 and the capacitor C are denoted by NO and N1.
  • the gate signal PEQ changes from the low level to the high level as shown in FIG. 4F.
  • the M0S-FETs Q1 to Q3 that make up the equalizer circuit EQ are both converted from 0FF to 0N, and as shown in Figure 4C, the bit trains BL and BLB Both voltages are the bit line precharge voltage V pr
  • the voltage of the dummy lead line DWL1 can be changed from the high level to the low level simultaneously with the voltage of the lead line WL0.
  • the voltage of the dummy line DWL0 can be changed from the high level to the low level simultaneously with the voltage of the word line WL1.
  • Figure 4E shows the change in the voltage of node N1.
  • the voltage of capacitor C of dummy memory cell DMC1 is equal to Vcc (V) (during reading).
  • V) (Writing) Changes to Vpr ( Vcc / 2) (equalizing * precharging).
  • the activation timing at which the voltage of the lead line WL0 changes from the low level to the high level is changed to the dummy word line DWL1 Of the dummy lead line DWL 1 in order to minimize the effect on the bit line minute potential difference. May be delayed by the activation timing of the lead line WL0.
  • a plurality of pairs of first and second bit lines in which mutually complementary logic voltages are exchanged with each other, and a plurality of pairs of first and second gate lines A first memory cell connected between the common cell plate voltage line, each first bit line, each first pad line and the common cell plate voltage line, and each second cell line.
  • a second memory cell connected between the bit line, each second lead line and the common cell plate voltage line, and connected between the first and second bit lines of each pair.
  • first dummy first dummy memo connected between lead line and common cell plate voltage line
  • a second dummy memory cell connected between each second bit line, second dummy mode line, and common cell plate voltage line, and each first memory cell has a second dummy memory cell.
  • the first dummy data having the polarity opposite to that of the second data is written to each first dummy memory cell, so the size of the capacitor is increased, the number of bits is increased, and the speed is increased. Regardless of In addition, power ripple noise can be avoided from being generated in the cell plate voltage line, and power consumption may be increased because the capacity of the cell plate voltage source is not used as a means for avoiding coupling noise. You can get no Mary Array.
  • the evening when the first and second dummy gate lines shift from the active state to the inactive state is performed by the second and the second, respectively. Since the first lead line is delayed by a predetermined time from the timing of transition from the active state to the inactive state, the same effect as that of the first invention can be obtained, and the force applied to the cell plate voltage line can be reduced. It is possible to obtain a memory array capable of preventing unnecessary data from being written into each of the first and second dummy memory cells when avoiding occurrence of noise.
  • the third aspect in the memory array according to the first aspect, when each of the first and second lead lines and the second and first dummy line transitions from the active state to the inactive state.
  • the second and third Dami—switching transistors and cano of the memory cell Since a means for applying a precharge voltage is provided at the middle point of the connection, the same effect as that of the first invention can be obtained, and at the same time, it is possible to avoid occurrence of cutting noise on the cell plate voltage line. In addition, it is possible to obtain a memory array that can prevent unnecessary data from being written into each of the first and second dummy memory cells.
  • first, second and third memory arrays are dynamic RA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

明 細 書
メモリアレイ 技術分野
本発明は、 メモリ アレイに関する。 背景技術
以下に、 図 5を参照して、 D— R AMのメモリ アレイの従来例 を説明する。 MC 0、 MC 1、 M C ( n - 1 ) 、 M C nは、 メモリ セルで、 それぞれスイ ッチング トランジスタ （ M 0
S - F E T) Q及びキャパシタ Cが直列接続されて構成される。
WL 0、 WL 1、 WL 2 n、 WL ( 2 n + 1 ) は、 そ れぞれメ モリ セル 0 0、 1^[じ 1、 M C (n— l ) .、
M C nを活性化させるためのワー ド線である。 B L、 B L Bは、 データ書込み時に、 互いに相補の論理の電圧が相互に入れ代わる 対をなすビッ ト線である。 V Lは、 メモリ セル M C 0、 M C 1、
M C ( n— 1 ) 、 M C nのキャパシタ C側に、 セルプ レ一 ト電圧 V cp ( = VccZ 2 ) を与えるためのセルプレー ト電圧 線である。 このセルプレー ト電圧線 V Lは、 セルプレー ト電圧発 生回路 （図示せず） に接続されている。
そして、 メ モリ セル MC 0、 MC 2、 ヽ MC (n—
1 ) の各スイ ッチング トラ ンジスタ （M〇 S— F E T) Q及びキ ャパシタ Cの直列回路が、 ビッ ト線 B L'及びセルプレー ト電圧線 V L間に接続され、 その各スイ ッチングトランジス夕 Qの制御端 子 （ゲー ト） 力 ヽ ワー ド線 W L 0、 W L 2、 、 WL 2 nに接続される。 この場合、 キャパシタ C側がセルプレー ト電圧 線 V Lに接続される。
又、 メモリ セル MC 1、 MC 3、 、 MC nの各ス イ ツチングトランジスタ Q及びキャパシタ Cの直列回路が、 ビッ ト線 B L B及びセルプレー ト電圧線 V L間に接続され、 その各ス イ ッチングトランジスタ Qの制御端子 （ゲ一 ト） 、 ヮ一ド線 W
L l、 WL 3、 、 W L ( 2 n + 1 ) に接続される。 この場合、 キャパシタ C側がセルプレー ト電圧線 V Lに接続され o
更に、 センスアンプ S Aがビッ ト線 B L、 B L B間に接続され る。 又、 ィコライズ回路 E Qが、 ビッ ト線 B L、 B L B間に接続 されている。 このィコライズ回路 E Qは、 M 0 S— F E T Q 1 、 Q 2、 Q 3を備えている。 両 MO S— F E T Q 1、 Q 2の各 ドレイ ンに、 ビッ ト線プリチャージ電圧 V pr (= V cc/ 2 ) が印 加され、 その各ソースが、 ビッ ト線 B L、 B L Bに接続される。 M 0 S— F E T Q 3の ドレイ ン及びソースが、 それぞれビッ ト 線 B L、 B L Bに接続される。 ビッ ト線プリチャージ電圧 Vprを ビッ ト線 B L、 B L Bに供給し、 且つ、 ビッ ト線 B L、 B L Bを ィコライズするためのゲー ト信号 P E Qが、 MO S— F E T Q 1、 Q 2、 Q 3の各ゲー トに印加される。
尚、 実際には、 かかる図 5の回路が複数設けられており、 これ らの複数の回路に対して、 ヮ一 ド線 W L 0、 W L 1、
W L 2 n、 W L ( 2 n + 1 ) 、 ビッ ト線プリチヤ一ジ電圧 V prが 供給される線及びゲー ト信号 P E Qが供給される線が、 共通とさ れる。 又、 その複数の回路の各セルプレー 卜電圧線 VLは、 共通 のセルプレー ト電圧発生回路に接続されている。
次に図 6を参照して、 図 5のメ モリ アレイの動作を説明する。 図 6 Aに示すように、 ワー ド線 W L 0の電圧が高レベルとなって
、 メモリ セル M C 0が活性化され、 即ち、 その MO S— F E T Qが 0 Nとなっているときに、 以下に述べる読出し動作及び書込 み動作が行われる。 メ モリセル M C 0のキャパシタ Cに蓄積され ているデータ " 0 " が、 M 0 S— F E T Q及びビッ ト線 B Lを 通じてセンスアンプ S Aに供給されて增幅及びラ ツチされて、 図 6 Bに示すように、 ビッ ト線 B Lの電圧が 0 ( V ) になる。 その 後センスアンプ S Aに、 データ " 1 " が反転書込みされ、 その後 増幅及びラ ッチされて、 図 6 Bに示すように、 ビッ ト線 B Lの電 圧が反転されて V cc ( V ) になり、 そのデ一夕 " 1 " が、 ビッ ト 線 B L及びメ モリセル M C 0 の M O S— F E T Qを通じて、 そ のキヤ ノ、。シタ Cに再書き込みされる。
この再書込みが終了すると、 図 6 Aに示すように、 ヮ一 ドライ ン W L 0の電圧が、 高レベルから低レベルに変化すると同時に、 図 6 Dに示すように、 ゲ一 ト信号 P E Qが低レベルから高レベル に変化するため、 ィコライズ回路 E Qを構成する M O S - F E T Q 1 〜 Q 3が共に、 0 F F力、ら 0 Nに転換され、 図 6 Bに示す ように、 ビッ トライ ン B L 、 B L Bの電圧は共に、 ビッ ト線プリ' チャージ電圧 V r ( = V ccZ 2 ) に、 ィコライズ · プリチャージ される。
尚、 図 6 Aに示すように、 ヮー ド線 W L 0の電圧が高レベルと なるときは、 ワー ド線 W L 1の電圧も高レベルとなって、 読出し 及び書込み時のセンスアンプ S Aのラッチ状態では、 図 6 Bに示 すように、 ビッ ト線 B Lの電圧はビッ ト線 B L Bの電圧の逆電圧 となる。
このように、 活性化されているメモリセルに記憶されているデ —夕が読出されて、 ビッ ト線を通じてセンスアンプ S Aに供給さ れて増幅及びラ ッチされ、 その後、 そのセンスアンプ S Aにデ一 夕が反転書込みされ、 その後增幅及びラッチされることにより、 ビッ 卜線 B L 、 B L Bの電圧の高低が入れ代わると、 次の動作が 行われる。 即ち、 その活性化されているメモリセルのキャパシタ を通じて、 そのセルプレー ト電圧線 V Lにカップリ ングノィズが 発生し、 そのセルプレー ト電圧 V cpが、 Vcp= Vcc/ 2から、 V cp= ( VccZ 2 ) 土 d Vcp (但し、 0 く d Vcp< Vcc/ 2 ) に偏 位する。 図 5 の場合のセルプレー ト電圧 Vcpは、 図 6 Cに示すよ うに、 Vcp= (VccZ 2 ) + d Vcpになる'。
図 5の場合は、 ビッ ト線 B L、 B L Bが一対設けられている場 合であるが、 一般的には、 ビッ ト線 B L、 B L Bは複数対設けら れている。 その場合、 各対のビッ ト線 B L、 B L Bに対応するセ ルプレー ト電圧線 V Lは、 共通のセルプレー ト電圧発生回路に接 続されている。 そこで、 同じワー ド線に接続され、 同時に活性化 されている複数のメモリセルにそれぞれ接続されている複数のビ ッ ト線のうち、 その電圧が、 0 (V) から Vcc (V) に変化する ビッ ト線の数を a、 その電圧が Vcc (V) から 0 (V) に変化す る ビッ ト線の数を b とする、 セルプレー ト電圧 V cpは、 V C = V cc.Z 2から、 Vcp= (Vcc/ 2 ) + d V cp X a - d Vcpx bに変 化する。
かかる点に鑑み、 本発明は、 データ書込み時に、 互いに相補の 論理の電圧が相互に入れ代わる複数対の第 1及び第 2のビッ ト線 と、 複数対の第 1及び第 2 のヮ一 ド線と、 共通のセルプレー ト電 圧線と、 各第 1 のビッ 線、 各第 1のヮ一 ド線及び共通のセルプ レー ト電圧線間に接続された第 1のメモリ セルと、 各第 2のビッ ト線、 各第 2 のヮ— ド線及び共通のセルプレー ト電圧線間に接続 された第 2 のメモリセルと、 各対の第 1及び第 2のビッ ト線間に 接続されたセンスアンプとを有し、 それぞれ複数の第 1及び第 2 のメモリセルがマ ト リ クス状に配されてなるメモリアレイにおい て、 セルプレー ト電圧線にカツプリ ングノィズが発生するのを回 避することのできるものを提案しょう とするものである。 発明の開示 第 1 の発明は、 データ書込み時に、 互いに相補の論理の電圧が 相互に入れ代わる複数対の第 1及び第 2 のビッ ト線と、 複数対の 第 1及び第 2 のヮ一 ド線と、 共通のセルプレー ト電圧線と、 各第 1 のビッ ト線、 各第 1 のヮ一 ド線及び共通のセルプレー ト電圧線 間に接続された第 1 のメ モリ セルと、 各第 2 のビッ ト線、 各第 2 のヮ一 ド線及び共通のセルプレー ト電圧線間に接続された第 2の メモ リセルと、 各対の第 1及び第 2のビッ ト線間に接続されたセ ンスアンプとを有し、 それぞれ複数の第 1及び第 2 のメモリセル がマ ト リ クス状に配されてなるメモリアレイにおいて、 第 1及び 第 2 のダミ ーヮー ド線と、 各第 1 のビッ ト線、 第 1 のダミーヮ一 ド線及び共通のセルプレー ト電圧線間に接続された第 1 のダミ一 メ モリ セルと、 各第 2 のビッ ト線、 第 2 のダミ —ヮ—ド線及び共 通のセルプレー ト電圧線間に接続された第 2のダミ 一メ モリ セル とを有し、 各第 1 のメモリセルに第 1のデータを書き込むときに 、 その第 1 のデータと逆極性の第 2のダミーデータ'を各第 2のダ ミ 一メ モリ セルに書込むと共に、 各第 2 のメモリ セルに第 2 のデ —夕を書き込むときに、 その第 2のデータと逆極性の第 1のダミ ーデ一夕を各第 1 のダミ ーメモリセルに書込むようにしたメモリ アレイである。
第 2 の発明は、 第 1 の発明のメ モリアレイにおいて、 第 1及び 第 2のダミ ーヮ一 ド線が活性状態から非活性状態に移行するタイ ミ ングを、 各第 2及び第 1 のヮ— ド線が活性状態から非活性状態 に移行するタイ ミ ングより所定時間遅延させるようにしたメモリ アレイである。
第 3の発明は、 第 1の発明のメ モリアレイにおいて、 各第 1及 び第 2 のヮ一 ド線並びに第 2及び第 1 のダミ ーヮ一 ド線が活性状 態から非活性状態に移行したときに、 第 2及び第 1 のダミーメモ リセルのスィ ツチング トランジス夕及びキャパシ夕の接続中点に 、 プリチヤ一ジ電圧を印加する手段を設けてなるメモリアレイで め o
第 4の発明は、 第 1、 第 2又は第 3の発明のメモリアレイにお いて、 そのメモリアレイは、 ダイナミ ック RAMであるメモリア レイである。 図面の簡単な説明
図 1は、 本発明の実施の形態のメモリ アレイの一例を示す回路 図である。 図 2は、 図 1のメモリアレイの動作説明に供するタイ ミ ングチャー トである。 図 3は、 本発明の実施の形態のメモリア レイの他の例を示す回路図である。 図 4は、 図 3のメモリアレイ の動作説明に供するタイ ミ ングチャー トである。 図 5は、 メモリ アレイの従来例を示す回路図である。 図 6は、 図 5のメモリ ァレ ィの動作説明に供するタイ ミ ングチヤ一 トである。 発明を実施するための最良の形態
以下に、 図 1を参照して、 本発明の実施の形態のメモリ アレイ の一例を説明する。 尚、 図 1において、 図 5 と対応する部分には 、 同一符号を付してある。 MC 0、 MC 1、 M C ( n - 1 ) 、 M C nは、 メ モリセルで、 それぞれスイ ッチングト ラ ンジス夕 （ M 0 S— F E T ) Q及びキャパシタ Cが直列接続さ れて構成される。 WL 0、 WL 1、 WL 2 n、 WL
( 2 n + 1 ) は、 それぞれメモ リ セル M C 0、 M C 1、 .··
■· ·· M C ( n - 1 ) 、 MC nを活性化させるためのヮ一ド線であ る。 B L、 B L Bは、 データ書込み時に、 互いに相補の論理の電 圧が相互に入れ代わる対をなすビッ ト線である。 V Lは、 メ モリ セル MC 0、 MC 1、 MC (n— l ) 、 MC nのキ ャパシタ C側に、 セルプレー ト電圧 Vcp ( = Vcc/ 2 ) を与える ためのセルプレー ト電圧線である。
そして、 メモリ セル MC 0、 MC 2、 、 M C ( n ー 1 ) の各スイ ッチングトランジスタ （MO S— F E T) Q及び キャパシタ Cの直列回路が、 ビッ ト線 B L及びセルプレー ト電圧 線 V L間に接続され、 その各スイ ッチングトランジスタ Qの制御 端子 （ゲ— ト） が、 ヮ— ド線 WL 0、 WL 2、 、 W
L 2 nに接続される。 この場合、 キャパシタ C側がセルプレー 卜 電圧線 V Lに接続される。
又、 メ モリセル MC 1、 MC 3、 、 MC nの各ス イ ッチングトランジスタ Q及びキャパシタ Cの直列回路が、 ビッ ト線 B L B及びセルプレー ト電圧線 V L間に接続され、 その各ス イ ッチングトランジスタ Qの制御端子 （ゲ一 ト ) 力 ヮ一ド線 W
L 1、 WL 3、 、 WL ( 2 n + 1 ) に接続される。 この場合、 'キャパシタ C側がセルプレー ト電圧線 V Lに接続され る。 '
更に、 センスアンプ S Aがビッ ト線 B L、 B L B間に接続され る。 又、 ィコライズ回路 E Qが、 ビッ ト線 B L、 B L B間に接続 されている。 このィコライズ回路 E Qは、 MO S— F E T Q 1 、 Q 2、 Q 3を備えている。 両 MO S— F E T Q l、 Q 2の各 ドレイ ンに、 ビッ ト線プリチャージ電圧 V pr ( = V cc/ 2 ) が印 加され、 その各ソースが、 ビッ ト線 B L、 B L Bに接続される。 M 0 S— F E T Q 3の ドレイ ン及びソースが、 それぞれビッ 卜 線 B L、 B L Bに接続される。 ビッ ト線プリチャージ電圧 Vprを ビッ ト線 B L、 B L Bに供給し、 且つ、 ビッ ト線 B L、 B L Bを ィコライズするためのゲー ト信号 P E Qが、 MO S— F E T Q
1、 Q 2、 Q 3の各ゲー トに印加される。
そして、 メモリセル MC 0、 MC Iと同様な構成のダミ ーメモ リセル DMC 0、 DMC 1を設ける。 ダミーメモリ セル DMC 0 のスイ ッチング トラ ンジスタ （ M 0 S—： F E T ) Q及びキャパシ 夕 Cの直列回路が、 ビッ ト線 B L及びセルプレー ト電圧線 V L間 に接続され、 そのスイ ッチングトランジスタ Qの制御端子 （ゲ一 ト） が、 ダミ ーメモリ セル D M C 0を活性化させるための疑似ヮ — ド線 D WL 0 に接続される。 この場合、 キャパシタ C側がセル プレー ト電圧線 V Lに接続される。 又、 ダミ ーメモリ セル DM C 1 のスィ ツチング トラ ンジスタ及びキャパシタの直列回路が、 ビ ッ ト線 B L B及びセルプレー ト電圧線 V L間に接続され、 そのス イ ッチング トラ ンジスタ Qの制御端子 （ゲー ト） 、 ダミ ーメモ リセル D M C 1 を活性化させるためのダミーワー ド線 D W L 1に 接続される。 この場合、 キャパシタ C側がセルプレー ト電圧線 V Lに接続される。
次に、 図 2を参照して、 図 1のメモリ アレイの動作を説明する 。 図 2 Aに示すように、 ヮ一 ド線 WL 0の電圧が高レベルとなつ て、 メ モリ セル M C 0が活性化され、 即ち、 その MO S— F E T
Qが O Nとなっているときに、 以下に述べる読出し動作及び書 込み動作が行われる。 メモリセル MC 0のキャパシタ Cに蓄積さ れているデータ " 0 " 、 M 0 S — F E T Q及びビッ 卜線 B L を通じてセンスアンプ S Aに供給されて増幅及びラッチされて、 図 2 Cに示すように、 ビッ ト線 B Lの電圧が 0 ( V ) になる。 そ の後、 センスアンプ S Aに、 データ " 1 " が反転書込みされ、 そ の後増幅及びラ ッチされて、 図 2 Cに示すように、 ビッ ト線 B L の電圧が Vcc (V) に反転し、 そのデータ " 1 " 、 ビッ ト線 B L及びメ モリ セル M C 0 の MO S— F E T Qを通じて、 そのキ ャパシタ Cに再書き込みされる。
この再書込みが終了すると、 図 2 Aに示すように、 ヮ一 ドライ ン WL 0 の電圧が、 高レベルから低レベルに変化すると同時に、 図 2 Eに示すように、 ゲ一 ト信号 P E Qが低レベルから高レベル に変化するため、 ィコライズ回路 E Qを構成する MO S - F E T Q 1〜Q 3が共に、 0 F F力、ら 0 Nに転換され、 図 2 Cに示す ように、 ビッ トライ ン B L、 B L Bの電圧は共に、 ビッ ト線プリ チャージ電圧 V pr (= V ccZ 2 ) に、 ィコライズ · プリチャージ れる
さて、 ヮ一 ド線 W L 0が高電圧となっているときは、 図 2 Bに 示すように、 ダミーメモリ セル DMC 1の MO S— F E T Qの ゲ一 トが接続されているダミ一ワー ド線 DWL 1の電圧も高く な つており、 ダミ ーメ モリ セル DMC 1の MO S— F E T Qが 00 Nになっている。
読出し時から書込み時への転換に伴って、 図 2 Cに示すように 、 ビッ ト線 B L.の電圧が 0 (V) から Vcc (V) に変化して、 メ モリセル MC 0のキャパシタ Cを通じて、 セルプレー ト電圧 V cp にカップリ ングノィズが重畳される。 他方、 読出し時から書込み5 時への転換に伴って、 図 2 Cに示すように、 ビッ ト線 B L Bの電 圧が V cc ( V) から 0 ( V ) に変化して、 ダミ ーメモリセル D M C 1のキャパシタ Cを通じて、 セルプレー 卜電圧 V cpにカツプリ ングノィズが重畳される。 この場合、 両者のカップリ ングノイズ は、 レベルが同じ （量が同じ） で、 極性が互いに逆となって、 両0 者のカップリ ングノイズは相殺されので、 セルプレー ト電圧 V cp にカップリ ングノイズは重畳されないことになる。
この場合、 ダミ ーヮ一 ド線 D W L 1の電圧を、 ワー ド線 W L 0 の電圧と同時に高レベルから低レベルに変化させると、 メモリセ ル M C 0に再書込みされるデ一夕と逆極性のデータがダミーメモ5 リセル D M C 1に書き込まれてしまうので、 次回他のワー ド線の 電圧を低レベルから高レベルに変化させた場合、 ダミーメモリセ ル D M C 1に記憶されているデータと同じ極性のデータが、 ビッ ト線 B Lに読出されて、 ビッ ト線 B L、 B L B間の微少電位差が なくなり、 データの誤読出しにつながる可能性がある。
そこで、 図 2 A、 Bに示すように、 ダミーワー ド線 D W L 1の 電圧を、 ヮ一 ド線 W L 0の電圧より遅れて、 高レベルか低レベル に変化させるようにすれば、 ダミ ーメモリセル D M C 1に、 メモ リセル MC 0に再書込みされるデータと逆極性のデータが書き込 まれるのを防止することができる。
一般的に言えば、 ヮ一 ド線 WL 0、 WL 2、 、 W
2 nの電圧が低レベルから高レベルに変化して活性化されるとき 、 ダミ —ヮ— ド線 D W L 1の電圧を低レベルから高レベルに変化 して活性化し、 ヮー ド線 WL 1、 WL 3、 、 W ( 2 n + 1 ) の電圧が低レベルから高レベルに変化して活性化される とき、 ダミ ーワー ド線 D W L 0の電圧を低レベルから高レベルに 変化して活性化すれば良い。
尚、 図 2 Aに示すように、 ワー ド線 W L 0が高レベルとなると きは、 ワー ド線 WL 1 も高レベルとなって、 読出し及び書込み時 のセンスアンプ S Aのラ ッチ状態では、 図 2 Cに示すように、 ビ ッ ト線 B Lの電圧は、 ビッ ト線 B L Bの電圧の逆電圧となる。 読出し時から書込み時への転換に伴って、 図 2 Cに示すように 、 ビッ ト線 B L Bの電圧が Vcc (V) から 0 (V) に変化して、 メモリセル MC 1のキャパシタ Cを通じて、 セルプレー ト電圧 V cpに力ップリ ングノィズが重畳される。 他方、 読出し時から書込 み時への転換に伴って、 図 2 Cに示すように、 ビッ ト線 B Lの電 圧が 0 (V) から Vcc (V) に変化して、 ダミーメモリ セル D M C 0のキャパシ夕 Cを通じて、 セルプレー 卜電圧 V cpにカツプリ ングノィズが重畳される。 この場合、 両者の力ップリ ングノイズ は、 レベルが同じ （量が同じ） で、 極性が互いに逆となって、 両 者のカップリ ングノイズは相殺されので、 セルプレー ト電圧 V cp にカップリ ングノイズは重畳されないことになる。 次に、 本発明の実施の形態のメモリアレイの他の例を説明する
。 尚、 図 3において、 図 1 と対応する部分には、 同一符号を付し て、 重複説明を省略する。 図 3において、 図 1 と異なる部分につ いて説明する。 ダミ ーメ モリ セル DMC 0、 DMC 1の M0 S— F E T Q及びキャパシタ C間のノー ドを N O、 N 1 とする。 そ して、 スイ ッチング トラ ンジスタ と しての MO S— F E T Q 4 、 Q 5を設け、 トラ ンジスタ Q 4、 Q 5の ドレイ ンをそれぞれノ ー ド N 0、 N 1に接続し、 その各ソースに、 ビッ ト線プリチヤ一 ジ電圧 Vpr ( = Vcc/ 2 ) を印加し、 その各ゲー トに、 ビッ ト線 B L、 B L Bをィコライズするためのゲー ト信号 P E Qを供給す る。
かくすると、 例えば、 図 4 Aに示すように、 ヮ一 ド線 WL 0の 電圧が、 高レベルから低レベルに変化すると、 図 4 Fに示すよう に、 ゲ一 ト信号 P E Qが低レベルから高レベルに変化するため、 ィコライズ回路 E Qを構成する M 0 S - F E T Q 1〜Q 3が共 に、 0 F Fから 0 Nに転換され、 図 4 Cに示すように、 ビッ トラ イ ン B L、 B L Bの電圧は共に、 ビッ ト線プリチャージ電圧 V pr
( = V ccZ 2 ) に、 ィコライズ♦ プリチャージされると同時に、 M 0 S - F E T Q 4、 Q 5が 0 Nになって、 ビッ ト線プリチヤ ージ電圧 Vpr ( = V cc/ 2 ) が、 ダミーメ モリ セル D M C 0、 D
MC 1のノー ド N 0、 N 1に印加される。 従って、 図 4 A、 Bに 示すように、 ダミ ーヮ一 ド線 DWL 1を電圧を、 ヮ― ド線 WL 0 の電圧と同時に、 高レベルから低レベルに変化させることができ る。 図 4 A、 Bに示すように、 ダミーヮー ド線 DWL 0の電圧も 、 ワー ド線 W L 1の電圧と同時に、 高レベルから低レベルに変化 させることができる。
図 4 Eに、 ノー ド N 1の電圧の変化を示し、 ダミ ーメ モリ セル DMC 1のキャパシタ Cの電圧が、 Vcc (V) (読出し時） 0 ( V ) (書込み時） V pr ( = V cc/ 2 ) (ィコライズ * プリチ ヤージ時） に変化する。
図 1及び図 3の例では、 図 2及び図 4に示すように、 ヮ一 ド線 W L 0 の電圧が低レベルから高レベルに変化する活性化タイ ミ ン グを、 ダミ ーワー ド線 D W L 1の電圧が低レベルから高レベルに 変化する活性化タイ ミ ングと同じにしたが、 ビッ ト線微少電位差 への影響を極力回避するために、 ダミーヮ一 ド線 D W L 1 の活性 ィ匕タイ ミ ングを、 ヮ一 ド線 W L 0の活性化タイ ミ ングょり遅延さ せるようにしても良い。
第 1 の発明によれば、 データ書込み時に、 互いに相捕の論理の 電圧が相互に入れ代わる複数対の第 1及び第 2のビッ 卜線と、 複 数対の第 1及び第 2 のヮ一 ド線と、 共通のセルプレート電圧線と 、 各第 1のビッ ト線、 各第 1 のヮ一 ド線及び共通のセルプレー ト 電圧線間に接続された第 1のメモリセルと、 各第 2のビッ ト線、 各第 2 のヮー ド線及び共通のセルプレー ト電圧線間に接続された 第 2 のメ モ リ セルと、 各対の第 1及び第 2のビッ 卜線間に接続さ れたセンスアンプとを有し、 それぞれ複数の第 1及び第 2のメモ リセルがマ ト リ クス状に配されてなるメモリアレイにおいて、 第 1及び第 2 のダミ ーワー ド線と、 各第 1のビッ ト線、 第 1のダミ —ヮ一 ド線及び共通のセルプレー ト電圧線間に接続された第 1の ダミ ーメ モリ セルと、 各第 2 のビッ ト線、 第 2 のダミーヮー ド線 及び共通のセルプレー ト電圧線間に接続された第 2のダミ一メモ リセルとを有し、 各第 1 のメ モリ セルに第 1 のデータを書き込む ときに、 その第 1 のデータと逆極性の第 2のダミーデータを各第 2 のダミ ーメ モリ セルに書込むと共に、 各第 2 のメモリ セルに第
2のデータを書き込むときに、 その第 2のデータと逆極性の第 1 のダミ ーデータを各第 1 のダミーメモリ セルに書込むようにした ので、 キャパシタの增大、 ビッ ト数の増加、 高速化等に無関係に 、 セルプレー ト電圧線に力ップリ ングノィズが発生するのを回避 することができると共に、 カップリ ングノィズ発生の回避の手段 として、 セルプレー ト電圧発生源の能力を用いないため、 消費電 力の増大のおそれのないメ乇リアレイを得ることができる。
第 2 の発明によれば、 第 1の発明のメモリアレイにおいて、 第 1及び第 2 のダミ ーヮ一 ド線が活性状態から非活性状態に移行す る夕イ ミ ングを、 各第 2及び第 1 のヮ一 ド線が活性状態から非活 性状態に移行するタイ ミ ングより所定時間遅延させるようにした ので、 第 1 の発明と同様な効果が得られると共に、 セルプレー ト 電圧線に力ップリ ングノィズが発生するのを回避する際に、 各第 1及び第 2 のダミ ーメ モリ セルに、 不要なデータが書き込まれる のをも回避することのできるメモリ アレイを得るこ とができる。 第 3の発明によれば、 第 1の発明のメモリアレイにおいて、 各 第 1及び第 2 のヮ— ド線並びに第 2及び第 1 のダミ ーヮー ド線が 活性状態から非活性状態に移行したときに、 第 2及び第 Γのダミ —メ モリ セルのスィ ツチング トラ ンジスタ及びキヤノ、。シ夕の接続 中点に、 プリチャージ電圧を印加する手段を設けてなるので、 第 1 の発明と同様な効果が得られると共に、 セルプレー ト電圧線に カツプリ ングノィズが発生するのを回避する際に、 各第 1及び第 2 のダミ ーメ モリ セルに、 不要なデータが書き込まれるのをも回 避するこ とのできるメ モリ アレイを得ることができる。
尚、 第 1、 第 2及び第 3 のメモリ アレイは、 ダイナッ ミ ク R A
Mが可能である。

Claims

請 求 の 範 囲
1 . データ書込み時に、 互いに相補の論理の電圧が相互に入れ 代わる複数対の第 1及び第 2のビッ ト線と、 複数対の第 1及び 第 2 のワー ド線と、 共通のセルプレー ト電圧線と、 上記各第 1 のビッ ト線、 上記各第 1 のヮ一 ド線及び上記共通のセルプレー ト電圧線間に接続された第 1 のメモリ セルと、 上記各第 2 のビ ッ ト線、 上記各第 2 のヮ一 ド線及び上記共通のセルプレー ト電 圧線間に接続された第 2のメモリ セルと、 上記各対の第 1及び 第 2のビッ ト線間に接続されたセンスアンプとを有し、 それぞ れ複数の上記第 1及び第 2 のメ モリ セルがマ ト リ クス状に配さ れてなるメモリ アレイにおいて、
第 1及び第 2 のダミ ーワー ド線と、
上記各第 1 のビッ ト線、 上記第 1 のダミ ーヮ— ド線及び上記 共通のセルプレー ト電圧線間に接続された第 1のダミーメモリ セルと、
上記各第 2 のビッ ト線、 上記第 2 のダミ ーヮ— ド線及び上記 共通のセルプレー ト電圧線間に接続された第 2のダミーメモリ セルとを有し、
上記各第 1のメモリセルに第 1のデータを書き込むときに、 該第 1 のデ一タと逆極性の第 2のダミ 一データを上記各第 2の ダミ ーメモリセルに書込むと共に、 上記各第 2のメモリセルに 第 2のデータを書き込むときに、 該第 2のデータと逆極性の第 1 のダミ ーデータを上記各第 1 のダミ ーメモリ セルに書込むよ うにしたことを特徵とするメモリアレイ。
2 . 請求の範囲第 1項に記載のメモリ アレイにおいて、
上記第 1及び第 2 のダミ ーヮー ド線が活性状態から非活性状 態に移行するタイ ミ ングを、 上記各第 2及び第 1のヮ一 ド線が 活性状態から非活性状態に移行するタイ ミ ングより所定時間遅 延させるようにしたことを特徵とするメモリアレイ。
. 請求の範囲第 1項に記載のメモリアレイにおいて、
上記各第 1及び第 2 のヮ一 ド線並びに上記第 2及び第 1のダ ミ ーヮー ド線が活性状態から非活性状態に移行したときに、 上 記第 2及び第 1 のダミ ーメ モリ セルのスイ ッチングトランジス タ及びキャパシタの接続中点に、 プリチャージ電圧を印加する 手段を設けたことを特徴とするメモリ アレイ。
. 請求の範囲第 1項に記載のメモリ アレイにおいて、
該メモ リアレイはダイナミ ック R A Mであることを特徵とす るメモリ アレイ。
. 請求の範囲第 2項に記載のメモリアレイにおいて、
該メモ リ アレイはダイナミ ック R A Mであることを特徴とす るメモリ アレイ。
. 請求の範囲第 3項に記載のメモリ アレイにおいて、
該メモリアレイはダイナミ ック R A Mであることを特徼とす るメ モリ アレイ。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置
JP5189809B2 (ja) * 2007-09-13 2013-04-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2009245503A (ja) * 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
US8269203B2 (en) 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
JP2012160230A (ja) * 2011-01-31 2012-08-23 Elpida Memory Inc 半導体装置
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
EP3507808A4 (en) * 2016-08-31 2020-05-27 Micron Technology, Inc. MEMORY NETWORKS
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
DE112017006212T5 (de) 2016-12-09 2019-08-29 Microsemi Soc Corp. Resistive Speicherzelle mit wahlfreiem Zugriff
WO2018132250A1 (en) 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
DE112018004134T5 (de) 2017-08-11 2020-04-23 Microsemi Soc Corp. Schaltlogik und verfahren zur programmierung von resistiven direktzugriffs-speichervorrichtungen
KR20190047217A (ko) * 2017-10-27 2019-05-08 삼성전자주식회사 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63222385A (ja) * 1987-03-12 1988-09-16 Toshiba Corp 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791616A (en) * 1985-07-10 1988-12-13 Fujitsu Limited Semiconductor memory device
US5377152A (en) * 1991-11-20 1994-12-27 Kabushiki Kaisha Toshiba Semiconductor memory and screening test method thereof
US6105152A (en) * 1993-04-13 2000-08-15 Micron Technology, Inc. Devices and methods for testing cell margin of memory devices
US6097649A (en) * 1998-06-01 2000-08-01 Silicon Magic Corporation Method and structure for refresh operation with a low voltage of logic high in a memory device
KR100348577B1 (ko) * 1999-09-30 2002-08-13 동부전자 주식회사 강유전체 메모리

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63222385A (ja) * 1987-03-12 1988-09-16 Toshiba Corp 半導体記憶装置

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