KR100192569B1 - 비트라인 커플링을 감소시키는 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야

반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

라이트 모드시 전류증가를 억제하면서 비트라인과 비트라인사이의 커플링 현상을 감소시킬 수 있는 반도체 메모리 장치 및 방법을 제공한다.

3. 발명의 해결방법의 요지

데이터를 저장 및 리드할 수 있는 다수의메모리 셀들로 구성되는 메모리 셀 어레이를 구비하는 반도체 메모리장치가, 제1비트라인과 제2비트라인 사이에 연결되는 상기 메모리 셀과, 대응되는 제1 및 제2비트라인들과 전원전압 사이에 각각 채널이 연결되며 제어전극이 각각 대응되는 좌 및 우측의 인접한 메모리셀의 컬럼선택신호에 연결되는 제1트랜지스터들과, 각각 대응되는 제1 및 제2비트라인들과 라이트 드라이버 사이에 채널이 연결되며 제어전극이 컬럼선택신호에 연결되는 제2트랜지스터들을 구비하여, 라이트모드에서 선택된 메모리셀의 좌측 메모리셀에 연결되는 제2비트라인 및 우측 메모리셀에 연결되는 제1비트라인에 연결된 제1트랜지스터들을 온시켜 비트라인 커플링을 감소시킨다.

4. 발명의 중요한 용도

반도체 메모리 장치에 적합하게 사용된다.

Description

비트라인 커플링을 감소시키는 반도체 메모리 장치

제1도는 종래의 기술에 따른 비트라인과 주변회로를 개략적으로 나타낸 회로도.

제2도는 종래의 기술에 따른 반도체 메모리 장치의 리드모드와 라이트 모드시의 타이밍도.

제3도는 본 발명에 따른 비트라인과 그 주변회로도.

제4도는 본 발명에 따른 반도체 메모리의 라이트 모드와 리드모드에 대한 타이밍도.

제5도는 본 발명의 제1실시예에 따라 반도체 메모리 장치를 라이트하기 위한 주변회로도.

제6도는 본 발명의 제2실시예에 따라 반도체 메모리 장치를 라이트하기 위한 주변회로도.

제7도는 본 발명의 제3실시예에 따라 반도체 메모리 장치를 라이트하기 위한 주변회로도.

본 발명은 라이트 및 리드할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 비트라인들 간의 커플링을 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.

제1도는 종래의 기술에 따른 반도체 메모리장치에서 비트라인과 주변회로를 개략적으로 나타낸 것이다.

제1도를 참조하면, 먼저 설명의 편의를 위해서 세 개의 컬럼만을 나타냈다. 구성은 제1비트라인들 BL1∼BL3 및 제2비트라인들 BLB1∼BLB3에 외부의 라이트 인에이블신호를 인가하는 비트라인 로드회로(100 : Bit Line Load)와, 상기 비트라인들 BL1∼BL3, BLB1∼BLB3과 워드라인 WL에 매트릭스형태로 배열되어 이진 데이터를 저장 또는 독출하는 메모리 셀들 (10A∼10C)고, 위부의 컬럼선택신호들 Y1∼Y3을 인가받아 각각 대응되는 상기 제1∼제3컬럼을 선택하는 컬럼선택부(200)와, 상기 컬럼선택부(200)와 접속된 라이트 드라이버(300)로 되어있다. 그리고 상기 메모리 셀들 (10A∼10C)의 양측에 배열된 제1 및 제2비트라인들 BL1, BLB1과, BL2, BLB2 및 BL3, BLB3을 각기 제1컬럼∼제3컬럼이라 칭한다.

상기 컬럼선택부(200)는 상기 비트라인들 BL1, BL2, BL3과 제1라인(10)사이에 채널들이 직렬로 각기 접속된 엔모오스 트랜지스터들 T3, T5, T7과, 상기 비트라인들 BLB1, BLB2, BLB3과 제2라인(20)사이에 채널들이 직렬로 각기 접속된 엔모오스 트랜지스터들 T4, T6, T8과, 상기 엔모오스 트랜지스터들 T3, T4의 게이트가 상호 연결된 노드 N4에 접속된 상기 컬럼선택신호 Y1와, 상기 엔모오스 트랜지스터들 T5, T6의 게이트가 상호 연결된 노드 N5에 접속된 상기 컬럼선택신호 Y2와, 상기 엔모오스 트랜지스터들 T7, T8의 게이트가 상호 연결된 노드 NG에 접속된 상기 컬럼 선택신호 Y3로 구성되어 있다.

상기 라이트 드라이버(300)는 상기 제1 및 제2라인 (10, 20)과 접속되어 있다.

상기 비트라인 로드회로(100)는 상기 제1 및 제2비트라인들 BL1∼BL3, BLB1∼BLB3과 전원전압 VCC사이에 채널들이 직렬로 각기 접속된 두 개의 엔모오스 트랜지스터들 T1, T2과, 상기 엔모오스 트랜지스터들 T2의 게이트가 상호 접속된 노드들 N1∼N3과 접속된 라이트 인에이블 신호로 구성된다. 상기 비트라인들 BL1∼BL3과 전원전압 VCC사이에 채널들이 직렬로 접속된 두 개의 엔모오스 트랜지스터들 T1, T2 중 상기 엔모오스 트랜지스터 T1는 좌측에 상기 엔모오스 트랜지스터 T2는 우측에 병렬로 접속된다. 또한 상기 비트라인들 BLB1∼BLB3과 전원전압 VCC사이에 채널들이 직렬로 접소된 두 개의 엔모오스 트랜지스터들 T1, T2중 상기 엔모오스 트랜지스터 T1는 우측에 상기 엔모오스 트랜지스터 T2는 좌측에 병렬로 접속된다. 그리고 상기 엔모오스 트랜지스터 T1의 게이트는 전원전압 VCC과 접속된다. 동작은 제2도의 타이밍도와 함께 설명될 것이다.

제2도는 종래의 기술에 따른 반도체 메모리 장치의 리드모드와 라이트 모드시의 타이밍도이다.

제2도를 참조하여 동작을 설명하면, 상기 비트라인 로드회로(100) 내의 엔모오스 트랜지스터 T2는 사이즈가 비교적 큰 엔모오스 트랜지스트로써 라이트(Write) 모드(M1)시는 오프 상태가 되고, 독출(Read) 모드 (M2)시는 온 상태가 된다. 한편 상기 엔모오스 트랜지스터 T1는 사이즈가 비교적 작은 엔모오스 트랜지스터로써 항상 온 상태로 되어 있다.

여기서 메모리셀 (10B)를 중심으로 하여 라이트 모드시의 동작을 살펴본다. 상기한 바와 같이 상기 제2컬럼에 데이터를 라이트하는 라이트 모드(M1)시는 상기 엔모오스 트랜지스터 T2가 오프되어 있으므로, 상기 엔모오스 트랜지스터 T2를 통하여 라이트 드라이버(300)로 흐르는 직류전류가 제거된다. 상기 라이트 모드(M1)시에 상기 엔모오스 트랜지스터 T1는 온상태가 되어 있어나, 그 역할이 비트라인 누설전류(Leakage Current) 보상용이기에 엔모오스 트랜지스터 사이즈가 작으므로, 라이트 모드(M1)시 전류 중가에는 거의 기여를 못하게 된다. 상기 리드 모드(M2)시는 상기 엔모오스 트랜지스터 T2가 온되어 있으나 상기 라이트 드라이버 (300)가 디세이블(Disable)되어 있어 상기 라이트 드라이버(300)로 흐르는 직류전류가 없으며, 상기 메모리 셀(10B)로의 전류는 흐르나 상기 워드라인 WL이 특정기간 동안만 인에이블(Enable)되어 있으므로 전류증가가 억제된다.

제2도를 참조하여 상기와 동작을 상세히 설명하면, 어드레스신호 Ai(A)가 인가된 뒤 외부의 라이트 인에이블신호(B)가 인가되고, 이어서 라이트하기 위한 신호가 워드라인 WL(C)을 통해 인가되고, 다음 단계로 라이트 인에이블신호(D)가 인가된다. 그리고 상기 메모리 셀들(10A, 10C)에는 하나의 데이터가 각기 저장되어 있다고 가정하고 상기 제2칼럼에 저장된 제로 데이터 (Zero data)를 라이트란다고 가정하면, 상기 비트라인들 BL1/BLB1(F), BL3/BLB3(G)의 파형은 제2도에 도시된 바와 같이 굴곡부를 가진다. 상기 비트라인들 BL1/BLB1(F), BL3/BLB(G)에서의 비트라인 BLB1, BL3의 순간적인 변화는 상기 메모리 셀(10B)에 제로 데이터를 라이트시 상기 비트라인 BL2, BLB2의 신호변화에 대한 비트라인 사이의 캐패시터에 의한 커플링(Coupling)이 원인이다. 이와 같이 상기 비트라인들 BLB1, BL3의 순간적인 변화는 상기 메모리 셀들(10A, 10C)에서 셀 데이터의 하이 레벨 전압 값과 로우레벨 전압 값 차이를 전압 값의 차이 G1, G2로 감소시키므로, 상기 메모리 셀들(10A, 10B, 10C)의 안정적인 동작을 저해하게 되는 문제점이 있다.

이러한 커플링현상을 감소하기 위해서는 라이트 모드시 턴-온되는 상기 엔모오스 트랜지스터 T1의 사이즈를 증가시켜야 하나, 이는 전류의 중가를 가져오는 단점이 있다. 또 다른 감소방법은 비트라인과 비트라인의 공간을 증가시켜야 하나, 이는 고집적 메모리에서는 칩 사이즈 증가를 가져오는 문제점이 있다.

따라서, 본 발명의 목적은 라이트 모드시 전류증가를 억제하면서 비트라인과 비트라인 사이의 커플링 현상을 감소시킬 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리장치에서 메모리 셀들 중 선택된 메모리 셀의 좌우측에 배치된 메모리 셀에 연결된 비트라인들에 전원전압을 인가하기 위한 제1트랜지스터들과, 컬럼선택신호에 의해 상기 선택된 메모리 셀에 접속된 비트라인에 차아지된 신호들을 방전시키기 위한 제2트랜지스터들을 구비하여, 라이트 모드시 선택된 메모리셀과 인접한 메모리셀들 간의 비트라인 커플링 현상을 감소시킬 수 있는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들 중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명에 따른 비트라인과 그 주변회로를 도시한 것이다.

제3도를 참조하면, 제1도에 도시된 회로와 동일한데, 다른점은 상기 각 메모리셀들의 제1비트라인 및 제2비트라인 BL1, BLB1, BL2, BLB2, BL3, BLB3과 전원전압 VCC사이에 채널들이 직렬로 각기 접속한 엔모오스 트랜지스터들 TR1∼TR6을 가지는 것이다. 그리고 상기 엔모오스 트랜지스터들 TR1∼TR6의 게이트는 제1트랜지스터들로써, 제어전극이 각각 인접한 메모리셀들의 컬럼선택신호 Y0, Y2, Y1, Y3, Y2, Y4에 접속된다.

상기 제3도와 같은 본 발명의 실시예에 따른 반도체 메모리장치의 동작은 제4도의 타이밍도와 함께 설명될 것이다.

제4도는 본 발명에 따른 반도체 메모리의 라이트 모드와 리드모드에 대한 타이밍도이다.

상기 제2컬럼에 제로 데이터를 라이트하는 경우를 살펴보면, 상기 어드레스 신호 Ai(A)와, 외부의 어드레스신호(B)와, 상기 워드라인 WL(C)에 인가되는 신호와, 상기 라이트 인에이블신호(D)와, 상기 비트라인 BL2, LB2(E)에 인가되는 신호는 제2도에서 설명된 것과 동일한 타이밍을 갖는다. 상기 제2컬럼 선택시 컬럼선택신호 Y2의 전압레벨은 하이레벨이므로 전원전압 VCC과 상기 비트라인 BLB1 및 전원전압 VCC과 비트라인 BL3사이의 엔모오스 트랜지스터 TR2, TR5가 턴-온된다. 즉, 선택된 제2컬럼의 인접한 좌우측 두 개의 비트라인들 BLB1(F), BL3(G)에서만 전원전압으로 부터 비트라인을 BLB1(F), BL3(F)으로의 전류공급이 증가된다.이는 선택된 상기 제2컬럼의 비트라인들 BL2 및 BLB2들과 인접한 BLB1 및 BL3 간의 커플링 영향이 감소됨을 의미한다. 즉 메모리 셀들(10A, 10C)에서 셀 데이터의 하이레벨 전압값과 로우레벨 전압값 차이를 종래에는 전압값 차이 G1, G2 였으나 본 발명의 실시예에서는 전압 값 차이 G3, G4로 증가시킨 것을 의미한다. 이와 같이 구성시 전류 증가분은 있으나, 이는 선택된 컬럼의 인접한 좌우 두 개의 비트라인에서만 메모리셀로 흐르는 전류로서 무시할 정도다.

제5도는 본 발명의 제1실시예에 따라 반도체 메모리 장치를 라이트하기 위한 비트라인과 주변회로도이다.

제5도를 참조하면, 제3도에 도시된 도면과 동일한데 다른점은 상기 엔모오스 트랜지스터들 TR1∼TR6은 피모오스 트랜지스터들 TR7∼TR12로 대치되고, 상기 컬럼 선택부(200)내의 엔모오스 트랜지스터들 T3∼T8은 피모오스 트랜지스터들 T9∼T14로 대치되는 것이다. 상기 피모오스 트랜지스터들 TR7∼TR12의 게이트는 인접 컬럼들의 컬럼선택신호들 Y0∼Y4의 상보신호인 상보 컬럼선택신호들과 각기 접속된다.

동작을 설명하면, 상기 제2컬럼선택시 컬럼선택신호 Y2의 전압레벨은 하이레벨이므로 전원전압 VCC과 상기 비트라인 BLB1 및 전원전압 VCC과 비트라인 BL3사이의 피모오스 트랜지스터들 TR8, TR11은 턴-온된다. 즉 선택된 제2컬럼의 인접한 좌우 두 개의 비트라인들 BLB1, BL3에서만 전원전압으로 부터 비트라인들 BLB1, BL3로 의 전류공급이 증가되어 상기 제2컬럼의 비트라인들 BL2/BLB2로 부터의 커플링 영향이 감소됨을 의미한다.

제6도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 라이트하기 위한 주변회로도이다.

제6도를 참도하면, 제5도에 도시된 도면과 동일한데 다른점은 상기 비트라인들 BL1∼BL3과 제1라인(10)사이에 채널들이 직렬로 접속된 피오스 트랜지스터들 T21, T24, T25과 상기 엔모오스 트랜지스터들 T15, T18, T19을 가지는 것과, 상기 비트라인들 BLB1∼BLB3과 제2라인(20)사이에 채널들이 직렬로 접속된 피모오스 트랜지스터들 T22, T23, T26과 상기 엔모오스 트랜지스터들 T16, T17, T20을 가지는 것이다. 상기 피오스 트랜지스터들 T21∼T26의 게이트는 상보컬럼선택신호들과 각기 접속된다. 상기 엔모오스 트랜지스터들 T15∼T2의 게이트가 접속된 노드들 N7∼N9로는 각기 컬럼선택신호들 Y1, Y2, Y3이 인가된다.

동작을 설명하면, 상기 제2컬럼선택시 컬럼선택신호 Y2의 전압레벨은 하이레벨이므로 전원전압 VCC과 상기 비트라인 BLB1 및 전원전압 VCC과 비트라인 BL3사이의 피모오스 트랜지스터들 TR8, TR11은 턴-온되고, 또한 상기 피모오스 트랜지스터들 T23, T24과 상기 엔모오스 트랜지스터들 T17, T18도 턴-온된다. 즉 선택된 제2컬럼의 인접한 좌우 두 개의 비트라인들 BLB1, BL3에서만 전원전압으로부터 비트라인들 BLB1, BL3로의 전류공급이 증가되어 상기 제2컬럼의 비트라인들 BL2/BLB2로 부터의 커플링 영향이 감소됨을 의미한다.

제7도는 본 발명의 제3실시예에 따른 반도체 메모리 장치의 라이트하기 위한 주변회로도이다.

제7도를 참조하면, 제6도에 도시된 도면과 동일한데 다른점은 상기 피모오스 트랜지스터들 TR7∼TR12을 엔모오스 트랜지스터들 TR1∼TR6로 대치한 뒤 상기 엔모오스 트랜지스터들 TR1∼TR6의 게이트를 각기 컬럼선택신호들 Y0, Y2, Y1, Y3, Y2, Y4과 접속시키는 것이다.

동작을 설명하면, 상기 제2컬럼선택시 컬럼선택신호 Y2의 전압레벨은 하이레벨이므로 전원전압 VCC과 상기 비트라인 BLB1 및 전원전압 VCC과 비트라인 BL3사이의 엔모오스 트랜지스터들 TR2, TR5은 턴-온되고, 또한 상기 피모오스 트랜지스터들 T23, T24과 상기 엔모오스 트랜지스터들 T17, T18도 턴-온된다. 즉 선택된 제2컬럼의 인접한 좌우 두 개의 비트라인들 BLB1, BL3에서만 전원전압으로부터 비트라인들 BLB1, BL3로의 전류공급이 증가되어 상기 제2컬럼의 비트라인들 BL2/BLB2로 부터의 커플링영향이 감소됨을 의미한다.

전술한 바와같이 본 발명은 라이트 모드시 전류증가를 최소화 하면서 라이트 되어지는 비트라인신호 변화에 대한 인접 비트라인의 커플링 영향을 감소시켜 메모리 셀의 안정된 동작을 할 수 있는 이점을 갖는다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것을 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 데이터를 저장 및 리드할 수 있는 다수의 메모리 셀들로 구성되는 메모리 셀 어레이를 구비하는 반도체 메모리장치에 있어서, 제1비트라인과 제2비트라인 사이에 연결되는 상기 메모리 셀과, 상기 대응되는 제1 및 제2비트라인들과 전원전압 사이에 각각 채널이 연결되며, 제어전극이 각각 대응되는 좌 및 우측의 인접한 메모리셀의 컬럼선택신호에 연결되는 제1트랜지스터들과, 각각 대응되는 상기 제1 및 제2비트라인들과 라이트 드라이버 사이에 채널이 연결되며, 제어전극이 컬럼선택신호에 연결되는 제2트랜지스터들을 구비하여, 라이트모드에서 선택된 메모리셀의 좌측 메모리셀에 연결되는 제2비트라인 및 우측 메모리셀에 연결되는 제1비트라인에 연결된 제1트랜지스터들을 온 시켜 비트라인 커플링을 감소시킴을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 제1트랜지스터들이 제1비트라인과 전원전압 사이에 채널이 연결되고 제어전극이 좌측 인접셀의 컬럼선택신호가 연결되는 엔모오스 트랜지스터와 제2비트라인과 전원전압 사이에 채널이 연결되고 제어전극이 우측 인접셀의 컬럼선택신호가 연결되는 엔모오스 트랜지스터이고, 제2트랜지스터들이 상기 제1비트라인 및 상기 제2비트라인에 각각 채널이 연결되고 제어전극이 상기 자기 컬럼선택신호에 공통으로 연결되는 엔모오스 트랜지스터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 제1트랜지스터들이 제1비트라인과 전원전압사이에 채널이 연결되고 제어전극이 좌측 인접셀의 컬럼선택신호가 연결되는 엔모오스 트랜지스터와 제2비트라인과 전원전압 사이에 채널이 연결되고 제어전극이 우측 인접셀의 컬럼선택신호가 연결되는 엔모오스 트랜지스터로 구성되며, 상기 제2트랜지스터들이 상기 제1비트라인 및 상기 제2비트라인에 각각 채널이 연결되고 제어전극이 상기 자기 컬럼선택신호에 공통으로 연결되는 엔모오스 트랜지스터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.