JPS63222385A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63222385A JPS63222385A JP62055234A JP5523487A JPS63222385A JP S63222385 A JPS63222385 A JP S63222385A JP 62055234 A JP62055234 A JP 62055234A JP 5523487 A JP5523487 A JP 5523487A JP S63222385 A JPS63222385 A JP S63222385A
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- dummy
- potential
- bit line
- cell
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、大容量化、高密度集積化を図った半導体記
憶装置に関するもので、特にダミーセルの静電容量をメ
モリセルの約１／２に作成しに（いトレンチセル等に使
用されるものである。
憶装置に関するもので、特にダミーセルの静電容量をメ
モリセルの約１／２に作成しに（いトレンチセル等に使
用されるものである。
（従来の技術）
従来、フォールデッドビット線方式で且つプリチャージ
時間の短縮化、ビット線充電電流の半減化、電源ノイズ
および基板電位変動の減少化等が図れるＶｃｃ／２ビッ
ト線プリチャージ方式を採用した半導体記憶装置は、例
えば第３図に示すように構成されている。第３図では半
導体記憶装置における１つのビット線対に着目し、この
ビット線対に接続されたメモリセル、ダミーセル、およ
びセンスアンプを抽出して示している。なお、ビット線
対には多数のメモリセルが接続されているが、ここでは
２つのメモリセルをその代表として示す。図において、
ＢＬ、ＢＬはビット線対で、このビット線対ＢＬ、ＢＬ
にはそれぞれメモリセルＭＣ１、ＭＣ２の選択用ＭＯＳ
トランジスタＴｒ１．Ｔｒ２の一端、一対のダミーセル
ＤＣ１゜ＤＣ２のダミーセル選択用ＭＯＳトランジスタ
Ｔｒ３．Ｔｒ４の一端、およびセンスアンプ１１が接続
される。上記メモリセル選択用ＭＯＳトランジスタＴｒ
１．Ｔｒ２の他端には、情報記憶用キャパシタＣ１，Ｃ
２の一方の電極が接続され、ゲートにはワード線ＷＬ□
、ＷＬ２が接続される。
時間の短縮化、ビット線充電電流の半減化、電源ノイズ
および基板電位変動の減少化等が図れるＶｃｃ／２ビッ
ト線プリチャージ方式を採用した半導体記憶装置は、例
えば第３図に示すように構成されている。第３図では半
導体記憶装置における１つのビット線対に着目し、この
ビット線対に接続されたメモリセル、ダミーセル、およ
びセンスアンプを抽出して示している。なお、ビット線
対には多数のメモリセルが接続されているが、ここでは
２つのメモリセルをその代表として示す。図において、
ＢＬ、ＢＬはビット線対で、このビット線対ＢＬ、ＢＬ
にはそれぞれメモリセルＭＣ１、ＭＣ２の選択用ＭＯＳ
トランジスタＴｒ１．Ｔｒ２の一端、一対のダミーセル
ＤＣ１゜ＤＣ２のダミーセル選択用ＭＯＳトランジスタ
Ｔｒ３．Ｔｒ４の一端、およびセンスアンプ１１が接続
される。上記メモリセル選択用ＭＯＳトランジスタＴｒ
１．Ｔｒ２の他端には、情報記憶用キャパシタＣ１，Ｃ
２の一方の電極が接続され、ゲートにはワード線ＷＬ□
、ＷＬ２が接続される。
上記ダミーセル選択用ＭＯＳトランジスタＴｒ３の他端
には、ダミーセルキャパシタＣ３の一方の電極およびダ
ミーセル電位書込み用ＭＯＳトランジスタＴｒ５の一端
が接続され、ゲートにはダミ・−ワード線ＤＷＬが接続
される。同様に、上記ダミーセル選択用ＭＯＳ）ランジ
スタＴｒ４の他端には、ダミーセルキャパシタＣ４の一
方の電極およびダミーセル電位書込み用ＭＯＳトランジ
スタＴｒ６の一端が接続され、ゲートにはダミーワード
線ＤＷＬが接続される。上記情報記憶用キャパシタＣ，
，Ｃ２の静電容量とダミーセルキャパシタｃ３．ｃ４の
各静電容量は同じに設定されてお一す、これらキャパシ
タＣ１〜Ｃ４の他方の電極には基準電位（例えばＶ ｃ
ｃ／ ２ ）が印加される。そして、上記ダミーセル電
位書込み用ＭＯＳトランジスタＴｒ５．Ｔｒ６の他端に
はそれぞれ中間電位（例えばＶｃｃ／２レベル）を発生
するダミーセル電位発生回路１２の出力端が接続され、
ゲートにはダミーセル電位書込み用信号線φＤｓが接続
されている。
には、ダミーセルキャパシタＣ３の一方の電極およびダ
ミーセル電位書込み用ＭＯＳトランジスタＴｒ５の一端
が接続され、ゲートにはダミ・−ワード線ＤＷＬが接続
される。同様に、上記ダミーセル選択用ＭＯＳ）ランジ
スタＴｒ４の他端には、ダミーセルキャパシタＣ４の一
方の電極およびダミーセル電位書込み用ＭＯＳトランジ
スタＴｒ６の一端が接続され、ゲートにはダミーワード
線ＤＷＬが接続される。上記情報記憶用キャパシタＣ，
，Ｃ２の静電容量とダミーセルキャパシタｃ３．ｃ４の
各静電容量は同じに設定されてお一す、これらキャパシ
タＣ１〜Ｃ４の他方の電極には基準電位（例えばＶ ｃ
ｃ／ ２ ）が印加される。そして、上記ダミーセル電
位書込み用ＭＯＳトランジスタＴｒ５．Ｔｒ６の他端に
はそれぞれ中間電位（例えばＶｃｃ／２レベル）を発生
するダミーセル電位発生回路１２の出力端が接続され、
ゲートにはダミーセル電位書込み用信号線φＤｓが接続
されている。
次に、上記のような構成において第４図のタイミングチ
ャートを参照しつつ動作を説明する。ローアドレススト
ローブ信号ＲＡＳをＶｓｓレベル（“Ｌ”レベル）に設
定することによってメモリの動作が開始されると、アド
レス信号によって１本のワード線および一対のビット線
が選択される。
ャートを参照しつつ動作を説明する。ローアドレススト
ローブ信号ＲＡＳをＶｓｓレベル（“Ｌ”レベル）に設
定することによってメモリの動作が開始されると、アド
レス信号によって１本のワード線および一対のビット線
が選択される。
今、ワード線ＷＬ、およびビット線対ＢＬ、ＢＬが選択
されたものとすると、上記ワード線ＷＬ。
されたものとすると、上記ワード線ＷＬ。
の電位はブートストラップ回路によりＶｐレベル（Ｖｃ
ｃ＋Ｖｒｏ以上、但しＶｒｎｉｔＭＯＳトランジスタの
閾値電圧）に昇圧される。これによって、メモリセルＭ
Ｃ１のメモリセル選択用ＭＯ９）ランジスタＴｒ１がオ
ン状態となり、情報記憶用キャパシタＣ□に記憶された
情報がこのＭＣ８）ランジスタＴｒｌを介してビット線
ＢＬ上に読出される。この時、ダミーセル電位書込み用
信号線φＤＳが“Ｌ”レベルとなってダミーセル書込み
用ＭＯＳトランジスタＴｒ５．Ｔｒ６がオ゛フ状態とな
るとともに、ダミーワード線ＤＷＬが“Ｈ”レベルとな
って上記選択されたメモリセルＭＣ１と補の関係にある
ダミーセルＤＣ２が選択され、ダミーセル選択用ＭＯＳ
トランジスタＴｒ４がオン状態となる。これによってダ
ミーセルキャパシタＣ４からＭＯＳトランジスタＴｒ４
を介してビット線ＢＬ上に基準電位が読出される。この
ようにしてビット線ＢＬ、ＢＬ上に読出された電位をセ
ンスアンプ１１で感知増幅することにより、選択された
メモリセルＭＣ□から記憶情報を読出す。
ｃ＋Ｖｒｏ以上、但しＶｒｎｉｔＭＯＳトランジスタの
閾値電圧）に昇圧される。これによって、メモリセルＭ
Ｃ１のメモリセル選択用ＭＯ９）ランジスタＴｒ１がオ
ン状態となり、情報記憶用キャパシタＣ□に記憶された
情報がこのＭＣ８）ランジスタＴｒｌを介してビット線
ＢＬ上に読出される。この時、ダミーセル電位書込み用
信号線φＤＳが“Ｌ”レベルとなってダミーセル書込み
用ＭＯＳトランジスタＴｒ５．Ｔｒ６がオ゛フ状態とな
るとともに、ダミーワード線ＤＷＬが“Ｈ”レベルとな
って上記選択されたメモリセルＭＣ１と補の関係にある
ダミーセルＤＣ２が選択され、ダミーセル選択用ＭＯＳ
トランジスタＴｒ４がオン状態となる。これによってダ
ミーセルキャパシタＣ４からＭＯＳトランジスタＴｒ４
を介してビット線ＢＬ上に基準電位が読出される。この
ようにしてビット線ＢＬ、ＢＬ上に読出された電位をセ
ンスアンプ１１で感知増幅することにより、選択された
メモリセルＭＣ□から記憶情報を読出す。
その後、ダミーセルキャパシタＣ３，Ｃ４をＶ ｃｃ／
２レベルにプリチャージするために、信号ＲＡＳをＶ
ｅｃレベル（“Ｈ°レベル）に設定すると、選択された
ワード線ＷＬ１． ダミーワード線ＤＷＬが“Ｌ−レベ
ルとなり、メモリセル選択用ＭＯＳトランジスタＴｒ１
およびダミーセル選択用ＭＯＳトランジスタＴｒ４がオ
フ状態となる。
２レベルにプリチャージするために、信号ＲＡＳをＶ
ｅｃレベル（“Ｈ°レベル）に設定すると、選択された
ワード線ＷＬ１． ダミーワード線ＤＷＬが“Ｌ−レベ
ルとなり、メモリセル選択用ＭＯＳトランジスタＴｒ１
およびダミーセル選択用ＭＯＳトランジスタＴｒ４がオ
フ状態となる。
そして所定時間経過後、信号φＤＳが“Ｈ”レベルとな
り、ダミーセル電位書込み用ＭＯＳ）ランジスタＴｒ５
．Ｔｒ６がオン状態となる。これによって、ダミーセル
キャパシタｃ３．ｃ４がダミーセル電位発生回路１２か
ら供給される中間電位にプリチャージされる。
り、ダミーセル電位書込み用ＭＯＳ）ランジスタＴｒ５
．Ｔｒ６がオン状態となる。これによって、ダミーセル
キャパシタｃ３．ｃ４がダミーセル電位発生回路１２か
ら供給される中間電位にプリチャージされる。
ところで、半導体記憶装置のメモリセルアレイには多数
のセンスアンプが設けられており、アクセス時にはこれ
らが一斉に動作する。この時、ワード線が１本選択され
このワード線に接続されたメモリセルの情報が全て１＃
あるいは“０“の時、センスアンプの動作によって補の
関係にあるダミーセルの電位が全て“０”あるいは１”
となった場合、一度にこれら全てのダミーセルのダミー
セルキャパシタをＶｃｃ／２レベルに設定しなければな
らず、ダミーセル電１位発生回路Ｉ２にとって最悪の条
件となる。すなわち、ワード線およびダミーワード線が
それぞれ“Ｌ”レベルとなり、ダミーセル電位書込み用
ＭＯＳトランジスタがオン状態となると、ダミーセル電
位発生回路１２により各ダミーセルキャパシタを中間電
位に設定するためのプリチャージが開始される。この際
、選択されたメモリセル側のビット線に接続されたダミ
ーキャパシタは中間電位である。上述した条件でダミー
セル間を短絡させて中間電位に設定するためには、ダミ
ーセル電位発生回路１２に大きな電流駆動能力が必要で
ある。このため、ダミーセル電位発生回路１２をＭＯＳ
トランジスタで構成する場合、大きな電流駆動能力のＭ
ＯＳ）ランジスタが必要となり、この回路のパターン占
を面積が大きくなる欠点がある。
のセンスアンプが設けられており、アクセス時にはこれ
らが一斉に動作する。この時、ワード線が１本選択され
このワード線に接続されたメモリセルの情報が全て１＃
あるいは“０“の時、センスアンプの動作によって補の
関係にあるダミーセルの電位が全て“０”あるいは１”
となった場合、一度にこれら全てのダミーセルのダミー
セルキャパシタをＶｃｃ／２レベルに設定しなければな
らず、ダミーセル電１位発生回路Ｉ２にとって最悪の条
件となる。すなわち、ワード線およびダミーワード線が
それぞれ“Ｌ”レベルとなり、ダミーセル電位書込み用
ＭＯＳトランジスタがオン状態となると、ダミーセル電
位発生回路１２により各ダミーセルキャパシタを中間電
位に設定するためのプリチャージが開始される。この際
、選択されたメモリセル側のビット線に接続されたダミ
ーキャパシタは中間電位である。上述した条件でダミー
セル間を短絡させて中間電位に設定するためには、ダミ
ーセル電位発生回路１２に大きな電流駆動能力が必要で
ある。このため、ダミーセル電位発生回路１２をＭＯＳ
トランジスタで構成する場合、大きな電流駆動能力のＭ
ＯＳ）ランジスタが必要となり、この回路のパターン占
を面積が大きくなる欠点がある。
（発明が解決しようとする問題点）
上述したように従来の半導体記憶装置では、最悪の条件
下でも確実な動作を保証しようとすると、大きな電流駆
動能力を持ったダミーセル電位発生回路が必要となり、
この回路のパターン占有面積が大きくなる欠点がある。
下でも確実な動作を保証しようとすると、大きな電流駆
動能力を持ったダミーセル電位発生回路が必要となり、
この回路のパターン占有面積が大きくなる欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、大きな電流駆動能力を持った
ダミーセル電位発生回路を使用することなく確実な動作
を保証できる半導体記憶装置を提供することである。
その目的とするところは、大きな電流駆動能力を持った
ダミーセル電位発生回路を使用することなく確実な動作
を保証できる半導体記憶装置を提供することである。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明においては、上記の目的を達成する
ために、複数のビット線対、これらビット線対と交差す
るように配設される複数のワード線、上記ビット線対と
ワード線との各交差位置にそれぞれ配設されるメモリセ
ル、上記ビット線対に交差するように配設されるダミー
ワード線、上記ビット線対とダミーワード線との交差位
置にそれぞれ配設されるダミーセル対、上記ダミーセル
間を短絡するダミーセル間短絡用ＭＯＳトランジスタ、
これらダミーセル間短絡用ＭＯＳ）ランジスタに中間電
位を供給するダミーセル電位発生回路、上記各ビット線
対にそれぞれ接続されるセンスアンプ、および上記ダミ
ーセルに感知増幅後（作用） 上記のような構成において、選択されたメモリセルの記
憶情報とこのメモリセルと補の関係にあるビット線に接
続されたダミーセルからの基準電位とを上記センスアン
プで感知増幅し、選択されたメモリセルから記憶情報を
読み出した後、選択されたメモリセル側のビット線に接
続された非選択のダミーセルを選択してこのダミーセル
に再書込み手段で感知増幅後のビット線電位を再書込み
し、この後に上記ダミーセル間短絡用ＭＯＳトランジス
タをオン状態に設定して上記ダミーセル対の各ダミーセ
ルキャパシタを中間電位に設定するようにしている。こ
うすることにより、各ダミーセル対は必ず”Ｈルーベル
の電位と“Ｌルーベルの電位とで充電されるので、ダミ
ーセル間短絡用ＭＯＳトランジスタを同時にオン状態に
して各ダミーセル対の電荷を分配すれば容易に中間電位
を生成できる。従って、ダミーセル電位発生回路は単に
リーク電流によるダミーセル電位の低下を防止するため
に働けば良く、このリーク電流にょる電位の低下はわず
かであるのでこの回路には大きな電流駆動能力は必要と
しない。
ために、複数のビット線対、これらビット線対と交差す
るように配設される複数のワード線、上記ビット線対と
ワード線との各交差位置にそれぞれ配設されるメモリセ
ル、上記ビット線対に交差するように配設されるダミー
ワード線、上記ビット線対とダミーワード線との交差位
置にそれぞれ配設されるダミーセル対、上記ダミーセル
間を短絡するダミーセル間短絡用ＭＯＳトランジスタ、
これらダミーセル間短絡用ＭＯＳ）ランジスタに中間電
位を供給するダミーセル電位発生回路、上記各ビット線
対にそれぞれ接続されるセンスアンプ、および上記ダミ
ーセルに感知増幅後（作用） 上記のような構成において、選択されたメモリセルの記
憶情報とこのメモリセルと補の関係にあるビット線に接
続されたダミーセルからの基準電位とを上記センスアン
プで感知増幅し、選択されたメモリセルから記憶情報を
読み出した後、選択されたメモリセル側のビット線に接
続された非選択のダミーセルを選択してこのダミーセル
に再書込み手段で感知増幅後のビット線電位を再書込み
し、この後に上記ダミーセル間短絡用ＭＯＳトランジス
タをオン状態に設定して上記ダミーセル対の各ダミーセ
ルキャパシタを中間電位に設定するようにしている。こ
うすることにより、各ダミーセル対は必ず”Ｈルーベル
の電位と“Ｌルーベルの電位とで充電されるので、ダミ
ーセル間短絡用ＭＯＳトランジスタを同時にオン状態に
して各ダミーセル対の電荷を分配すれば容易に中間電位
を生成できる。従って、ダミーセル電位発生回路は単に
リーク電流によるダミーセル電位の低下を防止するため
に働けば良く、このリーク電流にょる電位の低下はわず
かであるのでこの回路には大きな電流駆動能力は必要と
しない。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。この発明による半導体記憶装置装置の基本構成は
前記第３図と同様な構成となっており、非選択のダミー
ワード線を信号ＲＡＳを“Ｈ“レベルとする時に、短時
間”Ｈ”レベルに設定するようにしている。第１図はこ
のようなパルス操作を行なうためのダミーワード線ＤＷ
Ｌ。
する。この発明による半導体記憶装置装置の基本構成は
前記第３図と同様な構成となっており、非選択のダミー
ワード線を信号ＲＡＳを“Ｈ“レベルとする時に、短時
間”Ｈ”レベルに設定するようにしている。第１図はこ
のようなパルス操作を行なうためのダミーワード線ＤＷ
Ｌ。
ＤＷＬの電位制御回路の構成例を示しており、第２図は
前記第３図の回路におけるダミーワード線電位を上記第
１図の回路で制御する場合のタイミングチャートである
。第１図におけるローアドレス信号Ａ１は、一端が電源
Ｖｅｃに接続されたＰチャネル型のＭＯＳ）ランジスタ
Ｔｒ７のゲート、一端が接地点ＶＳＳに接続されたＮチ
ャネル型のＭＯＳトランジスタＴｒｇのゲート、一端が
電源Ｖｃｃに接続されたＰチャネル型のＭＯＳトランジ
スタＴｒｇのゲート、および一端が接地点Ｖｓｓに接続
されたＮチャネル型のＭＯＳトランジスタＴｒ１ｇのゲ
ートにそれぞれ供給される。上記ＭＯ５）ランジスタＴ
ｒ７の他端とＭＯＳトランジスタＴｒ８の他端間には、
ゲートにローアドレス信号Ａ、が供給されるＮチャネル
型のＭＯＳトランジスタＴｒｌ １ 、およびゲートに
ローアドレスの確定を知らせる信号ＸＶＬＤが供給され
るＮチャネル型ＭＯＳトランジスタＴｒ１２が直列接続
される。また、上記ＭＯＳ）ランジスタＴｒｇの他端と
ＭＯ８＋−ランジスタＴ’ｒｌＯの他端間には、ゲート
にローアドレス信号Ａ、が供給されるＮチャネル型ＭＯ
ＳトランジスタＴ ｒ １３ 、およびゲートに信号Ｘ
ＶＬＤが供給されるＮチャネル型ＭＯＳトランジスタＴ
ｒ、４がそれぞれ直列接続される。上記ＭＯＳトランジ
スタＴｒ７とＴ「１．との接続点Ｎ、にはインバータ１
３の入力端が接続され、上記ＭＯＳトランジスタＴｒｇ
とＴｒ１３との接続点Ｎ２にはインバータ１４の入力端
が接続される。上記接続点Ｎ１とＭＯＳ）ランジスタＴ
ｒ１２とＴｒＢとの接続点Ｎ３間には、ゲートに信号Ｒ
５ＴＲが供給されるＮチャネル型のＭＯＳトランジスタ
Ｔｒ□５が接続され、この接続点Ｎ□と電源Ｖｃｅ間に
はゲートが上記インバータ１３の出力端に接続されたＰ
チャネル型のＭＯＳトランジスタＴｒ１６が接続される
。また、上記接続点Ｎ２とＭＯＳトランジスタＴ「１４
とれるＮチャネル型のＭＯＳトランジスタＴｒ１７が接
続されるとともに、この接続点Ｎ２と電源Ｖｃｅ間には
ゲートが上記インバータ１４の出力端に接続されたＰチ
ャネル型のＭＯＳトランジスタＴｒ□８が接続される。
前記第３図の回路におけるダミーワード線電位を上記第
１図の回路で制御する場合のタイミングチャートである
。第１図におけるローアドレス信号Ａ１は、一端が電源
Ｖｅｃに接続されたＰチャネル型のＭＯＳ）ランジスタ
Ｔｒ７のゲート、一端が接地点ＶＳＳに接続されたＮチ
ャネル型のＭＯＳトランジスタＴｒｇのゲート、一端が
電源Ｖｃｃに接続されたＰチャネル型のＭＯＳトランジ
スタＴｒｇのゲート、および一端が接地点Ｖｓｓに接続
されたＮチャネル型のＭＯＳトランジスタＴｒ１ｇのゲ
ートにそれぞれ供給される。上記ＭＯ５）ランジスタＴ
ｒ７の他端とＭＯＳトランジスタＴｒ８の他端間には、
ゲートにローアドレス信号Ａ、が供給されるＮチャネル
型のＭＯＳトランジスタＴｒｌ １ 、およびゲートに
ローアドレスの確定を知らせる信号ＸＶＬＤが供給され
るＮチャネル型ＭＯＳトランジスタＴｒ１２が直列接続
される。また、上記ＭＯＳ）ランジスタＴｒｇの他端と
ＭＯ８＋−ランジスタＴ’ｒｌＯの他端間には、ゲート
にローアドレス信号Ａ、が供給されるＮチャネル型ＭＯ
ＳトランジスタＴ ｒ １３ 、およびゲートに信号Ｘ
ＶＬＤが供給されるＮチャネル型ＭＯＳトランジスタＴ
ｒ、４がそれぞれ直列接続される。上記ＭＯＳトランジ
スタＴｒ７とＴ「１．との接続点Ｎ、にはインバータ１
３の入力端が接続され、上記ＭＯＳトランジスタＴｒｇ
とＴｒ１３との接続点Ｎ２にはインバータ１４の入力端
が接続される。上記接続点Ｎ１とＭＯＳ）ランジスタＴ
ｒ１２とＴｒＢとの接続点Ｎ３間には、ゲートに信号Ｒ
５ＴＲが供給されるＮチャネル型のＭＯＳトランジスタ
Ｔｒ□５が接続され、この接続点Ｎ□と電源Ｖｃｅ間に
はゲートが上記インバータ１３の出力端に接続されたＰ
チャネル型のＭＯＳトランジスタＴｒ１６が接続される
。また、上記接続点Ｎ２とＭＯＳトランジスタＴ「１４
とれるＮチャネル型のＭＯＳトランジスタＴｒ１７が接
続されるとともに、この接続点Ｎ２と電源Ｖｃｅ間には
ゲートが上記インバータ１４の出力端に接続されたＰチ
ャネル型のＭＯＳトランジスタＴｒ□８が接続される。
そして、上記インバータ１３の出力をインバータＬ５．
１８を介してダミーワード線ＤＷＬに供給するととも
に、上記インバータ１４の出力をインバータ１７． １
８を介してダミーワード線ＤＷＬに供給するようにして
成る。
１８を介してダミーワード線ＤＷＬに供給するととも
に、上記インバータ１４の出力をインバータ１７． １
８を介してダミーワード線ＤＷＬに供給するようにして
成る。
次に、上記のような構成において第２図のタイミングチ
ャートを参照しつつ動作を説明する。信号ＲＡＳが“Ｌ
″レベル立ち下がると、内部ローアドレス信号Ａ Ｏ＋
ＡＯおよびＡ１が取り込まれてラッチされる。アドレ
ス信号Ａ１が“Ｈ”レベルとなることにより、まず第１
図に示す回路自体が選択され、アドレス信号へ〇＋ＡＯ
でワード線に接続されているメモリセルのビット線と補
の関係にあるビット線に接続されているダミーセルを選
択するように、ダミーワード線の選択を行なう。ここで
は説明の都合上アドレス信号Ａｏが”Ｈ”レベルとなり
、ダミーワード線ＤＷＬが選択されたものとする。まず
、信号ＲＡＳが“Ｌ”レベルに立ち下がって動作が開始
され、ｔ１時間経過後に信号Ｒ３ＴＲが“Ｌ”レベル、
信号ＸＶＬＤが“Ｈルベルとなると、アドレス信号Ａ□
の“Ｈ＃レベルにより、ＭＯＳ）ランジスタＴｒｙ、Ｔ
ｒ□。がオン状態、ＭＯＳ）ランジスタＴｒ７．Ｔｒｇ
がオフ状態となっているので、接続点Ｎ１はＭＯＳ）ラ
ンジスタＴｒ１１゜Ｔｒ□２およびＴｒＢを介して接地
点Ｖｓｓに接続され、この接続点Ｎ１は“Ｌ”レベルと
なる。これによってダミーワード線ＤＷＬには’Ｈ”レ
ベルの信号が供給される。従って、ダミーセルＤＣ２か
らビット線ＢＬ上に基準電位が読出される。この時ワー
ド線ＷＬ、 も“Ｈｏ レベルとなり、メモリセルＭ
Ｃ□から記憶情報の読出しが行なわれ、センスアンプ１
１によってビット線対ＢＬ。
ャートを参照しつつ動作を説明する。信号ＲＡＳが“Ｌ
″レベル立ち下がると、内部ローアドレス信号Ａ Ｏ＋
ＡＯおよびＡ１が取り込まれてラッチされる。アドレ
ス信号Ａ１が“Ｈ”レベルとなることにより、まず第１
図に示す回路自体が選択され、アドレス信号へ〇＋ＡＯ
でワード線に接続されているメモリセルのビット線と補
の関係にあるビット線に接続されているダミーセルを選
択するように、ダミーワード線の選択を行なう。ここで
は説明の都合上アドレス信号Ａｏが”Ｈ”レベルとなり
、ダミーワード線ＤＷＬが選択されたものとする。まず
、信号ＲＡＳが“Ｌ”レベルに立ち下がって動作が開始
され、ｔ１時間経過後に信号Ｒ３ＴＲが“Ｌ”レベル、
信号ＸＶＬＤが“Ｈルベルとなると、アドレス信号Ａ□
の“Ｈ＃レベルにより、ＭＯＳ）ランジスタＴｒｙ、Ｔ
ｒ□。がオン状態、ＭＯＳ）ランジスタＴｒ７．Ｔｒｇ
がオフ状態となっているので、接続点Ｎ１はＭＯＳ）ラ
ンジスタＴｒ１１゜Ｔｒ□２およびＴｒＢを介して接地
点Ｖｓｓに接続され、この接続点Ｎ１は“Ｌ”レベルと
なる。これによってダミーワード線ＤＷＬには’Ｈ”レ
ベルの信号が供給される。従って、ダミーセルＤＣ２か
らビット線ＢＬ上に基準電位が読出される。この時ワー
ド線ＷＬ、 も“Ｈｏ レベルとなり、メモリセルＭ
Ｃ□から記憶情報の読出しが行なわれ、センスアンプ１
１によってビット線対ＢＬ。
ＢＬの電位が感知増幅される。
次に、信号ＲＡＳが“Ｈ“レベルに立ち上がり、ダミー
セルのプリチャージ動作に入るると、ｔ２時間遅れて信
号Ｒ５ＴＲが“Ｈ″レベル信号ＸＶＬＤが“Ｌ゛レベル
なる。信号Ｒ５ＴＲが“Ｈ” レベルとなることによっ
て、ＭＯＳトランジスタＴｒｌ １１ Ｔｒｌ ２ 、
ＴｒＢを介しての電流通路、およびＭＯＳトランジスタ
Ｔｒ１３゜Ｔ ｒｌ ４ ｒ Ｔ ｒｌ Ｏを介しての
電流通路に関係なく、ＭＯＳトランジスタＴｒ１５ 、
Ｔｒｌ６を介して接続点Ｎ、、Ｎ２の電位が共に“Ｌ”
レベルとなり、ダミーワード線ＤＷＬ （ＭＯＳ ）ラ
ンジスタ” ｒｌ ２ ＋ Ｔｒｌ ２ ＋ ＴｒＢの
オン状態により“Ｈ”レベルとなっている）、およびＤ
ＷＬが“Ｈ”レベルとなる。これによって、非選択のダ
ミーセルＤＣ１にはメモリセルＭＣ１の記憶情報に対応
した電位でプリチャージが行なわれる。その後、しばら
くしてワード線ＷＬ１が“Ｌ＃ レベルとなる。そして
、ワード線ＷＬ１が閉じたことを知らせる信号ＷＬＵＰ
が“Ｈ″レベルなることによって、内部ローアドレス信
号のラッチを解除し、各アドレス信号ＡＯ＋ ＡＯ＋
Ａ １を“Ｌ“レベルに設定する。これによって、ＭＯ
ＳトランジスタＴｒ７．Ｔｒｇがオン状態、ＴｒＢ。
セルのプリチャージ動作に入るると、ｔ２時間遅れて信
号Ｒ５ＴＲが“Ｈ″レベル信号ＸＶＬＤが“Ｌ゛レベル
なる。信号Ｒ５ＴＲが“Ｈ” レベルとなることによっ
て、ＭＯＳトランジスタＴｒｌ １１ Ｔｒｌ ２ 、
ＴｒＢを介しての電流通路、およびＭＯＳトランジスタ
Ｔｒ１３゜Ｔ ｒｌ ４ ｒ Ｔ ｒｌ Ｏを介しての
電流通路に関係なく、ＭＯＳトランジスタＴｒ１５ 、
Ｔｒｌ６を介して接続点Ｎ、、Ｎ２の電位が共に“Ｌ”
レベルとなり、ダミーワード線ＤＷＬ （ＭＯＳ ）ラ
ンジスタ” ｒｌ ２ ＋ Ｔｒｌ ２ ＋ ＴｒＢの
オン状態により“Ｈ”レベルとなっている）、およびＤ
ＷＬが“Ｈ”レベルとなる。これによって、非選択のダ
ミーセルＤＣ１にはメモリセルＭＣ１の記憶情報に対応
した電位でプリチャージが行なわれる。その後、しばら
くしてワード線ＷＬ１が“Ｌ＃ レベルとなる。そして
、ワード線ＷＬ１が閉じたことを知らせる信号ＷＬＵＰ
が“Ｈ″レベルなることによって、内部ローアドレス信
号のラッチを解除し、各アドレス信号ＡＯ＋ ＡＯ＋
Ａ １を“Ｌ“レベルに設定する。これによって、ＭＯ
ＳトランジスタＴｒ７．Ｔｒｇがオン状態、ＴｒＢ。
Ｔ’ｒ１０がオフ状態となり、接続点Ｎ□、Ｎ２が共に
“Ｈ″レベルなる。従って、ダミーワード線ＤＷＬ、Ｄ
ＷＬは共に“Ｌ″レベル立ち下がる。つまり、ダミーワ
ード線ＤＷＬは、信号Ｒ３ＴＲの立ち上がりから内部ア
ドレス信号Ａ１が立ち下がるまでの時間ｔ３の期間だけ
“Ｈ”レベルに立ち上がることになる。なお、ローアド
レスの取り込みは上記信号ＷＬＵＰに関係なく、別の信
号の制御によって行なわれる。その後、信号φＤＳ（図
示せず）が“Ｈ”レベルとなり、ダミーセル間短絡用と
して働（ＭＯＳ）ランジスタＴｒ５．Ｔｒ６がオン状態
となってダミーセルＤＣ，，ＤＣ２に蓄積された電荷が
分配され、ダミーセルキャパシタｃ３．ｃ４は中間電位
に設定される。
“Ｈ″レベルなる。従って、ダミーワード線ＤＷＬ、Ｄ
ＷＬは共に“Ｌ″レベル立ち下がる。つまり、ダミーワ
ード線ＤＷＬは、信号Ｒ３ＴＲの立ち上がりから内部ア
ドレス信号Ａ１が立ち下がるまでの時間ｔ３の期間だけ
“Ｈ”レベルに立ち上がることになる。なお、ローアド
レスの取り込みは上記信号ＷＬＵＰに関係なく、別の信
号の制御によって行なわれる。その後、信号φＤＳ（図
示せず）が“Ｈ”レベルとなり、ダミーセル間短絡用と
して働（ＭＯＳ）ランジスタＴｒ５．Ｔｒ６がオン状態
となってダミーセルＤＣ，，ＤＣ２に蓄積された電荷が
分配され、ダミーセルキャパシタｃ３．ｃ４は中間電位
に設定される。
このような構成によれば、情報の読出し終了後、選択さ
れなかったダミーワード線を“Ｈ”レベルにして選択さ
れたダミーセルと逆の情報を再書込みしているので、一
対のダミーセルＤＣ，。
れなかったダミーワード線を“Ｈ”レベルにして選択さ
れたダミーセルと逆の情報を再書込みしているので、一
対のダミーセルＤＣ，。
ＤＣ２には必ず電源ｖＣＣの電位と接地点ＶＳＳの電位
とで充電あるいは放電される。従って、ダミーセル電位
書込み用（ダミーセル短絡用）ＭＯＳトランジスタＴｒ
５．Ｔｒ６を同時にオン状態にすることによってダミー
セル対ＤＣ□、ＤＣ２の電荷を分配すれば容易に中間電
位を生成できる。このため、ダミーセル電位発生回路１
２は単にリーク電流によるダミーセル電位の低下を防止
するために働けば良く、このリーク電流による電位の低
下はわずかであるので大きな電流駆動能力は必要としな
い。
とで充電あるいは放電される。従って、ダミーセル電位
書込み用（ダミーセル短絡用）ＭＯＳトランジスタＴｒ
５．Ｔｒ６を同時にオン状態にすることによってダミー
セル対ＤＣ□、ＤＣ２の電荷を分配すれば容易に中間電
位を生成できる。このため、ダミーセル電位発生回路１
２は単にリーク電流によるダミーセル電位の低下を防止
するために働けば良く、このリーク電流による電位の低
下はわずかであるので大きな電流駆動能力は必要としな
い。
なお、上記実施例では信号ＲＡＳを“Ｈ＃レベルに設定
した後に、非選択のワード線を短時間１Ｈ＃レベルに立
ち上げたが、このタイミングに限られるものではなく、
ワード線およびダミーワード線が“Ｈ”レベルとなり、
ビット線対に読み出された信号を増幅してビット線対の
電位が安定化した後であれば、非選択のダミーワード線
はいつ立ち上げても上記実施例と同じ効果が得られる。
した後に、非選択のワード線を短時間１Ｈ＃レベルに立
ち上げたが、このタイミングに限られるものではなく、
ワード線およびダミーワード線が“Ｈ”レベルとなり、
ビット線対に読み出された信号を増幅してビット線対の
電位が安定化した後であれば、非選択のダミーワード線
はいつ立ち上げても上記実施例と同じ効果が得られる。
［発明の効果］
以上説明したようにこの発明によれば、大きな電流駆動
能力を持ったダミーセル電位発生回路を使用することな
く確実な動作を保証できる半導体記憶装置が得られる。
能力を持ったダミーセル電位発生回路を使用することな
く確実な動作を保証できる半導体記憶装置が得られる。
第１図および第２図はそれぞれこの発明の一実施例に係
わる半導体記憶装置について説明するための図、第３図
は従来の半導体記憶装置について説明するための図、第
４図は上記第３図の回路の動作を説明するための図であ
る。 １１・・・センスアンプ、１２・・・ダミーセル電位発
生回路（ダミーセル電位発生手段）、ＢＬ、ＢＬ・・・
ビット線、ＷＬｌ、ＷＬｌ・・・ワード線、ＭＣＩ 。 ＭＣ２・・・メモリセル、Ｔｒｌ 、Ｔｒ２・・・メモ
リセル選択用ＭＯＳ）ランジスタ、Ｃ１１Ｃ２・・・情
報記憶用キャパシタ、ＤＷＬ、ＤＷＬ・・・ダミーワー
ド線、ＤＣｌ、ＤＣ２−・・ダミーセル、Ｔｒ３゜Ｔｒ
４・・・ダミーセル選択用ＭＯＳ）ランジスタ、Ｃ３，
Ｃ４・・・ダミーセルキャパシタ、Ｔｒ５゜Ｔｒ６・・
・ダミーセル間短絡用ＭＯＳ）ランジスタ、φＤＳ・・
・ダミーセル電位書込み用信号線。
わる半導体記憶装置について説明するための図、第３図
は従来の半導体記憶装置について説明するための図、第
４図は上記第３図の回路の動作を説明するための図であ
る。 １１・・・センスアンプ、１２・・・ダミーセル電位発
生回路（ダミーセル電位発生手段）、ＢＬ、ＢＬ・・・
ビット線、ＷＬｌ、ＷＬｌ・・・ワード線、ＭＣＩ 。 ＭＣ２・・・メモリセル、Ｔｒｌ 、Ｔｒ２・・・メモ
リセル選択用ＭＯＳ）ランジスタ、Ｃ１１Ｃ２・・・情
報記憶用キャパシタ、ＤＷＬ、ＤＷＬ・・・ダミーワー
ド線、ＤＣｌ、ＤＣ２−・・ダミーセル、Ｔｒ３゜Ｔｒ
４・・・ダミーセル選択用ＭＯＳ）ランジスタ、Ｃ３，
Ｃ４・・・ダミーセルキャパシタ、Ｔｒ５゜Ｔｒ６・・
・ダミーセル間短絡用ＭＯＳ）ランジスタ、φＤＳ・・
・ダミーセル電位書込み用信号線。
Claims (1)
- 複数のビット線対と、これらビット線対と交差するよう
に配設される複数のワード線と、上記ビット線対とワー
ド線との各交差位置にそれぞれ配設され、ワード線の電
位で導通制御されるメモリセル選択用ＭＯＳトランジス
タと情報記憶用キャパシタとからなるメモリセルと、上
記ビット線対に交差するように配設されるダミーワード
線と、上記ビット線対とダミーワード線との交差位置に
それぞれ配設され、ダミーワード線の電位で導通制御さ
れるダミーセル選択用ＭＯＳトランジスタと上記情報記
憶用キャパシタと同じ容量を有するダミーセルキャパシ
タとからなるダミーセル対と、それぞれの一端が上記ダ
ミーセル選択用ＭＯＳトランジスタとダミーセルキャパ
シタとの接続点に接続されダミーセル電位書込み用信号
で導通制御されるダミーセル間短絡用ＭＯＳトランジス
タと、これらダミーセル間短絡用ＭＯＳトランジスタの
他端に中間電位を供給するダミーセル電位発生手段と、
上記各ビット線対の電位を感知増幅するセンスアンプと
、選択されたメモリセルの記憶情報とこのメモリセルと
補の関係にあるビット線に接続されたダミーセルからの
基準電位とを上記センスアンプで感知増幅して記憶情報
を読出した後、選択されたメモリセル側のビット線に接
続された非選択のダミーセルを選択してこのダミーセル
に感知増幅後のビット線電位を再書込みする再書込み手
段とを具備し、上記再書込み手段により非選択ダミーセ
ルに再書込みした後に上記ダミーセル間短絡用ＭＯＳト
ランジスタをオン状態に設定して各ダミーセル対の電荷
を分配し、各ダミーセルキャパシタを中間電位に設定す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055234A JPS63222385A (ja) | 1987-03-12 | 1987-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055234A JPS63222385A (ja) | 1987-03-12 | 1987-03-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63222385A true JPS63222385A (ja) | 1988-09-16 |
Family
ID=12992914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055234A Pending JPS63222385A (ja) | 1987-03-12 | 1987-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63222385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395362A (en) * | 1992-01-14 | 1995-03-07 | Summit Technology | Methods and apparatus for distributing laser radiation |
| WO2002049036A1 (fr) * | 2000-12-15 | 2002-06-20 | Sony Corporation | Matrice memoire |
-
1987
- 1987-03-12 JP JP62055234A patent/JPS63222385A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395362A (en) * | 1992-01-14 | 1995-03-07 | Summit Technology | Methods and apparatus for distributing laser radiation |
| WO2002049036A1 (fr) * | 2000-12-15 | 2002-06-20 | Sony Corporation | Matrice memoire |
| EP1343171A1 (en) * | 2000-12-15 | 2003-09-10 | Sony Corporation | Memory array |
| EP1343171A4 (en) * | 2000-12-15 | 2004-04-21 | Sony Corp | MEMORY MATRIX |
| US6768687B2 (en) | 2000-12-15 | 2004-07-27 | Sony Corporation | Memory array |
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