WO2002027993A1 - Procede et dispositif de desetalement - Google Patents

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WO2002027993A1
WO2002027993A1 PCT/JP2001/008360 JP0108360W WO0227993A1 WO 2002027993 A1 WO2002027993 A1 WO 2002027993A1 JP 0108360 W JP0108360 W JP 0108360W WO 0227993 A1 WO0227993 A1 WO 0227993A1
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WO
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autocorrelation
input signal
timing
code
synchronization detection
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PCT/JP2001/008360
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English (en)
French (fr)
Inventor
Takaharu Sato
Original Assignee
Kawasaki Microelectronics, Inc.
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Priority claimed from JP2000291754A external-priority patent/JP2002101016A/ja
Priority claimed from JP2000291752A external-priority patent/JP2002101014A/ja
Application filed by Kawasaki Microelectronics, Inc. filed Critical Kawasaki Microelectronics, Inc.
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Priority to EP01970214A priority patent/EP1235376A4/en
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7075—Synchronisation aspects with code phase acquisition
    • H04B1/708—Parallel implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7085—Synchronisation aspects using a code tracking loop, e.g. a delay-locked loop

Definitions

  • the present invention relates to a despreading method and a despreading apparatus for extracting data suitable for a code from an input signal by a self-correlation operation between an input signal input in time series and a predetermined code.
  • CDMA Code Division Multi Access Multi Code Access Multiple Access
  • the CDMA method is a method of extracting desired data from a signal transmitted by communication by performing an autocorrelation operation between the signal and a predetermined code, and the DMA (Freq enc D Divi s i o n)
  • CDMA Code Division Multiple Access
  • spectrum spreading a technique called spectrum spreading
  • despreading is used to recover original data from a signal modulated by the CDMA method.
  • FIG. 1 is a circuit block diagram showing a despreading device.
  • the received signal received by the antenna or the like and subjected to the preprocessing is used as an input signal S of the despreading device shown in FIG. 1 as a plurality of data despreading circuits 11-0, 11-1, 11-2, ... And three synchronization maintaining (DLL) input to despreading circuits 12, 13, 14
  • DLL synchronization maintaining
  • the input signal and the synchronization detection code are An autocorrelation operation is performed between the two.
  • the DLL despreading circuit (P) 13 performs an autocorrelation operation between the input signal and the synchronization detection code at the current reception timing (P unctua 1)
  • the DLL despreading circuit (L) 14 In, an autocorrelation operation is performed between an input signal of a delay timing (Late) which is relatively delayed with respect to the synchronization detection code and a synchronization detection code with respect to the current reception timing (P unctual), and a DLL inverse operation is performed.
  • the spreading circuit (E) 12 detects the input signal of the advance timing (Ear 1 y) which is relatively advanced to the synchronization detection code compared to the current reception timing (P unctua 1), and detects the synchronization. An autocorrelation operation with the code is performed.
  • the DLL despreading circuit (P) 13 performs an autocorrelation operation between the input signal of the delay timing and the synchronization detection code.
  • the autocorrelation calculation result (correlation value) is larger than any of the correlation values obtained by the other two DLL despreading circuits (E, P) 12 and 13. Similarly, if the current reception timing is too fast for the correct reception timing, the DLL inverse calculation that performed the autocorrelation operation between the input signal at the advanced timing and the synchronization detection code is performed.
  • the correlation value of the spreading circuit (E) 12 is larger than that of any of the other two DLL despreading circuits (P, L) 13, 14. In other words, by comparing the correlation values of these three DLL despreading circuits 12, 13, and 14, it is necessary to proceed with the reception timing a little, or to slightly advance or delay the reception timing. Is detected.
  • the timing generation circuit 15 shown in FIG. 1 based on the three correlation values obtained by the three DLL despreading circuits 12, 13, and 14, one of the reception timing, the delay timing, and the advance timing is used. The timing with the highest correlation is set as the next reception timing, and the timing signal that matches the set reception timing is set. Issue a signal. In this way, the received signal (input signal) is always synchronized.
  • each of the multiple data despreading circuits shown in Fig. 1, 1 1-0, 1 1_1, 1 1-2, ... always try to extract the input signal at the current reception timing and the input signal.
  • An autocorrelation operation between each data extraction code corresponding to the data is performed, and desired data is extracted from the input signal.
  • the data extracted here was subjected to various distortions in the communication circuit. Therefore, the data extracted by each data despreading circuit 1 1-0, 1 1-1, 1 1-2,... Is input to each channel estimating circuit 16 and each channel estimating circuit 16-0, 16-6 1, 1
  • FIG. 2 is a diagram showing the operation timing of the three DLL despreading circuits (E, P, L) 12, 12, 13 and 14 shown in FIG.
  • FIG. 2A shows an input signal.
  • a time unit called “chip” is used, and symbols D 0, D l, and D 2 are given to each chip in order of time.
  • Fig. 2 (B) shows the time series of the synchronization detection code.
  • FIG. 2 (C) shows the code for synchronization detection shown in FIG. 2 (B) advanced by 1Z2 of one chip.
  • the synchronization detection code is used as a reference, This means that the input signal (Fig. 2 (A)) has been relatively delayed by one chip's 12th.
  • Fig. 2 (D) shows that the synchronization detection code shown in Fig. 2 (B) is It is delayed by the time of / 2. In this case, based on the synchronization detection code, the input signal (FIG. 2 (A)) is advanced relatively by 1/2 of one chip.
  • the three synchronization detection codes shifted in time in this manner are generated, and the DLL despreading circuit (P) 1 of the three DLL despreading circuits 12, 13, 14 shown in FIG. In Fig. 3, one time for the autocorrelation calculation is performed between the input signal in Fig. 2 (A) and the synchronization detection code at the timing shown in Fig. 2 (B) at the timing indicated by the symbol 'P' in Fig. 2. (Operation for phase N) is performed.
  • the DLL despreading circuit (L) 14 the timing indicated by the symbol 'L' in FIG. 2 is between the input signal of FIG. 2 (A) and the synchronization detection code of the timing shown in FIG. 2 (D).
  • the calculation of the phase (N) for the autocorrelation calculation is performed.
  • the timing indicated by the symbol “E” in FIG. 2 is between the input signal of FIG. 2 (A) and the synchronization detection code of the timing shown in FIG. 2 (C).
  • the phase (N + 1) calculation for the autocorrelation calculation is performed.
  • the autocorrelation operation is an operation using a multiplier, a selector, or the like, and calculating the accumulation of such operation results between a plurality of consecutive phases.
  • each operation described above is performed in each chip, and the operation results are accumulated between a plurality of consecutive chips, thereby obtaining the autocorrelation operation result. (Correlation value) is obtained.
  • the despreading device 10 shown in FIG. 1 the three DLL despreading circuits 12, 13, and 14 and the data despreading circuits 11 1-0, 1 1-1 , 1 1—2,... Are used, and the channel estimation circuit 16—0, 16—1, 16—2,. 1, 1 7_2,... also requires the same number of data despreading circuits as 1 1-0, 1 1-1, 1, 1-2,....
  • the entire circuit configuration shown in FIG. 1 has the same number of transmission paths as that to be obtained. Since it is necessary, it greatly affects the circuit scale.
  • power consumption generally depends on the circuit scale. This power consumption is also a major problem when it is installed in a mobile terminal. Disclosure of the invention
  • the present invention has been made in view of the above circumstances, and has as its object to provide a despreading method capable of reducing the circuit scale and a despreading apparatus in which the circuit scale is reduced.
  • the present invention provides a despreading method for extracting data conforming to a code from an input signal input in time series and a predetermined code from the input signal by an autocorrelation operation. I will provide a.
  • a delayed signal is generated by delaying the input signal relative to a code.
  • a first autocorrelation operation which is an autocorrelation operation between an input signal and a synchronization detection code at a predetermined reception timing, and the reception timing is also relatively delayed with respect to the synchronization detection code.
  • a second autocorrelation operation which is an autocorrelation operation between the input signal of the delayed timing and the synchronization detection code, and a fast advance relative to the synchronization detection code relative to the reception timing.
  • a third autocorrelation operation which is an autocorrelation operation between the timing input signal and the synchronization detection code, is performed.
  • the input signal or the delay signal is selected in a time-division manner within one chip according to each autocorrelation operation or the like, and the first to third autocorrelation is repeated over a plurality of chips.
  • Certain first to third unit operations are repeatedly performed in a time-division manner within one chip and over a plurality of chips. By accumulating each operation result of the first to third unit operations obtained during this repetition, for each of the first to third unit operations between a plurality of continuous chips. The first to third autocorrelation calculations are performed.
  • the delayed signal is generated by delaying the input signal by a time that is an integer fraction of one chip.
  • the present invention provides
  • the despreading apparatus for extracting data suitable for a code from an input signal by performing an autocorrelation operation between an input signal input in time series and a predetermined code.
  • the despreading apparatus includes a first auto-correlation operation which is an auto-correlation operation between an input signal and a synchronization detection code at a predetermined reception timing, and a reception detection timing relative to the synchronization detection code.
  • Second auto-correlation operation which is an auto-correlation operation between the input signal of the delayed timing and the synchronization detection code, and the input of the advance timing that is relatively advanced with respect to the synchronization detection code rather than the reception timing
  • An autocorrelation operation unit that performs a third autocorrelation operation that is an autocorrelation operation between the signal and the synchronization detection code, and based on a result of the first to third autocorrelation operations in the autocorrelation operation unit,
  • the timing with the highest correlation among the reception timing, delay timing, and advance timing is set as the next reception timing, and the timing that matches the reception timing is set. Evening for generating a signal and a timing generator.
  • the autocorrelation calculation unit includes:
  • a delay circuit that delays the input signal relative to the synchronization detection code to generate a delay signal
  • the above-described first to third autocorrelation calculations between the input signal or delay signal selected according to each of the first to third autocorrelation calculations and the synchronization detection code are performed in a time-division manner. And an autocorrelation circuit for performing the operation.
  • the autocorrelation circuit is:
  • one chip which is a time unit, an input signal or a delay signal selected according to each of the first to third autocorrelation calculations and a code for synchronization detection in a time-sharing manner.
  • a computing unit that performs first to third operations, which are operations for each of the first to third autocorrelation operations,
  • First to third registers for storing intermediate results of the first to third autocorrelation calculations,
  • each of the first to third arithmetic operations and the stored values of the first to third registers are added in a time-sharing manner to each of the first to third arithmetic units.
  • An adder may be provided which obtains the accumulation of each of the first to third arithmetic operations among a plurality of consecutive chips by restoring the result at the register.
  • the delay circuit delays the input signal by a time that is a fraction of an integer of one chip.
  • the despreading method and the despreading apparatus of the present invention perform the first to third autocorrelation calculations in a time-division manner. As shown in FIG. Only one diffusion circuit is required, although there are some additional circuits, and the circuit scale can be greatly reduced.
  • the present invention provides a method for extracting data suitable for a code from an input signal input in time series and a predetermined code from the input signal by an autocorrelation operation. Provides two despreading methods.
  • a delayed signal is generated by delaying the input signal relative to a code.
  • a first autocorrelation operation which is an autocorrelation operation between the input signal and the synchronization detection code at a predetermined reception timing, is relatively delayed with respect to the synchronization detection code from the reception timing.
  • a second autocorrelation operation which is an autocorrelation operation between the input signal of the delay timing and the synchronization detection code, and a fast advance relative to the synchronization detection code relative to the reception timing.
  • a third autocorrelation operation that is an autocorrelation operation between the timing input signal and the synchronization detection code, and an autocorrelation operation between the input signal and the data extraction code in the reception time imitation. Perform the fourth autocorrelation operation.
  • the input signal or the delay signal is selected in a time-division manner within one chip according to each autocorrelation operation, and this selection is repeated over a plurality of chips.
  • the input signal or the delay signal selected in accordance with each of the first to fourth autocorrelation calculations is: between the first to third autocorrelation calculations and the synchronization detection code for the first to third autocorrelation calculations,
  • the fourth autocorrelation operation is an operation in one chip for each of the first to fourth autocorrelation operations with the data extraction code.
  • the first to fourth unit operations are repeatedly performed within one chip in a time-division manner and over a plurality of chips. By accumulating each operation result of the first to fourth unit operations obtained during this repetition for each of the first to fourth unit operations between a plurality of continuous chips, The first to fourth autocorrelation calculations are performed.
  • the delay signal is generated by delaying the input signal by a time equal to an integral number of one chip.
  • the present invention provides
  • a second despreading apparatus for extracting data conforming to a code from an input signal by an autocorrelation operation between an input signal input in time series and a predetermined code.
  • the despreading apparatus includes a first auto-correlation operation that is an auto-correlation operation between an input signal and a synchronization detection code at a predetermined reception timing, and a reception detection timing relative to a synchronization detection code.
  • a second autocorrelation operation which is an autocorrelation operation between the input signal of the delayed timing and the synchronization detection code, and an advance timing that is relatively advanced with respect to the synchronization detection code relative to the reception timing
  • a third autocorrelation operation which is an autocorrelation operation between the input signal of the input signal and its synchronization detection code
  • a fourth autocorrelation operation which is an autocorrelation operation between the input signal and the data extraction code at the reception timing
  • the reception timing, the delay timing, and the advance timing include: A timing generator is provided for setting the timing having the highest correlation as the next reception timing and generating a timing signal suitable for the reception timing.
  • the autocorrelation calculation unit A delay circuit that delays the input signal relative to the synchronization detection code and the data extraction code to generate a delay signal;
  • the input signal or delay signal selected according to each of the first to fourth autocorrelation calculations and the synchronization detection code for the first to third autocorrelation calculations, and the fourth autocorrelation calculation An autocorrelation circuit for performing time-divisional first to fourth autocorrelation calculations with the data extraction code is provided.
  • the fourth auto-correlation operation performs the first to fourth operations for the first to fourth auto-correlation operations with the code for overnight extraction.
  • the respective calculation results of the above-described first to fourth calculations and the respective stored values of the above-described first to fourth registers are added in a time-sharing manner, and the first to fourth registers are added. It may be provided with an adder for obtaining the accumulation of the respective operation results of the first to fourth operations among a plurality of continuous chips by re-storing the result in the register.
  • the delay circuit delays the input signal by a time that is a fraction of an integer of one chip.
  • the second despreading method and the second despreading device of the present invention perform the above-described first to fourth autocorrelation operations in a time-division manner, and include three DLL despreading circuits shown in FIG.
  • the circuit including one of the data despreading circuits according to the data multiplicity is only one with some additional circuits, so that the circuit scale can be significantly reduced.
  • the present invention to achieve the above object is a third aspect of the present invention for extracting data suitable for a code from an input signal input in time series by a self-correlation operation between the input signal and the predetermined code. To provide a despreading method.
  • each unit operation which is an operation in one chip, for each of a plurality of autocorrelation operations between the input signal and each of a plurality of types of data extraction codes, This is repeated in a time-division manner within one chip and over a plurality of chips.
  • Is performed by accumulating the unit operations obtained during this repetition for each unit operation corresponding to each of the plurality of types of data extraction codes between a plurality of continuous chips.
  • a plurality of data suitable for the plurality of data extraction codes are extracted.
  • the present invention provides a third method of extracting data suitable for a code from an input signal by performing an autocorrelation operation between the input signal input in time series and the generated code.
  • the third despreading apparatus of the present invention performs a plurality of autocorrelation operations between an input signal and each of a plurality of types of decoding codes in a time-division manner to obtain a plurality of types of data. It is equipped with an autocorrelation calculation unit for extracting data.
  • the autocorrelation calculation unit is
  • a plurality of registers for storing intermediate results of each of a plurality of autocorrelation calculations
  • the third despreading method and the third despreading apparatus according to the present invention perform multiplexed data extraction in a time-division manner, and as shown in FIG.
  • the number of necessary data despreading circuits can be reduced, and the circuit scale can be significantly reduced.
  • FIG. 1 is a circuit block diagram showing a conventional despreading device.
  • FIG. 2 is a diagram showing operation timings of the three DLL despreading circuits (E, P, L) shown in FIG.
  • FIG. 3 is a block diagram of a despreading apparatus according to a first embodiment of the present invention.
  • FIG. 4 is a flowchart showing a first embodiment of the despreading method of the present invention.
  • FIG. 5 is an operation explanatory diagram of the DLL despreading circuit shown by one block in FIG.
  • FIG. 6 is a circuit block diagram of the DLL despreading circuit shown by one block in FIG. 3 that realizes the operation of FIG.
  • FIG. 7 is a flowchart showing a second embodiment of the despreading method of the present invention.
  • FIG. 8 is an operation explanatory diagram of the data despreading circuit shown by one block in FIG.
  • FIG. 9 is a circuit block diagram of a data despreading circuit shown by one block in FIG. 3 that realizes the operation of FIG.
  • FIG. 10 is a block diagram of a second embodiment of the despreading device of the present invention.
  • FIG. 11 is a flowchart showing a third embodiment of the despreading method of the present invention.
  • FIG. 12 is an explanatory diagram of the operation of the despreading circuit shown by one block in FIG.
  • FIG. 13 is a circuit block diagram of a despreading circuit shown by one block in FIG. 10 that realizes the operation of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 is a block diagram of a despreading apparatus according to a first embodiment of the present invention.
  • the despreading device 1 shown in FIG. 3 is composed of a plurality of data despreading circuits 11 1—0, 11—1, 1 1—2,... Formed by the conventional despreading device shown in FIG. Instead of the spreading circuits 12, 13, and 14, one data despreading circuit 11 and one DLL despreading circuit 18 are provided.
  • This data despreading circuit 11 uses the functions of a plurality of data despreading circuits 11-1-0, 11-1-1, 11-2,... Shown in FIG.
  • Reference numeral 8 shows the functions of the three DLL despreading circuits 12, 13, and 14 shown in FIG.
  • the despreading apparatus 1 shown in FIG. 3 is provided with one channel estimation circuit 16 and one reverse rotation circuit 17 for the data despreading circuit 11.
  • the channel estimating circuit 16 combines the functions of the plurality of channel estimating circuits 16-0, 16-1, 16_2,... Shown in FIG.
  • the function of the multiple reverse rotation circuits 17-0, 17-1, 17-2, ... shown in Fig. 1 is shared in a time-division manner.
  • the DLL despreading circuit 18 will be described first, and then the data despreading circuit 11 will be described.
  • FIG. 4 is a flowchart showing the first embodiment of the despreading method of the present invention realized in the despreading device shown in FIG.
  • a delayed signal D is generated by delaying the input signal relative to the code (step a 1).
  • the delay signal is generated by delaying the input signal by a time equal to an integral number of one chip, for example, 1 Z4 of one chip.
  • a first autocorrelation operation which is an autocorrelation operation between an input signal and a synchronization detection code at a predetermined reception timing, and a delay relative to the synchronization detection code relative to the reception timing.
  • the second autocorrelation operation which is an autocorrelation operation between the input signal of the delay timing and the code for synchronization detection, and the input signal of the advance timing whose reception timing is relatively advanced with respect to the code for synchronization detection
  • a third autocorrelation operation which is an autocorrelation operation between the synchronization detection code and the synchronization detection code, is performed.
  • the input signal or the delay signal is selected in a time-division manner within one chip according to each autocorrelation operation, and this selection is repeated over a plurality of chips.
  • the first to third unit operations which are the operations of the above, are repeatedly performed within one chip in a time-division manner and over a plurality of chips. Each operation result of the first to third unit operations obtained during this repetition is converted between the first to third By accumulating each of the third unit operations, the first to third autocorrelation operations are performed (step a2).
  • the reception timing, the delay timing, and the advance timing are calculated.
  • the evening having the highest correlation is set as the next reception timing (step a3).
  • FIG. 5 is an operation explanatory diagram of the DLL despreading circuit 18 shown by one block in FIG. A specific example of step a2 in the flowchart of FIG. 4 will be described with reference to FIG.
  • FIG. 5A shows an input signal.
  • D2, D3, ... at each time interval of one chip, which is a time unit, divided into 1Z4 in order from the earliest in time.
  • the code of D11 is attached, and among them, the chip of interest is assigned the code of D7, D8, D9, D10
  • Figure 5 (B) Shows a delayed signal obtained by delaying the input signal of FIG. 5A by 1/4 of one chip.
  • FIGS. 5 (C) and 5 (D) show combinations of the input signal of FIG. 5 (A) and the delay signal of FIG. 5 (B).
  • the first 1/4 time in one chip of interest here is the delay signal D6 in Fig. 5 (B), and the second 1Z4 time is the input in Fig. 5 (A).
  • the signal D8, the third 1Z4 time is don't care (can be either an input signal or a delay signal), and the fourth 1/4 time is the input signal D10 in Fig. 5 (A).
  • the first 1/4 time and the second 1/4 time in one chip of interest here are the input signals D7, D8 in FIG. 5 (A).
  • the third 1/4 time is don't care, and the fourth 1Z4 time is combined with the delay signal D 9 in FIG. 5 (B).
  • the auto-correlation calculation for synchronization detection includes an auto-correlation calculation between an input signal at the current reception timing and a code for synchronization detection, and a synchronization detection.
  • Calculation of the auto-correlation between the synchronization detection code and the input signal with the delay timing delayed from the reception timing relative to the synchronization code, and the reception timing relative to the synchronization detection code It is necessary to perform three autocorrelation calculations, namely, an autocorrelation calculation between the input signal at the advanced timing and the synchronization detection code.
  • the time lag between the delayed timing and the advanced timing with respect to the reception timing may be set to 1 Z2 per chip depending on the design philosophy, etc., or 1 Z4 per chip. Sometimes set to time.
  • the combination in Fig. 5 (C) is an effective combination when the time lag between the delay timing and the advance timing with respect to the reception timing is set to 1Z2 of one chip.
  • the input signal D 8 matches the reception timing in one chip of interest, and the advance timing is calculated using the delay signal D 6 in the first 1/4 of the time in that chip.
  • An operation for autocorrelation operation (E) is performed between the input signal and the synchronization detection code.
  • the operation for the autocorrelation operation (P) between the input signal D8 of the reception timing and the code for synchronization detection is performed.
  • an operation for autocorrelation operation (L) between the input signal of the delay timing and the code for synchronization detection is performed.
  • Fig. 5 (D) is an effective combination when the time lag between the delay timing and the advance timing with respect to the reception timing is set to 1 Z4 of one chip.
  • the input signal D8 matches the reception timing within one chip of interest here.
  • the autocorrelation operation (E) between the advanced timing input signal D7 and the synchronization detection code is performed, respectively.
  • three DLL auto-correlation operations (E, P, L) can be performed in a time-division manner by one DLL despreading circuit 18 shown in FIG. .
  • FIG. 6 is a circuit block diagram of a DLL despreading circuit 18 shown by one block in FIG. 3, which realizes the operation of FIG.
  • the input signal S is directly input to the selector 182 and is also delayed by the delay circuit 18 1 for a time of one chip 14 times (the delayed signal is referred to as a delayed signal).
  • the DLL despreading circuit 18 is a circuit that generates delayed and advanced timings that are delayed by one-half of a chip with respect to the reception timing, this selector It is switched from 2 to output the signal shown in Fig. 5 (C).
  • this selector 182 is used as a selector from this selector 18 2 as shown in FIG. Switching is performed so that the signal shown in (D) is output.
  • the signal output from the selector 182 and the synchronization detection code C are input to the arithmetic unit 183, and at the timings of symbols “E”, “ ⁇ ”, and “L” shown in FIG. Operation between the input signal of the synchronization timing and the code for synchronization detection, operation between the input signal of the reception timing and the code for synchronization detection, and operation between the input signal of the delay timing and the code for synchronization detection It is.
  • the result of the operation by the arithmetic unit 183 is input to the adder 184. '
  • the initial value 0 is stored in the register 186E, 186P, 186L when starting one autocorrelation operation.
  • the selector 187 registers each chip at the timings of symbols “E”, “P”, “L” shown in FIG.
  • the values stored in 186E, 186P, 186L are selected and input to the adder 184.
  • the adder 184 adds the operation result for the current chip input from the arithmetic unit 183 and the accumulated value of the operation results input up to that time, input via the selector 187, and selects the selector 18 Written back to the original Regis evening via 5.
  • the accumulated values of the operations up to that point are re-stored in the registers 186E, 186P, and 186L, and those values are stored at the end of the autocorrelation calculation.
  • Registers 186E, 186P, and 186L store the correlation value at the advance timing, the correlation value at the reception timing, and the correlation value at the delay timing, respectively.
  • the correlation values stored in these registers 186E, 186P and 186L are input to the timing generation circuit 15 as described in the description of the related art.
  • the timing generation circuit 15 the timing corresponding to the largest value of the correlation values is set as the next reception timing, and a timing signal suitable for the set reception timing is generated.
  • This despreading device operates with the timing signal from the timing generation circuit 15.
  • three DLL despreading circuits 12, 13, and 14 provided in the despreading device 10 shown in FIG. 1 and one DLL despreading circuit 1 provided in the despreading device 1 shown in FIG. 8 shows the comparison results of the circuit scale.
  • the circuit size is reduced by one third. Also, the power consumption will be reduced significantly.
  • FIG. 7 is a flowchart showing a second embodiment of the despreading method of the present invention realized in the despreading device shown in FIG.
  • each unit operation which is an operation in one chip, in each of a plurality of autocorrelation operations between an input signal and each of a plurality of types of data extraction codes is time-divided in one chip. And it is repeated over a plurality of chips.
  • a plurality of autocorrelation calculations are performed by accumulating the unit calculation obtained during the repetition between a plurality of continuous chips corresponding to each of a plurality of types of data extraction codes (step bl). ).
  • a plurality of data suitable for each of the plurality of data extraction codes is extracted (step b2).
  • FIG. 8 is an operation explanatory diagram of the data despreading circuit 11 shown by one block in FIG. A specific example of step b1 of the flowchart of FIG. 7 will be described with reference to FIG. Here, description will be made assuming that data is multiplexed four times.
  • FIG. 8 (A) shows an input signal.
  • the input signals shown in Fig. 8 (A) are labeled DO, D1, and D2 for each chip in order from the earliest in time, and the chip of interest here is Is denoted by D1.
  • Fig. 8 (B) shows the code for data extraction. When one chip is divided into 1 to 4 segments, each of the four time segments has a different data sequence from the earliest time. Extraction codes CM0, CM1, CM2, CM3 are used.
  • each autocorrelation calculation is performed between the input signal of the reception timing and each of the overnight extraction codes CMO, CM1, CM2, and CM3.
  • These operations are accumulated over a plurality of chips for each operation corresponding to each code CM0, CM1, CM2, CM3, and each data MC0, MC1, MC2, MC3 is extracted. .
  • FIG. 9 is a circuit block diagram of the data despreading circuit 11 shown by one block in FIG. 3 that realizes the operation of FIG.
  • the input signal S is input to the arithmetic unit 1 13 constituting the data despreading circuit 11
  • a data extraction code is input via the selector 118.
  • the selector 118 receives four data extraction codes CM 0, CM 1, CM 2, and CM 3, and the selector 118 divides each chip into four as shown in FIG.
  • the data extraction codes CM0, CM1, CM2, and CM3 are cyclically selected from the earliest time in one chip.
  • Arithmetic units 113 perform the autocorrelation calculation between input signal S and each data extraction code CM0, CM1, CM2, CM3 within 1Z4 time of one chip. An operation is performed.
  • the result of the operation by the operation unit 113 is input to the adder 114.
  • the registers 1 16-0, 1 16-1, 1, 16-2, and 1 16-3 store the initial value 0 when starting one autocorrelation operation. After that, according to the selectors 117, the registers 1 16-0, and the registers "MC 0,," MC 1 ",” MC 2 “,” MC 3 "shown in FIG. The values stored in 1 16—1, 1 16—2, and 1 16—3 are selected and input to the adder 114.
  • the adder 114 adds the operation result of the present chip input from the operation unit 113 to the accumulated value of the operation result input up to that time, which is input via the selector 117, The data is written back to the original register via the selector 1 15.
  • the accumulated values of the operations up to that point are re-stored in the registers 1 16-0, 1 16-1 and 1 16-2, 1 16-3.
  • the data extraction codes CM0 and CM1 are stored in the registers 1 16—0, 1 16—1, 1 16—2, and 1 16—3, respectively.
  • CM 2 and CMS are stored.
  • the data stored in these registers 1 16—0, 1 16—1, 1 16—2, and 1 16—3 are time-divisionally divided into a channel estimation circuit 16 and a reverse rotation circuit 17. Then, the data is restored more accurately, and further accurate data is restored by an error correction circuit or the like (not shown) at the subsequent stage.
  • data is multiplexed four times has been described as an example, but depending on the time interval of one chip and the operation speed of the circuit shown in FIG. 9, for example, data may be duplicated. The same applies when data is multiplexed or when data is A division scheme can be applied.
  • the circuit scale can be reduced to about 1Z4.5, and the power consumption can be reduced accordingly.
  • FIG. 10 is a block diagram of a second embodiment of the despreading device of the present invention.
  • the despreading device 1 ′ shown in FIG. 10 includes a data despreading circuit 11 ′, a data & DLL despreading device 18 ′, a channel specifying circuit 16 ′, and a de-rotating circuit 17 ′.
  • the data despreading circuit 11 ′ is composed of a plurality of data despreading circuits 11 1-0, 11-1, 11-2,...
  • the conventional despreading device 10 shown in FIG. Except for one data despreading circuit 11 1-0, it corresponds to a plurality of other data despreading circuits 1 1-1, 1 1-2,.
  • the data & DL L despreading circuit 18 ′ is formed of a plurality of data despreading circuits 11-1, 11-1, 11-2, ... in the conventional despreading device 10 shown in FIG. This corresponds to a combination of one data despreading circuit 11-0 and three DLL despreading circuits 12, 13, 14 in the three despreading devices 10 shown in FIG.
  • the reverse rotation circuit 1 ⁇ ′ is a plurality of other rotation circuits except one of the plurality of reverse rotation circuits 17_0, 17—1, 17—2,... Shown in FIG. The function of the reverse rotation circuit 17-1, 17-2, ... is shared in a time-division manner.
  • the data is connected to the & DLL despreading circuit 18 '.
  • the data despreading circuit 1 1 ′ forming the despreading device 1 ′ of the second embodiment shown in FIG. 10 is a data despreading circuit 11 1 forming the despreading device of the first embodiment shown in FIG.
  • the number of data to be extracted is only one less, and the configuration is the same as the data despreading circuit 11 in FIG. Therefore, redundant description of the despreading circuit is omitted here, and the data & DLL despreading circuit 18 'will be described below.
  • FIG. 11 is a flowchart illustrating a third embodiment of the despreading method of the present invention implemented in the despreading device shown in FIG.
  • a delayed signal is generated by delaying the input signal relative to the code (step c 1).
  • the delay signal is generated by delaying the input signal by a time equal to an integral number of one chip, for example, 1/4 time.
  • a first autocorrelation operation which is an autocorrelation operation between the input signal and the synchronization detection code at a predetermined reception timing, and a delay relative to the synchronization detection code from the reception timing.
  • Second autocorrelation operation which is an autocorrelation operation between the input signal at the delayed timing and the code for synchronization detection, and the input signal at the advanced timing relatively advanced with respect to the code for synchronization detection than the reception timing
  • a third autocorrelation operation which is an autocorrelation operation between the input signal and the synchronization detection code
  • a fourth autocorrelation operation which is an autocorrelation operation between the input signal and the data extraction code at the reception timing.
  • the first to fourth unit operations which are operations within one chip for the first to fourth autocorrelation operations with the data extraction code, respectively, are performed within one chip. It is performed in a divided manner and over a plurality of chips.
  • the operation results of the first to fourth unit operations obtained during this repetition are accumulated for each of the first to fourth unit operations between a plurality of continuous chips.
  • the first to fourth autocorrelation calculations are performed (step c2).
  • the reception and reception are performed based on the results of the first to third autocorrelation calculations among the first to fourth autocorrelation calculations.
  • the timing having the highest correlation among the timing, the delay timing, and the advance timing is set as the next reception timing, and based on the result of the fourth autocorrelation calculation, data that matches the data extraction code. Is extracted (step c3).
  • FIG. 12 is a diagram for explaining the operation of the data & DLL despreading circuit 18 'shown by one block in FIG. A specific example of step C2 in the flowchart of FIG. 11 will be described with reference to FIG.
  • FIG. 12 (A) shows the input signal.
  • the input signals shown in Fig. 12 (A) are denoted by D2, D3, ... D11 at each time interval of one chip divided into 1Z4 in order of time.
  • the symbols D7, D8, D9, and D10 are assigned to the one chip of interest here.
  • FIG. 12 (B) shows a delay signal obtained by delaying the input signal of FIG. 12 (A) by 1Z4 of one chip.
  • FIGS. 12 (C) and 12 (D) show a combination of the input signal of FIG. 12 (A) and the delay signal of FIG. 12 (B).
  • the first 1/4 time in one chip of interest here is the delayed signal D6 in Fig. 12 (B), and the second 1Z4 time is in Fig. 12 (A ),
  • the third 1Z4 time is the delay signal D8 in Fig. 12 (B), and the fourth 1/4 time is the input signal D10 in Fig. 12 (A).
  • the first 1/4 time and the second 1/4 time in one chip of interest here are the input signals D7, D8 in FIG. 12 (A).
  • the third 1Z4 time and the fourth 1/4 time are combined with the delayed signals D8 and D9 in FIG. 12 (B).
  • the autocorrelation calculation for synchronization detection is performed by calculating the autocorrelation between the input signal at the current reception timing and the code for synchronization detection, and calculating the relative correlation with the code for synchronization detection.
  • the time lag between the delay timing and the advance timing with respect to the reception timing may be set to one chip one to two times depending on the design philosophy, etc., or one quarter of one chip. May be set to
  • the combination shown in Fig. 12 (C) is an effective combination when the delay between the reception timing and the delay between the advance and the early timing is set to 1 Z2 of one chip. It is assumed that the input signal D8 matches the reception timing in one chip of interest here, and the input of the advance timing is performed using the delay signal D6 in the first 1Z4 time in the one chip.
  • the calculation for the autocorrelation calculation (E) between the signal and the code for synchronization detection is performed.
  • the operation for the autocorrelation operation (P) between the input signal D8 of the reception timing and the code for synchronization detection is performed.
  • an autocorrelation operation is performed between the input signal at the reception timing and this time the decoding code.
  • the operation for the autocorrelation operation (L) between the input signal of the delay timing and the code for synchronization detection is performed.
  • These four operations are performed using a multiplier or a selector, and each is accumulated over a plurality of chips to calculate each of the four correlation values.
  • the combination shown in Fig. 12 (D) is a valid combination when the time lag between the delay timing and the advance timing with respect to the reception timing is set to 1/4 of one chip. Similar to the combination of FIG. 12 (C), it is assumed that the input signal D8 matches the reception timing within one chip of interest here. The first 1/4, the second 1Z4, the third 1Z4, and the last 1/4 of that chip each time between the advance timing input signal D7 and the synchronization detection code.
  • E autocorrelation calculation
  • P autocorrelation calculation
  • input signal D8 of reception timing and code for synchronization detection input signal D8 for reception timing and data extraction
  • the operation for the operation (L) is performed. As described above, these operations are performed using a multiplier or a selector, etc., for each of the timings at which one chip is divided into four, accumulated over a plurality of chips, and each of the four correlation values is calculated. Is calculated.
  • FIG. 13 is a circuit block diagram of the data & DLL despreading circuit 18 ′ shown by one block in FIG. 10 that realizes the operation of FIG.
  • the input signal S is directly input to the selector 182 ', and is also delayed by the delay circuit 181' for the time of 1Z4 of one chip (the signal subjected to this delay is referred to as a delayed signal).
  • this despreading circuit 18 ′ is a circuit that generates delay timing and advance timing that is delayed by 1 chip 2 Z with respect to the reception timing, this selector 18 2 ′ It is switched so that the signal shown in Fig. 12 (C) is output from the evening 18 2 '. If this despreading circuit is a circuit that generates delay timing and advance timing shifted by 1 Z4 of one chip with respect to the reception timing, this selector 18 2 ′ will Is switched so that the signal shown in Fig. 12 (D) is output.
  • the other selector 188 receives both the synchronization detection code CC and the data extraction code CD, and as shown in FIG. 12, the first, second and last of one chip, respectively. At the time of 1Z4, the code for synchronization detection is selected, and at the time of the third 1Z4 of one chip, the code for data extraction is selected.
  • the signal output from the selector 182, and the code output from the selector 188 ' are input to the arithmetic unit 183', and the codes “ ⁇ ", “ ⁇ ”, “ ⁇ ,,” shown in FIG. , 'L', respectively, synchronized with the input signal of the advance timing Calculation between detection code, calculation between reception timing input signal and synchronization detection code, calculation between reception timing input signal and data extraction code, and input of delay timing An operation is performed between the signal and the synchronization detection code.
  • the result of the operation by the arithmetic unit 18 3 ′ is input to the adder 184 ′.
  • the initial value 0 is stored in the register 186E ', 186P', 186L ', 186D' when starting one autocorrelation operation.
  • the registers 186 E,, 186 P ', and 186 L' are selected by the selector 187 'at each timing of the symbols " ⁇ ", " ⁇ ", and "L” shown in FIG.
  • the value stored in the register 186D ' is selected at the timing of the code' P '' and input to the adder 184 '.
  • the adder 184 ' the result of the current chip input from the arithmetic unit 183' and the accumulated value of the previous arithmetic result input via the selector 187, are added. Is written back to the original register via the selector 18 5 '. By doing so, the accumulated value of the operation up to that point is re-stored for each chip in the registers 186E ', 186P', 186L ', 186D'.
  • the registers 186E ', 186P', 186L ', 186D' contain the DLL correlation value for the advance timing and the DLL correlation value for the reception timing, respectively. In addition, a DLL correlation value related to delay timing and a correlation value representing extracted data related to reception timing are stored.
  • 186E ', 186P', 186L ', 186D' are stored in three registers, 186E,, 186P ', 186L,
  • the correlation value is input to the timing generation circuit 15 (see FIG. 10) as described in the description of the related art.
  • the timing generation circuit 15 the timing corresponding to the largest value of the correlation values is set as the next reception timing, and a timing signal suitable for the set reception timing is generated.
  • This despreading device operates with a timing signal from the timing generation circuit 15.
  • the correlation value (data) stored in the remaining one register 186D of the four registers 186E ', 186P', 186L ', and 186D' is conventionally As mentioned in the technical description, the channel estimation circuit 160 shown in FIG. The data is input to the rotation circuit 17-0 to be restored to more accurate data, and further restored to more accurate data by a later-stage error correction circuit (not shown).
  • despreading circuits 11, 1 2, 13, 14 provided in the despreading device 10 shown in FIG. 1 and one data provided in the despreading device 1 ′ shown in FIG. 10 are shown.
  • the circuit scale is reduced to about 1Z2, and the power consumption is correspondingly reduced.
  • the embodiment shown in FIGS. 10 to 13 generates the delay signal by delaying the input signal, the relationship between the input signal and the code for synchronization detection or the code for data extraction is relative. Therefore, the synchronization detection code / data extraction code is advanced relatively to the input signal, and the input signal as viewed from the advanced synchronization detection code or data extraction code is a delayed signal. It may be.

Landscapes

  • Engineering & Computer Science (AREA)
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Description

明細書
逆拡散方法および逆拡散装置 技術分野
本発明は時系列的に入力されてくる入力信号と所定のコードとの間の自己相 関演算により入力信号からそのコードに適合したデータを抽出する逆拡散方法 および逆拡散装置に関する。 背景技術
近年、 携帯電話等に用いられる通信技術の 1つとして CDMA (C o d e D i v i s i o n Mu l t i l e Ac c e s s Z符号分割多元接続） と呼 ばれる方式が注目されている。 この CDMA方式は、 通信により送られてきた信 号と、 所定のコードとの自己相関演算により、 その信号から所望のデータを抽出 する方式であり、 それまでの DMA (F r e q u e n c y D i v i s i o n
Mu l t i p l e Ac c e s s /周波数分割多元接続） や TDM A (T i m e D i v i s i o n Mu l t i p l e Ac c e s s Z時分割多元接続） な どの方式と比べ極めて多数の人が同時に通話することができるという特徴を有す る。
この CDMAでは、 スぺクトクル拡散という技術が用いられており、 この CD MA方式で変調された信号から元のデータを復元するには逆拡散と呼ばれる技術 が用いられる。
図 1は、 逆拡散装置を示す回路ブロック図である。
アンテナ等で受信され前処理の行なわれた受信信号は、 この図 1に示す逆拡散 装置の入力信号 Sとして、 複数のデータ逆拡散回路 1 1— 0， 1 1— 1， 1 1— 2， …および 3つの同期維持 （DLL) 逆拡散回路 1 2, 1 3, 14に入力され る。 データ逆拡散回路 1 1— 0, 1 1— 1 , 1 1— 2, …は、 デ一夕が多重化さ れている数と同数必要となる。
以下、 先ず DLL逆拡散回路 1 2， 1 3, 14について説明する。
DLL逆拡散回路 1 2， 1 3, 14では、 それぞれ入力信号と同期検出用コー ドとの間での自己相関演算が行なわれる。 ここで、 DLL逆拡散回路 （P) 1 3 では、 現在の受信タイミング （P u n c t u a 1 ) における入力信号と同期検出 用コードとの間の自己相関演算が行なわれ、 DLL逆拡散回路 （L) 14では、 現在の受信タイミング （P u n c t u a l ) よりも同期検出用コードに対し相対 的に遅れた遅延タイミング （L a t e) の入力信号と同期検出用コードとの間の 自己相関演算が行なわれ、 DLL逆拡散回路 （E) 1 2では、 現在の受信夕イミ ング （P u n c t u a 1 ) よりも同期検出用コードに対し相対的に進んだ早進タ イミング （E a r 1 y) の入力信号と同期検出用コードとの間の自己相関演算が 行なわれる。
現在の受信タイミングが正しい受信タイミングであったときは、 3つの DL L 逆拡散回路 1 2， 1 3， 14のうちの、 現在の受信タイミングの入力信号と同期 検出用コードとの間の自己相関演算を行なった DLL逆拡散回路 （P) 1 3によ る自己相関演算結果 （相関値） が、 他の 2つの DLL逆拡散回路 （E， L) 1 2 ， 14によるいずれの相関値よりも大きい。 もし現在の受信タイミングが正しい 受信タイミングよりも遅れ気味であったときは、 遅延タイミングの入力信号と同 期検出用コードとの間の自己相関演算を行なった DLL逆拡散回路 （L) 14に よる自己相関演算結果 （相関値） が他の 2つの DLL逆拡散回路 （E， P) 1 2 , 1 3によるいずれの相関値よりも大きい。 また、 同様に、 もし現在の受信タイ ミングが正しい受信夕イミングょりも進みぎみであったときは、 早進タイミング の入力信号と同期検出用コードとの間の自己相関演算を行なった DLL逆拡散回 路 （E) 12による相関値が、 他の 2つの DLL逆拡散回路 （P， L) 1 3, 1 4によるいずれの相関値よりも大きい。 すなわち、 これら 3つの DL L逆拡散回 路 1 2， 1 3， 14による相関値どうしを比較することにより、 現在の受信タイ ミングのままでよいか、 受信タイミングを少し進める、 あるいは少し遅らせる必 要があるかが検出される。
図 1に示すタイミング発生回路 1 5では、 3つの DLL逆拡散回路 1 2, 1 3 , 14で求められた 3つの相関値に基づいて、 上記の受信タイミング、 遅延タイ ミングおよび早進タイミングのうちの相関が最も高い夕イミングが次の受信タイ ミングとして設定され、 その設定された受信夕イミングに適合したタイミング信 号を発生する。 このようにして、 受信信号 （入力信号） と常に同期がとられるこ とになる。
一方図 1に示す複数のデータ逆拡散回路 1 1— 0, 1 1_1 , 1 1— 2， …そ れぞれでは、 常に現在の受信タイミングの入力信号と、 その入力信号の中から抽 出しようとしているデータに応じた各データ抽出用コードとの間の自己相関演算 が行なわれ、 入力信号中からそれぞれ所望のデータが抽出される。 ただしここで 抽出されたデータは通信回路中でのさまざまな歪みを受けたものである。 そこで 各データ逆拡散回路 1 1— 0, 1 1— 1， 1 1— 2, …で抽出されたデータは各 チャネル推定回路 1 6に入力され、 各チャネル推定回路 1 6— 0, 1 6— 1， 1
6— 2， …において通信回路により受けた振幅の変化や位相の変化 （回転） の程 度が検出される。 この抽出されたデータは各逆回転回路 1 7— 0， 1 7— 1 , 1
7— 2, …に入力される。 各逆回転回路 1 7— 0， 1 7—1， 1 7_2, …では 、 デ一夕逆拡散回路 1 1— 0， 1 1— 1， 1 1— 2， …で抽出されたデータが、 チャネル推定回路 1 6— 0， 1 6__1 , 1 6— 2， …で検出された振幅の変化お よび位相の変化分の修復 （逆回転） を受け、 より正確なデータが復元される。 た だし、 逆回転回路 1 7— 0， 1 7— 1， 1 7— 2, …から出力されたデータもま だまだ不完全なものであり、 この後、 図示しない誤り訂正回路等により誤り訂正 等を受け、 発信元のデ一夕と同じデータが復元される。 ここで、 チャネル推定回 路は 1つとし、 抽出されたデータを各逆回転回路の入力としても良い。
図 2は、 図 1に示す 3つの DLL逆拡散回路 （E, P, L) 1 2， 1 3, 14 の動作夕イミングを示す図である。
図 2 (A) は、 入力信号を示している。 ここでは、 ' チップ' と称される時間 単位が用いられており、 時間的に早い順に 1チップごとに D 0 , D l , D 2の記 号が付されている。
また、 図 2 (B) は、 同期検出用コードの時系列を示しており、 ここには、 時 間的に早い順に、 1チップごとにフェーズ （N— 1) ， フェーズ （N) , フエ一 ズ （N+ 1) と名づけられている。
また、 図 2 (C) は、 図 2 (B) に示す同期検出用コ一ドを 1チップの 1Z2 の時間だけ進ませたものである。 この場合、 同期検出用コ一ドを基準とすると、 入力信号 （図 2 (A) ) を相対的に 1チップの 1 2だけ遅延させたことになる また、 図 2 (D) は、 図 2 (B) に示す同期検出用コードを 1チップの 1/2 の時間だけ遅らせたものである。 この場合、 同期検出用コードを基準とすると、 入力信号 （図 2 (A) ) を相対的に 1チップの 1/2だけ進ませたことになる。
ここでは、 このように時間的にずれた 3つの同期検出用コードを発生させ、 図 1に示す 3つの DLL逆拡散回路 1 2， 1 3， 14、 のうちの D L L逆拡散回路 (P) 1 3では、 図 2 (A) の入力信号と図 2 (B) に示すタイミングの同期検 出用コードとの間で、 図 2に記号' P ' で示すタイミングで自己相関演算のため の 1回の演算 （フェーズ Nに関する演算） が行なわれる。 また、 DLL逆拡散回 路 （L) 14では、 図 2 (A) の入力信号と図 2 (D) に示すタイミングの同期 検出用コードとの間で、 図 2に記号' L' で示すタイミングで、 自己相関演算の ためのフェーズ （N) の演算が行なわれる。 また、 DLL逆拡散回路 （E) 1 2 では、 図 2 (A) の入力信号と図 2 (C) に示すタイミングの同期検出用コード との間で、 図 2に記号' E' で示すタイミングで、 自己相関演算のためのフエ一 ズ （N+ 1) の演算が行なわれる。
自己相関演算は、 乗算器あるいはセレクタ等を用いた演算を行ない、 このよう な演算結果の、 連続する複数のフェーズの間の累積を求めるものである。 各 DL L逆拡散回路 1 2， 1 3, 14では、 各チップ内で上記の各演算が行なわれると ともに、 その演算結果が、 連続する複数のチップ間で累積され、 これにより自己 相関演算結果 （相関値） が求められる。
ここで、 図 1に示す逆拡散装置 1 0では、 3つの DLL逆拡散回路 1 2， 1 3， 14およびデータの多重度に応じた数のデータ逆拡散回路 1 1— 0, 1 1— 1， 1 1— 2， …が用いられており、 データの多重度に応じて、 チャネル推定回路 1 6— 0， 1 6— 1， 1 6_2 , …や逆回転回路 1 7一 0, 1 7— 1， 1 7_2 , …もデ —タ逆拡散回路 1 1— 0, 1 1— 1, 1 1— 2， …と同数必要となる。 しかも CD MAの場合、送信局から受信局への送信経路が複数存在し、複数経路の情報を得よ うとする場合は図 1に示す回路構成全体がさらにその得ようとする送信経路と同 数必要となるため、 回路規模に大きく影響する。 また、 消費電力は概ね回路規模に 応じて増大するため、携帯端末に搭載する場合などにはこの消費電力も大きな問題 となる。 発明の開示
本発明は、 上記事情に鑑み、 回路規模の削減を図ることのできる逆拡散方法、 および回路規模の削減が図られた逆拡散装置を提供することを目的とする。
上記目的を達成するため本発明は、 時系列的に入力されてくる入力信号と所定 のコ一ドとの間の自己相関演算により該入力信号から該コードに適合したデータ を抽出する逆拡散方法を提供する。
まず、 前記入力信号をコードに対し相対的に遅延させることにより遅延信号を 生成する。
次に、 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自 己相関演算である第 1の自己相関演算と、 該受信タイミングょりも前記同期検出 用コードに対し相対的に遅れた遅延夕イミングの入力信号と該同期検出用コード との間の自己相関演算である第 2の自己相関演算と、 該受信タイミングよりも前 記同期検出用コードに対し相対的に進んだ早進タイミングの入力信号と該同期検 出用コードとの間の自己相関演算である第 3の自己相関演算を行なう。 ここで、 前記入力信号あるいは前記遅延信号は、 各自己相関演算等に応じて 1チップ内で 時分割的に選択されるとともに、 この選択が複数チップにわたって繰り返される 前記第 1〜第 3の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号と、 前記同期検出用コードとの間での、 前記第 1〜第 3の自己 相関演算それぞれのための 1チップ内の演算である第 1〜第 3の単位演算が、 . 1 チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行なわれる。 この繰 り返しの間に得られた、 前記第 1〜第 3の単位演算の各演算結果を、 連続する複 数のチップ間で該第 1〜第 3の単位演算の各々について累積することにより、 前 記第 1〜第 3の自己相関演算が行なわれる。
前記第 1〜第 3の自己相関演算の結果に基づいて、 前記受信タイミング、 前記 遅延タイミング、 および前記早進タイミングのうちの、 相関が最も高いタイミン グを次の受信タイミングとして設定する。
ここで、 上記逆拡散方法において、 前記遅延信号は、 該入力信号を、 1チップ の整数分の 1の時間だけ遅延させることにより生成することが好ましい。
また、 上記目的を達成するため本発明は、
時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算によ り入力信号からそのコードに適合したデータを抽出する逆拡散装置を提供する。 本発明の逆拡散装置は所定の受信タイミングにおける入力信号と同期検出用コ ―ドとの間の自己相関演算である第 1の自己相関演算と、 受信タイミングよりも 同期検出用コードに対し相対的に遅れた遅延タイミングの入力信号と同期検出用 コードとの間の自己相関演算である第 2の自己相関演算と、 受信タイミングより も同期検出用コードに対し相対的に進んだ早進タイミングの入力信号と同期検出 用コードとの間の自己相関演算である第 3の自己相関演算を行なう自己相関演算 部と、 この自己相関演算部における第 1〜第 3の自己相関演算の結果に基づいて 、 受信タイミング、 遅延タイミング、 および早進タイミングのうちの、 相関が最 も高いタイミングを次の受信タイミングとして設定して、 受信タイミングに適合 したタイミング信号を発生する夕イミング発生部とを備える。
また、 上記自己相関演算部は、
入力信号を、 同期検出用コードに対し相対的に遅延させて遅延信号を生成する 遅延回路と、
第 1〜第 3の自己相関演算それぞれに応じて選択された入力信号あるいは遅延 信号と、 同期検出用コードとの間での、 上記第 1〜第 3の 3つの自己相関演算を 時分割的に行なう自己相関回路とを備える。
ここで、 上記本発明の逆拡散装置において、 上記自己相関回路は、
時間的な単位である 1チップ内で、 時分割的に、 第 1〜第 3の自己相関演算そ れぞれに応じて選択された入力信号あるいは遅延信号と、 同期検出用コ一ドとの 間での、 上記第 1〜第 3の自己相関演算それぞれのための各演算である第 1〜第 3の演算を行う演算器と、
上記第 1〜第 3の自己相関演算それぞれの途中結果を格納しておく第 1〜第 3 のレジスタと、 1チップ内で、 時分割的に、 上記第 1〜第 3の演算それぞれの各演算結果と、 上記第 1〜第 3のレジス夕の各格納値とを加算して第 1〜第 3の各レジス夕に再 格納することにより、 上記第 1〜第 3の演算それぞれの各演算結果の、 連続する 複数のチップの間の各累積を求める加算器とを備えたものであってもよい。
また、 上記遅延回路は、 入力信号を、 1チップの整数分の 1の時間だけ遅延さ せるものであることが好ましい。
本発明の逆拡散方法および逆拡散装置は、 上記の第 1〜第 3の自己相関演算を 時分割に行なうものであり、 図 1に示すように基本的には 3つ必要であった D L L逆拡散回路が、 多少の付加回路はあるものの 1つで済み、 回路規模の大幅な削 減が図られる。
また、 上記目的を達成するため本発明は、 時系列的に入力されてくる入力信号 と所定のコードとの間の自己相関演算により該入力信号から該コ一ドに適合した データを抽出する第 2の逆拡散方法を提供する。
まず、 前記入力信号をコードに対し相対的に遅延させることにより遅延信号を 生成する。
次に、 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自 己相関演算である第 1の自己相関演算と、 該受信タイミングよりも前記同期検出 用コードに対し相対的に遅れた遅延タイミングの入力信号と該同期検出用コード との間の自己相関演算である第 2の自己相関演算と、 該受信タイミングよりも前 記同期検出用コ一ドに対し相対的に進んだ早進タイミングの入力信号と該同期検 出用コードとの間の自己相関演算である第 3の自己相関演算と、 前記受信夕イミ ングにおける入力信号とデータ抽出用コードとの間の自己相関演算である第 4の 自己相関演算とを行なう。 前記入力信号あるいは前記遅延信号は、 各自己相関演 算に応じて 1チップ内で時分割的に選択されるとともに、 この選択が複数チップ にわたつて繰り返される。
前記第 1〜第 4の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号は、 前記第 1〜第 3の自己相関演算については前記同期検出用 コードとの間、 前記第 4の自己相関演算については前記データ抽出用コ一ドとの 間での、 前記第 1〜第 4の自己相関演算それぞれのための 1チップ内の演算であ る第 1〜第 4の単位演算が、 1チップ内で時分割的に、 かつ複数のチップにわた り繰り返し行なわれる。 この繰り返しの間に得られた、 前記第 1〜第 4の単位演 算の各演算結果を、 連続する複数のチップ間で該第 1〜第 4の単位演算の各々に ついて累積することにより、 前記第 1〜第 4の自己相関演算を実行する。
前記第 1〜第 4の自己相関演算のうちの第 1〜第 3の自己相関演算の結果に基 づいて、 前記受信タイミング、 前記遅延タイミング、 および前記早進タイミング のうちの相関が最も高いタイミングを次の受信タイミングとして設定するととも に、 前記第 4の自己相関演算の結果に基づいて、 前記デ一夕抽出用コードに適合 したデータを抽出する。
ここで、 前記遅延信号は、 該入力信号を、 1チップの整数分の 1の時間だけ遅 延させることにより、 生成することが好ましい。
また、 上記目的を達成するため本発明は、
時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算によ り入力信号からそのコードに適合したデータを抽出する第 2の逆拡散装置を提供 する。
本発明の逆拡散装置は所定の受信タイミングにおける入力信号と同期検出用コ 一ドとの間の自己相関演算である第 1の自己相関演算と、 受信タイミングよりも 同期検出用コードに対し相対的に遅れた遅延タイミングの入力信号とその同期検 出用コードとの間の自己相関演算である第 2の自己相関演算と、 受信タイミング よりも同期検出用コードに対し相対的に進んだ早進タイミングの入力信号とその 同期検出用コードとの間の自己相関演算である第 3の自己相関演算と、 受信タイ ミングにおける入力信号とデータ抽出用コードとの間の自己相関演算である第 4 の自己相関演算とを行なう自己相関演算部を備える。
さらに、 上記自己相関演算部における第 1〜第 4の自己相関演算のうちの第 1 〜第 3の自己相関演算の結果に基づいて、 受信タイミング、 遅延タイミング、 お よび早進タイミングのうちの、 相関が最も高い夕イミングを次の受信夕イミング として設定して、 受信夕イミングに適合したタイミング信号を発生するタイミン グ発生部を備える。
ここで自己相関演算部は、 入力信号を、 同期検出用コードおよびデータ抽出用コードに対し相対的に遅延 させて遅延信号を生成する遅延回路と、
第 1〜第 4の自己相関演算それぞれに応じて選択された入力信号あるいは遅延 信号と、 第 1〜第 3の自己相関演算については同期検出用コードとの間、 第 4の 自己相関演算についてはデータ抽出用コ一ドとの間での、 第 1〜第 4の 4つの自 己相関演算を時分割的に行なう自己相関回路とを備える。
ここで、 上記自己相関回路は、
1チップ内で、 時分割的に、 第 1〜第 4の自己相関演算それぞれに応じて選択 された入力信号あるいは遅延信号と、 第 1〜第 3の自己相関演算については同期 検出用コードとの間、 第 4の自己相関演算についてはデ一夕抽出用コードとの間 での、 第 1〜第 4の自己相関演算それぞれのための各演算である第 1〜第 4の演 算を行なう演算器と、
上記第 1〜第 4の自己相関演算それぞれの途中結果を格納しておく第 1〜第 4 のレジスタと、
1チップ内で、 時分割的に、 上記第 1〜第 4の演算それぞれの各演算結果と上 記第 1〜第 4のレジス夕の各格納値とを加算して第 1〜第 4の各レジスタに再格 納することにより、 上記第 1〜第 4の演算それぞれの各演算結果の、 連続する複 数のチップの間の各累積を求める加算器とを備えたものであってもよい。
また、 上記遅延回路は、 入力信号を、 1チップの整数分の 1の時間だけ遅延さ せるものであることが好ましい。
本発明の第 2の逆拡散方法および第 2の逆拡散装置は、 上記の第 1〜第 4の自 己相関演算を時分割に行なうものであり、 図 1に示す 3つの D L L逆拡散回路と 、 さらにデ一夕の多重度に応じたデ一夕逆拡散回路のうちの 1つを含めたものが 、 多少の付加回路はあるものの 1つで済み、 回路規模の大幅な削減が図られる。 さらに、 上記目的を達成する本発明は、 時系列的に入力されてくる入力信号と 所定のコードとの間の自己相関演算により該入力信号から該コードに適合したデ —タを抽出する第 3の逆拡散方法を提供する。
まず、 前記入力信号と、 複数種類のデータ抽出用コードそれぞれとの間での、 複数の自己相関演算それぞれのための、 1チップ内の演算である各単位演算を、 1チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行なう。 次に、 こ の繰り返しの間に得られた単位演算を、 連続する複数のチップ間で、 前記複数種 類のデ一夕抽出用コードそれぞれに対応する単位演算ごとに累積することにより 、 前記複数の自己相関演算を実行する。
さらに、 前記複数の自己相関演算の結果に基づいて、 前記複数のデータ抽出用 コードそれぞれに適合した複数のデータを抽出する。
また、 上記目的を達成するため本発明は、 時系列的に入力されてくる入力信号 と発生させたコードとの間の自己相関演算により入力信号からそのコードに適合 したデータを抽出する第 3の逆拡散装置を提供する。
本発明の第 3の逆拡散装置は、 入力信号と、 複数種類のデ一夕抽出用コードそ れぞれとの間での、 複数の自己相関演算を時分割的に行なって、 複数種類のデー タを抽出する自己相関演算部を備えたものである。
ここで、 上記自己相関演算部は、
時間的な単位である 1チップ内で、 時分割的に、 入力信号と、 複数種類のデー タ抽出用コードそれぞれとの間での、 複数の自己相関演算それぞれのための各演 算を行なう演算器と、
複数の自己相関演算それぞれの途中結果を格納しておく複数のレジス夕と、
1チップ内で、 時分割的に、 上記複数の演算それぞれの各演算結果と、 複数の レジス夕の各格納値とを加算してそれら複数のレジスタにそれぞれに再格納する ことにより、 上記複数の演算それぞれの各演算結果の、 連続する複数のチップ間 の各累積を求める加算器とを備えたものであってもよい。
本発明の第 3の逆拡散方法および第 3の逆拡散装置は、 多重化されたデータの 抽出を時分割に行なうものであり、 図 1に示すようにデ一夕の多重化の数だけ必 要であったデータ逆拡散回路の数が少なくて済み、 回路規模の大幅な削減が図ら れる。
以上、 説明したように、 本発明によれば、 回路規模および消費電力の削減が図 られる。 図面の簡単な説明 図 1は、 従来の逆拡散装置を示す回路ブロック図である。
図 2は、 図 1に示す 3つの DLL逆拡散回路 （E， P, L) の動作タイミング を示す図である。
図 3は、 本発明の逆拡散装置の第 1の実施形態のブロック図である。
図 4は、 本発明の逆拡散方法の第 1の実施形態を示すフローチャートである。 図 5は、 図 3に 1つのブロックで示す DLL逆拡散回路の作用説明図である。 図 6は、 図 5の作用を実現した、 図 3に 1つのブロックで示す DLL逆拡散回 路の回路プロック図である。
図 7は、 本発明の逆拡散方法の第 2の実施形態を示すフローチャートである。 図 8は、 図 3に 1つのブロックで示すデータ逆拡散回路の作用説明図である。 図 9は、 図 8の作用を実現した、 図 3に 1つのブロックで示すデータ逆拡散回 路の回路ブロック図である。
図 1 0は、 本発明の逆拡散装置の第 2の実施形態のブロック図である。
図 1 1は、 本発明の逆拡散方法の第 3の実施形態を示すフローチャートである 図 1 2は、 図 1 0に 1つのブロックで示す逆拡散回路の作用説明図である。 図 1 3は、 図 1 2の作用を実現した、 図 1 0に 1つのブロックで示す逆拡散回 路の回路ブロック図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について説明する。
図 3は、 本発明の逆拡散装置の第 1の実施形態のブロック図である。 この図 3 において、 図 1に示す従来の逆拡散装置 1 0の要素と同一の要素には同一の符号 を付して示し、 相違点について説明する。 図 3に示す逆拡散装置 1は、 図 1に示 す従来の逆拡散装置が構成する複数のデータ逆拡散回路 1 1— 0, 1 1— 1， 1 1— 2, …と 3つの DLL逆拡散回路 1 2， 1 3， 14に代えて、 それぞれ 1つ のデータ逆拡散回路 1 1と 1つの DLL逆拡散回路 1 8が備えられている。 この データ逆拡散回路 1 1は、 図 1に示す複数のデータ逆拡散回路 1 1— 0， 1 1— 1, 1 1— 2, …の機能を時分割的に兼用したものでぁリ、 DLL逆拡散回路 1 8は、 図 1に示す 3つの D L L逆拡散回路 1 2， 1 3， 1 4の機能を時分割的に 兼用したものである。
また、 この図 3に示す逆拡散装置 1では、 データ逆拡散回路 1 1に対し、 チヤ ネル推定回路 1 6、 および逆回転回路 1 7もそれぞれ 1つずつ備えられている。 チャネル推定回路 1 6は図 1に示す複数のチャネル推定回路 1 6— 0， 1 6—1 ， 1 6 _ 2 , …の機能を時分割的に兼用したものでぁリ、 逆回転回路 1 7は、 図 1に示す複数の逆回転回路 1 7— 0 , 1 7— 1 , 1 7— 2 , …の機能を時分割的 に兼用したものである。
以下では、 先ず D L L逆拡散回路 1 8について説明し、 その後で、 データ逆拡 散回路 1 1について説明する。
図 4は、 図 3に示す逆拡散装置内で実現された、 本発明の逆拡散方法の第 1の 実施形態を示すフローチャートである。
ここでは、 先ず、 入力信号をコードに対し相対的に遅延させることにより遅延 信号 Dが生成される （ステップ a 1 ) 。
ここで、 遅延信号は、 その入力信号を、 1チップの整数分の 1の時間、 例えば 1チップの 1 Z 4の時間だけ遅延させることにより生成される。
次に、 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自 己相関演算である第 1の自己相関演算と、 その受信夕イミングよりも同期検出用 コードに対し相対的に遅れた遅延タイミングの入力信号と同期検出用コードとの 間の自己相関演算である第 2の自己相関演算と、 その受信タイミングょりも同期 検出用コードに対し相対的に進んだ早進タイミングの入力信号と同期検出用コ一 ドとの間の自己相関演算である第 3の自己相関演算を行なう。 入力信号あるいは 遅延信号は、 各自己相関演算に応じて 1チップ内で時分割的に選択されるととも に、 この選択が複数チップにわたって繰り返される。
上記第 1〜第 3の自己相関演算それぞれに応じて選択された入力信号あるいは 遅延信号と、 同期検出用コードとの間での、 第 1〜第 3の自己相関演算それぞれ のための 1チップ内の演算である第 1〜第 3の単位演算が、 1チップ内で時分割 的に、 かつ複数のチップにわたり繰り返し行なわれる。 この繰り返しの間に得ら れた、 第 1〜第 3の単位演算の各演算結果を、 連続する複数のチップ間で第 1〜 第 3の単位演算の各々について累積することにより、 上記第 1〜第 3の自己相関 演算が行なわれる （ステップ a 2) 。
このようにして、 上記第 1〜第 3の自己相関演算が行なわれると、 それら第 1 〜第 3の自己相関演算の結果に基づいて、 受信タイミング、 遅延タイミング、 お よび早進タイミングのうちの相関が最も高い夕イミングが、 次の受信タイミング として設定される （ステップ a 3) 。
図 5は、 図 3に 1つのブロックで示す DLL逆拡散回路 1 8の作用説明図であ る。 この図 5を参照して、 図 4のフローチャートのステップ a 2について具体例 を説明する。
図 5 (A) は、 入力信号を示している。 この図 5 (A) に示す入力信号には、 時間的に早いものから順に、 時間的な単位である 1チップを 1Z4に区切った時 間間隔ごとに D 2， D 3， ······ D 1 1の符号が付されており、 そのうち、 ここで 着目している 1チップ内には、 D 7， D 8， D 9， D 1 0の符号が付されている 図 5 (B) は、 図 5 (A) の入力信号を 1チップの 1/4の時間だけ遅延させ た遅延信号を示している。
図 5 (C) および図 5 (D) は、 図 5 (A) の入力信号と図 5 (B) の遅延信 号との組合せを示している。
図 5 (C) では、 ここで着目している 1チップ内の最初の 1 /4の時間は図 5 (B) の遅延信号 D 6、 2番目の 1Z4の時間は図 5 (A) の入力信号 D 8、 3 番目の 1 Z4の時間はドントケア （入力信号あるいは遅延信号のいずれであって もよい） 、 および 4番目の 1 /4の時間は図 5 (A) の入力信号 D 1 0が組み合 わされている。
また、 図 5 (D) では、 ここで着目する 1チップ内の最初の 1/4の時間およ び 2番目の 1/4の時間は、 図 5 (A) の入力信号 D 7, D 8、 3番目の 1/4 の時間はドントケア、 および 4番目の 1Z4の時間は図 5 (B) の遅延信号 D 9 が組み合わされている。
従来技術の説明で述べたように、 同期検出のための自己相関演算は、 現在の受 信タイミングの入力信号と同期検出用コードとの間の自己相関演算と、 同期検出 用コードに対し相対的に、 その受信タイミングより遅れた遅延タイミングの入力 信号と同期検出用コードとの間の自己相関演算と、 さらに同期検出用コードに対 し相対的に、 その受信タイミングょりも進んだ早進タイミングの入力信号と同期 検出用コードとの間の自己相関演算との、 3つの自己相関演算が必要となる。 し かし、 受信タイミングに対する遅延夕イミングおよび早進タイミングの時間的な ずれは、 設計思想等に応じて 1チップの 1 Z 2の時間に設定される場合もあり、 あるいは 1チップの 1 Z4の時間に設定される場合もある。
図 5 (C) の組合せは、 受信タイミングに対する遅延タイミングおよび早進タ イミングの時間的なずれが 1チップの 1Z2に設定されている場合に有効な組合 せである。 ここで着目している 1チップ内で入力信号 D 8が受信タイミングに合 致しているものとし、 その 1チップ内の最初の 1 /4の時間で、 遅延信号 D 6を 用いて、 早進タイミングの入力信号と同期検出用コードとの間での自己相関演算 (E) のための演算が行なわれる。 次の 1/4の時間で、 受信タイミングの入力 信号 D 8と同期検出用コードとの間の自己相関演算 （P) のための演算が行なわ れる。 最後の 1ノ4の時間で、 遅延タイミングの入力信号と同期検出用コードと の間の自己相関演算 （L) のための演算が行なわれる。 これらの演算は、 乗算器 あるいはセレクタ等を用いて行なわれ、 受信タイミングおよび早進タイミングの それぞれに関し、 複数のチップに渡って累算され、 各相関値が算出される。 また、 図 5 (D) の組合せは、 受信タイミングに対する遅延タイミングおよび 早進タイミングの時間的なずれが 1チップの 1 Z4に設定されている場合に有効 な組合せである。 図 5 (C) の組合せと同様、 ここで着目している 1チップ内で は入力信号 D 8が受信タイミングに合致しているものとする。 その 1チップ内の 最初の 1Z4、 2番目の 1/4、 および最終の 1Z4の各時間で、 それぞれ、 早 進タイミングの入力信号 D 7と同期検出用コードとの間での自己相関演算 （E) のための演算、 受信タイミングの入力信号 D 8と同期検出用コードとの間の自己 相関演算 （P) のための演算、 および遅延タイミングの入力信号 D 9 (遅延信号 D 9) と同期検出用コードとの間の自己相関演算 （L) のための演算が行なわれ る。 これらの演算は、 前述と同様に、 乗算器あるいはセレクタ等を用いて行なわ れ、 その演算結果は受信タイミング、 遅延タイミングおよび早進タイミングのそ れぞれごとに、 複数のチップに渡って累算され、 各相関値が算出される。
このように、 図 5に示す動作を実現することにより、 図 3に示す 1つの DLL 逆拡散回路 1 8で、 3つの自己相関演算 （E， P, L) を時分割的に行なうこと ができる。
尚、 ここでは、 受信タイミングに対する遅延タイミングおよび早進タイミング の時間的なずれが 1チップの 1/2の場合と、 1チップの 1Z4場合との双方に ついて示したが、 1台の逆拡散装置内でこれら双方が実現されている必要はない 図 6は、 図 5の作用を実現した、 図 3に 1つのブロックで示す DLL逆拡散回 路 1 8の回路ブロック図である。
入力信号 Sは、 直接にセレクタ 182に入力されるとともに、 遅延回路 1 8 1 により 1チップの 1 4の時間だけ遅延され （この遅延を受けた信号を遅延信号 と称する） セレクタ 1 82に入力される。 この DLL逆拡散回路 18が受信タイ ミングに対し 1チップの 1 / 2だけ時間がずれた遅延夕イミングおよび早進タイ ミングを生成する回路である場合は、 このセレクタ 1 82は、 このセレクタ 1 8 2から図 5 (C) に示す信号が出力されるように切り換えられる。 この DLL逆 拡散回路が受信タイミングに対し 1チップの 1 Z4だけ時間がずれた遅延タイミ ングおよび早進タイミングを生成する回路である場合は、 このセレクタ 1 82は 、 このセレクタ 1 8 2から図 5 (D) に示す信号が出力されるように切り換えら れる。
演算器 1 83には、 セレクタ 1 82から出力された信号と同期検出用コード C が入力され、 図 5に示す符号 'E' ， 'Ρ' , 'L， のタイミングで、 それぞれ 、 早進タイミングの入力信号と同期検出用コードとの間の演算、 受信タイミング の入力信号と同期検出用コ一ドとの間の演算、 および遅延タイミングの入力信号 と同期検出用コードとの間の演算が行なわれる。 この演算器 1 83による演算の 結果は、 加算器 1 84に入力される。 '
ここで、 レジス夕 1 86 E, 18 6 P, 1 8 6 Lには、 1回の自己相関演算を 始めるにあたっては初期値 0が格納される。 その後、 セレクタ 1 87により、 各 チップごとに、 図 5に示す符号 'E' ， 'P， ， ' L ' の各タイミングで、 レジ ス夕 186 E, 18 6 P, 1 86 Lに格納された値が選択されて加算器 1 84に 入力される。
加算器 1 84では、 演算器 1 83から入力された今回のチップに関する演算結 果と、 セレクタ 187を経由して入力された、 それまでの演算結果の累算値とが 加算され、 セレクタ 1 8 5を経由して元のレジス夕に書き戻される。 こうするこ とにより、 レジス夕 1 86 E, 1 86 P, 1 86 Lには、 各チップごとにそれま での演算の累積値が再格納され、 自己相関演算が終了した夕イミングではそれら のレジスタ 1 8 6 E, 1 86 P, 1 86 Lには、 それぞれ早進タイミングにおけ る相関値、 受信タイミングにおける相関値、 および遅延タイミングにおける相関 値が格納される。
これらのレジスタ 1 8 6 E, 186 P, 1 86 Lに格納された相関値は、 従来 技術の説明で述べたように、 タイミング発生回路 1 5に入力される。 タイミング 発生回路 1 5では、 それら相関値のうちの最も大きな値に対応するタイミングが 次の受信夕イミングとして設定され、 その設定された受信タイミングに適合した タイミング信号を発生する。 この逆拡散装置は、 そのタイミング発生回路 1 5か らのタイミング信号で動作する。
以下に、 図 1に示す逆拡散装置 1 0に備えられた 3つの DLL逆拡散回路 1 2 ， 1 3, 14と、 図 3に示す逆拡散装置 1に備えられた 1つの DLL逆拡散回路 1 8の回路規模の比較結果を示す。
図 1の従来例：
Kキロゲート X 3 (E, P, L) XNF (フィンガ数)
図 3の実施形態：
Kキロゲート X I (共有） XNF (フィンガ数）
すなわち、 3分の 1の回路規模削減となる。 またその分消費電力も大幅に低減 する。
尚、 上記の説明では、 入力信号を遅延させることによって遅延信号を生成した が、 入力信号と同期検出用コードとの関係は相対的なものであるので、 入力信号 に対し同期検出用コ一ドを相対的に進め、 この進めた同期検出用コードから見た ときの入力信号を遅延信号としてもよい。 図 7は、 図 3に示す逆拡散装置内に実現された、 本発明の逆拡散方法の第 2の 実施形態を示すフローチャートである。
ここでは、 入力信号と、 複数種類のデータ抽出用コードそれぞれとの間での、 複数の自己相関演算それぞれにおける、 1チップ内の演算である各単位演算を、 1チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行なう。 この繰り 返しの間に得られた単位演算を、 連続する複数のチップ間で、 複数種類のデータ 抽出用コードそれぞれに対応して累積することにより、 複数の自己相関演算が行 なわれる （ステップ b l) 。 それら複数の自己相関演算の結果に基づいて、 複数 のデータ抽出用コードそれぞれに適合した複数のデータが抽出される （ステップ b 2) 。
図 8は、 図 3に 1つのブロックで示すデータ逆拡散回路 1 1の作用説明図であ る。 この図 8を参照して図 7のフローチヤ一トのステップ b 1について具体例を 説明する。 尚、 ここでは、 データが 4重に多重化されているものとして説明する 図 8 (A) は、 入力信号を示している。 この図 8 (A) に示す入力信号には、 時間的に早いものから順に、 1チップごとに、 D O, D 1 , D 2の符号が付され ており、 そのうち、 ここで着目しているチップには D 1の符号が付されている。 また、 図 8 (B) は、 データ抽出用コードを表わしており、 1チップを 1ノ4 ずつに区切ったときの、 4つの時間区分それぞれで、 時間の早いものから順に、 それぞれ異なるデ一夕抽出用コード CM0 , CM 1 , CM 2 , CM3が用いられ る。
1チップを 1Z4に区切った各時間間では、 受信タイミングの入力信号と、 デ 一夕抽出用コード CMO, CM 1 , CM2, CM3それぞれとの間の各自己相関 演算のための演算が行なわれる。 これらの演算は、 各コード CM0， CM 1 , C M 2, CM 3に対応した演算それぞれについて複数のチップに渡って累算され、 各データ MC 0， MC 1， MC 2, MC 3が抽出される。
図 9は、 図 8の作用を実現した、 図 3に 1つのブロックで示すデータ逆拡散回 路 1 1の回路ブロック図である。
データ逆拡散回路 1 1を構成する演算器 1 1 3には、 入力信号 Sが入力される とともに、 セレクタ 1 1 8を介してデータ抽出用コードが入力される。 セレクタ 1 18には、 4つのデータ抽出用コード CM 0， CM 1 , CM 2, CM 3が入力 され、 セレクタ 1 1 8は、 図 8に示すように、 1チップ内を 4つに区切った各時 間ごとに、 1チップ内で時間の早いものから順に、 データ抽出用コード CM0， CM 1 , CM 2， CM 3を循環的に選択する。
演算器 1 1 3では、 それぞれ 1チップの 1Z4時間内で、 入力信号 Sと各デー 夕抽出用コ一ド CM 0， CM 1 , CM 2, CM 3それぞれとの間の自己相関演算 のための演算が行なわれる。
この演算器 1 1 3による演算の結果は、 加算器 1 14に入力される。
ここで、 レジスタ 1 1 6— 0， 1 1 6— 1, 1 1 6— 2， 1 1 6— 3には、 1 回の自己相関演算を始めるにあたっては初期値 0が格納される。 その後、 セレク 夕 1 1 7により、 各チップごとに、 図 8に示す符号 ' MC 0， ， 'MC 1 ' , ' MC 2 ' , 'MC 3 ' の各タイミングで、 レジスタ 1 1 6— 0， 1 1 6— 1， 1 1 6— 2， 1 1 6— 3に格納された値が選択されて加算器 1 14に入力される。 加算器 1 14では、 演算器 1 1 3から入力された今回のチップでの演算結果と 、 セレクタ 1 1 7を経由して入力された、 それまでの演算結果の累算値とが加算 され、 セレクタ 1 1 5を経由して元のレジスタに書き戻される。 こうすることに より、 レジス夕 1 1 6— 0， 1 1 6— 1， 1 1 6— 2， 1 1 6— 3には、 各チッ プごとにそれまでの演算の累積値が再格納され、 自己相関演算が終了したタイミ ングでは、 それらのレジス夕 1 1 6— 0, 1 1 6— 1， 1 1 6— 2, 1 1 6— 3 には、 それぞれデータ抽出用コード CM0， CM 1 , CM 2 , CMSを用いて抽 出された各データが格納される。
これらのレジスタ 1 1 6— 0 , 1 1 6— 1， 1 1 6— 2, 1 1 6— 3に格納さ れたデータは、 時分割的に、 チャネル推定回路 1 6および逆回転回路 1 7に入力 されてデータがより正確に復元され、 さらに図示しない後段の誤り訂正回路等に よりさらに正確なデータが復元される。
尚、 ここでは、 デ一夕が 4重に多重化された場合を例に挙げて説明したが、 1 チップの時間間隔と、 図 9に示す回路の動作速度などによっては、 例えばデータ が 2重化されている場合やデータが 6重化されている場合等についても同様な時 分割方式を適用することができる。
以下に、 6重化されたデータを抽出する場合において、 抽出しようとする各デ 一夕ごとにデータ逆拡散回路を備えた場合 （従来例） と、 1つのデ一夕逆拡散回 路で時分割的に行なった場合 （実施例） とにおける、 デ一夕逆拡散回路の回路規 摸の比較結果を示す。
(従来例）
3キロゲー卜 X 6 (マルチコ一ド) XNF (フィンガ数) Z I Cチップ (実施例）
4キロゲート XNF (フィンガ数) Z I Cチップ
すなわち、 回路規模を約 1Z4. 5に削減することができ、 その分、 消費電力 も大幅に低減する。
図 1 0は、 本発明の逆拡散装置の第 2の実施形態のブロック図である。
この図 1 0に示す逆拡散装置 1 ' は、データ逆拡散回路 1 1 ' 、データ &DL L逆拡散装置 1 8 ' 、 チャネル指定回路 1 6 ' 、 逆回転回路 1 7 ' を備える。 こ こでデータ逆拡散回路 1 1 ' は、図 1に示す従来の逆拡散装置 1 0における複数 のデ一夕逆拡散回路 1 1— 0， 1 1— 1 , 1 1— 2, …のうちの、 1つのデータ 逆拡散回路 1 1—0を除く、 他の複数のデータ逆拡散回路 1 1— 1, 1 1— 2, …に相当する。 また、 データ &DL L逆拡散回路 1 8 ' は、 図 1に示す従来の逆 拡散装置 1 0における複数のデータ逆拡散回路 1 1— 0， 1 1— 1， 1 1— 2， …のうちの 1つのデータ逆拡散回路 1 1— 0と図 1に示す 3つの逆拡散装置 1 0における 3つの DLL逆拡散回路 1 2, 1 3， 1 4とを合わせたものに相当す る。 さらに、 逆回転回路 1 Ί ' は、 図 1に示す複数の逆回転回路 1 7_0， 1 7 — 1， 1 7— 2， …のうちの 1つの逆回転回路 1 7— 0を除く他の複数の逆回転 回路 1 7— 1 , 1 7— 2, …の機能を時分割的に兼用したものである。 さらに、 図 1の逆拡散回路 1 0に示す 1つのデータ逆拡散回路 1 1—0に接続されてい る 1つのチャネル推定回路 1 6— 0と 1つの逆回転回路 1 7— 0は、図 1の逆拡 散回路 1 0における 1つのデ一夕逆拡散回路 1 1—0の機能が図 1 0の逆拡散 回路 1 ' ではデータ &DL L逆拡散回路 1 8 ' に統合されたことに伴い、そのデ 一夕 &D L L逆拡散回路 1 8 ' に接続されている。 図 1 0に示す第 2の実施形態の逆拡散装置 1 ' を構成するデータ逆拡散回路 1 1 ' は、 図 3に示す第 1の実施形態の逆拡散装置を構成するデータ逆拡散回路 1 1と比べ、 抽出すべきデ一夕の数が 1つ少ないだけであって、 構成上は図 3の データ逆拡散回路 1 1と同一である。 したがってここではデ一夕逆拡散回路につ いての重複説明は省略し、 以下では、 データ & D L L逆拡散回路 1 8 ' について 説明する。
図 1 1は、 図 1 0に示す逆拡散装置内に実現された、 本発明の逆拡散方法の第 3の実施形態を示すフローチャートである。
ここでは先ず、 入力信号をコードに対し相対的に遅延することにより遅延信号 が生成される （ステップ c 1 ) 。
ここで、 遅延信号は、 その入力信号を、 1チップの整数分の 1の時間、 例えば 1 / 4の時間だけ遅延させることにより生成される。
次に、 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自 己相関演算である第 1の自己相関演算と、 その受信タイミングよりも同期検出用 コ一ドに対し相対的に遅れた遅延タイミングの入力信号と同期検出用コードとの 間の自己相関演算である第 2の自己相関演算と、 その受信タイミングよりも同期 検出用コードに対し相対的に進んだ早進タイミングの入力信号と同期検出用コー ドとの間の自己相関演算である第 3の自己相関演算と、 受信タイミングにおける 入力信号とデータ抽出用コ一ドとの間の自己相関演算である第 4の自己相関演算 が行なわれる。 入力信号あるいは遅延信号は、 各自己相関演算に応じ 1チップ内 で時分割的に選択されるとともに、 この選択が複数チップにわたって繰り返され る。
前記第 1〜第 4の自己相関演算それぞれに応じて選択された入力信号あるいは 遅延信号と、 第 1〜第 3の自己相関演算については前記同期検出用コードとの間 、 前記第 4の自己相関演算については前記データ抽出用コードとの間での、 第 1 〜第 4の自己相関演算それぞれのための 1チップ内の演算である第 1〜第 4の単 位演算が、 1チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行なわ れる。 この繰り返しの間に得られた、 前記第 1〜第 4の単位演算の各演算結果を 、 連続する複数のチップ間で該第 1〜第 4の単位演算の各々について累積するこ とにより、 第 1〜第 4の自己相関演算が行なわれる （ステップ c 2) 。 このようにして、 上記第 1〜第 4の自己相関演算が行なわれると、 それら第 1 〜第 4の自己相関演算のうちの第 1〜第 3の自己相関演算の結果に基づいて、 受 信タイミング、 遅延タイミング、 および早進タイミングのうちの相関が最も高い タイミングが次の受信タイミングとして設定されるとともに、 第 4の自己相関演 算の結果に基づいて、 上記データ抽出用コードに適合したデータが抽出される （ ステップ c 3 ) 。
図 1 2は、 図 1 0に 1つのブロックで示すデータ &DLL逆拡散回路 1 8 ' の 作用説明図である。 この図 1 2を参照して図 1 1のフローチャートのステップ C 2について具体例を説明する。
図 1 2 (A) は、 入力信号を示している。 この図 1 2 (A) に示す入力信号に は、 時間的に早いものから順に、 1チップを 1Z4に区切った時間間隔ごとに D 2， D 3 , …… D 1 1の符号が付されており、 そのうち、 ここで着目している 1 チップ内には、 D 7, D 8 , D 9, D 1 0の符号が付されている。
図 1 2 (B) は、 図 1 2 (A) の入力信号を 1チップの 1Z4の時間だけ遅延 させた遅延信号を示している。
図 1 2 (C) および図 1 2 (D) は、 図 1 2 (A) の入力信号と図 1 2 (B) の遅延信号との組合せを示している。
図 1 2 (C) では、 ここで着目している 1チップ内の最初の 1/4の時間は図 1 2 (B) の遅延信号 D 6、 2番目の 1 Z4の時間は図 12 (A) の入力信号 D 8、 3番目の 1 Z4の時間は図 1 2 (B) の遅延信号 D 8、 および 4番目の 1/ 4の時間は図 1 2 (A) の入力信号 D 1 0が組み合わされている。
また、 図 1 2 (D) では、 ここで着目する 1チップ内の最初の 1/4の時間お よび 2番目の 1 /4の時間は、 図 12 (A) の入力信号 D 7, D 8、 3番目の 1 Z 4の時間および 4番目の 1/4の時間は図 1 2 (B) の遅延信号 D 8， D 9が 組み合わされている。
従来技術の説明で述べたように、 同期検出のための自己相関演算は、 現在の受 信タイミングの入力信号と同期検出用コードとの間の自己相関演算と、 同期検出 用コードに対し相対的に、 その受信タイミングより遅れた遅延タイミングの入力 信号と同期検出用コ一ドとの間の自己相関演算と、 さらに同期検出用コードに対 し相対的に、 その受信タイミングょりも進んだ早進タイミングの入力信号と同期 検出用コードとの間の自己相関演算とが必要となる。 受信タイミングに対する遅 延タイミングおよび早進タイミングの時間的なずれは、 設計思想等に応じて 1チ ップの 1ノ 2の時間に設定される場合もあり、 あるいは 1チップの 1 / 4の時間 に設定される場合もある。
図 1 2 (C) の組合せは、 受信タイミングに対する遅延タイミングおよび早進 夕イミングの時間的なずれが 1チップの 1 Z2に設定されている場合に有効な組 合せである。 ここで着目している 1チップ内で入力信号 D 8が受信タイミングに 合致しているものとし、 その 1チップ内の最初の 1Z4の時間で、 遅延信号 D 6 を用いて、 早進タイミングの入力信号と同期検出用コードとの間での自己相関演 算 （E) のための演算が行われる。 次の 1 4の時間で、 受信タイミングの入力 信号 D 8と同期検出用コードとの間の自己相関演算 （P) のための演算が行なわ れる。 3番目の 1ノ4の時間では、 受信タイミングの入力信号と、 今度はデ一夕 抽出用コードとの間の自己相関演算が行なわれる。 最後の 1/4の時間で、 遅延 タイミングの入力信号と同期検出用コードとの間の自己相関演算 （L) のための 演算が行なわれる。 これらの 4つの演算は乗算器あるいはセレクタ等を用いて行 なわれ、 それぞれが、 複数のチップに渡って累算され、 4つの各相関値が算出さ れる。
また、 図 1 2 (D) の組合せは、 受信タイミングに対する遅延タイミングおよ び早進タイミングの時間的なずれが 1チップの 1ノ4に設定されている場合に有 効な組合せである。 図 1 2 (C) の組合せと同様、 ここで着目している 1チップ 内では入力信号 D 8が受信タイミングに合致しているものとする。 その 1チップ 内の最初の 1/4、 2番目の 1Z4、 3番目の 1Z4、 および最終の 1/4の各 時間で、 それぞれ、 早進タイミングの入力信号 D 7と同期検出用コードとの間で の自己相関演算 （E) のための演算、 受信タイミングの入力信号 D 8と同期検出 用コードとの間の自己相関演算 （P) のための演算、 受信タイミングの入力信号 D 8とデータ抽出用コードとの間の自己相関演算のための演算、 および遅延タイ ミングの入力信号 D 9 (遅延信号 D 9) と同期検出用コードとの間の自己相関演 算 （L) のための演算が行なわれる。 これらの演算は、 前述と同様に、 乗算器あ るいはセレクタ等を用いて、 1チップが 4分割された各タイミングのそれぞれに ついて、 複数のチップに渡って累算され、 4つの各相関値が算出される。
このように、 図 12に示す動作を実現することにより、 図 1 0に示す 1つのデ 一夕 &DLL逆拡散回路 1 8 ' で、 4つの自己相関演算を時分割的に行なうこと ができる。
尚、 ここでは、 受信タイミングに対する遅延タイミングおよび早進タイミング の時間的なずれが 1チップの 1 Z 2の場合と、 1チップの 1 Z 4場合との双方に ついて説明したが、 1台の逆拡散装置内でこれら双方が実現されている必要はな い。
図 1 3は、 図 1 2の作用を実現した、 図 1 0に 1つのブロックで示すデータ & DLL逆拡散回路 1 8 ' の回路ブロック図である。
入力信号 Sは、 直接にセレクタ 1 82 ' に入力されるとともに、 遅延回路 1 8 1 ' により 1チップの 1Z4の時間だけ遅延され （この遅延を受けた信号を遅延 信号と称する） セレクタ 1 82 ' に入力される。 この逆拡散回路 1 8 ' が受信夕 ィミングに対し 1チップの 1 Z 2だけ時間がずれた、 遅延タイミングおよび早進 タイミングを生成する回路である場合は、 このセレクタ 1 8 2 ' は、 このセレク 夕 1 8 2 ' から図 12 (C) に示す信号が出力されるように切り換えられる。 こ の逆拡散回路が受信夕イミングに対し 1チップの 1 Z4だけ時間がずれた遅延タ ィミングおよび早進タイミングを生成する回路である場合は、 このセレクタ 1 8 2 ' は、 このセレクタ 1 82 ' から図 1 2 (D) に示す信号が出力されるように 切り換えられる。
またもう 1つのセレクタ 1 88 ' には、 同期検出用コード CCとデ一タ抽出用 コード CDとの双方が入力され、 図 1 2に示すように、 1チップの最初， 2番目 ， 最後の各 1Z4の時間では同期検出用コード、 1チップの 3番目の 1 Z4の時 間ではデータ抽出用コードが選択される。
演算器 1 8 3 ' には、 セレクタ 1 82， から出力された信号とセレクタ 1 88 ' から出力されたコードが入力され、 図 1 2に示す符号 'Ε' , 'Ρ' ， 'Ρ， ， ， ' L ' の 4つのタイミングで、 それぞれ、 早進タイミングの入力信号と同期 検出用コードとの間の演算、 受信タイミングの入力信号と同期検出用コードとの 間の演算、 受信タイミングの入力信号とデ一夕抽出用コードとの間の演算、 およ び遅延タイミングの入力信号と同期検出用コ一ドとの間の演算が行なわれる。 こ の演算器 1 8 3 ' による演算の結果は、 加算器 1 84 ' に入力される。
ここで、 レジス夕 1 86 E' ， 1 86 P ' , 1 86 L ' , 1 86 D ' には、 1 回の自己相関演算を始めるにあたっては初期値 0が格納される。 その後、 セレク 夕 187 ' により、 各チップごとに、 図 1 2に示す符号 'Ε' ， 'Ρ' , 'L， の各タイミングで、 レジスタ 1 86 E， ， 1 86 P ' , 1 86 L ' に格納された 値が選択され、 また符号 'P' ' のタイミングではレジス夕 1 86 D' に格納さ れた値が選択されて加算器 1 84 ' に入力される。
加算器 1 84 ' では、 演算器 1 8 3 ' から入力された今回のチップの演算結果 と、 セレクタ 1 8 7， を経由して入力された、 それまでの演算結果の累算値とが 加算され、 セレクタ 1 8 5 ' を経由して元のレジスタに書き戻される。 こうする ことにより、 レジスタ 1 8 6 E' , 1 86 P ' , 1 86 L ' , 1 86 D ' には、 各チップごとにそれまでの演算の累積値が再格納される。 自己相関演算が終了し たタイミングでは、 それらのレジスタ 1 86 E ' , 1 86 P ' , 186 L ' , 1 86D' には、 それぞれ、 早進タイミングに関する DLL相関値、 受信タイミン グに関する DLL相関値、 遅延タイミングに関する DLL相関値、 および受信夕 ィミングに関する抽出データを表わす相関値が格納される。
これらの 4つのレジスタ 1 86 E ' ， 1 86 P ' , 1 86 L ' , 1 86 D' の うちの 3つのレジスタ 1 8 6 E， ， 1 8 6 P ' , 1 86 L， に格納された相関値 は、 従来技術の説明でも述べたように、 タイミング発生回路 1 5 (図 1 0参照） に入力される。 タイミング発生回路 1 5では、 それら相関値のうちの最も大きな 値に対応する夕イミングが次の受信タイミングとして設定され、 その設定された 受信タイミングに適合したタイミング信号が発生される。 この逆拡散装置は、 そ のタイミング発生回路 1 5からのタイミング信号で動作する。
またそれら 4つのレジスタ 1 86 E ' , 1 8 6 P ' , 1 86 L ' , 1 86 D ' のうちの残りの 1つのレジスタ 1 86 D， に格納された相関値 （データ） は、 従 来技術の説明で述べたように、 図 1 0に示すチャネル推定回路 1 6 0および逆 回転回路 1 7— 0に入力されてより正確なデ一夕に復元され、 さらに図示しない 後段の誤り訂正回路等によりさらに正確なデータに復元される。
以下に、 図 1に示す逆拡散装置 1 0に備えられた 4つの逆拡散回路 1 1, 1 2 , 1 3, 14と、 図 1 0に示す逆拡散装置 1 ' に備えられた 1つデータ &DLL 逆拡散回路 18 ' の回路規模の比較結果を示す。
図 1に示す従来例：
(Kキロゲート + Mキロゲート） XNF (フィンガ数） ； ここで、 K二 M 図 1 0に示す実施形態：
Kキロゲート XNF (フィンガ数）
すなわち、 回路規模は約 1Z2程に削減され、 またその分、 消費電力も大幅に 低減する。
尚、 図 1 0〜図 1 3に示す実施形態は、 入力信号を遅延させることによって遅 延信号を生成したが、 入力信号と、 同期検出用コードあるいはデータ抽出用コ一 ドとの関係は相対的なものであるので、 入力信号に対し同期検出用コードゃデー 夕抽出用コードを相対的に進め、 この進めた同期検出用コードあるいはデータ抽 出用コードから見たときの入力信号を遅延信号としてもよい。

Claims

請求の範囲
1 . 時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算 により該入力信号から該コードに適合したデータを抽出する逆拡散方法において 前記入力信号をコードに対し相対的に遅延させることにより遅延信号を生成し 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自己相関 演算である第 1の自己相関演算と、 該受信タイミングょりも前記同期検出用コ一 ドに対し相対的に遅れた遅延タイミングの入力信号と該同期検出用コードとの間 の自己相関演算である第 2の自己相関演算と、 該受信タイミングよりも前記同期 検出用コ一ドに対し相対的に進んだ早進タイミングの入力信号と該同期検出用コ 一ドとの間の自己相関演算である第 3の自己相関演算とのそれぞれに応じて、 前 記入力信号あるいは前記遅延信号を、 時間的な単位である 1チップ内で時分割的 に選択するとともに、 この選択を複数チップにわたって繰り返しながら、 前記第 1〜第 3の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号と、 前記同期検出用コードとの間での、 前記第 1〜第 3の自己 相関演算それぞれのための 1チップ内の演算である第 1〜第 3の単位演算を、 1 チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行なって、 この繰り 返しの間に得られた、 前記第 1〜第 3の単位演算の各演算結果を、 連続する複数 のチップ間で該第 1〜第 3の単位演算の各々について累積することにより、 前記 第 1〜第 3の自己相関演算を実行し、
前記第 1〜第 3の自己相関演算の結果に基づいて、 前記受信タイミング、 前記 遅延タイミング、 および前記早進タイミングのうちの相関が最も高い夕イミング を、 次の受信タイミングとして設定することを特徴とする逆拡散方法。
2 . 時系列的に入力されてくる入力信号と所定のコ一ドとの間の自己相関演算 により該入力信号から該コードに適合したデータを抽出する逆拡散方法において 前記入力信号をコードに対し相対的に遅延させることにより遅延信号を生成し 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自己相関 演算である第 1の自己相関演算と、 該受信タイミングよりも前記同期検出用コー ドに対し相対的に遅れた遅延タイミングの入力信号と該同期検出用コードとの間 の自己相関演算である第 2の自己相関演算と、 該受信タイミングよりも前記同期 検出用コードに対し相対的に進んだ早進タイミングの入力信号と該同期検出用コ ードとの間の自己相関演算である第 3の自己相関演算と、 前記受信タイミングに おける入力信号とデータ抽出用コードとの間の自己相関演算である第 4の自己相 関演算とのそれぞれに応じて、 前記入力信号あるいは前記遅延信号を、 時間的な 単位である 1チップ内で時分割的に選択するとともに、 この選択を複数チップに わたって繰り返しながら、
前記第 1〜第 4の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号と、 前記第 1〜第 3の自己相関演算については前記同期検出用 コードとの間、 前記第 4の自己相関演算については前記データ抽出用コードとの 間での、 前記第 1〜第 4の自己相関演算それぞれのための 1チップ内の演算であ る第 1〜第 4の単位演算を、 1チップ内で時分割的に、 かつ複数のチップにわた り繰り返し行なって、 この繰り返しの間に得られた、 前記第 1〜第 4の単位演算 の各演算結果を、 連続する複数のチップ間で該第 1〜第 4の単位演算の各々につ いて累積することにより、 前記第 1〜第 4の自己相関演算を実行し、
前記第 1〜第 4の自己相関演算のうちの第 1〜第 3の自己相関演算の結果に基 づいて、 前記受信タイミング、 前記遅延タイミング、 および前記早進タイミング のうちの相関が最も高いタイミングを次の受信タイミングとして設定するととも に、 前記第 4の自己相関演算の結果に基づいて、 前記データ抽出用コードに適合 したデータを抽出することを特徴とする逆拡散方法。
3 . 前記入力信号をコードに対し相対的に遅延させて遅延信号を生成するにあ たり、 該入力信号を、 1チップの整数分の 1の時間だけ遅延させることにより、 該遅延信号を生成することを特徴とする請求項 1又は 2記載の逆拡散方法。
4 . 時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算 により該入力信号から該コードに適合したデータを抽出する逆拡散方法において 前記入力信号と、 複数種類のデ一夕抽出用コードそれぞれとの間での、 複数の 自己相関演算それぞれのための、 時間的な単位である 1チップ内の演算である各 単位演算を、 1チップ内で時分割的に、 かつ複数のチップにわたり繰り返し行な つて、 この繰り返しの間に得られた単位演算を、 連続する複数のチップ間で、 前 記複数種類のデータ抽出用コードそれぞれに対応する単位演算ごとに累積するこ とにより、 前記複数の自己相関演算を実行し、
前記複数の自己相関演算の結果に基づいて、 前記複数のデータ抽出用コードそ れぞれに適合した複数のデータを抽出することを特徴とする逆拡散方法。
5 . 時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算 により該入力信号から該コ一ドに適合したデータを抽出する逆拡散装置において 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自己相関 演算である第 1の自己相関演算と、 該受信タイミングょりも前記同期検出用コー ドに対し相対的に遅れた遅延夕イミングの入力信号と該同期検出用コードとの間 の自己相関演算である第 2の自己相関演算と、 該受信タイミングょりも前記同期 検出用コードに対し相対的に進んだ早進タイミングの入力信号と該同期検出用コ ードとの間の自己相関演算である第 3の自己相関演算を行なう自己相関演算部と 、 前記自己相関演算部における第 1〜第 3の自己相関演算の結果に基づいて、 前 記受信タイミング、 前記遅延タイミング、 および前記早進タイミングのうちの、 相関が最も高いタイミングを次の受信夕イミングとして設定して、 該受信夕イミ ングに適合したタイミング信号を発生するタイミング発生部とを備え、
前記自己相関演算部が、
前記入力信号を、 前記同期検出用コードに対し相対的に遅延させて遅延信号を 生成する遅延回路と、 前記第 1〜第 3の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号と、 前記同期検出用コードとの間での、 前記第 1〜第 3の 3つ の自己相関演算を時分割的に行なう自己相関回路とを備えたものであることを特 徵とする逆拡散装置。
6 . 前記自己相関回路が、
時間的な単位である 1チップ内で、 時分割的に、 前記第 1〜第 3の自己相関演 算それぞれに応じて選択された前記入力信号あるいは前記遅延信号と、 前記同期 検出用コードとの間での、 前記第 1〜第 3の自己相関演算それぞれのための各演 算である第 1〜第 3の単位演算を行う演算器と、
前記第 1〜第 3の自己相関演算それぞれの途中結果を格納しておく第 1〜第 3 のレジスタと、
1チップ内で、 時分割的に、 前記第 1〜第 3の単位演算それぞれの各演算結果 と、 前記第 1〜第 3のレジスタの各格納値とを演算して該第 1〜第 3の各レジス 夕に再格納することにより、 前記第 1〜第 3の単位演算それぞれの各演算結果の 、 連続する複数のチップの間の各累積を求める加算器とを備えたものであること を特徴とする請求項 5記載の逆拡散装置。
7 . 時系列的に入力されてくる入力信号と所定のコードとの間の自己相関演算 により該入力信号から該コ一ドに適合したデータを抽出する逆拡散装置において 所定の受信タイミングにおける入力信号と同期検出用コードとの間の自己相関 演算である第 1の自己相関演算と、 該受信タイミングょりも前記同期検出用コ一 ドに対し相対的に遅れた遅延タイミングの入力信号と該同期検出用コードとの間 の自己相関演算である第 2の自己相関演算と、 該受信タイミングよりも前記同期 検出用コードに対し相対的に進んだ早進タイミングの入力信号と該同期検出用コ ードとの間の自己相関演算である第 3の自己相関演算と、 前記受信タイミングに おける入力信号とデータ抽出用コードとの間の自己相関演算である第 4の自己相 関演算とを行なう自己相関演算部と、 前記自己相関演算部における前記第 1〜第 4の自己相関演算のうちの第 1〜第 3の自己相関演算の結果に基づいて、 前記受信タイミング、 前記遅延タイミング 、 および前記早進タイミングのうちの、 相関が最も高いタイミングを次の受信夕 ィミングとして設定して、 該受信タイミングに適合したタイミング信号を発生す るタイミング発生部とを備え、
前記自己相関演算部が、
前記入力信号を、 前記同期検出用コ一ドおよび前記データ抽出用コードに対し 相対的に遅延させて遅延信号を生成する遅延回路と、
前記第 1〜第 4の自己相関演算それぞれに応じて選択された前記入力信号ある いは前記遅延信号と、 前記第 1〜第 3の自己相関演算については前記同期検出用 コードとの間、 前記第 4の自己相関演算については前記データ抽出用コードとの 間での、 前記第 1〜第 4の 4つの自己相関演算を時分割的に行なう自己相関回路 とを備えたものであることを特徴とする逆拡散装置。
8 . 前記自己相関回路が、
時間的な単位である 1チップ内で、 時分割的に、 前記第 1〜第 4の自己相関演 算それぞれに応じて選択された前記入力信号あるいは前記遅延信号と、 前記第 1 〜第 3の自己相関演算については前記同期検出用コードとの間、 前記第 4の自己 相関演算については前記データ抽出用コードとの間での、 前記第 1〜第 4の自己 相関演算それぞれのための各演算である第 1〜第 4の演算を行なう演算器と、 前記第 1〜第 4の自己相関演算それぞれの途中結果を格納しておく第 1〜第 4 のレジス夕と、
1チップ内で、 時分割的に、 前記第 1〜第 4の演算それぞれの各演算結果と前 記第 1〜第 4のレジス夕の各格納値とを加算して該第 1〜第 4の各レジスタに再 格納することにより、 前記第 1〜第 4の演算それぞれの各演算結果の、 連続する 複数のチップの間の各累積を求める加算器とを備えたものであることを特徴とす る請求項 7記載の逆拡散装置。
9 . 前記遅延回路が、 前記入力信号を、 1チップの整数分の 1の時間だけ遅延 させるものであることを特徴とする請求項 5又は 7記載の逆拡散装置。
1 0 . 時系列的に入力されてくる入力信号と発生させたコードとの間の自己相 関演算により該入力信号から該コードに適合したデータを抽出する逆拡散装置に おいて、
前記入力信号と、 複数種類のデータ抽出用コードそれぞれとの間での、 複数の 自己相関演算を時分割的に行なって、 複数種類のデ一夕を抽出する自己相関演算 部を備えたものであることを特徴とする逆拡散装置。
1 1 . 前記自己相関演算部が、
時間的な単位である 1チップ内で、 時分割的に、 前記入力信号と、 複数種類の データ抽出用コードそれぞれとの間での、 前記複数の自己相関演算それぞれのた めの各演算を行なう演算器と、
前記複数の自己相関演算それぞれの途中結果を格納しておく複数のレジス夕と
1チップ内で、 時分割的に、 前記複数の演算それぞれの各演算結果と、 前記複. 数のレジスタの各格納値とを加算して該複数のレジス夕それぞれに再格納するこ とにより、 前記複数の演算それぞれの各演算結果の、 連続する複数のチップ間の 各累積を求める加算器とを備えたものであることを特徴とする請求項 1 0記載の 逆拡散装置。
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