CN115189714B - 一种基于fpga的扩频通信伪码追踪方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的扩频通信伪码追踪方法，该方法包括基于相关峰检测进行伪码捕获的阶段和基于相关峰检测进行伪码捕获的阶段。与现有技术相比，本发明能够快速完成扩频通信中的伪码捕获及追踪任务；具有计算量小，运算速度快、资源占用少的优势，适合FPGA实现以及适合在小型扩频通信设备中进行部署。

Description

一种基于FPGA的扩频通信伪码追踪方法
技术领域
本发明涉及扩频通信技术与FPGA硬件电路设计领域，特别是涉及一种扩频通信伪码追踪方法。
背景技术
扩频通信技术在通信领域具有广阔的应用前景，在军事领域和民用领域都有应用。从目前研究现状的分析来看，扩频技术已经发展了很长一段时间，但在一些关键技术上仍有研究价值。直接序列扩频(Direct Sequence Spread Spectrum，DSSS)有着良好的抗多径能力和抗多普勒能力，是频域抗干扰的重要技术。相比空域抗干扰技术和以自适应处理技术为主的时域抗干扰技术，扩频通信技术省去了复杂的抗干扰算法，不依赖于天线制造水平。相关研究表明，用于扩频通信伪码捕获和追踪的方案种类繁多，不同方法被用于解扩频电路的捕获和追踪。
基于快速傅里叶变换(Fast Fourier Transform，FFT)的捕获和追踪电路在硬件实现过程中，随着匹配滤波器大小的增加会消耗大量的FFT计算单元、复数乘法单元，不便于在物联网边缘小型设备中部署。基于早-迟门的追踪环路使用本地PN码发生器产生超前和滞后的两路PN码分别与接收信号进行相关，得到的相关值送入码鉴相器，鉴相器输出送入环路滤波器，最后利用环路滤波器输出调整数控振荡器对本地PN码进行调整。
FPGA是硬件设计领域的研究热点之一。它具有逻辑单元丰富、集成度高、配置灵活等优点，在算法实现和产品原型验证中得到了广泛的应用。特别是近年来，在FPGA的硬件平台上设计和实现功能更加复杂的数字通信系统已经成为现实。传统的非相干延迟锁相环路在伪码追踪阶段的追踪范围在±0.5个PN码码片范围内，这种方案要使用超前-滞后两路相关器，资源消耗多，追踪环路调节范围小，容易失去同步。
基于对现有扩频通信方案的分析和总结，扩频系统中追踪环路的追踪范围有待提升。同时，设计能够部署于小型设备的轻量级扩频通信电路也是一个重点问题。
发明内容
基于上述现有技术，本发明旨在提出一种基于FPGA的扩频通信伪码追踪方法，实现了基于相关峰检测的伪码捕获和基于反馈调节环路的伪码追踪，快速完成扩频通信中的伪码捕获及追踪任务。
本发明的一种基于FPGA的扩频通信伪码追踪方法，该方法包括基于相关峰检测进行伪码捕获的阶段和基于反馈式调节环路进行伪码追踪的阶段，具体流程如下：
在所述基于相关峰检测进行伪码捕获的阶段，具体包括如下步骤：
步骤1-1、利用两级触发器和与门构成的边沿检测电路检测扩频信道是否到来，即通过检测接收信号电平变化以确认扩频信号是否到来；
步骤1-2、边沿检测电路产生使能信号，使能分频电路，分频电路根据原始时钟信号产生采样时钟信号对扩频信号进行采样，保存为扩频信号序列；
步骤1-3、采样后的扩频信号序列和设置于本地的ROM单元中存储的PN码序列进行相关运算，从而得到扩频信号各个比特位与本地PN码序列各个比特位的匹配程度，相关结果中“1”代表匹配“0”代表不匹配；
步骤1-4、步骤1-3中的相关运算结果是由“0”和“1”构成的序列，对相关运算结果中结果为“1”的比特位进行累加，得到接收扩频序列与本地序列整体的相关性；
步骤1-5、将累加结果送入比较器中与设定的门限值进行比较，如果大于门限值则判定为捕获成功；
在所述基于反馈式调节环路进行伪码追踪的阶段，具体包括以下步骤：
步骤2-1、进入伪码追踪阶段后，伪码追踪环路首先初始化鉴相器的相位差e(i)和e(i-1)；
步骤2-2、由于扩频序列捕获成功后与本地PN码序列之间仍存在相位偏差，因此利用码鉴相器计算本次PN码相位偏差，并更新相位差e(i)的值，其中i表示伪码追踪阶段进行的第i次相位偏差计算；
步骤2-3、利用判别器来判断相位差e(i)的值是否为0，若相位差e(i)的值为0，则停止相位调整，输出追踪成功标志位；
步骤2-4、若相位差e(i)的值不为0时，利用比较器来判断e(i)与e(i-1)的大小关系：若e(i)＜e(i-1)，则表明相位差e(i)在调整后减小了，继续按照原方向调整相位；若e(i)＜e(i-1)，则表明相位调整方向错误或调整过度，改为以a|e(i)-e(i-1)|为步长对PN码生成器时钟进行调整，其中a是步长调整系数初始值为1，可以根据相位偏差进行后续调整，从而及时改变本地PN码的相位；
步骤2-5、利用调整后的时钟生成本地PN码，生成两个m序列，m序列是广泛应用的一种PN序列，其生成多项式如下，x对应移位寄存器的抽头系数：
f1＝1+x2+x3+x4+x8 (1)
f2＝1+x3+x5+x6+x8 (2)
根据反馈函数f1和f2设计线性反馈移位寄存器，生成两组m序列，将两个m序列对应比特位进行模二加运算得到本方案最终使用的PN序列；
步骤2-6、回到步骤2-2重新计算调整后的相位差，重复步骤2-2至步骤2-5到相位差被消除。
与现有技术相比，本发明具有计算量小，运算速度快、资源占用少的优势，适合FPGA实现以及适合在小型扩频通信设备中进行部署。
附图说明
图1是本发明的基于FPGA的扩频通信伪码追踪方法整体流程图；
图2是本发明的基于相关峰检测的伪码捕获结构示意图；
图3是本发明的基于相关峰检测进行伪码捕获阶段的流程图；
图4是本发明的基于反馈调节环路的伪码追踪模块工作流程图；
图5是本发明的基于FPGA的扩频通信伪码追踪方法实施例过程图。
具体实施方式
下面结合附图对本发明的技术方案作进一步详细描述。
如图1所示，是本发明的基于FPGA的扩频通信伪码追踪方法整体流程图。本发明的基于FPGA的扩频通信伪码追踪方法包括基于相关峰检测进行伪码捕获阶段和基于反馈式调节环路的伪码追踪阶段这两个阶段的处理流程。
如图2所示，是本发明的基于相关峰检测进行伪码捕获阶段的实施过程图。如图3所示，是本发明的基于相关峰检测进行伪码捕获阶段的流程图。具体包括如下步骤：
步骤1-1、利用两级触发器和与门构成的边沿检测电路检测扩频信道是否到来，即通过检测接收信号的电平变化确认扩频信号是否到来；
步骤1-2、边沿检测电路产生使能信号，使能分频电路，分频电路根据原始时钟信号产生采样时钟信号对扩频信号进行采样，保存为扩频信号序列；
步骤1-3、采样后的扩频信号序列和设置于本地的ROM单元中存储的PN码序列进行相关运算，从而得到扩频信号各个比特位与本地PN码序列各个比特位的匹配程度，相关结果中“1”代表匹配“0”代表不匹配；；
步骤1-4、步骤1-3中的相关运算结果是由“0”和“1”构成的序列，对相关运算结果中结果为“1”的比特位进行累加，得到接收扩频序列与本地序列整体的相关性；
步骤1-5、将累加结果送入比较器中与设定的门限值进行比较，如果大于门限值则判定为捕获成功。
完成扩频信号的捕获后，进入扩频信号的追踪阶段，即PN码(伪随机码)的追踪阶段。
如图4所示，是本发明的基于反馈式调节环路的伪码追踪阶段流程图，具体包括以下步骤：
步骤2-1、进入伪码追踪阶段后，伪码追踪环路首先初始化鉴相器的相位差e(i)和e(i-1)；
步骤2-2、由于扩频序列捕获成功后与本地PN码序列之间仍存在相位偏差，因此利用鉴相器计算本次PN码相位偏差，更新相位差e(i)的值，其中i表示伪码追踪阶段进行的第i次相位偏差计算；
步骤2-3、利用判别器来判断相位差e(i)的值是否为0，若相位差e(i)的值为0，则停止相位调整，输出追踪成功标志位；
步骤2-4、若相位差e(i)的值不为0时，利用比较器来判断e(i)与e(i-1)的大小关系：若e(i)＜e(i-1)，则表明相位差e(i)在调整后减小了，继续按照原方向调整相位；若e(i)＜e(i-1)，则表明相位调整方向错误或调整过度，这种情况下需要改变相位调整的方向，以a|e(i)-e(i-1)|为步长对PN码生成器时钟进行调整，其中a表示步长调整系数，其初始值为1可以根据相位偏差进行后续调整，从而及时改变本地PN码的相位从而改变本地PN码的相位；在本方案中可以根据追踪效果调整a的大小，从而更加及时的调整本地PN码的相位；
步骤2-5、利用调整后的时钟生成本地PN码，首先生成两个m序列，m序列是广泛应用的一种PN序列，其生成多项式如下，x对应移位寄存器的抽头系数：
f1＝1+x2+x3+x4+x8 (1)
f2＝1+x3+x5+x6+x8 (2)
根据反馈函数f1和f2设计线性反馈移位寄存器，生成两组m序列，将两个m序列对应比特位进行模二加运算得到本方案最终使用的PN序列；
步骤2-6、回到步骤2-2重新计算调整后的相位差，重复步骤2至步骤5到相位差被消除。
以上为基于反馈式调节的伪码追踪环路工作流程。相比传统的超前-滞后延迟锁相环路的两路相关运算，本发明提出的基于反馈式调节环路的扩频码追踪流程仅需要一路相关运算，因而计算量更小。反馈式伪码追踪环路不仅能实现接收序列的快速追踪，且追踪范围提高到了±1个码片周期，追踪能力更强。
如图5所示，是本发明的基于FPGA的扩频通信伪码追踪方法实施例过程图。具体描述如下：
步骤1、首先利用异或门完成接收信号和本地PN码序列的相关运算；
步骤2、将异或运算的结果送入累加器，完成累加运算；
步骤3、利用累加运算的结果对本次相位差e(i)的值进行更新；
步骤4、将e(i)与e(i-1)送入比较器进行比较，比较器的输出用于调整时钟模块的相位调整方向(包括超前和滞后两种方向)；
步骤5、时钟调控模块根据相位差的大小和方向对产生时钟信号的移位寄存器单元进行移位处理，产生控制PN码发生器的时钟信号；
步骤6、将时钟信号传递给本地PN码发生器，PN码发生器利用线性反馈移位寄存器来实现特征多项式，输出本地PN码序列；
步骤7、对本地PN码序列和相位不断进行调整，直至达到接收信号本地PN码序列为同步状态，即接收到的扩频信号序列与本地码序列的值相同，相位也相同。
步骤8、将达到同步状态的接收信号与本地PN码序列进行模二加法运算，完成解扩频，得到用户发送的信息。
本发明提出的第一种扩频通信伪码处理方法包括基于相关峰检测的伪码捕获和基于反馈调节环路的伪码追踪方案能够快速完成扩频信号的捕获和追踪。其中基于反馈调节环路的伪码追踪方案将相关运算减少到了一路相关器，同时增大了追踪环路的追踪范围。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (1)

1.一种基于FPGA的扩频通信伪码追踪方法，其特征在于，该方法包括基于相关峰检测进行伪码捕获的阶段和基于反馈式调节环路进行伪码追踪的阶段，具体流程如下：
在所述基于相关峰检测进行伪码捕获阶段，包括如下步骤：
步骤1-1、利用边沿检测电路通过检测接收信号的电平变化以确认扩频信号是否到来；
步骤1-2、边沿检测电路产生使能信号，使能分频电路，分频电路根据采样时钟信号对扩频信号进行采样，保存为扩频信号序列；
步骤1-3、采样后的扩频信号序列和本地存储的PN码序列进行相关运算，计算接收到的扩频序列与本地PN码序列的匹配程度；
步骤1-4、步骤1-3中的相关运算结果是由0和1构成的序列，对相关运算结果中1的序列个数进行累加，得到序列整体的相关性；
步骤1-5、将累加结果送入比较器与设定的门限值进行比较，如果大于门限值则判定为捕获成功；
在所述基于反馈式调节环路的伪码追踪阶段，具体包括以下步骤：
步骤2-1、进入伪码追踪阶段后，伪码追踪环路首先初始化码鉴相器的相位差e(i)和e(i-1)；
步骤2-2、计算本次PN码相位偏差，并更新相位差e(i)的值，其中i表示伪码追踪阶段进行的第i次相位偏差计算；
步骤2-3、判断相位差e(i)的值是否为0，若相位差e(i)的值为0，则停止相位调整，输出追踪成功标志位；
步骤2-4、若相位差e(i)的值不为0时，判断e(i)与e(i-1)的大小关系：若e(i)＜e(i-1)，则表明相位差e(i)在调整后减小了，继续按照原方向调整相位；若e(i)＜e(i-1)，则表明相位调整方向错误或调整过度，改为以a|e(i)-e(i-1)|为步长对PN码生成器时钟进行调整，其中，a表示步长调整系数；
步骤2-5、根据调整后的时钟信号生成本地PN码，生成两个m序列，x对应移位寄存器的抽头系数，其生成多项式如下：
f1＝1+x2+x3+x4+x8 (1)
f2＝1+x3+x5+x6+x8 (2)
根据反馈函数f1和f2设计线性反馈移位寄存器，生成两组m序列，将两个m序列对应比特位进行模二加运算得到本方案最终使用的PN序列；
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