CN100563128C - 一种时隙同步实现装置和方法 - Google Patents

Abstract

本发明公开了一种时隙同步实现装置，包括：计数器、存储模块、一个加法模块、一个乘法模块、一个减法模块、两个寄存器和一个比较模块，进一步地，存储模块可包括：周期计数模块和数据存储模块，或者包括：基地址选择模块、相对地址输出模块、加法器、周期计数模块和RAM模块；本发明同时公开了一种时隙同步实现方法，该方法在每个chip时钟实现一级运算，并将运算结果缓存在两个寄存器中，以便下一级运算使用，每个时分复用周期输出一个PSC相关结果。本发明公开的装置和方法大大减少了硬件资源，并减少了硬件资源占用的面积，同时大大提高了硬件资源的利用率。

Description

一种时隙同步实现装置和方法

技术领域

本发明涉及小区搜索技术领域，具体涉及一种时隙同步实现装置和方法。

背景技术

在宽带码分多址(WCDMA)通信系统中，用户设备(UE)开机后，要首先启动小区搜索，以搜索到合适的小区作为服务小区，然后通过该服务小区与网络建立联系。根据第三代合作伙伴计划技术规范(3GPP TS)25.214，小区搜索分为三步完成：时隙同步；帧同步与获取小区扰码组号；获取小区主扰码。这三个步骤涉及到四个下行物理信道：主同步信道、从同步信道、主公共导频信道和主公共控制信道。这四个物理信道之间是同步的，且每个物理信道发送的无线帧分为15个时隙。时隙同步的目的就是要获取各时隙的边界，从而与各物理信道实现时隙同步。由于主同步信道在每个时隙的起始处重复发送256码片(chip)的主同步码(PSC)，且UE预先知道PSC序列，因此UE利用一个匹配滤波器，将每个时隙接收到的小区信号与自身保存的PSC序列进行相关计算，就可捕获到小区发送的PSC，从而确定各物理信道的时隙边界。

根据3GPP TS 25.213，PSC由通用层次格雷序列构成，具有良好的非周期自相关特性，其结构如下：C_psc＝(1+j)×<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>，其中，a＝<x₁，x₂，x₃，...，x₁₆>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>。

图1是现有技术中实现时隙同步的PSC相关器的装置框图，如图1所示，其中，r(k)为外部输入数据，即当前终端接收到的小区信号，W1～W8分别为：1，-1，1，1，1，1，1，1，图中的D1～D8为寄存器，分别用于实现：128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip的延迟。图中的乘法器11实现乘运算，设其输入分别为a和b，则其输出为c＝a×b；图中的加法器21实现加运算，设其输入分别为a和b，则其输出为c＝a+b；图中的减法器31实现减运算，设其输入分别为a和b，则其输出为c＝a-b。

如图1所示，将该装置划分为八级运算单元，设接收到的小区信号r(k)，按照时间顺序依次表示为：r(1)、r(2)、...、r(n)，PSC码的256chip数据分别为PSC(1)、PSC(2)、...、PSC(256)，则依次经过八级运算单元的处理后，该装置的第一个输出为：r(1)×PSC(1)+r(2)×PSC(2)+...+r(256)×PSC(256)；第二个输出为：r(2)×PSC(1)+r(3)×PSC(2)+...+r(257)×PSC(256)；第三个输出为：r(3)×PSC(1)+r(4)×PSC(2)+...+r(258)×PSC(256)；...。

通常，一个时隙内包含2560chip，所以，在图1所示装置输出了2560个结果后，从该2560个结果中找出相关峰值，也就确定了该时隙的边界，即：确定了时隙同步的位置。

现有技术的缺点是：

1、占用大量寄存器。图1所示装置占用的寄存器个数为：128×输入数据的位宽+16×(输入数据的位宽+1)+64×(输入数据的位宽+2)+32×(输入数据的位宽+3)+8×(输入数据的位宽+4)+4×(输入数据的位宽+5)+1×(输入数据的位宽+6)+2×(输入数据的位宽+7)。对于专用集成电路(ASIC)芯片来说，大量的寄存器会占用过多的资源。

2、占用较多加法器。在硬件实现中，减法器均会转化为加法器，图1所示装置占用的加法器个数为13，且后级运算单元的加法器的位宽比前级的多1比特。

3、硬件资源的利用率比较低。在WCDMA系统中，UE基带芯片的时钟通常都为chip速率的倍数。以8倍chip时钟为例，由于PSC的相关速率为chip速率，即图1所示的装置只在一个chip时钟内工作，因此，图1所示装置的硬件资源利用率仅为1/8。

发明内容

有鉴于此，本发明的主要目的在于提供一种时隙同步实现装置，以提高硬件资源利用效率，并减少占用的寄存器、加法器的个数；

本发明的另一主要目的在于提供一种时隙同步实现方法，以提高硬件资源利用率。

为达到上述目的，本发明的技术方案是这样实现的：

一种时隙同步实现装置，该装置包括：

计数器，将计数值循环输出到存储模块、加法模块、第一寄存器、乘法模块、减法模块和第二寄存器；

存储模块，根据计数器输出的计数值将外部输入数据或第一寄存器输出的数据写入自身，并对应读出自身的数据到加法模块和减法模块；

加法模块，将存储模块输出的数据和乘法模块输出的数据相加，根据计数器输出的计数值将相加结果输出到第一寄存器或比较模块或第二寄存器；

第一寄存器，根据计数器输出的计数值将自身数据输出到存储模块；

乘法模块，根据计数器输出的计数值将外部输入数据或第二寄存器输出的数据和对应系数相乘，将相乘结果分别输出到加法模块和减法模块；

减法模块，根据计数器输出的计数值将存储模块读出的数据减去乘法模块输出的数据，并将相减结果输出到第二寄存器；

第二寄存器，根据计数器输出的计数值将自身数据输出到乘法模块；

比较模块，比较当前时隙来自加法模块的所有数据的能量，将能量最大的数据对应的当前时隙位置作为当前时隙的同步位置。

所述存储模块包括周期计数模块和数据存储模块，其中，

周期计数模块，接收计数器输出的计数值，并对计数周期进行计数，并在不同计数周期向数据存储模块分别发送对应的信号；

数据存储模块，根据计数器输出的计数值，将外部输入数据写入自身的第一空间，将第一寄存器输出的数据分别写入自身的第二至八空间；并从分别收到周期计数模块发送来的信号开始，在计数值与所述信号值对应时，依次读出空间值与所述信号值对应的空间内保存的一个数据到加法模块和减法模块。

所述数据存储模块包括基地址选择模块、相对地址输出模块、加法器和RAM模块，其中：

基地址选择模块，保存RAM模块所包含的第一至八空间的基地址，根据计数器输出的计数值分别将RAM模块的第一至八空间的基地址对应输出到加法器；

相对地址输出模块，根据计数器输出的计数值，分别将RAM模块的第一至八空间的相对地址对应输出到加法器；

加法器，将基地址选择模块发送来的基地址和相对地址输出模块输出的相对地址相加，并将得到的和作为读写地址输出到RAM模块；

RAM模块，接收计数器发来的计数值、接收加法器输出的读写地址，根据计数器输出的计数值将外部输入数据写入与读写地址对应的第一空间内，将第一寄存器输出的数据分别写入与读写地址对应的第二至八空间内，并从分别收到周期计数模块发来的信号开始，在计数值与所述信号值对应时，将与读写地址对应的数据读出到加法模块和减法模块。

所述数据存储模块的第一至八空间的深度分别为：128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。

所述存储模块包括基地址选择模块、相对地址输出模块、加法器、周期计数模块和RAM模块，其中：

基地址选择模块，保存RAM模块的第一至八空间的基地址，根据计数器输出的计数值分别将RAM模块的第一至八空间的基地址对应输出到加法器；

相对地址输出模块，根据计数器输出的计数值，分别将RAM模块的第一至八空间的相对地址对应输出到加法器；

加法器，将基地址选择模块发送来的基地址和相对地址输出模块输出的相对地址相加，并将得到的和作为读写地址输出到RAM模块；

周期计数模块，接收计数器输出的计数值，对计数周期进行计数，并在不同计数周期向RAM模块分别发送对应的信号；

RAM模块，接收计数器发来的计数值、接收加法器输出的读写地址，根据计数器输出的计数值将外部输入数据写入与读写地址对应的第一空间内，将第一寄存器输出的数据分别写入与读写地址对应的第二至八空间内，并从分别收到周期计数模块发来的信号开始，在计数值与所述信号值对应时，将与读写地址对应的数据读出到加法模块和减法模块。

所述RAM模块的第一至八空间的深度分别为：128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。

所述乘法模块包括：系数模块和乘法器，其中，

系数模块，根据计数模块输出的计数值将自身保存的系数输出到乘法器；

乘法器，根据计数模块输出的计数值，将外部输入数据或第二寄存器输出的数据分别和系数模块输出的系数相乘，将相乘结果分别输出到加法模块和减法模块；

一种时隙同步实现方法，每收到一个外部输入数据都进行如下步骤，该方法包括：

第一时钟内，将当前外部输入数据写入存储模块，计算当前外部输入数据与对应系数的乘积，计算从存储模块依次取出的外部输入数据与所述乘积的和值与差值，将和值保存到第一寄存器，将差值保存到第二寄存器；

第二至七时钟的每个时钟内，分别计算前一时钟第二寄存器保存的数值与对应系数的乘积，分别计算从存储模块依次对应取出的数据与所述乘积的和值、或和值与差值，将和值保存到第一寄存器，将和值或差值保存到第二寄存器，同时第一寄存器分别将前一时钟保存的和值对应输出到存储模块；

第八时钟内，计算前一时钟第二寄存器保存的差值与对应系数的乘积，计算并保存从存储模块依次取出的数据与所述乘积的和值，将计数值加一，在计数值等于当前时隙所包含外部输入数据的个数时，比较当前时隙的第八时钟内保存的所有和值的能量，取能量最大的和值对应的时隙位置为当前时隙的同步位置，并将计数值清零，且第一寄存器将前一时钟保存的和值输出到存储模块。

所述第一至八时钟内对应系数顺序为：1，-1，1，1，1，1，1，1。

所述第一时钟内，将当前外部输入数据写入存储模块为：写入存储模块的第一空间；

所述第一时钟内，从存储模块取出外部输入数据为：从存储模块的第一空间取出；

所述第二至七时钟的每个时钟内，从存储模块取出数据为：分别从存储模块的第二至七空间内取出；

所述第二至七时钟的每个时钟内，第一寄存器将前一时钟内保存的和值对应输出到存储模块为：将所述和值分别输出到存储模块的第二至七空间；

所述第八时钟内，从存储模块取出数据为：从存储模块的第八空间取出；

所述第八时钟内，第一寄存器将前一时钟内保存的和值输出到存储模块为：将所述和值输出到存储模块的第八空间。

与现有技术相比，本发明所提供的装置包括：计数器、存储模块、一个加法模块、一个乘法模块、一个减法模块、两个寄存器和一个比较模块；本发明所提供的方法在每个chip时钟实现一级运算，每个时分复用周期输出一个PSC相关结果，每个时隙比较一次PSC相关结果的能量。本发明提供的装置和方法实现了时隙同步，且通过将每级运算结果缓存在两个寄存器中，以便下一级运算使用，大大减少了硬件资源，并减少了硬件资源占用的面积，且在每个chip时钟内都进行一级运算，大大提高了硬件资源的利用率。

附图说明

图1为现有技术提供的实现时隙同步的PSC相关器的装置框图；

图2为本发明提供的时隙同步实现装置的结构图；

图3为本发明提供的时隙同步实现装置的存储模块的结构图一；

图4为本发明实现时隙同步的运算过程示意图；

图5为本发明提供的用一块RAM缓存各级运算数据时，该RAM的空间划分示意图；

图6为本发明提供的时隙同步实现装置的存储模块的结构图二。

具体实施方式

分析图1所示的装置，可以发现，其八级处理是相似的。所以，本发明的核心思想是：只利用图1所示装置其中一级的硬件资源，并增加两个寄存器缓存每一级的结果，时分复用完成图1中的八级处理。这样，在时钟为8倍chip时钟时，可使硬件资源利用率达到100％。

下面结合附图及具体实施例对本发明再作进一步详细的说明。

图2是本发明提供的时隙同步实现装置的结构图，如图2所示，其主要包括：

时分复用计数器20：用于将chip时钟值1～8循环输出到存储模块21、加法模块22、第一寄存器23、乘法模块24、减法模块25和第二寄存器26。

每8个chip时钟为一个时分复用周期。

存储模块21：用于接收时分复用计数器20输出的chip时钟值，每收到一个chip时钟值8时，将时分复用周期值加1，用于在收到chip时钟值1时即在第1个chip时钟内将外部输入数据写入128chip段空间，在收到chip时钟值2～8时即在第2～8个chip时钟的每个chip时钟内分别将第一寄存器23输出的数据写入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间；并在从第129个时分复用周期开始的每第1个chip时钟依次读出128chip段空间保存的一个数据到加法模块22和减法模块25，在从第145个时分复用周期开始的每第2个chip时钟依次读出16chip段空间保存的一个数据到加法模块22和减法模块25，在从第209个时分复用周期开始的每第3个chip时钟依次读出64chip段空间保存的一个数据到加法模块22和减法模块25，在从第241个时分复用周期开始的每第4个chip时钟依次读出32chip段空间保存的一个数据到加法模块22和减法模块25，在从第249个时分复用周期开始的每第5个chip时钟依次读出8chip段空间保存的一个数据到加法模块22和减法模块25，在从第253个时分复用周期开始的每第6个chip时钟依次读出4chip段空间保存的一个数据到加法模块22和减法模块25，在从254个时分复用周期开始的每第7个chip时钟读出1chip段空间保存的数据到加法模块22和减法模块25，在从256个时分复用周期开始的每第8个chip时钟依次读出2chip段空间保存的一个数据到加法模块22和减法模块25。

这里，存储模块21在第2～8个chip时钟的每个chip时钟内分别将第一寄存器23输出的数据写入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间，即：在第2个chip时钟将第一寄存器23输出的数据写入16chip段空间，在第3个chip时钟将第一寄存器23输出的数据写入64chip段空间，依此类推。

加法模块22：用于接收时分复用计数器20输出的chip时钟值，用于将存储模块21输出的数据和乘法模块24输出的数据相加，并在第1～7个chip时钟时分别将所得结果输出到第一寄存器23，在第8个chip时钟时将所得结果输出到比较模块27，在第4和第6个chip时钟时将所得结果输出到第二寄存器26。

第一寄存器23：用于接收时分复用计数器20输出的chip时钟值，用于在第2～8个chip时钟的每个chip时钟内将前一chip时钟内来自加法模块22的数据分别写入存储模块21的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间。即：第一寄存器23在第2个chip时钟内将第1个chip时钟内来自加法模块22的数据写入存储模块21的16chip段空间，在第3个chip时钟内将第2个chip时钟内来自加法模块22的数据写入存储模块21的64chip段空间，依此类推。

乘法模块24：用于接收时分复用计数器20输出的chip时钟值，用于在第1个chip时钟内，将外部输入数据和自身保存的系数1相乘，在第2～8个chip时钟的每个chip时钟内，分别将第二寄存器26输出的数据和自身保存的系数-1，1，1，1，1，1，1对应相乘，将每次所得结果输出到加法模块22和减法模块25。即：乘法模块24在每个chip时钟作一次相乘运算。

进一步地，如图2所示，乘法模块24包括：系数模块241和乘法器242，其中：

系数模块241：用于接收时分复用计数器20输出的chip时钟值，用于在第1～8个chip时钟的每个chip时钟内分别将自身保存的系数1，-1，1，1，1，1，1，1输出到乘法器242。即：系数模块241在第1个chip时钟内将系数1输出到乘法器242，在第2个chip时钟内将系数-1输出到乘法器242，依此类推。

乘法器242：用于接收时分复用计数器20输出的chip时钟值，用于在第1个chip时钟内，将外部输入数据和系数模块241输出的数据相乘，在第2～8个chip时钟的每个chip时钟内，将第二寄存器26输出的数据分别和系数模块241输出的数据相乘，将每次所得结果输出到加法模块22和减法模块25。

减法模块25：用于接收时分复用计数器20输出的chip时钟值，并在第1、2、3、5、7个chip时钟的每个chip时钟内将存储模块21读出的数据减去乘法模块24输出的数据，将所得结果输出到第二寄存器26。即：减法模块25在每个chip时钟作一次相减运算。

第二寄存器26：用于接收时分复用计数器20输出的chip时钟值，用于在第2～8个chip时钟的每个chip时钟内，分别将前一个chip时钟内来自加法模块22或减法模块25的数据输出到乘法模块24。即：第二寄存器26在每个chip时钟内输出一个数据到乘法模块24。

比较模块27：用于对接收到的来自加法模块22的数据进行计数，并在来自加法模块22的数据的个数等于当前时隙内包含数据的个数时，比较来自加法模块22的所有数据的能量，将其中能量最大的数据对应的时隙位置，作为当前时隙的同步位置，然后重新对来自加法模块22的数据进行计数。

通常一个时隙包含2560chip数据，在这种情况下，比较模块27每接收到2560个数据就进行一次所有数据的能量比较，确定一次时隙的同步位置。

进一步地，如图3所示，本发明中的存储模块21包括时分复用周期计数模块211和数据存储模块212，其中，

时分复用周期计数模块211：用于接收时分复用计数器20输出的chip时钟值，并在每收到一个chip时钟值8时，将时分复用周期值加1；并在时分复用周期值为129时，向数据存储模块212发送信号1；在时分复用周期值为145时，向数据存储模块212发送信号2；在时分复用周期值为209时，向数据存储模块212发送信号3；在时分复用周期值为241时，向数据存储模块212发送信号4；在时分复用周期值为249时，向数据存储模块212发送信号5；在时分复用周期值为253时，向数据存储模块212发送信号6；在时分复用周期值为254时，向数据存储模块212发送信号7；在时分复用周期值为256时，向数据存储模块212发送信号8。

数据存储模块212：用于接收时分复用计数器20输出的chip时钟值，用于在第1个chip时钟内将外部输入数据写入128chip段空间，在第2～8个chip时钟的每个chip时钟内分别将第一寄存器23输出的数据写入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间；并从收到时分复用周期计数模块211发送来的信号1开始，在每个时分复用周期的第1个chip时钟依次读出128chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号2开始，在每个时分复用周期的第2个chip时钟依次读出16chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号3开始，在每个时分复用周期的第3个chip时钟依次读出64chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号4开始，在每个时分复用周期的第4个chip时钟依次读出32chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号5开始，在每个时分复用周期的第5个chip时钟依次读出8chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号6开始，在每个时分复用周期的第6个chip时钟依次读出4chip段空间保存的一个数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号7开始，在每个时分复用周期的第7个chip时钟读出1chip段空间保存的数据到加法模块22和减法模块25，从收到时分复用周期计数模块211发送来的信号8开始，在每个时分复用周期的第8个chip时钟依次读出2chip段空间保存的一个数据到加法模块22和减法模块25。

由于实现图1所示的第一级运算必须要将外部输入数据延迟128chip后，才能输入加法模块22和减法模块25，因此，在PSC相关器最初开始工作时，必须在存储模块21的128chip段空间的数据写满后，才能将该段空间的第一个数据读出到加法模块22和减法模块25，开始第一级运算；同样，由于第2～8级运算必须将第一寄存器23输出的数据分别延迟16chip、64chip、32chip、8chip、4chip、1chip、2chip后才能输入到加法模块22和减法模块25，因此，必须分别在存储模块21的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间的数据写满后，才能将各段空间的第一个数据分别读出到加法模块22和减法模块25，开始第2～8级运算。即对于图2所示的时隙同步实现装置：

在第1～128个时分复用周期不作任何运算；

在第129～144个时分复用周期的第1个chip时钟实现第1级运算，第2～8个chip时钟不作任何运算；

在第145～208个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3～8个chip时钟不作任何运算；

在第209～240个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4～8个chip时钟不作任何运算；

在第241～248个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4个chip时钟实现第4级运算，第5～8个chip时钟不作任何运算；

在第251～252个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4个chip时钟实现第4级运算，第5个chip时钟实现第5级运算，第6～8个chip时钟不作任何运算；

在第253个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4个chip时钟实现第4级运算，第5个chip时钟实现第5级运算，第6个chip时钟实现第6级运算，第7～8个chip时钟不作任何运算；

在第254～255个时分复用周期的第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4个chip时钟实现第4级运算，第5个chip时钟实现第5级运算，第6个chip时钟实现第6级运算，第7个chip时钟实现第7级运算，第8个chip时钟不作任何运算；

在第256个时分复用周期以后的每个chip时钟内，如图4所示，第1个chip时钟实现第1级运算，第2个chip时钟实现第2级运算，第3个chip时钟实现第3级运算，第4个chip时钟实现第4级运算，第5个chip时钟实现第5级运算，第6个chip时钟实现第6级运算，第7个chip时钟实现第7级运算，第8个chip时钟实现第8级运算，并得到一个前256chip输入数据与PSC码的相关结果。

具体地，图2所示装置中的存储模块21可为随机存取存储器(RAM，Random Access Memory)，该RAM用于存储图1所示的寄存器D1～D8中缓存的数据。可以用8块独立的RAM来分别缓存D1～D8中缓存的数据，各块RAM的深度和宽度分别与D1～D8相同，为方便起见，将各块RAM分别称为R1～R8；也可以用一块RAM来缓存D1～D8中缓存的所有数据，如图5所示，该整块RAM的宽度为图1的D8中缓存数据的位宽，深度为128+16+64+32+8+4+1+2＝255，为方便起见，将该RAM以图1中D1～D8的深度为根据，划分为8段，各段的深度分别与图1所示的D 1～D8的深度相同，并将该8段空间分别称为R1～R8，且R1～R8在RAM中的排列位置不限。

将各级延迟在同一块RAM上实现，可大大节省ASIC的面积。

RAM的读写操作，需要与图2中其它模块的时序同步，才能完成如图1所示的功能。在每个时分复用周期的第1个chip时钟，要将外部输入数据写入一个到128chip段RAM即R1空间，同时从R1空间读出一个数据到加法模块22和减法模块25；在每个时分复用周期的第2个chip时钟内，要将第一寄存器的数据输出到R2空间，同时从R2空间读出一个数据到加法模块22和减法模块25；依此类推。

若用8块独立的RAM，即R1～R8缓存图1所示的八级运算所需数据，那么，应该分别定义各块RAM中缓存数据的地址，以便从各块RAM中读写数据。可用一个模为128的7bit的计数器，产生各RAM的读写数据地址。其中，该计数器的0～6bit即bit[6:0]，可以产生128chip段空间，即R1的读写数据地址；0～3bit即bit[3:0]、0～5bit即bit[5:0]、0～4bit即bit[4:0]、0～2bit即bit[2:0]、0～1bit即bit[1:0]、0bit即bit[0]，可以分别产生16chip段空间即R2、64chip段空间即R3、32chip段空间即R4、8chip段空间即R5、4chip段空间即R6、2chip段空间即R8的读写数据地址。

由于R1的空间为128chip，所以用一个可以产生0～127的数据的计数器，即7bit计数器就可以产生该空间所有数据的地址；由于R2的空间为16chip，所以用一个4bit的计数器就可以产生该空间所有数据的地址，可以推知：可以用7bit计数器的后4bit产生该空间所有数据的地址。以此类推，R1～R8空间中存储的数据的地址，分别用一个7bit计数器的不同bit部分就可全部产生。

若用一块RAM缓存图1所示的八级运算所需数据，那么，必须定义各级运算中的读写数据在整个RAM中的地址。首先，各段空间R1～R8都有一个基地址，R1～R8的基地址分别等于其第一个数据在整个RAM中的地址，各读写数据的地址等于其所属基地址加上其在所属段空间的相对地址。同样，各段RAM空间中读写数据的相对地址，可用一个模为128的7bit的计数器产生，具体地，其第0～6个bit即bit[6:0]，可依次产生128chip段空间，即R1的读写数据的相对地址；其第0～3个bit即bit[3:0]、其第0～5个bit即bit[5:0]、其第0～4个bit即bit[4:0]、其第0～2个bit即bit[2:0]、其第0～1个bit即bit[1:0]、其第0个bit即bit[0]，可分别产生16chip段即R2空间、64chip段空间即R3、32chip段空间即R4、8chip段空间即R5、4chip段空间即R6、2chip段空间即R8的读写数据的相对地址。

图6给出了用一块RAM缓存图1所示的各级运算数据时，本发明中的存储模块21的结构图，如图6所示，该存储模块21主要包括：基地址选择模块311、相对地址输出模块312、加法器313、时分复用周期计数模块314和RAM模块315，各模块的功能具体如下：

基地址选择模块311：用于保存R1～R8的基地址D1～D8，用于接收时分复用计数器20输出的chip时钟值，并在第1～8个chip时钟的每个chip时钟内分别将D1～D8输出到加法器313。即：基地址选择模块311在第1个chip时钟内将D1输出到加法器313，在第2个chip时钟内将D2输出到加法器313，依此类推。

相对地址输出模块312：用于接收时分复用计数器20输出的chip时钟值，并对chip时钟进行7bit即：0～127的循环计数，并在第1～8个chip时钟的每个chip时钟内，分别将0～6bit对应的计数值、0～3bit对应的计数值、0～5bit对应的计数值、0～4bit对应的计数值、0～2bit对应的计数值、0～1bit对应的计数值、计数值0、0bit对应的计数值作为相对地址输出到加法器313。即：相对地址输出模块312在第1个chip时钟内将0～6bit对应的计数值输出到加法器313，在第2个chip时钟内将0～3bit对应的计数值输出到加法器313，依此类推。

加法器313：用于将基地址选择模块311发送来的基地址和相对地址输出模块312输出的相对地址相加，并将得到的和作为读写地址输出到RAM模块315。

时分复用周期计数模块314：用于接收时分复用计数器20输出的chip时钟值，并在每收到一个chip时钟值8时，将时分复用周期值加1；并在时分复用周期值为129时，向RAM模块315发送信号1；在时分复用周期值为145时，向RAM模块315发送信号2；在时分复用周期值为209时，向RAM模块315发送信号3；在时分复用周期值为241时，向RAM模块315发送信号4；在时分复用周期值为249时，向RAM模块315发送信号5；在时分复用周期值为253时，向RAM模块315发送信号6；在时分复用周期值为254时，向RAM模块315发送信号7；在时分复用周期值为256时，向RAM模块315发送信号8。

RAM模块315：用于接收时分复用计数器20发送来的chip时钟值、以及接收加法器313输出的读写地址，用于在第一个chip时钟内将外部输入数据写入与读写地址对应的128chip段空间内，在第2～8个chip时钟的每个chip时钟内将第一寄存器23输出的数据分别写入与读写地址对应的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间内，用于从收到时分复用周期计数模块314发来的信号1开始，在每第1个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号2开始，在每第2个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号3开始，在每第3个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号4开始，在每第4个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号5开始，在每第5个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号6开始，在每第6个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号7开始，在每第7个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25；用于从收到时分复用周期计数模块314发来的信号8开始，在每第8个chip时钟内，将与读写地址对应的一个数据读出到加法模块22和减法模块25。

将图6与图3进行对比，可知：图3中的时分复用周期计数模块211即为图6中的时分复用周期计数模块314，图3中的数据存储模块212可包括图6中的基地址选择模块311、相对地址输出模块312、加法器313和RAM模块315。

基于上述结构，本发明提供的时隙同步实现方法是：

设定每8个chip时钟为一个时分复用周期，且在每个时分复用周期进行如下步骤：

第一chip时钟到来时，将当前外部输入数据写入存储模块的128chip段空间，计算当前chip时钟的外部输入数据与对应系数1的乘积，从存储模块的128chip段空间依次读出一个数据，计算该数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器；

第二chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第一chip时钟内第二寄存器保存的差值与对应系数-1的乘积，从存储模块的16chip段空间内依次读出一个数据，计算该数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第一chip时钟内保存的和值输出到存储模块的16chip段空间；

第三chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第二chip时钟内第二寄存器保存的差值与对应系数1的乘积，从存储模块的64chip段空间内依次读出一个数据，计算该数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第二chip时钟内保存的和值输出到存储模块的64chip段空间；

第四chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第三chip时钟内第二寄存器保存的差值与对应系数1的乘积，从存储模块的32chip段空间内依次读出一个数据，计算该数据与所述乘积的和值，并将所得和值分别保存到第一寄存器和第二寄存器，同时将第一寄存器在当前时分复用周期的第三chip时钟内保存的和值输出到存储模块的32chip段空间；

第五chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第四chip时钟内第二寄存器保存的和值与对应系数1的乘积，从存储模块的8chip段空间内依次读出一个数据，计算该数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第四chip时钟内保存的和值输出到存储模块的8chip段空间；

第六chip时钟内，计算前一个chip时钟内，即当前时分复用周期的第五chip时钟内第二寄存器保存的差值与对应系数1的乘积，从存储模块的4chip段空间内依次读出一个数据，计算该数据与所述乘积的和值，并将所得和值分别保存到第一寄存器和第二寄存器，同时将第一寄存器在当前时分复用周期的第五chip时钟内保存的和值输出到存储模块的4chip段空间；

第七chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第六chip时钟内第二寄存器保存的和值与对应系数1的乘积，从存储模块的1chip段空间内读出一个数据，计算该数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第六chip时钟内保存的和值输出到存储模块的1chip段空间；

第八chip时钟到来时，计算前一个chip时钟内，即当前时分复用周期的第七chip时钟内第二寄存器保存的差值与对应系数1的乘积，从存储模块的2chip段空间内依次读出一个数据，计算该数据与所述乘积的和值，保存该和值，并将计数值加一，判断当前计数值是否等于当前时隙所包含的外部输入数据的个数，若是，比较在当前时隙的每个时分复用周期的第8个chip时钟内保存的所有和值的能量，取其中能量最大的和值对应的时隙位置为当前时隙的同步位置，同时将计数值清零，同时将第一寄存器在当前时分复用周期的第七chip时钟内保存的和值输出到存储模块的2chip段空间。

需要指出的是，本发明中提到的chip时钟的长度可以根据实际需要任意设置，只要在每个chip时钟内完成图1所示的一级运算，在每8个chip时钟内完成图1所示的8级运算即可。

以上所述仅为本发明的过程及方法实施例，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1、一种时隙同步实现装置，其特征在于，该装置包括：时分复用计数器、存储模块、加法模块、第一寄存器、乘法模块、减法模块、第二寄存器和比较模块；其中：

时分复用计数器，将chip时钟值1～8循环输出到存储模块、加法模块、第一寄存器、乘法模块、减法模块和第二寄存器；

存储模块，接收时分复用计数器输出的chip时钟值，每收到一个chip时钟值8时，将时分复用周期值加1；在收到chip时钟值1时，将外部输入数据写入128chip段空间；在收到chip时钟值2～8时，分别将第一寄存器输出的数据写入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间；并在从第129个时分复用周期开始的每第1个chip时钟依次读出128chip段空间保存的一个数据到加法模块和减法模块；在从第145个时分复用周期开始的每第2个chip时钟依次读出16chip段空间保存的一个数据到加法模块和减法模块，在从第209个时分复用周期开始的每第3个chip时钟依次读出64chip段空间保存的一个数据到加法模块和减法模块，在从第241个时分复用周期开始的每第4个chip时钟依次读出32chip段空间保存的一个数据到加法模块和减法模块，在从第249个时分复用周期开始的每第5个chip时钟依次读出8chip段空间保存的一个数据到加法模块和减法模块，在从第253个时分复用周期开始的每第6个chip时钟依次读出4chip段空间保存的一个数据到加法模块和减法模块，在从254个时分复用周期开始的每第7个chip时钟读出1chip段空间保存的数据到加法模块和减法模块，在从256个时分复用周期开始的每第8个chip时钟依次读出2chip段空间保存的一个数据到加法模块和减法模块；在第2～8个chip时钟的每个chip时钟内分别将第一寄存器输出的数据写入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间；

加法模块，接收时分复用计数器输出的chip时钟值，将存储模块输出的数据和乘法模块输出的数据相加，在第1～7个chip时钟时分别将相加结果输出到第一寄存器，在第8个chip时钟时将相加结果输出到比较模块，在第4和第6个chip时钟时将相加结果输出到第二寄存器；

第一寄存器，接收时分复用计数器输出的chip时钟值，在第2～8个chip时钟的每个chip时钟内将前一chip时钟内来自加法模块的数据分别写入存储模块的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空间；

乘法模块，接收时分复用计数器输出的chip时钟值，在第1个chip时钟内，将外部输入数据和自身保存的系数1相乘；在第2～8个chip时钟的每个chip时钟内，分别将第二寄存器输出的数据和自身保存的系数-1，1，1，1，1，1，1对应相乘，将每次相乘结果分别输出到加法模块和减法模块；

减法模块，接收时分复用计数器输出的chip时钟值，在第1、2、3、5、7个chip时钟的每个chip时钟内，将存储模块读出的数据减去乘法模块输出的数据，并将相减结果输出到第二寄存器；

第二寄存器，接收时分复用计数器输出的chip时钟值，在第2～8个chip时钟的每个chip时钟内，分别将前一个chip时钟内来自加法模块或减法模块的数据输出到乘法模块；

比较模块，对接收到的来自加法模块的数据进行计数，并在来自加法模块的数据的个数等于当前时隙内包含数据的个数时，比较来自加法模块的所有数据的能量，将能量最大的数据对应的时隙位置作为当前时隙的同步位置。

2、如权利要求1所述的装置，其特征在于，所述存储模块包括时分复用周期计数模块和数据存储模块，其中，

时分复用周期计数模块，接收时分复用计数器输出的chip时钟值，并在每收到一个chip时钟值8时，将时分复用周期值加1；并在时分复用周期为129时，向数据存储模块分别发送第一信号；在时分复用周期值为145时，向数据存储模块发送第二信号；在时分复用周期值为209时，向数据存储模块发送第三信号；在时分复用周期值为241时，向数据存储模块发送第四信号；在时分复用周期值为249时，向数据存储模块发送第五信号；在时分复用周期值为253时，向数据存储模块发送第六信号；在时分复用周期值为254时，向数据存储模块发送第七信号；在时分复用周期值为256时，向数据存储模块发送第八信号；

数据存储模块，接收时分复用计数器输出的chip时钟值，在第1个chip时钟内将外部输入数据写入自身的第一空间，在第2～8个chip时钟的每个chip时钟内分别将第一寄存器输出的数据写入自身的第二至八空间；从收到时分复用周期计数模块发送来的第一信号开始，在每个时分复用周期的第1个chip时钟依次读出第一空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第二信号开始，在每个时分复用周期的第2个chip时钟依次读出第二空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第三信号开始，在每个时分复用周期的第3个chip时钟依次读出第三空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第四信号开始，在每个时分复用周期的第4个chip时钟依次读出第四空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第五信号开始，在每个时分复用周期的第5个chip时钟依次读出第五空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第六信号开始，在每个时分复用周期的第6个chip时钟依次读出第六空间保存的一个数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第七信号开始，在每个时分复用周期的第7个chip时钟读出第七空间保存的数据到加法模块和减法模块，从收到时分复用周期计数模块发送来的第八信号开始，在每个时分复用周期的第8个chip时钟依次读出第八空间保存的一个数据到加法模块和减法模块，其中，第一至八空间的深度分别为：128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。

3、如权利要求2所述的装置，其特征在于，所述数据存储模块包括基地址选择模块、相对地址输出模块、加法器和随机存取存储器RAM模块，其中：

基地址选择模块，保存RAM模块所包含的第一至八空间的基地址，接收时分复用计数器输出的chip时钟值，在第1～8个chip时钟的每个chip时钟内分别将RAM模块的第一至八空间的基地址对应输出到加法器；

相对地址输出模块，接收时分复用计数器输出的chip时钟值，并对chip时钟进行7bit的循环计数，并在第1～8个chip时钟的每个chip时钟内，分别将0～6bit对应的计数值、0～3bit对应的计数值、0～5bit对应的计数值、0～4bit对应的计数值、0～2bit对应的计数值、0～1bit对应的计数值、计数值0、0bit对应的计数值作为RAM模块的第一至八空间的相对地址对应输出到加法器；

加法器，将基地址选择模块发送来的基地址和相对地址输出模块输出的相对地址相加，并将得到的和作为读写地址输出到RAM模块；

RAM模块，接收时分复用计数器发来的chip时钟值、接收加法器输出的读写地址，在第一个chip时钟内将外部输入数据写入与读写地址对应的第一空间内，在第2～8个chip时钟的每个chip时钟内将第一寄存器输出的数据分别写入与读写地址对应的第二至八空间内，从收到时分复用周期计数模块发来的第一信号开始，在每第1个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第二信号开始，在每第2个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第三信号开始，在每第3个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第四信号开始，在每第4个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第五信号开始，在每第5个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第六信号开始，在每第6个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第七信号开始，在每第7个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块；从收到时分复用周期计数模块发来的第八信号开始，在每第8个chip时钟内，将与读写地址对应的一个数据读出到加法模块和减法模块，其中，第一至八空间的深度分别为：128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。

4、如权利要求1所述的装置，其特征在于，所述乘法模块包括：系数模块和乘法器，其中，

系数模块，接收时分复用计数模块输出的chip时钟值，在第1～8个chip时钟的每个chip时钟内分别将自身保存的系数1，-1，1，1，1，1，1，1输出到乘法器；

乘法器，接收时分复用计数模块输出的chip时钟值，在第1个chip时钟内，将外部输入数据和系数模块输出的系数相乘；在第2～8个chip时钟的每个chip时钟内，将第二寄存器输出的数据分别和系数模块输出的系数相乘，将每次相乘结果分别输出到加法模块和减法模块。

5、一种时隙同步实现方法，其特征在于，每收到一个外部输入数据都进行如下步骤，该方法包括：

第一chip时钟内，将当前外部输入数据写入存储模块的128chip段空间，计算当前chip时钟的外部输入数据与对应系数1的乘积，计算从存储模块的128chip段空间依次取出的一个外部输入数据与所述乘积的和值与差值，将和值保存到第一寄存器，将差值保存到第二寄存器；

第二chip时钟内，计算前一chip时钟内第二寄存器保存的差值与对应系数-1的乘积，计算从存储模块的16chip段空间依次取出的一个数据与所述乘积的和值与差值，将和值保存到第一寄存器，将差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第一chip时钟内保存的和值输出到存储模块的16chip段空间；

第三chip时钟内，计算前一个chip时钟内第二寄存器保存的差值与对应系数1的乘积，计算从存储模块的64chip段空间内依次读出的一个数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第二chip时钟内保存的和值输出到存储模块的64chip段空间；

第四chip时钟内，计算前一个chip时钟内第二寄存器保存的差值与对应系数1的乘积，计算从存储模块的32chip段空间内依次读出的一个数据与所述乘积的和值，并将所得和值分别保存到第一寄存器和第二寄存器，同时将第一寄存器在当前时分复用周期的第三chip时钟内保存的和值输出到存储模块的32chip段空间；

第五chip时钟内，计算前一个chip时钟内第二寄存器保存的和值与对应系数1的乘积，计算从存储模块的8chip段空间内依次读出的一个数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第四chip时钟内保存的和值输出到存储模块的8chip段空间；

第六chip时钟内，计算前一个chip时钟内第二寄存器保存的差值与对应系数1的乘积，计算从存储模块的4chip段空间内依次读出的一个数据与所述乘积的和值，并将所得和值分别保存到第一寄存器和第二寄存器，同时将第一寄存器在当前时分复用周期的第五chip时钟内保存的和值输出到存储模块的4chip段空间；

第七chip时钟内，计算前一个chip时钟内第二寄存器保存的和值与对应系数1的乘积，计算从存储模块的1chip段空间内读出的一个数据与所述乘积的和值与差值，将所得和值保存到第一寄存器，将所得差值保存到第二寄存器，同时将第一寄存器在当前时分复用周期的第六chip时钟内保存的和值输出到存储模块的1chip段空间；

第八chip时钟内，计算前一chip时钟第二寄存器保存的差值与对应系数1的乘积，计算并保存从存储模块的2chip段空间内依次取出的一个数据与所述乘积的和值，将计数值加一，在计数值等于当前时隙所包含外部输入数据的个数时，比较当前时隙的第八chip时钟内保存的所有和值的能量，取能量最大的和值对应的时隙位置为当前时隙的同步位置，并将计数值清零，且第一寄存器将前一chip时钟保存的和值输出到存储模块的2chip段空间。

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