WO2001088979A2 - Halbleiterbauelement und verfahren zu dessen herstellung - Google Patents

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WO2001088979A2
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Thomas Münch
Achim Neu
Martin Reiss
Johann Winderl
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Definitions

  • the invention relates to a semiconductor component with a semiconductor chip having contact pads on its first main surface, a rewiring film which spares the contact pads being applied to the first main surface and which has a solder mask covering the conductor tracks on the side facing away from the first main side of the semiconductor chip, the in the at least a recess lying contact pads are connected via wire connections to adjacent conductor ends of the conductor lines for connecting the contact pads to solder contacts located in recesses of the solder mask and each wire connection is surrounded with a potting compound together with the associated conductor end.
  • the invention further relates to a method for producing such a semiconductor component.
  • BOC housings are applied to a carrier substrate by means of a ball grid array (BGA) and electrically connected to the latter.
  • the characteristic feature of this BOC housing is a redistribution foil, which has conductor tracks on the side facing away from the first main side of the semiconductor chip, which ends in the vicinity of the cutouts of the redistribution foil.
  • the at least one cutout in the film enables an electrical connection of the conductor track end via a bond wire to the contact pad (s) located in the cutout. There is usually one on the conductor tracks
  • soldering mask applied, which spares the other ends of the conductor tracks. These exposed ends of the conductor tracks form a solder contact, which can be electrically conductively connected to a solder ball.
  • solder contact which can be electrically conductively connected to a solder ball.
  • the invention therefore proposes to provide the solder stop mask with at least one recess and / or with at least one elevation, by means of which the spreading of the casting compound can be specifically controlled when it is applied to the semiconductor component.
  • a course of the potting compound is thus limited by one or more recesses in the solder mask, which act as a channel for the potting compound.
  • the potting compound can be redirected, that is, passed past the cutouts for the solder contacts.
  • increases, that is to say barriers, can also be provided for guiding the casting compound.
  • the invention thus makes it possible to keep the distances between the at least one recess, in which the contact pads are located, and the recesses, in which the later solder balls are inserted, small. Miniaturization of the semiconductor component is thus possible.
  • the at least one depression and / or the at least one elevation is advantageously located in a region of the solder mask that is located between the at least one recess in the rewiring foil and the associated recesses for the solder contacts.
  • the depression and / or the elevation form a barrier which prevents the casting compound from running in the direction of the cutouts for the solder contacts.
  • the at least one depression and / or the at least one elevation surrounds the at least one recess of the rewiring film all around. If the contact pads of the semiconductor chip are arranged in a row, for example, it is possible to place them in a single recess in the rewiring film. In this case it is advantageous to let the depression and / or the elevation run along the circumference of this recess.
  • the at least one depressions and / or the at least one elevation each run at least around a cutout for the solder contacts.
  • the solder mask can have a branched system of depressions and / or elevations, which take over the function of channels for the casting compound. This configuration also allows the inclusion of a large amount of excess potting compound.
  • the solder mask can be structured photochemically.
  • the depressions can be produced together with the cutouts for the solder contacts. No additional manufacturing step is therefore necessary. Furthermore, the same machining tool can be used as was previously the case.
  • the depression can at least partially penetrate the solder mask. It is particularly advantageous if the recess completely penetrates the solder mask, since in this case the etching step for producing the recess for the solder contacts and for producing the recesses in only one
  • Step is possible. However, if the recess only partially penetrates the solder mask, the etching process must be interrupted for the first time in order to then completely etch out the cutouts for the solder contacts in a second step.
  • solder mask is permanently deformable.
  • you can the depressions are produced by means of an embossing.
  • the design of the recess can be chosen as desired; it only depends on the embossing tool used.
  • a further advantageous embodiment consists in producing the solder mask from a printable material.
  • the at least one increase can be easily printed on the solder mask.
  • the increase could also be generated by applying thicker areas of the solder mask at the desired locations, for example by laminating a foil, by printing or spraying, and when structuring the solder mask later (which also includes the creation of the recess for the solder contacts ) to generate the final contour of the elevations by exposure, punching, drilling or milling.
  • the increase advantageously has a lower height than the solder balls later connected to the solder contacts in order to enable a secure electrical connection to a printed circuit board.
  • the inventive method for producing a generic semiconductor component according to the preamble of claim 1 comprises the following steps:
  • the manufacturing method according to the invention enables a semiconductor component in which the distances between the at least one recess in which the contact pads lie and the recesses for the solder contacts can be arranged at a short distance from one another. Flow of the potting compound is hindered by the fact that when the potting compound is applied, the side walls of the template or the mold prevent flow in the direction of the cutouts for the solder contacts. Only after the potting compound has solidified sufficiently are the stencil or the casting mold removed.
  • the manufacturing method according to the invention enables extremely simple process control, since the sealing pressure and the temperature load can be adapted to the requirements in a simple manner.
  • the flow of the casting compound can be restricted with the simplest means. Temperature control can be implemented either by heating the semiconductor component, at this point in time consisting of the semiconductor chip and the rewiring film, or else the casting mold. This allows the exact material properties to be set, that is, the viscosity of the
  • Potting compound is adjustable so that a bubble-free filling of the recess is possible. Furthermore, the temperature control makes it possible that a further spreading or flowing of the sealing compound is no longer possible after the template or the casting mold has been removed.
  • the template or the casting mold advantageously saves the at least one recess and the associated conductor ends , but the cutouts for the solder balls are covered by the template.
  • the template is glued onto the rewiring film. Removal is possible, for example, by washing, etching or peeling off the template from the rewiring foil.
  • FIG. 1 shows a cross-section of a section of a BOC semiconductor component known from the prior art, in which the cutouts are not yet covered with a casting compound
  • FIG. 2 shows a first exemplary embodiment of a semiconductor component according to the invention in cross section
  • FIG. 3 shows a top view of a semiconductor component according to the invention
  • FIG. 4 shows a top view of a second exemplary embodiment of a semiconductor component according to the invention
  • FIG. 5 shows a cross section of a third exemplary embodiment of a semiconductor component according to the invention
  • FIG. 6 shows a fourth exemplary embodiment of a semiconductor component according to the invention in cross section
  • Figures 7 to 9 a first variant of a manufacturing method according to the invention
  • Figures 10 to 12 A second variant of a manufacturing method according to the invention for a BOC semiconductor component.
  • FIG. 1 shows in cross section a section of a BOC semiconductor component known from the prior art.
  • a semiconductor chip 1 has 11 contact pads 2 on a first main side. Only one contact pad 2 is shown in FIG. 1, but it goes without saying that the semiconductor chip 1 can have a large number of contact pads on its first main side 11. For example, these could be arranged in a row. Alternatively, however, it would also be conceivable that these are distributed over the first main area.
  • a redistribution foil 3 is applied to the first main side 11 of the semiconductor chip 1.
  • the redistribution foil 3 consists of a substrate 5, on which conductor tracks 6 are applied.
  • a solder mask 7 is located on the conductor tracks 6.
  • the redistribution foil 3 is applied by means of an adhesive layer 4 on the first main side 11 of the semiconductor chip 1.
  • the redistribution foil 3 has at least one recess 9 at the locations of the contact pads 2.
  • the contact pads 2 can all lie in a recess 9.
  • the rewiring film 3 could also have a plurality of cutouts 9, in which case at least one contact pad 2 would come to rest in each of the cutouts 9.
  • the solder mask 7 is designed such that it does not cover the conductor tracks 6 adjacent to the recess 9 and makes conductor track ends 12, 12 'accessible. Furthermore, the solder mask 7 has further cutouts 10, so that the area of a conductor strip is exposed to form a solder contact 17.
  • the solder contact 17 is provided for connection to a solder ball, the connection being normally established by soldering.
  • a conductor track 6 will end at the locations of a recess 10.
  • a conductor track can also have several solder contacts. te (accessible through a recess 10).
  • the conductor end 12 is connected to the contact pad 2 of the semiconductor chip 1 via a wire connection 8, in the present exemplary embodiment a bonding wire.
  • the potting compound In order to prevent the inclusion of air, the potting compound generally has a very low viscosity when applied. As a result, part of the sealing compound can reach the surface of the solder mask 7, 7 'and run in the direction of the cutouts 10. If the potting compound comes into contact with the conductor strips 13, a secure electrical connection cannot be made between the solder contact 17 and a solder ball.
  • FIG. 2 shows a first exemplary embodiment of a semiconductor component according to the invention, which solves the problem described.
  • the solder mask 7 has in the area between the recess 9 and the recess
  • the 10 is located, at least one recess 15.
  • three depressions 15 are shown. It would also be sufficient to provide only one depression 15.
  • the width of the depression 15 in relation to the solder resist 7 can in principle be chosen as desired. The more volume the recess or recesses have, the more excess potting compound can be accommodated.
  • the depressions 15 penetrate the solder mask 7 completely. This means that the conductor tracks 6 would be accessible at the locations of the depressions 15. It is therefore advantageous to use the potting compound 14 made of a non-conductive material. It would also be conceivable that the recesses 15 would only partially penetrate the solder mask 7. In this case, the electrical properties of the casting compound 14 would not have to be taken into account.
  • FIG. 3 shows a top view of the exemplary embodiment according to the invention in accordance with the first variant.
  • the contact pads 2 are arranged in a row and lie in a single recess 9.
  • the contact pads 2 are connected via wire connections 8 to adjacent conductor ends 12, 12 ', which are located on both sides of the recess 9.
  • the conductor ends 12, 12 ' can be arranged mirror-symmetrically with respect to the recess, but need not be.
  • a depression 15 is provided which runs around the recess 9.
  • the exemplary embodiment according to FIG. 3 has only a single depression 15. As shown in FIG. 2, however, a plurality of concentric depressions could also be arranged on the recess 9. In the exemplary embodiment, the depression 15 does not penetrate the solder mask 7, this means that the conductor tracks 6 are not exposed by the depression 15.
  • FIG. 4 shows a section from a second exemplary embodiment of a semiconductor component according to the invention.
  • the depressions 15 can be applied to the solder mask 7, for example in the form of a “channel system”.
  • the depressions 15a, 15b, 15c run, connected to one another, around a recess 10, so that an excess potting compound can thereby be directed away from the recesses 10 in a targeted manner.
  • the channel system shown in FIG. 4 represents only one exemplary embodiment. In principle, any arrangement of depressions is also conceivable that serves to guide the casting compound away from the cutouts 10 (solder contacts 17).
  • the depressions 15 can be introduced in a simple manner in that the solder mask is structured photochemically.
  • the photochemical structuring can take place together with the structuring of the recesses 10.
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  • the elevation 16 need not, as shown in FIG. 6, lie on the edge of the solder mask located in the direction of the recess 9.
  • the elevation 16 could also be located centrally or in the direction of the recess 10. The further the elevation 16 is located in the direction of the recess 10, the more outlet surface there is for the casting compound 14.
  • a template 18 is applied to the rewiring film 3.
  • the template 18 can either be pressed onto the rewiring foil 3 with pressure or else be adhesively connected to it.
  • the template 18 naturally has a recess at the points at which the potting compound is to be applied, i.e. at the points of the recess 9 and the connection point between the wire connection 8 and the conductor end 12, into which a potting compound 14 is introduced by means of a dispensing needle 20 can. Only after the casting compound 14 has hardened is the template 18 removed from the rewiring film 3.
  • the template 18 covers the locations of the solder contacts 17 prevents the casting compound from flowing into the recesses 10, that is to say the solder contacts 17. It goes without saying that the redistribution foil 3 was already firmly connected to the semiconductor chip 1 before the potting compound 14 was applied and had been structured beforehand.
  • FIG. 10 to 12 An alternative manufacturing method is shown in Figures 10 to 12.
  • a casting mold 19 is also conceivable.
  • the casting mold 19 has the advantage that the shape of the potting compound can be predetermined.
  • the potting compound then has, for example, the shape of a dome, as can be seen in FIG.
  • the mold 19 is with pressure on the already

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Abstract

Die Erfindung schlägt ein Halbleiterbauelement mit einem auf seiner ersten Hauptfläche Kontaktpads aufweisenden Halbleiterchip vor, wobei auf der ersten Hauptfläche eine die Kontaktpads aussparende Umverdrahtungsfolie aufgebracht ist, die auf der von der ersten Hauptseite des Halbleiterchips abgewandten Seite eine Leiterzüge bedeckende Lötstoppmaske aufweist, wobei die in der zumindest einen Aussparung liegenden Kontaktpads über Drahtverbindungen mit benachbarten Leiterzugenden der Leiterzüge zur Verbindung der Kontaktpads mit in Aussparungen der Lötstoppmaske gelegenen Lötkontakten verbunden sind und wobei jede Drahtverbindung zusammen mit dem zugehörigen Leiterzugende mit einer Vergussmasse umgeben ist. Hierbei weist die Lötstoppmaske zumindest eine Vertiefung und/oder zumindest eine Erhöhung auf, durch die die Ausbreitung der Vergussmasse beim Aufbringen auf das Halbleiterbauelement gezielt gelenkt werden kann.

Description

Beschreibung
Halbleiterbauelement und Verfahren zu dessen Herstellung
Die Erfindung betrifft ein Halbleiterbauelement mit einem auf seiner ersten Hauptfläche Kontaktpads aufweisenden Halbleiterchip, wobei auf der ersten Hauptfläche eine die Kontaktpads aussparende Umverdrahtungsfolie aufgebracht ist, die auf der von der ersten Hauptseite des Halbleiterchips abgewandten Seite eine Leiterzüge bedeckende Lötstoppmaske aufweist, wobei die in der zumindest einen Aussparung liegenden Kontaktpads über Drahtverbindungen mit benachbarten Leiterzugenden der Leiterzüge zur Verbindung der Kontaktpads mit in Aussparungen der Lötstoppmaske gelegenen Lötkontakten verbunden sind und wobei jede Drahtverbindung zusammen mit dem zugehörigen Leiterzugende mit einer Vergußmasse umgeben ist. Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines derartigen Halbleiterbauelementes .
Halbleiterbauelemente mit einem sogenannten Board on Chip
(BOC) -Gehäuse werden mittels eines Ball Grid Arrays (BGA) auf ein Trägersubstrat aufgebracht und mit diesem elektrisch verbunden. Kennzeichnendes Merkmal dieser BOC-Gehäuse ist eine Umverdrahtungsfolie, die auf der von der ersten Hauptseite des Halbleiterchips abgewandten Seite Leiterzüge aufweist, die in der Nähe der Aussparungen der Umverdrahtungsfolie enden. Die zumindest eine Aussparung in der Folie ermöglicht eine elektrische Verbindung des Leiterbahnendes über einen Bonddraht mit dem oder den in der Aussparung befindlichen Kontaktpad(s) . Üblicherweise ist auf den Leiterbahnen eine
Lδtstoppmaske aufgebracht, die die anderen Enden der Leiterzüge ausspart. Diese freigelegten Enden der Leiterzüge bilden einen Lötkontakt, der mit einer Lötkugel (Ball) elektrisch leitend verbunden werden kann. Um eine Beschädigung der Drahtverbindungen, zum Beispiel beim Aufbringen des Halbleiterbauelementes auf das Trägersubstrat (Board) zu vermeiden, werden die Aussparung der Kontaktpads sowie die Verbindungs- φ
Φ
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Φ y rr
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Φ Q
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Diese Aufgabe wird mit den Merkmalen des Patentanspruches 1 gelöst. Das Herstellungsverfahren ist im Patentanspruch 10 angegeben .
Zur Vermeidung dieses Problemes schlägt die Erfindung deshalb vor, die Lötstoppmaske mit zumindest einer Vertiefung und/oder mit zumindest einer Erhöhung zu versehen, durch die die Ausbreitung der Vergußmasse beim Aufbringen auf das Halb- leiterbauelement gezielt gelenkt werden kann.
Ein Verlaufen der Vergußmasse wird somit begrenzt durch eine beziehungsweise mehrere Vertiefungen in der Lötstoppmaske, die die Funktion eines Kanales für die Vergußmasse überneh- men. Hierdurch kann die Vergußmasse umgeleitet werden, das heißt an den Aussparungen für die Lötkontakte vorbei geleitet werden. Stattdessen oder zusätzlich können auch Erhöhungen, also Barrieren, zum Lenken der Vergußmasse vorgesehen sein. Die Erfindung ermöglicht es somit, die Abstände zwischen der zumindest einen Aussparung, in denen die Kontaktpads gelegen sind, und den Aussparungen, in die die späteren Lötkugeln eingesetzt werden, gering zu halten. Somit ist eine Miniaturisierung des Halbleiterbauelementes möglich.
Vorteilhafte Ausgestaltungen ergeben sich aus den untergeordneten Ansprüchen.
Vorteilhafterweise ist die zumindest eine Vertiefung und/oder die zumindest eine Erhöhung in einem Bereich der Lötstoppmas- ke gelegen, der sich zwischen der zumindest einen Aussparung der Umverdrahtungsfolie und den zugeordneten Aussparungen für die Lδtkontakte befindet. In diesem Fall bilden die Vertiefung und/oder die Erhöhung eine Barriere, die ein Verlaufen der Vergußmasse in Richtung der Aussparungen für die Lötkon- takte verhindert. In einer weiteren vorteilhaften Ausgestaltung umgibt die zumindest eine Vertiefung und/oder die zumindest eine Erhöhung die zumindest eine Aussparung der Umverdrahtungsfolie ringsherum. Sind die Kontaktpads des Halbleiterchips beispielsweise in einer Reihe angeordnet, so ist es möglich, diese in einer einzigen Aussparung der Umverdrahtungsfolie zu plazieren. In diesem Fall ist es vorteilhaft, die Vertiefung und/oder die Erhöhung entlang des Umfanges dieser Aussparung verlaufen zu lassen.
Alternativ oder zusätzlich ist es vorstellbar, daß die zumindest eine Vertiefungen und/oder die zumindest eine Erhöhung jeweils wenigstens um eine Aussparung für die Lötkontakte herum verläuft. In diesem Fall kann die Lötstoppmaske ein verzweigtes System von Vertiefungen und/oder Erhöhungen aufweisen, die die Funktion von Kanälen für die Vergußmasse übernehmen. Diese Ausgestaltung ermöglicht auch die Aufnahme einer großen Menge an überschüssiger Vergußmasse.
Besonders vorteilhaft ist es, wenn die Lötstoppmaske photochemisch strukturierbar ist. In diesem Fall können die Vertiefungen zusammen mit den Aussparungen für die Lötkontakte hergestellt werden. Es ist deshalb kein zusätzlicher Herstellungsschritt notwendig. Weiterhin kann das gleiche Bearbei- tungswerkzeug, wie bisher üblich, verwendet werden. Die Vertiefung kann dabei die Lötstoppmaske zumindest teilweise durchdringen. Besonders vorteilhaft ist es, wenn die Vertiefung die Lötstoppmaske vollständig durchdringt, da in diesem Fall der Ätzschritt zur Herstellung der Aussparung für die Lötkontakte und zur Herstellung der Vertiefungen in nur einem
Schritt möglich ist. Durchdringt die Vertiefung die Lötstoppmaske jedoch nur teilweise, so muß der Ätzprozeß ein erstes Mal unterbrochen werden, um dann in einem zweiten Schritt die Aussparungen für die Lötkontakte vollständig auszuätzen.
Eine weitere vorteilhafte Variante besteht darin, daß die Lötstoppmaske dauerhaft verformbar ist. In diesem Fall können die Vertiefungen mittels einer Prägung hergestellt werden. Die Ausgestaltung der Vertiefung ist in diesem Fall beliebig wählbar, sie hängt lediglich λron dem verwendeten Prägewerkzeug ab .
Eine weitere vorteilhafte Ausgestaltung besteht darin, die Lötstoppmaske aus einem druckbaren Material herzustellen. In diesem Fall können die zumindest eine Erhöhung auf einfache Weise auf die Lötstoppmaske aufgedruckt werden. Alternativ wäre es auch denkbar, die Erhöhung aus einem mit dem Löt- stopplack kompatiblen Material zu erzeugen. Die Erhöhung könnte jedoch auch dadurch erzeugt werden, daß an den erwünschten Stellen der Lötstopplack bereichsweise dicker aufgebracht wird, zum Beispiel durch Laminierung einer Folie, durch Printen oder Sprühen, und beim späteren Strukturieren des Lδtstopplackes (der auch die Erzeugung der Aussparung für die Lötkontakte beinhaltet) durch Belichten, Stanzen, Bohren oder Fräsen die Endkontur der Erhöhungen zu erzeugen.
Vorteilhafterweise weist die Erhöhung eine geringere Höhe als die später mit den Lötkontakten verbundenen Lötkugeln auf, um eine sichere elektrische Verbindung mit einer Leiterplatte (Board) zu ermöglichen.
Das erfindungsgemäße Verfahren zum Herstellen eines gattungs- gemäßen Halbleiterbauelementes gemäß dem Oberbegriff des Patentanspruches 1 umfaßt die folgenden Schritte :
a) Aufbringen einer Umverdrahtungsfolie auf einen Halblei- terchip, so daß die Kontaktpads in der zumindest einen
Aussparung der Umverdrahtungsfolie zum Liegen kommen,
b) Aufbringen einer Schablone oder einer Gießform auf die Umverdrahtungsfolie,
c) Einfüllen der Vergußmasse in die Schablone oder die Gießform, d) Aushärten der Vergußmasse und
e) Entfernen der Schablone oder Gießform.
Das erfindungsgemäße Herstellungsverfahren ermöglicht ein Halbleiterbauelement, bei dem die Abstände zwischen der zumindest einen Aussparung, in der die Kontaktpads liegen und den Aussparungen für die Lötkontakte mit geringem Abstand zu- einander angeordnet sein können. Ein Fließen der Vergußmasse wird dadurch behindert, daß beim Aufbringen der Vergußmasse die Seitenwände der Schablone oder die Gießform ein Fließen in Richtung der Aussparungen für die Lötkontakte verhindert . Erst nachdem die Vergußmasse ausreichend verfestigt ist, wer- den die Schablone beziehungsweise die Gießform entfernt. Das erfindungsgemäße Herstellungsverfahren ermöglicht eine überaus einfache Prozeßführung, da der Abdichtdruck und die Temperaturbelastung auf einfache Weise den Anforderungen angepaßt werden können. Mit einfachsten Mitteln ist ein Ein- schränken des Fließwegs der Vergußmasse möglich. Eine Temperaturkontrolle ist entweder durch Aufheizen des Halbleiterbauelementes, zu diesem Zeitpunkt bestehend aus dem Halbleiterchip und der Umverdrahtungsfolie, oder aber der Gießform realisierbar. Hierdurch können die genauen Materialeigen- Schäften eingestellt werden, das heißt die Viskosität der
Vergußmasse ist einstellbar, so daß eine blasenfreie Auffüllung der Aussparung möglich ist. Weiterhin ermöglicht die Temperaturkontrolle, das ein weiteres Ausbreiten beziehungsweise Fließen der Vergußmasse nach dem Entfernen der Schablo- ne oder der Gießform nicht mehr möglich ist.
Vorteilhafte Ausgestaltungen des Herstellungsverfahrens ergeben sich aus den untergeordneten Ansprüchen.
Vorteilhafterweise spart die Schablone oder die Gießform die zumindest eine Aussparung und die zugeordneten Leiterzugenden aus, wobei jedoch die Aussparungen für die Lötkugeln durch die Schablone bedeckt werden.
In einer vorteilhaften Ausgestaltung des erfindungsgemäßen Herstellungsverfahrens wird die Schablone auf die Umverdrahtungsfolie aufgeklebt. Eine Entfernung ist beispielsweise durch Waschen, Ätzen oder Abziehen der Schablone von der Umverdrahtungsfolie möglich.
Die Erfindung der Vorteile werden anhand der nachfolgenden Figuren weiter erläutert. Es zeigen:
Figur 1 einen Ausschnitt eines aus dem Stand der Technik bekannten BOC-Halbleiterbauelementes im Querschnitt, bei dem die Aussparungen noch nicht mit einer Vergußmasse bedeckt sind,
Figur 2 ein erstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes im Quer- schnitt,
Figur 3 ein erfindungsgemäßes Halbleiterbauelement in der Draufsicht,
Figur 4 ein zweites Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht,
Figur 5 ein drittes Ausführungsbeispiel eines erfin- dungsgemäßen Halbleiterbauelementes im Querschnitt,
Figur 6 ein viertes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes im Quer- schnitt, Figur 7 bis 9 eine erste Variante eines erfindungsgemäßen Herstellungsverfahrens und
Figur 10 bis 12 Eine zweite Variante eines erfindungsgemäßen Herstellungsverfahrens für ein BOC-Halbleiterbauelement .
Die Figur 1 zeigt im Querschnitt einen Ausschnitt eines aus dem Stand der Technik bekannten BOC-Halbleiterbauelementes . Ein Halbleiterchip 1 weist auf einer ersten Hauptseite 11 Kontaktpads 2 auf. In der Figur 1 ist lediglich ein Kontakt- pad 2 dargestellt, es versteht sich jedoch von selbst, daß der Halbleiterchip 1 auf seiner ersten Hauptseite 11 eine Vielzahl an Kontaktpads aufweisen kann. Diese könnten beispielsweise in einer Reihe angeordnet sein. Alternativ wäre es jedoch auch denkbar, daß diese über die erste Hauptfläche verteilt sind. Auf die erste Hauptseite 11 des Halbleiterchips 1 ist eine Umverdrahtungsfolie 3 aufgebracht. Die Umverdrahtungsfolie 3 besteht aus einem Substrat 5, auf dem Leiterzüge 6 aufgebracht sind. Auf den Leiterzügen 6 ist eine Lδtstoppmaske 7 gelegen. Die Umverdrahtungsfolie 3 ist mittels einer Kleberschicht 4 auf der ersten Hauptseite 11 des Halbleiterchips 1 aufgebracht . Dabei weist die Umverdrah- tungsfolie 3 an den Stellen der Kontaktpads 2 zumindest eine Aussparung 9 auf. Die Kontaktpads 2 können dabei alle in ei- ner Aussparung 9 liegen. Selbstverständlich könnte die Umver- drahtungsfolie 3 auch mehrere Aussparungen 9 aufweisen, wobei dann jeweils mindestens ein Kontaktpad 2 in jeder der Aussparungen 9 zum Liegen käme. Die Lötstoppmaske 7 ist derart ausgeführt, daß diese benachbart der Aussparung 9 die Leiterzüge 6 nicht bedeckt und Leiterzugenden 12, 12' zugänglich macht. Ferner weist die Lötstoppmaske 7 weitere Aussparungen 10 auf, so daß der Bereich eines Leiterzuges freigelegt wird zur Bildung eines Lötkontaktes 17. Der Lötkontakt 17 ist zur Verbindung mit einer Lotkugel vorgesehen, wobei die Verbindung üb- licherweise durch Löten hergestellt wird. In der Regel wird ein Leiterzug 6 an den Stellen einer Aussparung 10 enden. Selbstverständlich kann ein Leiterzug auch mehrere Lötkontak- te (zugänglich jeweils durch eine Aussparung 10) aufweisen. Das Leiterzugende 12 ist über eine Drahtverbindung 8, im vorliegenden Ausführungsbeispiel ein Bonddraht, mit dem Kontakt- pad 2 des Halbleiterchips 1 verbunden.
Um einen Feuchtigkeitsschutz und einen mechanischen Schutz der Drahtverbindung 8 zu gewährleisten, werden die Ausnehmung
9 sowie die Leiterzugenden 12, 12' mit einer Vergußmasse umgeben. Um den Einschluß von Luft zu verhindern, weist die Vergußmasse beim Aufbringen in der Regel eine sehr niedrige Viskosität auf. Hierdurch kann ein Teil der Vergußmasse auf die Oberfläche der Lδtstoppmaske 7, 7' gelangen und in Richtung der Aussparungen 10 verlaufen. Kommt die Vergußmasse mit dem Leiterzuge 13 in Kontakt, so kann keine sichere elektri- sehe Verbindung zwischen dem Lötkontakt 17 und einer Lötkugel hergestellt werden.
In der Figur 2 ist ein erstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes dargestellt, das die beschriebene Problematik löst. Die Lötstoppmaske 7 weist in dem Bereich, der zwischen der Aussparung 9 und der Aussparung
10 gelegen ist, zumindest eine Vertiefung 15 auf. In dem vorliegenden Ausführungsbeispiel gemäß Figur 2 sind drei Vertiefungen 15 dargestellt. Es wäre auch ausreichend, lediglich eine Vertiefung 15 vorzusehen. Die Breite der Vertiefung 15 im Verhältnis zu dem Lδtstopplack 7 ist prinzipiell beliebig wählbar. Je mehr Volumen die Vertiefung beziehungsweise die Vertiefungen haben, desto mehr überschüssige Vergußmasse kann hierdurch aufgenommen werden. Die Vertiefungen 15 durchdrin- gen, wie in der Figur 2 ersichtlich, die Lötstoppmaske 7 vollständig. Dies bedeutet, an den Stellen der Vertiefungen 15 wären die Leiterzüge 6 zugänglich. Es ist deshalb vorteilhaft, die Vergußmasse 14 aus einem nicht leitenden Material zu verwenden. Es wäre auch denkbar, daß die Vertiefungen 15 lediglich teilweise die Lötstoppmaske 7 durchdringen würden. In diesem Fall müßten die elektrischen Eigenschaften der Vergußmasse 14 nicht beachtet werden. In der Figur 3 ist das erfindungsgemäße Ausführungsbeispiel gemäß der ersten Variante in einer Draufsicht dargestellt. Die Kontaktpads 2 sind hierbei in einer Reihe angeordnet und liegen in einer einzigen Aussparung 9. Die Kontaktpads 2 sind über Drahtverbindungen 8 mit benachbarten Leiterzugenden 12 , 12' verbunden, die beidseitig der Aussparung 9 gelegen sind. Die Leiterzugenden 12, 12' können dabei spiegelsymmetrisch bezüglich der Aussparung angeordnet sein, müssen es jedoch nicht. Um beim Auffüllen der Aussparung 9 mit einer Vergußmasse 14 ein Verlaufen in Richtung der Aussparungen 10, die Lötkontakte 17 freilegen, zu vermeiden, ist eine um die Aussparung 9 umlaufende Vertiefung 15 vorgesehen. Das Ausführungsbeispiel gemäß der Figur 3 weist nur eine einzige Ver- tiefung 15 auf. Wie in Figur 2 dargestellt, könnten jedoch auch mehrere, konzentrische Vertiefungen an die Aussparung 9 angeordnet sein. Im Ausführungsbeispiel durchdringt die Vertiefung 15 die Lötstoppmaske 7 nicht, dies bedeutet, die Leiterzüge 6 werden durch die Vertiefung 15 nicht freigelegt.
Figur 4 zeigt einen Ausschnitt aus einem zweiten Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes. Die Vertiefungen 15 können beispielsweise in Form "Kanalsystems" auf der Lötstoppmaske 7 aufgebracht sein. Die Vertiefungen 15a, 15b, 15c verlaufen dabei, miteinander verbunden, um eine Aussparung 10 jeweils herum, so daß eine überschüssige Vergußmasse hierdurch gezielt von den Aussparungen 10 weg geleitet werden kann. Das in der Figur 4 dargestellte Kanalsystem stellt lediglich ein Ausführungsbeispiel dar. Prinzipiell ist auch jede beliebige Anordnung von Vertiefungen denkbar, die dazu dient, die Vergußmasse von den Aussparungen 10 (Lötkontakten 17) weg zu leiten.
Die Vertiefungen 15 lassen sich auf einfache Weise dadurch einbringen, daß die Lötstoppmaske photochemisch strukturiert wird. Die photochemische Strukturierung kann zusammen mit der Strukturierung der Ausnehmungen 10 erfolgen. Eine besonders
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Aussparung 9 und den Aussparungen 10 vorzusehen. Die Erhöhung 16 muß nicht, wie in Figur 6 gezeigt, an dem in Richtung der Aussparung 9 gelegenen Rand der Lötstoppmaske liegen. Die Erhöhung 16 könnte auch mittig oder in Richtung der Ausnehmung 10 gelegen sein. Je weiter die Erhöhung 16 in Richtung der Aussparung 10 gelegen ist, desto mehr Auslauffläche für die Vergußmasse 14 besteht.
Um eine Kontaminierung der Lötkontakte 17 mit der Vergußmasse zu verhindern, kann anstatt einer erfindungsgemäßen Ausgestaltung der Lötstoppmaske 7 auch das folgende Herstellungsverfahren gemäß der Figuren 7 bis 9 angewandt werden. Hierbei wird eine Schablone 18 auf die Umverdrahtungsfolie 3 aufgebracht. Die Schablone 18 kann hierbei entweder mit Druck auf die Umverdrahtungsfolie 3 aufgepreßt werden oder aber mit dieser klebend verbunden sein. Die Schablone 18 weist selbstverständlich an den Stellen, an denen die Vergußmasse aufgebracht werden soll, also an Stellen der Aussparung 9 sowie der Verbindungsstelle zwischen der Drahtverbindung 8 und dem Leiterzugende 12, eine Aussparung auf, in die mittels einer Dispensnadel 20 eine Vergußmasse 14 eingebracht werden kann. Erst nachdem die Vergußmasse 14 ausgehärtet ist, wird die Schablone 18 von der Umverdrahtungsfolie 3 entfernt. Dadurch, daß die Schablone 18 die Stellen der Lδtkontakte 17 bedeckt, wird ein Fließen der Vergußmasse in die Aussparungen 10, das heißt die Lötkontakte 17, verhindert. Es versteht sich von selbst, daß die Umverdrahtungsfolie 3 mit dem Halbleiterchip 1 vor dem Aufbringen der Vergußmasse 14 bereits fest verbunden wurde und vorher strukturiert wurde .
Ein alternatives Herstellungsverfahren ist in den Figuren 10 bis 12 dargestellt. Anstatt einer Schablone ist auch die Verwendung einer Gießform 19 denkbar. Gegenüber der Schablone 18 weist die Gießform 19 den Vorteil auf, daß hierdurch die Form der Vergußmasse vorgebbar ist. Die Vergußmasse weist dann beispielsweise, wie in Figur 12 ersichtlich, die Form einer Kuppe auf. Die Gießform 19 wird mit Druck auf die bereits mit
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Claims

Patentansprüche
1. Halbleiterbauelement mit einem auf seiner ersten Hauptfläche (11) Kontaktpads (2) aufweisenden Halbleiterchip (1) , wo- bei auf der ersten Hauptfläche (11) eine die Kontaktpads (2) aussparende Umverdrahtungsfolie (3) aufgebracht ist, die auf der von der ersten Hauptseite des Halbleiterchips (1) abgewandten Seite eine Leiterzüge (6) bedeckende Lötstoppmaske (7) aufweist, wobei die in der zumindest einen Aussparung liegenden Kontaktpads (2) über Drahtverbindungen (8) mit benachbarten Leiterzugenden (12) der Leiterzüge (6) zur Verbindung der Kontaktpads (2) mit in Aussparungen (10) der Lötstoppmaske gelegenen Lötkontakten (17) verbunden sind und wobei jede Drahtverbindung (8) zusammen mit dem zugehörigen Leiterzugende (12) mit einer Vergußmasse (14) umgeben ist, d a d u r c h g e k e n n z e i c h n e t, daß die Lötstoppmaske (7) zumindest eine Vertiefung (15) und/oder zumindest eine Erhöhung (16) aufweist, durch die die Ausbreitung der Vergußmasse beim Aufbringen auf das Halbleiterbau- element gezielt gelenkt werden kann.
2. Halbleiterbauelement nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die zumindest eine Vertiefung (15) und/oder die zumindest ei- ne Erhöhung (16) in einem Bereich der Lötstoppmaske (7) gelegen ist, der sich zwischen der zumindest einen Aussparung (9) der Umverdrahtungsfolie (3) und den zugeordneten Aussparungen (10) für die Lötkontakte (17) befindet.
3. Halbleiterbauelement nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die zumindest eine Vertiefung (15) und/oder die zumindest eine Erhöhung (16) die zumindest eine Aussparung (9) der Umverdrahtungsfolie (3) ringsherum umgibt.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß die zumindest eine Vertiefung (15) und/oder zumindest eine Erhöhung (16) jeweils wenigstens um eine Aussparung (10) für die Lötkontakte (17) herum verläuft.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die Lötstoppmaske (7) photochemisch strukturierbar ist.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß die Lötstoppmaske (7) dauerhaft verformbar ist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Lötstoppmaske (7) aus einem druckbaren Material besteht.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die Vertiefung (15) die Lötstoppmaske (7) zumindest teilweise durchdringt .
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Erhöhung (16) eine geringere Höhe als sie später mit den Lδtkontakten verbundenen Lδtkugeln aufweist.
10. Verfahren zum Herstellen eines Halbleiterbauelementes gemäß dem Oberbegriff des Patentanspruches 1 mit den folgenden Schritten:
a) Aufbringen einer Umverdrahtungsfolie (3) auf einen Halbleiterchip (1) , so daß die Kontaktpads (2) in der zumindest einen Aussparung (9) zum Liegen kommen, b) Aufbringen einer Schablone (18) oder einer Gießform (19) auf die Umverdrahtungsfolie (3) , c) Einfüllen der Vergußmasse (14) in die Schablone (18) oder die Gießform (19) , d) Aushärten der Vergußmasse (14) und e) Entfernen der Schablone (18) oder der Gießform (19) .
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß die Schablone (18) oder die Gießform (19) die zumindest eine Aussparung (9) und die zugeordneten Leiterzugenden (12) ausspart und die Aussparungen (10) für die Lötkugeln durch die Schablone (18) bedeckt werden.
12. Verfahren nach Anspruch 11 oder 12, d a d u r c h g e k e n n z e i c h n e t, daß die Schablone (18) auf die Umverdrahtungsfolie (3) aufgeklebt wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß die Schablone (18) durch Waschen, Ätzen oder Abziehen von der Umverdrahtungsfolie (3) wieder entfernt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318428B2 (en) 2004-05-28 2016-04-19 Nxp B.V. Chip having two groups of chip contacts

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10329575A1 (de) * 2003-06-30 2005-01-20 Robert Bosch Gmbh Baueinheit mit einem wannenförmigen Gehäuseteil und mit einem darin befindlichen Vergusswerkstoff
DE102021213165A1 (de) 2021-11-23 2023-05-25 Zf Friedrichshafen Ag Verfahren zum Bauteilschutz einer Leiterplatte

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107151A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd ピングリツトアレイプラスチツクパツケ−ジ
DE3723547C2 (de) * 1987-07-16 1996-09-26 Gao Ges Automation Org Trägerelement zum Einbau in Ausweiskarten
EP0472766A1 (de) * 1990-08-30 1992-03-04 Siemens Aktiengesellschaft Verfahren zum Abdecken eines kontaktierten Halbleiterchips
JP2815225B2 (ja) * 1990-09-10 1998-10-27 富士通株式会社 半導体装置およびその封止方法
JPH04146654A (ja) * 1990-10-09 1992-05-20 Shindengen Electric Mfg Co Ltd 半導体装置とその製造方法
JPH06216275A (ja) * 1993-01-14 1994-08-05 Sony Corp ベアチップ実装用基板の構造
JP3146849B2 (ja) * 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US6667560B2 (en) * 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
JP2947225B2 (ja) * 1997-06-13 1999-09-13 日本電気株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 012, no. 348 (E-659), 19. September 1988 (1988-09-19) -& JP 63 107151 A (HITACHI LTD;OTHERS: 01), 12. Mai 1988 (1988-05-12) *
PATENT ABSTRACTS OF JAPAN vol. 016, no. 372 (E-1246), 11. August 1992 (1992-08-11) -& JP 04 118950 A (FUJITSU LTD;OTHERS: 01), 20. April 1992 (1992-04-20) *
PATENT ABSTRACTS OF JAPAN vol. 016, no. 423 (E-1260), 7. September 1992 (1992-09-07) -& JP 04 146654 A (SHINDENGEN ELECTRIC MFG CO LTD), 20. Mai 1992 (1992-05-20) *
PATENT ABSTRACTS OF JAPAN vol. 018, no. 577 (E-1625), 4. November 1994 (1994-11-04) -& JP 06 216275 A (SONY CORP), 5. August 1994 (1994-08-05) *
PATENT ABSTRACTS OF JAPAN vol. 1996, no. 04, 30. April 1996 (1996-04-30) -& JP 07 321244 A (MATSUSHITA ELECTRIC IND CO LTD), 8. Dezember 1995 (1995-12-08) *
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 04, 30. April 1999 (1999-04-30) -& JP 11 008275 A (NEC CORP), 12. Januar 1999 (1999-01-12) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318428B2 (en) 2004-05-28 2016-04-19 Nxp B.V. Chip having two groups of chip contacts

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