WO2001059918A1 - Dispositif onduleur - Google Patents

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WO2001059918A1
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inverter
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circuit
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Akihisa Yamamoto
Kazuaki Hiyama
Shinji Hatae
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Mitsubishi Denki Kabushiki Kaisha
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection

Definitions

  • the present invention relates to an inverter device, and more particularly to an inverter device provided with a circuit for preventing breakdown and malfunction of a high breakdown voltage IC used for drive control of a bridge circuit formed by a switching element for driving a load.
  • FIG. 8 is a schematic circuit diagram showing a connection example of the clamp diodes. Note that Fig. 8 shows only one peripheral circuit of high voltage IC that controls switching of any one high voltage IC, for example, a switching element that drives the load connected to the external connection terminal U to which the load is connected. ing.
  • the high-voltage IC 101 has a low-voltage-side reference terminal VSS and a high-voltage-side reference terminal.
  • a clamp diode 102 is connected between Vs and the high-voltage IC 101 has a positive power supply voltage applied.
  • the operation of the switching element 104 connected between the external power supply connection terminal P to be connected and the external connection terminal U to which the load is connected is controlled.
  • the high withstand voltage IC for controlling the operation of the switch f element 105 connected between the external connection terminal U and the external power supply terminal N to which the negative power supply voltage is applied is omitted.
  • the load connected to the external connection terminal U has a small impedance, and drives this load to cause a large current to flow, resulting in a minus potential surge of several tens of volts.
  • a negative potential higher than the withstand voltage of the high-voltage IC 101 is applied.
  • the clamp diode 102 alone cannot sufficiently suppress the negative voltage applied to the high-voltage IC 101, causing a problem such as malfunction of the high-voltage IC 101 and, in some cases, rupture.
  • a problem such as malfunction of the high-voltage IC 101 and, in some cases, rupture.
  • An object of the present invention is to solve the above-described problems, and to provide an inverter device that can prevent malfunction and destruction of a high breakdown voltage IC that performs switching control of a switching element that drives a load.
  • the inverter device includes an at least one pair of switching elements connected in series in a forward direction between both pole terminals of a DC power supply that supplies power to a load. And an inverter driving circuit unit for driving each switching element of the inverter circuit unit, which has at least one high-voltage IC having a different reference potential for each signal level of the input signal and the output signal.
  • the potential of the low-voltage-side reference terminal to which the reference of the operation of the high-voltage IC in the inverter drive circuit section and the reference of the signal on the low-potential side of the high-voltage IC are applied The clamp circuit that clamps to the high-side reference terminal to which the potential that is the reference of the high-side signal in c is applied, and the high-voltage IC in the inverter drive circuit In which and a partial pressure circuit for dividing the voltage between the compression side reference terminal and the negative electrode of the DC power source.
  • the voltage divider circuit that divides the voltage between the low-voltage reference terminal of the high-voltage IC and the negative electrode of the DC power supply is provided, and the voltage is applied between the high-voltage reference terminal and the low-voltage reference terminal of the high-voltage IC.
  • the negative voltage to be applied is prevented from becoming lower than the minimum value of the rated withstand voltage between the terminals.
  • the voltage dividing circuit may be provided for each high withstand voltage IC.
  • the voltage dividing circuit is constituted by an element forming a voltage dividing resistor connected between the low voltage side reference terminal of the high voltage IC in the inverter driving circuit and the negative electrode of the DC power supply.
  • the part is composed of elements that form a voltage dividing resistor such as one resistor or one inductance.
  • the low-voltage-side reference terminal of the high-withstand-voltage IC in the inverter drive circuit section is
  • the clamp circuit and the element forming the voltage dividing resistor may be connected to each other via a diode, so that current does not flow from the voltage dividing resistor to the low voltage side reference terminal of the high voltage IC.
  • a bypass circuit section for bypassing the voltage dividing circuit section is provided for each of the voltage dividing circuit sections so that the operating current of the high voltage IC output from the low voltage side reference terminal flows to the negative electrode of the DC power supply.
  • the bypass circuit section is constituted by a bypass diode for bypassing the voltage dividing circuit section, and the bypass circuit section is constituted by one bypass diode.
  • FIG. 1 is a schematic circuit diagram showing an example of an inverter device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram in which peripheral circuits of the high withstand voltage IC 13 in FIG. 1 are extracted and shown.
  • FIG. 3 is a schematic circuit diagram showing another example of the inverter device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a circuit example of the high voltage IC 13a in FIG. Yes,
  • FIG. 5 is a schematic circuit diagram showing an example of the inverter device according to Embodiment 2 of the present invention.
  • FIG. 6 is a schematic circuit diagram showing another example of the inverter device according to Embodiment 2 of the present invention.
  • FIG. 7 is a schematic circuit diagram showing another example of the inverter device according to Embodiment 2 of the present invention.
  • FIG. 8 is a partial circuit diagram showing an example of a conventional inverter device.
  • FIG. 1 is a schematic circuit diagram showing an example of an inverter device according to Embodiment 1 of the present invention.
  • FIG. 1 shows a three-phase inverter device as an example.
  • a three-phase inverter device 1 includes six switching elements Q1 to Q6 composed of IGBTs, and diodes D1 to D6 connected in parallel corresponding to the switching elements Q1 to Q6, respectively. 6 and a inverter drive circuit 3 for driving the voltage inverter. .
  • the respective collectors of the switching elements Q1 to Q3 are connected to an external power supply connection terminal P for applying a positive power supply voltage to the voltage-type inverter 2, respectively.
  • the external power supply connection terminal P the inductance Lcl to Lc3 of the corresponding wiring is formed, respectively.
  • Each of the switching elements Q 4 to Q 6 is connected to an external power supply connection terminal N for applying a negative power supply voltage to the voltage type inverter 2.
  • each of the emitters and the external power supply connection terminal N are connected.
  • the inductance L e4 to L e6 of the corresponding wiring is formed.
  • the emitter of the switching element Q1 and the collector of the switching element Q4 are respectively connected to an external connection terminal U for connecting a load, and the inductance L e 1 of the wiring is provided between the emitter and the external connection terminal U.
  • the inductance Lc4 of the wiring is formed between the collector and the external connection terminal U.
  • the emitter of the switching element Q2 and the collector of the switching element Q5 are respectively connected to an external connection terminal V for connecting a load, and a wiring is provided between the emitter and the external connection terminal V.
  • Inductance L e 2 force
  • An inductance L c5 of wiring is formed between the collector and the external connection terminal V.
  • the emitter of the switching element Q3 and the collector of the switching element Q6 are respectively connected to an external connection terminal W for connecting a load, and the inductance L e of the wiring is provided between the emitter and the external connection terminal W. 3, an inductance Lc 6 of wiring is formed between the collector and the external connection terminal W.
  • the gates of the switching elements Q 1 to Q 6 are connected to the inverter driving circuit 3 via the corresponding resistors R 1 to R 6, and the inverter driving circuit 3 switches each switching element according to the input control signal.
  • the switching control of Q1 to Q6 is performed.
  • a DC power supply VDC is connected between the external power supply connection terminal P and the external power supply connection terminal N, and the external connection terminals U, V, and W are each provided with a reactor (not shown) as a load. Is connected.
  • the inverter driving circuit 3 there are provided high-voltage resistant ICs 11 to 16 which are provided corresponding to the respective switching elements Q1 to Q6 of the voltage type inverter 2 and drive the respective switching elements Q1 to Q6. Further, between the high-side reference terminal Vs and the low-side reference terminal VSS in each of the high-withstand voltage ICs 11 to 16, the direction from the low-side reference terminal VSS to the high-side reference terminal Vs is a forward direction. And the clamp diodes D11 to D16 are connected correspondingly.
  • the low-voltage side reference terminals VSS of the high withstand voltage ICs 11 to 16 are connected to an external power supply via a protection circuit 21 including a voltage dividing resistor R21 and a bypass diode D21 connected in parallel to the voltage dividing resistor R21. Connected to terminal N and external ground terminal GND.
  • each control signal input terminal IN is connected to the corresponding external control signal input terminal Up, Vp, Wp, Un, Vn, Wn, respectively, and each positive side power supply input terminal VC C and The low-voltage-side reference terminal VSS serving as a negative-side power supply input terminal is connected to the positive and negative electrodes of the DC power supply 22, respectively.
  • FIG. 1 shows only an example of the internal circuit of the high-withstand-voltage IC 13.
  • Each internal circuit of 16 is omitted. Accordingly, the operation of the high withstand voltage IC.13 will be described below, and the operation of the other high withstand voltage ICs is the same as that of the high withstand voltage -LCI3, and thus the description thereof will be omitted.
  • the high withstand voltage IC 13 includes an input buffer 25, an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) 26, a resistor R27, and a driver circuit 28.
  • the input terminal is to the control signal input terminal IN
  • the output terminal is to the gate of the NMOS transistor 26
  • the positive power supply input terminal is to the positive power supply input terminal VCC
  • the negative power supply input terminal is to the low voltage reference terminal.
  • Each is connected to VSS.
  • the drain of the NMOS transistor 26 is connected to the resistor R2.7 and the input terminal of the driver circuit 28, respectively, and the source of the NMOS transistor 26 is connected to the low-voltage side reference terminal VSS.
  • the NMOS transistor 26 and the resistor R 27 convert the output signal of the input buffer 25 to a signal of a floating potential floating from the potential of the signal.
  • the generated level shifter 29 is formed.
  • the output terminal is the output terminal OUT of the high voltage IC 13
  • the positive power supply input terminal is the floating power supply positive input terminal Vb
  • the negative power supply input terminal is the floating power supply negative input terminal.
  • Each is connected to the high-voltage side reference terminal Vs.
  • the input buffer 25, the driver circuit 28, and the level shifter 29 form a level shift circuit.
  • FIG. 2 is a circuit diagram extracting and showing peripheral circuits of the high voltage IC 13 in FIG. 1.
  • the operation of the protection circuit 21 will be described with reference to FIG. In FIG. 2, the wiring inductance is omitted.
  • Reactors forming a load are connected to the external connection terminals U to W respectively. Is divided by the voltage divider resistor R 21 of the protection circuit 21 and the clamp diode D 13.
  • the operating current I 11 of the high voltage IC 13 flowing from the low voltage side reference terminal VSS to the external power supply connection terminal N is limited by the resistor R 21.
  • the operating current I1 is bypassed by a bypass diode D21 connected in parallel with the resistor R21. Needless to say, the operating current. If the resistance value of the voltage dividing resistor R 21 is small enough to have no problematic effect on I 1, the bypass diode D 21 may be omitted.
  • FIGS. 1 and 2 a high-voltage IC for driving the switching elements Q1 to Q6 has been described as an example, but the present invention is not limited to this, and the driving control of the switching elements Q1 to Q6 is not limited thereto. It can be applied to high voltage ICs used for For example, the present invention can be applied to a high withstand voltage IC including a level shift circuit that drives a switching element and a level shift circuit that functions as an overcurrent detection circuit that detects that an overcurrent has flowed through the switching element. .
  • FIG. 3 is a diagram showing another example of the inverter device according to the first embodiment in such a case
  • FIG. 4 is a diagram showing a circuit example of the high withstand voltage IC shown in FIG. .
  • FIG. 3 the switching device Q1 of the inverter device 1 shown in FIG.
  • An example of a high-voltage IC and its peripheral circuits continued is shown as an example, and the same applies to other high-voltage ICs and their peripheral circuits, and therefore is omitted.
  • 3 and 4 the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted, and only the differences from FIG. 1 will be described.
  • FIG. 3 The difference between FIG. 3 and FIG. 1 is that the emitters of the switching elements Q1 to Q3 are connected to the corresponding external connection terminals U to W via the current detection resistors R4:!
  • the connection between the emitters of the elements Q4 to Q6 and the external power supply connection terminal N via the current detection resistors R44 to R46 and the internal circuit of each of the high voltage ICs 1 1 to 16 in Fig. 1 are changed.
  • NOR circuits N41 to N46 have been added.
  • one input terminal of the N-channel R circuits N41 to N46 forms an inverting input terminal for inverting the input signal level, and the other input terminal does not invert the input signal level. It has a non-inverting input terminal.
  • Each control signal input terminal IN of the high breakdown voltage I Cl la to 16a is connected to the output terminal of the corresponding NOR circuit N41 to N46, and each non-inverting input terminal of the NOR circuit N41 to N46 is External control signal input terminals are connected to Up, Vp, Wp, Un, Vn, and Wn, respectively.
  • connection between the emitters of the switching elements Q1 to Q6 and the corresponding resistors R41 to R46 is the input terminal of each of the high-voltage ICs 11a to 16a.
  • the output terminals F out of the high voltage ICs 11 a to 16 a corresponding to each other are connected to the respective inverting input terminals of the NOR circuits N 41 to N 46.
  • the voltage IC 13a is composed of input buffers 25 and 41, an NMOS transistor 26, a P-channel MOS transistor (hereinafter referred to as a PMOS transistor) 42, resistors R27 and R47, and driver circuits 28 and 44.
  • the input terminal is the input terminal Fin
  • the output terminal is the gate of the PMOS transistor 42
  • the positive power supply input terminal is the floating power supply positive input terminal Vb
  • the negative power supply input terminal is the high voltage side.
  • Each is connected to the reference terminal Vs.
  • the drain of the PMOS transistor 42 is connected to the resistor R47 and the input terminal of the driver circuit 44, respectively, and the source of the PMOS transistor 42 is connected to the floating: source positive side input terminal Vb.
  • the PMOS transistor 42 and the resistor R47 form a level shifter 49 that shifts down the output signal of the input buffer 41 and generates a signal of a potential with reference to the ground level.
  • the output terminal is connected to the output terminal F out of the high voltage IC 13a
  • the positive power input terminal is connected to the positive power input terminal VCC
  • the negative power input terminal is connected to the low voltage reference terminal VSS.
  • the input buffer 25, the driver circuit 28, and the level shifter 29 serve as a level shift circuit for shifting up the input signal
  • the input buffer 41, the driver circuit 44, and the level shifter 49 serve as the input signal.
  • Level shift circuits for shifting down are formed.
  • the high-withstand-voltage IC 13a performs switching according to the control signal input from the external control signal input terminal Up to the corresponding control signal input terminal IN via the NOR circuit N43.
  • Driving element Q 1 and obtained from resistor R 41. Detects overcurrent flowing through switching element Q 1 from voltage.
  • a high-level signal is input to the input terminal Fin of the high-voltage IC 13a, and the high-voltage IC is input while the high-level signal is input.
  • C.1.3a outputs a low-level signal from the output terminal Fout.
  • the output terminal When a low-level signal is input to the inverting input terminal of the N ⁇ R circuit N43, the output terminal is at the high level regardless of the control signal input from the external control signal input terminal Up, The output terminal OUT of the high-withstand-voltage IC 13a is at the low level, and the switching element Q1 is turned off. Note that the connection of the clamp diodes D 11 to D 16 and the protection circuit 21 to the high-voltage ICs 11 a to 16 a is the same as that of each terminal of the high-voltage ICs 11 to 16 in FIG. The description is omitted.
  • the inverter device is provided between the low-voltage-side reference terminal VSS of the high-withstand-voltage IC and the external power supply connection terminal N for applying the negative power supply voltage to the voltage-type inverter 2.
  • a protection circuit 21 formed by connecting a bypass diode D 21 in parallel to a voltage dividing resistor R 21 is provided. Therefore, by adding a simple circuit, the high-voltage side reference terminal Vs and low-voltage side reference terminal VSS The negative voltage applied between these terminals can be prevented from falling below the minimum value of the rated withstand voltage between the terminals due to negative surge or the like generated at the time of switching of the switching element. ⁇ The breakdown voltage can be prevented at low cost.
  • one protection circuit 21 prevents each high-voltage IC from being destroyed by a negative surge.However, the protection circuit 21 is provided for each high-voltage IC.
  • Such a configuration is referred to as a second embodiment of the present invention.
  • FIG. 5 is a schematic circuit diagram showing an example of the inverter device according to Embodiment 2 of the present invention.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted, and only the differences from FIG. 1 will be described.
  • Fig. 5 The difference between Fig. 5 and Fig. 1 is that instead of the protection circuit 21 in Fig. 1, each high breakdown voltage. Protection composed of a parallel-connected voltage dividing resistor and bypass diode for each of ICs 11 to 16 Because of the provision of the circuits 61 to 66, the inverter drive circuit of FIG. 1 is referred to as an inverter drive circuit 53, and the inverter device 1 of FIG. 1 is referred to as an inverter device 51.
  • the inverter device 51 includes a voltage type inverter 2 and an inverter drive circuit 53.
  • the inverter drive circuit 53 is composed of high withstand voltage ICs 11 to 16, clamp diodes D 11 to D 16, DC power supplies 22 and 31 to 36, and protection circuits 61 to 66.
  • Each protection circuit 6 :! 6 to 6 form a circuit in which a voltage dividing resistor and a bypass diode are connected in parallel, and each protection circuit 61 to 66 corresponds to a corresponding voltage dividing resistor R61 to R66.
  • the bypass diodes D61 to D66 are connected in parallel.
  • the protection circuit 63 is a low voltage side reference terminal VSS of the high voltage IC 13 and an external power supply connection terminal. N. Specifically, the connection between the voltage dividing resistor R 63 and the bypass diode D 63 is connected to the low-voltage side reference terminal VSS of the high-voltage IC 13, The connection between the resistor R63 and the power source of the bypass diode D63 is connected to the external power supply connection terminal N, respectively.
  • a load reactor is connected to each of the external connection terminals U to W.
  • a negative surge generated between the external connection terminal U and the external power supply connection terminal N due to switching of the switching element Q1.
  • the circuit diagram of FIG. 5 showing the peripheral circuit of the high withstand voltage IC 13 extracted and shown is the same as that of FIG. 2 except that the protection circuit 21 is replaced by the protection circuit 63. Referring to FIG. 2, the protection circuit 21 is replaced with the protection circuit 63 to explain.
  • the operating current I1 of the high-voltage IC 13 flowing from the low-voltage side reference terminal VSS to the external power supply connection terminal N I1 force The resistance is limited by the resistor R63.
  • the operating current I1 is bypassed by a bypass diode D63 connected in parallel with R63. Needless to say, the bypass diode D63 may be omitted if the resistance value of the voltage-dividing resistor R63 is so small that it does not adversely affect the operating current I1.
  • protection circuits 61 to 66 are connected between the low-voltage side reference terminals VSS of the high-withstand voltage ICs 11 to 16 and the external power supply connection terminal N, respectively.
  • a closed loop is formed in the ground wiring.
  • Diodes D71 to D76 may be connected between these sections and the corresponding low-voltage side reference terminals VSS of the corresponding high-withstand-voltage ICs 11 to 16.
  • a low-voltage-side reference terminal VSS of the high-voltage IC 13 is connected to a diode 73 node, and a clamp diode D is connected to the diode 73 power source.
  • the connection between the anode of 13 and the voltage dividing resistor R 63 and the anode of the bypass diode D 63 is connected. To do this Therefore, it is possible to prevent a closed loop from being formed in the direction from the external power supply connection terminal N to the external power supply connection terminal N via the voltage dividing resistor R 63 and the low voltage side reference terminal VSS.
  • the high-voltage IC for driving the switching elements Q1 to Q6 has been described as an example.
  • the high-voltage IC is used for driving control of the switching elements.
  • High voltage IC with high breakdown voltage Ic for example, a high-voltage IC composed of a level shift circuit that drives a switching element and a level shift circuit that forms an overcurrent detection circuit that detects the overcurrent flowing in the switching element can do.
  • the configuration is the same as in FIGS. 3 and 4 in the first embodiment.
  • the inverter device has a high withstand voltage IC 1:!
  • a voltage dividing resistor and a bypass diode are connected in parallel between each of the low-voltage side reference terminals VSS to 16 and the external power supply connection terminal N for applying a negative power supply voltage to the voltage source inverter 2.
  • the protection circuits 61 to 66 thus formed are provided in correspondence with each other. Therefore, the negative voltage applied between the high-side reference terminal Vs and the low-side reference terminal VSS of each high-withstand-voltage IC is generated by a negative surge or the like generated at the time of switching of the switching element. It is possible to more reliably prevent the rated breakdown voltage from falling below the minimum value, and to more reliably prevent malfunction of the high-withstand-voltage IC and breakdown withstand voltage.
  • the case where a resistor is used as the voltage dividing resistor constituting the protection circuit has been described as an example.
  • the present invention is not limited to this.
  • an element that forms a voltage dividing resistor such as a resistor may be used.
  • the three-phase inverter is described as an example.
  • the present invention is not limited to this, and can be applied to a single-phase inverter device and the like.
  • a protection circuit having a simple configuration by adding a protection circuit having a simple configuration, a negative surge generated at the time of switching of each of the switching elements constituting the inverter can be used to control the driving of each of the switching elements. It is possible to provide an inverter device capable of preventing a breakdown voltage IC from malfunctioning and breakdown breakdown.

Description

明 細 書
インバータ装置
技術分野
本発明は、 インバータ装置に関し、 特に負荷を駆動するスイッチング素子で形 成されたプリッジ回路の駆動制御に使用される高耐圧 I Cの耐圧破壊及び誤動作 を防止する回路を備えたィンバータ装置に関する。
背景技術
従来、 特開平 1 0— 4 2 5 7 5号公報に開示されているように、 インバータ装 置において、 負荷の駆動を行うスイッチング素子のスイッチング時に、 電流の単 位時間あたりの変化量 d i / d tと配線のインダクタンスから発生するマイナス サージ対策として、 該スィツチング素子を駆動制御する高耐圧 I Cの低圧側基準 端子と高圧側基準端子との間にクランプダイォードを接続していた。
本発明の前提である基本技術とその課題
図 8は、 上記クランプダイォ一ドの接続例を示した概略の回路図である。 'なお、 図 8では、 任意の 1つの高耐圧 I C、 例えば負荷が接続される外部接続端子 Uに 接続される負荷を駆動するスィツチング素子のスィツチング制御を行う高耐圧 Γ Cの周辺回路のみを示している。
高耐圧 I C 1 0 1の低圧側基準端子 V S Sと高圧側基準端子. V sとの間にクラ ンプダイオード 1 0 2が接続されており、 高耐圧 I C 1 0 1は、 正の電源電圧が 印加される外部電源接続端子 Pと負荷が接続される外部接続端子 Uとの間に接続 されたスイッチング素子 1 0 4の動作制御を行う。 外部接続端子 Uと負の電源電 圧が印加される外部電源接続端子 Nとの間に接続されたスィッチン f素子 1 0 5 の動作制御を行う高耐圧 I Cは省略してレヽる。
マイナス電位のサージによって、 高圧側基準端子 V sと低圧側基準端子 V S S との間の電圧 V (V S - V S S )が負電圧になったときのみ、 クランプダイオード 1 0 2によつて該電圧 V (V s - V S S )は、 クランプダイオード 1 0 2の順方向 電圧に保たれる。 、
し力 し、 外部接続端子 Uに接続される負荷のイシピーダンスが小さく、 該負荷 を駆動して大電流が流れ、 マイナス電位のサージが数十 Vといった大きさになる と、 クランプダイオード 1 0 2における、 順回復時間による遅れと例えば数百ァ ンペアといった大電流が流れたときの V - I特性から、 高耐圧 I C 1 0 1の耐電 圧以上のマイナス電位が印加されてしまう。 このため、 クランプダイオード 1 0 2だけでは、 高耐圧 I C 1 0 1にかかる負電圧を十分に抑えることができず、 高 耐圧 I C 1 0 1の誤動作、 場合によっては破壌を招くといった問題があった。
本発明は上記のような課題を解決するもので、 負荷の駆動を行うスィツチング 素子のスィツチング制御を行う高耐圧 I Cの誤動作及び破壊を防止することがで きるインバータ装置を得ることを目的とする。
発明の開示
本発明のインバータ装置は、 負荷に対して電源供給を行う直流電源の両極端子 間に順方向に直列に接続される少なくとも 1対のスィツチング素子で構成された、 負荷に対してィンバータ駆動を行うためのィンバータ回路部と、 入力信号と出力 信号における各信号レベルの基準となる電位が異なる少なくとも 1つの高耐圧 I Cを有し、 該インバータ回路部の各スイッチング素子の駆動を行うインバータ駆 . 動回路部と、 該インバータ駆動回路部における高耐圧 I Cの動作の基準となると 共に該高耐圧 I Cの低電位側の信号の基準となる電位が印加される低圧側基準端 子の電位を、 該高耐圧 I cにおける高電位側の信号の基準となる電位が印加され る高圧側基準端子にクランプするクランプ回路部と、 ィンバ タ駆動回路部にお ける高耐圧 I Cの低圧側基準端子と直流電源の負極との間の電圧を分圧する分圧 回路部とを備えるものである。 このように、 高耐圧 I Cの低圧側基準端子と直流 電源の負極との間の電圧を分圧する分圧回路部を備え、 高耐圧 I Cにおける高圧 側基準端子と低圧側基準端子との間に印加される負電圧が、 該端子間の定格耐電— 圧の最小値以下にならないようにしたものである。
—方、 上記分圧回路部を高耐圧 I Cごとに設けるようにしてもよレ、。
また、 上記分圧回路部を、 インバータ駆動回路部における高耐圧 I Cの低圧側 基準端子と上記直流電源の負極との間に接続された分圧抵抗をなす素子からなる ようにして、 分圧回路部を 1つの抵抗又は 1つのィンダクタンス等といった分圧 抵抗をなす素子で構成した。
また、 上記インバータ駆動回路部における高耐圧 I Cの低圧側基準端子を、 ダ ィォードを介して上記クランプ回路部及び分圧抵抗をなす素子にそれぞれ接続す るようにしてもよく、 分圧抵抗から高耐圧 I Cの低圧側基準端子の方向に電流が 流れないようにした。
更に、 上記分圧回路部をバイパスするバイパス回路部を、 上記低圧側基準端子 から出力される高耐圧 I Cの動作電流が上記直流電源の負極へ流れるように分圧 回路部ごとに設けるようにした。
具体的には、 上記バイパス回路部を、 分圧回路部をバイパスするバイパスダイ ォードからなるようにし、 バイパス回路部を 1つのバイパスダイォードで構成す るようにした。
図面の簡単な説明
図 1は、 本発明の実施の形態 1におけるィンバータ装置の例を示した概略の回 路図であり、
図 2は、 図 1における高耐圧 I C 1 3の周辺回路を抽出して示した回路図であ り、
図 3は、 本発明の実施の形態 1におけるィンバータ装置の他の例を示した概略 の回路図であり、 ― 図 4は、 図 3における高耐圧 I C 1 3 aの回路例を示した図であり、
.図 5は、 本発明の実施の形態 2におけるインバータ装置の例を示した概略の回 路図であり、
図 6は、 本発明の実施の形態 2におけるィンバータ装置の他の例を示した概略 の回路図であり、
図 7は、 本発明の実施の形態 2におけるィンバータ装置の他の例を示した概略 の回路図であり、
図 8は、 従来のィンバータ装置の例を示した部分回路図である。
発明を実施するための最良の形態
以下、 本発明の実施の形態を、 図面を参照しながら説明する。
実施の形態 1 .
図 1は、 本発明の実施の形態 1におけるィンバータ装置の例を示した概略の回 路図である。 なお、 図 1では、 3相インバータ装置を例にして示している。 図 1において、 3相インバータ装置 1は、 I G B Tからなる 6個のスィッチン グ素子 Q 1〜Q 6、 及び該スィツチング素子 Q 1〜Q 6に対応してそれぞれ並列 に接続されたダイオード D 1〜 D 6からなる電圧形ィンバータ 2と、 該電圧形ィ ンバータの駆動を行うインバータ駆動回路 3とを備えている。 .
電圧形インバータ 2において、 スイッチング素子 Q 1〜Q 3の各コレクタは、 電圧形ィンバータ 2に正の電源電圧を印加するための外部電源接続端子 Pにそれ ぞれ接続され、 この際、 該各コレクタと外部電源接続端子 Pとの間には、 それぞ れ対応する配線のィンダクタンス L c l〜L c 3が形成される。 スィツチング素 子 Q 4〜Q 6の各ェミッタは、 電圧形ィンバータ 2に負の電源電圧を印加するた めの外部電源接続端子 Nにそれぞれ接続され、 この際、 該各ェミッタと外部電源 接続端子 Nとの間には、 それぞれ対応する配線のィンダクタンス L e 4〜； L e 6 が形成される。
また、 スィツチング素子 Q 1のェミッタ及びスィツチング素子 Q 4のコレクタ はそれぞれ負荷を接続するための外部接続端子 Uに接続され、 該エミッタと外部 接続端子 Uとの間には配線のィンダクタンス L e 1が、 該コレクタと外部接続端 子 Uとの間には配線のィンダクタンス L c 4がそれぞれ形成される。 同様に、 - ス ィツチング素子 Q 2のェミッタ及ぴスィツチング素子 Q 5のコレクタはそれぞれ 負荷を接続するための外部接続端子 Vに接続され、 該エミッタと外部接続端子 V . との間には配線のィンダクタンス L e 2力 該コレクタと外部接続端子 Vとの間 には配線のィンダクタンス L c 5がそれぞれ形成される。 同様に、 スィツチング 素子 Q 3のエミッタ及びスィツチング素子 Q 6のコレクタはそれぞれ負荷を接続 するための外部接続端子 Wに接続され、 該ェミッタと外部接続端子 Wとの間には 配線のィンダクタンス L e 3が、 該コレクタと外部接続端子 Wとの間には配線の インダクタンス L c 6がそれぞれ形成される。
更に、 スイッチング素子 Q 1〜Q 6の各ゲートは、 対応する抵抗 R 1〜R 6を 介してインバータ駆動回路 3に接続され、 インバータ駆動回路 3は、 入力される 制御信号に応じて各スィツチング素子 Q 1〜Q 6のスィツチング制御を行う。 ま た、 外部電源接続端子 Pと外部電源接続端子 Nとの間には、 直流電源 V D Cが接 続され、 外部接続端子 U， V, Wには、 負荷としてそれぞれリアクトル （図示せ ず） が接続される。
ィンバ一タ駆動回路 3において、 電圧形ィンバータ 2の各スィツチング素子 Q 1〜Q 6に対応して設けられ、 各スィツチング素子 Q 1〜Q 6の駆動を行う高耐 圧 I C 11〜 16を有し、 更に、 該各高耐圧 I C 11〜 16における高圧側基準 端子 V sと低圧側基準端子 VS Sとの間に、 低圧側基準端子 VS Sから高圧側基 準端子 V sへの方向が順方向になるようにクランプダイォード D 11〜D 16が それぞれ対応して接続されている。 また、 高耐圧 I C11〜16の各低圧側基準 端子 V S Sは、 分圧抵抗 R 21と該分圧抵抗 R 21に並列に接続されたバイパス ダイォード D 21からなる保護回路 21を介して外部電源接続端子 Nに接続され ると共に、 外部接地端子 GNDに接続されている。
各高耐圧 I C 1 1〜 16において、 各制御信号入力端子 I Nは、 対応する外部 制御信号入力端子 Up， Vp, Wp, Un， Vn, Wnにそれぞれ接続され、 各 正側電源入力端子 VC C及び負側電源入力端子をなす低圧側基準端子 V S Sは、 直流電源 22の正極及び負極にそれぞれ対応して接続されている。
なお、 高耐圧 I C 1 1〜 16は、 それぞれ同じ回路構成で形成されていること 力 ら、 図 1では高耐圧 I C 13の内部回路例のみを示しており、 高耐圧 I C i 1， 12， 14〜16の各内部回路は省略している。 このことから、 以下、 高耐圧 I C.1 3の動作について説明し、 他の高耐圧 I Cの動作については高耐圧 -LCI 3 と同様であるのでその説明を省略する。
高耐圧 I C 13は、 入力バッファ 25、 Nチャネル形 MOSトランジスタ （以 下、 NMOS トランジスタと呼ぶ） 26、 抵抗 R 27及ぴドライバ回路 28で構 成されている。 入力バッファ 25において、 入力端は制御信号入力端子 I Nに/ 出力端は NMO Sトランジスタ 26のゲートに、 正側電源入力端は正側電源入力 端子 VCCに、 負側電源入力端は低圧側基準端子 VS Sにそれぞれ接続されてい る。
NMOSトランジスタ 26のドレインは、 抵抗 R 2.7とドライバ回路 28の入 力端にそれぞれ接続され、 NMOSトランジスタ 26のソースは低圧側基準端子 VS Sに接続されている。 NMOSトランジスタ 26及ぴ抵抗 R 27は、 入カバ ッファ 25の出力信号を、 該信号の電位から浮レヽたフ口—亍ィング電位の信号を 生成するレベルシフタ 2 9を形成している。 ドライバ回路 2 8において、 出力端 は高耐圧 I C 1 3の出力端子 OUTに、 正側電源入力端はフローティング電源正 側入力端子 V bに、 負側電源入力端はフローティング電源負側入力端子をなす高 圧側基準端子 V sにそれぞれ接続されている。 このように、 入力バッファ 2 5、 ドライバ回路 2 8及びレベルシフタ 2 9は、 レベ^^ンフト回路を形成している。 また、 高耐圧 I C 1 1〜 1 6の各フローティング電源正側入力端子 V bと高圧側 基準端子 V sとの間には、 対応する直流電源 3 1〜3 6が接続されている。 このような構成において、 図 2は、 図 1における高耐圧 I C 1 3の周辺回路を 抽出して示した回路図であり、 図 2を用いて保護回路 2 1の動作について説明す る。 なお、 図 2では、 配線のインダクタンスは省略している。 外部接続端子 U〜 Wにそれぞれ負荷をなすリアクトルが接続され、 例えばスィツチング素子 Q 1の スィッチングによつて外部接続端子 Uと外部電源接続端子 Nとの間に発生したマ ィナス電位のサージ （以下、 マイナスサージと呼ぶ） を、 保護回路 2 1の分圧抵 抗 R 2 1とクランプダイオード D 1 3によって分圧させる。
また、 分圧抵抗 R 2 1の抵抗値が大きい場合、 低圧側基準端子 V S Sから外部 電源接続端子 Nに流れる高耐圧 I C 1 3の動作電流 I 1 1 抵抗 R 2 1によって 制限されてしまうことから、 抵抗 R 2 1に並列に接続したバイパスダイオード D 2 1で該動作電流 I 1.をバイパスして流す。 言うまでもなく.、 動作電流. I 1に問 題となるような影響を及ぼさないほど分圧抵抗 R 2 1の抵抗値が小さい場合は、 バイパスダイオード D 2 1を省略してもよい。
なお、 図 1及ぴ図 2では、 スィツチング素子 Q 1〜Q 6の駆動を行う高耐圧 I Cを例にして説明したが、 本発明は、 これに限定するものではなく、 スィッチン グ素子の駆動制御に使用される高耐圧 I Cに適用することができる。 例えば、 ス ィツチング素子の駆動を行うレベルシフト回路と、 スィツチング素子に過電流が 流れたことを検出する過電流検出回路をなすレベルシフト回路で構成された高耐 圧 I Cにも適用することができる。 図 3は、 このような場合の実施の形態 1にお けるインバータ装置の他の例を示した図であり、 図 4は、 図 3で示した高耐圧 I Cの回路例を示した図である。
なお、 図 3では、 図 1で示したインバータ装置 1のスイッチング素子 Q 1に接 続された高耐圧 I Cとその周辺回路を例にして示しており、 その他の高耐圧 I C 及びその周辺回路においても同様であるので省略している。 また、 図 3及ぴ図 4 では、 図 1と同じものは同じ符号で示しており、 ここではその説明を省略すると 共に図 1との相違点のみ説明する。
図 3における図 1との相違点は、 スイッチング素子 Q1〜Q 3の各ェミッタを 電流検出用の抵抗 R4：!〜 R 43を介して対応する外部接続端子 U〜Wに接続す ると共に、 スィツチング素子 Q 4〜Q 6の各ェミッタを電流検出用の抵抗 R 44 〜 R 46を介して外部電源接続端子 Nに接続したことと、 図 1の各高耐圧 I C 1 1〜16の内部回路を変えると共に NOR回路 N 41〜N46を追加したことに ある。
図 3において、 Nひ R回路 N41〜N46は、 一方の入力端が、 入力される信 号レベルが反転する反転入力端をなしており、 他方の入力端が、 入力される信号 レベルが反転しない非反転入力端をなしている。 高耐圧 I Cl l a〜16 aの各 制御信号入力端子 I Nは、 対応する NOR回路 N41~N46の出力端に接続さ れ、 NO R回路 N 41〜N 46の各非反転入力端は、 対応する外部制御信号入力 端子 Up， Vp, Wp, Un, Vn, Wnにそれぞれ接続されている。
また、 スイッチング素子 Q1〜Q 6の各ェミッタと、 対応する抵抗 R41〜R 46との接続部は、.高耐圧 I C 1 1 a〜 16 aの各入力端子. F. i ·ηに対応して接 続され、 対応する高耐圧 I C 1 1 a〜l 6 aの各出力端子 F o u tは、 NOR回 路 N41〜N46の各反転入力端に対応して接続されている。
以下、 図 4を用いて高耐圧 I C 13 aの動作について説明し、 他の高耐圧 I C 11 a, 12 a, 14 a〜 16 aの動作については高耐圧 I C 13 aと同様であ るのでその説明を省略する。
高！)"圧 I C 13 aは、 入力バッファ 25， 41、 NMO Sトランジスタ 26、 Pチャネル形 MOSトランジスタ （以下、 PMOSトランジスタと呼ぶ） 42、 抵抗 R27， R47及ぴドライバ回路 28， 44で構成されている。 入力バッフ ァ 41において、 入力端は入力端子 F i nに、 出力端は PMOSトランジスタ 4 2のゲートに、 正側電源入力端はフローティング電源正側入力端子 Vbに、 負側 電源入力端は高圧側基準端子 V sにそれぞれ接続されている。 PMO Sトランジスタ 4 2のドレインは、 抵抗 R 4 7とドライバ回路 4 4の入 力端にそれぞれ接続され、 PMO S トランジスタ 4 2のソースはフローティング ：源正側入力端子 V bに接続されている。 P MO S トランジスタ 4 2及び抵抗 R 4 7は、 入力バッファ 4 1の出力信号を、 シフトダウンして接地レベルを基準と した電位の信号を生成するレベルシフタ 4 9を形成している。 ドライバ回路 4 4 において、 出力端は高耐圧 I C 1 3 aの出力端子 F o u tに、 正側電源入力端は 正側電源入力端子 V C Cに、 負側電源入力端は低圧側基準端子 V S Sにそれぞれ 接続されている。 このように、 入力バッファ 2 5、 ドライバ回路 2 8及びレベル シフタ 2 9は、 入力信号をシフトアップさせるレベルシフト回路を、 入力バッフ ァ 4 1、 ドライバ回路 4 4及びレベルシフタ 4 9は、 入力信号をシフトダウンさ せるレベルシフト回路をそれぞれ形成している。
このような構成において、 高耐圧 I C 1 3 aは、 外部制御信号入力端子 U pか ら N O R回路 N 4 3を介して対応する制御信号入力端子 I Nに入力される制御信 号に応じて、 スィツチング素子 Q 1の駆動を行うと共に抵抗 R 4 1から得られる. 電圧から、 スィツチング素子 Q 1に流れる過電流の検出を行う。 高耐圧 I C 1 3 aの入力端子 F i nには、 スィツチング素子 Q 1に過電流が流れると H i g hレ ベルの信号が入力され、 該 H i g hレベルの信号が入力されている間、 高耐圧 I C.1 .3 aは、 出力端子. F o u tから L o wレベルの信号を出力する。
N〇 R回路 N 4 3は、 反転入力端に L o wレベルの信号が入力されると、 外部 制御信号入力端子 U pから入力される制御信号に関係なく、 出力端は H i g hレ ベルとなり、 高耐圧 I C 1 3 aの出力端 OU Tは L o wレベルとなってスィッチ ング素子 Q 1がオフする。 なお、 高耐圧 I C 1 1 a ~ l 6 aに対するクランプダ ィオード D 1 1〜D 1 6及び保護回路 2 1の接続は、 図 1の高耐圧 I C 1 1〜 1 6の各端子と同様であるのでその説明を省略する。
このように、 本実施の形態 1におけるィンバータ装置は、 高耐圧 I Cの各低圧 側基準端子 V S Sと、 電圧形ィンバータ 2に負の電源電圧を印加するための外部 電源接続端子 Nとの間に、 分圧抵抗 R 2 1にバイパスダイォード D 2 1が並列に 接続されて形成された保護回路 2 1を設けた。 このこと力 ら、 簡単な回路を付加 することによって、 各高耐圧 I Cの高圧側基準端子 V sと低圧側基準端子 V S S との間に印加された負電圧が、 スィツチング素子のスィツチング時に発生するマ ィナスサージ等によって、 該各端子間の定格耐電圧の最小値を下回ることを防止 することができ、 高耐圧 I Cの誤動作及ぴ耐圧破壊を安価に防止することができ る。
実施の形態 2 .
上記実施の形態 1では、 1つの保護回路 2 1で、 各高耐圧 I Cのマイナスサー ジによる破壊を防止するようにしたが、 保護回路 2 1を各高耐圧 I Cごとにそれ ぞれ設けるようにしてもよく、 このようにしたものを本発明の実施の形態 2とす る。
図 5は、 本発明の実施の形態 2におけるインバータ装置の例を示した概略の回 路図である。 なお、 図 5では、 図 1と同じものは同じ符号で示しており、 ここで はその説明を省略すると共に、 図 1との相違点のみ説明する。
図 5における図 1との相違点は、 図 1の保護回路 2 1の代わりに、 各高耐圧. I C 1 1〜 1 6ごとに、 並列に接続された分圧抵抗とバイパスダイォードからなる 保護回路 6 1〜6 6を設けたことにあり、 このことかち、 図 1のインバータ駆動 —回路 3をィンバータ駆動回路 5 3とし、 図 1のィンバータ装置 1をィンバータ装 置 5 1とした。
.図 5において、.ィンバータ装置 5 1は、 電圧形ィンバータ. 2とインバータ駆動 回路 5 3で構成されている。 ィンバータ駆動回路 5 3は、 高耐圧 I C 1 1 ~ 1 6 , クランプダイオード D 1 1 ~D 1 6、 直流電源 2 2， 3 1 - 3 6及び保護回路 6 1〜6 6で構成されている。
各保護回路 6：！〜 6 6は、 それぞれ分圧抵抗とバイパスダイオードが並列に接- 続された回路をなしており、 各保護回路 6 1〜6 6において、 対応する分圧抵抗 R 6 1〜R 6 6と対応するバイパスダイォード D 6 1〜D 6 6が並列に接続され て形成されている。 このことから、 各保護回路 6 1〜6 6は、 それぞれ同じ回路 構成であることから、 以下、 保護回路 6 3の動作について説明し、 他の保護回路 6 1， 6 2， 6 4〜 6 6の動作については、 保護回路 6 3と同様であるのでその 説明を省略する。
保護回路 6 3は、 高耐圧 I C 1 3の低圧側基準端子 V S Sと外部電源接続端子 Nとの間に接続されており、 具体的には、 分圧抵抗 R 6 3とバイパスダイォード D 6 3のァノードとの接続部が高耐圧 I C 1 3の低圧側基準端子 V S Sに、 分圧 抵抗 R 6 3とバイパスダイオード D 6 3の力ソードとの接続部が外部電源接続端 子 Nにそれぞれ接続されている。
このような構成において、 外部接続端子 U〜Wにそれぞれ負荷をなすリアタト ルが接続され、 例えばスィツチング素子 Q 1のスィツチングによって外部接続端 子 Uと外部電源接続端子 Nとの間に発生したマイナスサージを、 保護回路 6 3の 抵抗 R 6 3とクランプダイオード D 1 3によって分圧させる。 なお、 図 5におけ る高耐圧 I C 1 3の周辺回路を抽出して示した回路図は、 保護回路 2 1を保護回 路 6 3に置き換える以外は図 2と同じであるので省略し、 図 2を参照しながら保 護回路 2 1を保護回路 6 3に置き換えて説明する。
抵抗 R 6 3の抵抗値が大きい場合、 低圧側基準端子 V S Sから外部電源接続端 子 Nに流れる高耐圧 I C 1 3の動作電流 I 1力 抵抗 R 6 3によって制限されて しまうこと力 ら、 抵抗 R 6 3に並列に接続したバイパスダイォード D 6 3で該動 作電流 I 1をバイパスして流す。 言うまでもなく、 動作電流 I 1に問題となるよ ' うな影響を及ぼさないほど分圧抵抗 R 6 3の抵抗値が小さレ、場合は、 バイパスダ ィオード D 6 3を省略しでもよい。
一方、 高耐圧 I C 1 1 ~ 1 6の各低圧側基準端子 V S Sと.外部電源接続端子 N との間にそれぞれ保護回路 6 1〜6 6を対応させて接続し、 該保護回路 6 1〜6 6における各分圧抵抗 R 6 1〜R 6 6を付加したことによって接地配線に閉ルー プが形成される。 該閉ループは、 場合によっては高耐圧 I Cの誤動作につながる 場合があることから、 図 6で示すように、 各クランプダイオード D l 1〜D 1 6_ と保護回路 6 1〜 6 6との各接続部と、 対応する高耐圧 I C 1 1〜 1 6の各低圧 側基準端子 V S Sとの間に、 ダイォード D 7 1〜D 7 6を対応して接続してもよ い。
図 6において、 例えば高耐圧 I C 1 3を例にして説明すると、 高耐圧 I C 1 3 の低圧側基準端子 V S Sにダイオード 7 3のァノードを接続し、 該ダイォード 7 3の力ソードに、 クランプダイオード D 1 3のアノードと分圧抵抗 R 6 3とバイ パスダイオード D 6 3のアノードとの接続部を接続する。 このようにすることに よって、 外部電源接続端子 Nから分圧抵抗 R 6 3、 更に低圧側基準端子 V S Sを 経て外部電源接続端子 Nへの方向に対する閉ループの形成を防止することができ、 該閉ループによる高耐圧 I C 1 3の低圧側基準端子 V S Sの電圧変動を防止する ことができ、 高耐圧 I C 1 3の誤動作を防止することができる。 なお、 他の高耐 圧 I C 1 1 , 1 2， 1 4〜1 6においても同様であるのでその説明を省略する。 また、 分圧抵抗 R 6 1〜R 6 6の抵抗値によっては、 すなわち低圧側基準端子 V S Sから外部電源接続端子 Nに流れる動作電流 I 1に問題となるような影響を 及ぼさないほど分圧抵抗 R 6 1〜R 6 6の抵抗値が小さい場合は、 図 7で示すよ うに、 バイパスダイオード D 6 1〜D 6 6を省略してもよい。
一方、 本実施の形態 2においても、 スイッチング素子 Q 1〜Q 6の駆動を行う 高耐圧 I Cを例にして説明したが、 上記実施の形態 1と同様に、 スイッチング素 子の駆動制御に使用される高耐圧 I c、 例えばスィツチング素子の駆動を行うレ ベルシフト回路と、 スィツチング素子に過電流が流れたことを検出する過電流検 出回路をなすレベルシフト回路で構成された高耐圧 I Cにも適用することができ る。 しかし、 その構成は、 実施の形態 1における図 3及び図 4と同様であるので. 'その説明を省略する。
このように、 本実施の形態 2におけるィンバータ装置は、 高耐圧 I C 1 ：！〜 1 6の各低圧側基準端子 V S Sと、 電圧形ィンバータ 2に負の電源電圧を印加する ための.外部電源接続端子 Nとの間に、 分圧抵抗とバイパスダイォードが並列に接 続されて形成された保護回路 6 1〜6 6をそれぞれ対応させて設けた。 このこと 力 ら、 各高耐圧 I Cの高圧側基準端子 V sと低圧側基準端子 V S Sとの間に印カロ された負電圧が、 スィツチング素子のスィツチング時に発生するマイナスサージ— 等によって、 該各端子間の定格耐電圧の最小値を下回ることをより確実に防止す ることができ、 高耐圧 I Cの誤動作及ぴ耐圧破壌をより確実に防止することがで きる。
なお、 上記実施の形態 1及ぴ実施の形態 2では、 保護回路を構成する分圧抵抗 に抵抗を用いた場合を例にして説明したが、 本発明は、 これに限定するものでは なく、 インダクタンス等といった分圧抵抗をなす素子を使用すればよい。 また、 上記実施の形態 1及ぴ実施の形態 2では、 3相ィンバータ装置を例にして説明し たが、 本発明は、 これに限定するものではなく、 単相インバータ装置等にも適用 できることは言うまでもない。
産業上の利用の可能性
以上のように本発明によれば、 簡単な構成の保護回路を付加することにより、 ィンバータを構成する各スィツチング素子のスィツチング時に発生するマイナス サージによって、 該各スイッチング素子の駆動制御に使用される高耐圧 I Cが誤 動作及び耐圧破壊することを防止できるィンバータ装置を提供することができる。

Claims

請 求 の 範 囲
1 . 負荷に対して電源供給を行う直流電源の両極端子間に順方向に直列に接続さ れる少なくとも 1対のスィツチング素子で構成された、 負荷に対してィンバータ 駆動を行うためのインバータ回路部と、
5 入力信号と出力信号における各信号レベルの基準となる電位が異なる少なくと も 1つの高耐圧 I Cを有し、 該ィンバータ回路部の各スィツチング素子の駆動を 行うィンバータ駆動回路部と、
該ィンバータ駆動回路部における高耐圧 I Cの動作の基準となると共に該高耐 圧 I Cの低電位側の信号の基準となる電位が印加される低圧側基準端子の電位を、0 該高耐圧 I Cにおける高電位側の信号の基準となる電位が印加される高圧側基準 端子にクランプするクランプ回路部と、
上記インバータ駆動回路部における高耐圧 I cの低圧側基準端子と、 上記直流 電源の負極との間の電圧を分圧する分圧回路部と、
を備えることを特徴とするインバータ装置。
5 2 . 上記低圧側基準端子から出力される高耐圧 I Cの動作電流が上記直流電源の
' 負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設けら れたバイパス回路部を備えることを特徴とする請求項 1に記載のィンバータ装置。
3 . 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオードから なることを特徴とする請求項 2に記載のィンバ一タ装置。
0 4 . 上記分圧回路部は、 上記インバータ駆動回路部における高耐圧 I Cの低圧側 基準端子と上記直流電源の負極との間に接続された分圧抵抗をなす素子からなる ことを特徴とする請求項 1に記載のィンバータ装置。 -
5 . 上記低圧側基準端子から出力される高耐圧 I Cの動作電流が上記直流電源の 負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設けら5 れたバイパス回路部を備えることを特徴とする請求項 4に記載のィンバータ装置。
6 . 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオードから なることを特徴とする請求項 5に記載のィンバータ装置。
7 . 上記インバータ駆動回路部における高耐圧 I Cの低圧側基準端子は、 ダイォ 一ドを介して上記クランプ回路部及ぴ分圧抵抗をなす素子にそれぞれ接続される ことを特徴とする請求項 4に記載のィンバータ装置。
8 . 上記低圧側基準端子から出力される高耐圧 I Cの動作電流が上記直流電源の 負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設けら れたバイパス回路部を備えることを特徴とする請求項 7に記載のィンパータ装置。
9 . 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオードから なることを特徴とする請求項 8に記載のィンバータ装置。
1 0 . 上記分圧回路部は、 高耐圧 I Cごとに設けられることを特徴とする請求項 1に記載のィンバータ装置。
1 1 . 上記低圧側基準端子から出力される高耐圧 I Cの動作電流が上記直流電源 の負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設け られたバイパス回路部を備えることを特徴とする請求項 1 0に記載のィンバータ
1 2 . 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオードか らなることを特徴とする請求項 1 1·に記載のインバータ装置。
1 3 . 上記分圧回路部は、 上記インバータ駆動回路部における高耐圧 I Cの低圧 側基準端子と上記直流電源の負極との間に接続された分圧抵抗をなす素子からな ることを特徴とする請求項 1 0に記載のィンバータ装置。
1 4 . 上記低圧側基準端子かち出力される高耐圧 I Cの動作電流が上記直流電源 の負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設け られたバイパス回路部を備えることを特徴とする請求項 1 3に記載のインバータ
1 5 . 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオードか らなることを特徴とする請求項 1 4に記載のィンバータ装置。
1 6 . 上記インバータ駆動回路部における高耐圧 I Cの低圧側基準端子は、 ダイ ォードを介して上記クランプ回路部及ぴ分圧抵抗をなす素子にそれぞれ接続され ることを特徴とする請求項 1 3に記載のィンバータ装置。
1 7 . 上記低圧側基準端子から出力される高耐圧 I Cの動作電流が上記直流電源 の負極へ流れるように上記分圧回路部をバイパスする、 該分圧回路部ごとに設け られたバイパス回路部を備えることを特徴とする請求項 1 6に記載のィンバータ
18. 上記バイパス回路部は、 分圧回路部をバイパスするバイパスダイオード力 らなることを特徴とする請求項 17に記載のィンバータ装置。
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