WO2001008220A1 - Dispositif semi-conducteur - Google Patents

Dispositif semi-conducteur Download PDF

Info

Publication number
WO2001008220A1
WO2001008220A1 PCT/JP2000/004445 JP0004445W WO0108220A1 WO 2001008220 A1 WO2001008220 A1 WO 2001008220A1 JP 0004445 W JP0004445 W JP 0004445W WO 0108220 A1 WO0108220 A1 WO 0108220A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
semiconductor chip
main surface
semiconductor device
semiconductor
Prior art date
Application number
PCT/JP2000/004445
Other languages
English (en)
French (fr)
Inventor
Katsumi Hayakawa
Masako Sasaki
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to KR1020027001150A priority Critical patent/KR20020035841A/ko
Publication of WO2001008220A1 publication Critical patent/WO2001008220A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a semiconductor chip having a built-in DRAM (Random Access Memory).
  • DRAM Random Access Memory
  • TCP Lap arrier £ _ackage type As a semiconductor device, for example, as described in “VLSI Packaging Technology (Lower)” issued by Nikkei BP, published May 31, 1993, pp. 71 to 103, A semiconductor device called a TCP Lap arrier £ _ackage type is known. Since this TCP type semiconductor device is manufactured using a tape carrier on which a lead is formed by etching a metal foil adhered to the surface of a flexible film, the metal plate is pressed or etched. The thickness and the number of bins can be reduced as compared with a semiconductor device manufactured using a lead frame in which a lead is formed by processing.
  • TCP-type semiconductor devices mainly include a semiconductor chip in which electrodes are formed on a circuit forming surface that is one of the main surfaces facing each other and another main surface, and an electrical connection between electrodes of the semiconductor chip. It is configured to have a flexible film on which leads to be connected are formed, and a resin for covering a circuit forming surface of the semiconductor chip.
  • One end of the lead is connected to an electrode of the semiconductor chip via a bump, and the other end of the lead is drawn out of the outer periphery of the semiconductor chip.
  • the connection between one end of the lead and the electrode of the semiconductor chip is made by thermocompression bonding.
  • the bump is used as a bonding material for connecting one end of the lead and the electrode of the semiconductor chip, and at a stage before connecting the one end of the lead and the electrode of the semiconductor chip. It is preformed on one end of the electrode or lead.
  • a semiconductor chip is mainly composed of a semiconductor substrate generally made of single crystal silicon (hereinafter simply referred to as a silicon substrate).
  • a silicon substrate In such a semiconductor chip, when light is irradiated on the silicon substrate, electron-hole pairs are generated on the silicon substrate, which may cause a malfunction when a circuit formed on the circuit forming surface of the silicon substrate malfunctions. Therefore, consideration for light is necessary.
  • semiconductor devices such as QFP (uad Hl atpack ackage) type and SOP (Small multi-line P_ackage) type, since the entire semiconductor chip is sealed with a sealing body, it is not easily affected by light.
  • a semiconductor device such as a TCP type that exposes the back surface of a semiconductor chip, that is, the back surface of a silicon substrate, is easily affected by light.
  • FIG. 12 is a graph showing dependence of t R EF (refresh time) on one light illuminance.
  • the data A1, A2, and A3 are obtained when the circuit forming surface (resin sealing surface) of the semiconductor chip is irradiated with a halogen lamp, an incandescent lamp, or a fluorescent lamp from above.
  • Data B1 and B2 are data obtained when the back surface of the semiconductor chip (the back surface of the silicon substrate) was irradiated with light from a halogen lamp and a fluorescent lamp from above.
  • the absorption coefficient to silicon increases.
  • the absorption coefficient of mercury emission line (g-line) at 4 3 5 [nm] is 2 E 4 [cm]
  • the absorption coefficient at yellow to orange wavelength 590 [nm] is 7 E 3 [ / cm]
  • the absorption coefficient of the incandescent lamp with a color temperature of 2800 K at the spectral beak of 100 [nm] is 1 E 2 [/ cm].
  • the electron-hole pairs generated by light irradiation recombine and disappear after a time constant (lifetime). Since the back surface of the silicon substrate has many levels due to crystal defects and impurities serving as nuclei for recombination, the life time of electron-hole pairs generated in the surface layer of the back surface of the silicon substrate is as short as several [ ⁇ s] or less . On the other hand, since there is almost no crystal defect or contamination in the inner layer of the silicon substrate, the life time of the electron-hole pair generated in the inner layer of the silicon substrate is increased by about two orders of magnitude.
  • Light of a relatively short wavelength including mercury emission lines generated by a fluorescent lamp is absorbed by the surface layer on the back surface of the silicon substrate and generates electron-hole pairs near the surface layer on the back surface of the silicon substrate. Since the lifetime of the electron-hole pairs generated near the surface layer on the back surface of the silicon substrate is short for the above-mentioned reason, the circuit formation of the silicon substrate Disappears before reaching the surface. Accordingly, light having a relatively short wavelength has little effect on deterioration of the refresh characteristics.
  • long-wavelength light visible light to near-infrared light with a wavelength of 1.12 or less
  • a halogen lamp cannot be absorbed by the surface layer on the back surface of the silicon substrate, but penetrates to the inner layer.
  • Electron-hole pairs are generated in the inner layer of the substrate. Since the lifetime of the electron-hole pairs generated in the inner layer of the silicon substrate is long for the above-mentioned reason, the charge reaches the circuit formation surface of the silicon substrate and the charge stored in the storage node of the memory cell disappears. Can be done. Therefore, in visible to near-infrared light having a wavelength of 1.12 or less, the effect on the reduction in refresh characteristics is large.
  • the reduction in the refresh characteristics due to light irradiation on the back surface of the semiconductor chip depends on the thickness of the silicon substrate.
  • the refresh characteristics are also affected when light is applied to the side surface of the silicon substrate.
  • An object of the present invention is to provide a technique capable of suppressing a decrease in refresh characteristics of a DRAM.
  • Another object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device having a built-in DRAM.
  • the present invention relates to a semiconductor chip having a DRAM in which a memory cell formed of a series circuit of a field effect transistor and a capacitor is formed on a main surface of a semiconductor substrate, and a back surface facing the main surface of the semiconductor substrate is shielded from light.
  • a semiconductor device having a semiconductor chip covered by a body.
  • the present invention is characterized in that the light shielding body absorbs or reflects visible to near-infrared light having a wavelength of 1.12 [m] or less.
  • the present invention is characterized in that a side surface of the semiconductor substrate is covered with the light shielding body.
  • FIG. 1 is a schematic plan view of a TCP type semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the TCP type semiconductor device shown in FIG.
  • FIG. 3 is a schematic cross-sectional view for explaining a schematic configuration of the semiconductor chip shown in FIG.
  • FIG. 4 is a plan layout diagram of the semiconductor chip shown in FIG.
  • FIG. 5 is an equivalent circuit diagram of the DRAM mounted on the semiconductor chip shown in FIG.
  • FIG. 6 is a schematic cross-sectional view for explaining a schematic configuration of the memory cell shown in FIG.
  • FIG. 7 is a schematic cross-sectional view showing a state in which the TCP semiconductor device shown in FIG. 1 is mounted on a mounting board.
  • FIG. 8 is a schematic cross-sectional view of a TCP semiconductor device according to a second embodiment of the present invention.
  • FIG. 9 is a schematic sectional view of a TCP type semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 10 is a schematic sectional view of a BGA type semiconductor device according to Embodiment 4 of the present invention.
  • FIG. 11 is a schematic sectional view of a CSP type semiconductor device which is Embodiment 5 of the present invention.
  • FIG. 12 is a diagram showing t R E F—light illuminance dependence of D RAM for explaining a conventional problem.
  • the present invention is applied to a TCP type semiconductor device manufactured using a tape carrier in which a lead is formed by etching a metal foil attached to the surface of a flexible film.
  • the manufacturing technology of the TCP type semiconductor device is also referred to as TAB (ape A_utomated onding) technology because of its assembling means.
  • FIG. 1 is a schematic plan view of a TCP type semiconductor device according to Embodiment 1 of the present invention
  • FIG. 2 is a schematic sectional view of the TCP type semiconductor device shown in FIG. 1
  • FIG. 3 is a diagram shown in FIG.
  • FIG. 4 is a schematic cross-sectional view for explaining a schematic configuration of the semiconductor chip
  • FIG. 4 is a plan layout diagram of the semiconductor chip shown in FIG. 2
  • FIG. 5 is an equivalent of a DRAM mounted on the semiconductor chip shown in FIG. Circuit diagram
  • FIG. 6 is a schematic cross-sectional view for explaining a schematic configuration of the memory cell shown in FIG.
  • the TCP type semiconductor device 1 OA of the present embodiment mainly includes a semiconductor chip 1, a resin covering the circuit-shaped surface 1 X of the semiconductor chip 1, Multiple leads 4 are formed on the surface of the functional film 5 It has a tape carrier 6.
  • the tape carrier 6 has a configuration in which a unit lead pattern composed of a plurality of leads 4 is repeatedly formed in the longitudinal direction of the tape carrier 6 on the surface of a flexible film 5 having a fixed width.
  • FIG. 1 shows an area corresponding to one read pattern for easy viewing of the drawing.
  • the plurality of leads 4 are formed by attaching a metal foil to the surface of the flexible film 5 via an adhesive, and then etching the metal foil.
  • a flexible film 5 for example, a flexible film made of a polyimide resin having a thickness of 75 [5m] is used.
  • the metal foil for example, a copper foil having a thickness of 35 [ ⁇ m] is used.
  • the planar shape of the semiconductor chip 1 is formed in a square shape, and in the present embodiment, is formed in a rectangular shape of, for example, 8.4 [mm] x 13.4 [mm].
  • the semiconductor chip 1 is equipped with, for example, a 64 Mbit DRAM as a storage circuit.
  • Each of the multiple leads 4 is divided into two lead groups.
  • Leads 4 of one lead group are arranged along one of the two long sides of the semiconductor chip 1 facing each other, and leads 4 of the other lead group are opposed to each other of the semiconductor chip 1.
  • One end of each of the plurality of leads 4 extends on the circuit forming surface IX of the semiconductor chip 1 via the flexible film 5, and the other end of each of the plurality of leads 4 is the semiconductor chip.
  • the outside of one is pulled out to the outside.
  • the other end of each of the leads 4 is flexible outside the semiconductor chip 1.
  • the flexible film 5 extends so as to extend across the long hole 5C provided in the film 5 and has a distal end portion on the other end side.
  • An electrode pad 1C is formed at the center of the circuit forming surface 1X of the semiconductor chip 1.
  • a plurality of the electrode pads 1C are arranged along the long side direction of the semiconductor chip 1.
  • each of the plurality of leads 4 is electrically and mechanically connected to each electrode pad 1 C of the semiconductor chip 1 via the conductive bump 3.
  • the conductive bump 3 for example, an Au bump formed by a ball bonding method on the electrode pad 1 C of the semiconductor chip 1 is used.
  • the connection between the tip end of each of the plurality of leads 4 at one end and each electrode pad 1C is performed by thermocompression bonding.
  • the resin 7 for example, a thermosetting resin in which an organic solvent is added to an epoxy resin is applied to the circuit forming surface 1X of the semiconductor chip 1 by a potting method, and then a heat treatment is performed to cure the thermosetting resin. Formed by That is, the resin 7 is formed of an epoxy-based thermosetting resin.
  • the thickness of the resin 7 on the electrode pad 1C of the semiconductor chip 1 is, for example, about 0.1 to 0.25 [mm].
  • the semiconductor chip 1 mainly includes, for example, a p-type semiconductor substrate 1 A made of single-crystal silicon having a specific resistance of about 10 [ ⁇ cm], and a circuit of the p-type semiconductor substrate 1 A.
  • a multilayer wiring layer 1B in which insulating layers and wiring layers are stacked in a plurality of stages, and a surface protective film 1D formed so as to cover the multilayer wiring layer 1B are provided.
  • the surface protective film 1D is formed of, for example, a polyimide-based resin that can improve the resistance to the wire in the memory and can improve the adhesiveness to the resin 7. I have.
  • the surface protective film 1D of the present embodiment has a thickness larger than the surface protective film of the semiconductor chip on which the logic circuit is mounted, for example, 10 [ ⁇ ]. It is formed with a thickness of about. In the case of logic circuits, the surface protection film of the semiconductor chip is formed with a thickness of, for example, about 2.5 [ ⁇ m]. The thickness of the p-type semiconductor substrate 1A tends to decrease as the thickness of the TCP-type semiconductor device 10A decreases, and in the present embodiment, the thickness is, for example, about 280 [ ⁇ m]. ing.
  • the electrode pad 1C is formed on the uppermost wiring layer of the multilayer wiring layer 1B of the semiconductor chip 1, and is formed of, for example, a metal film such as an aluminum (A1) film or an aluminum alloy film.
  • a metal film such as an aluminum (A1) film or an aluminum alloy film.
  • the conductive bump 3 is connected to the electrode pad 1C through a bonding opening 1E formed in the surface protective film 1D.
  • the back surface 1 Y facing the circuit forming surface 1 X of the semiconductor chip 1 and the back surface 1 AY facing the circuit forming surface 1 AX of the p-type semiconductor substrate 1 A are It is covered by a light shielding body 2 formed on the back surface (1Y, 1AY).
  • the light-shielding body 2 of the present embodiment includes, for example, non-conductive particles that absorb or reflect near-infrared light from visible light of at least 1.12 [ ⁇ m] or less in epoxy-based thermosetting resin. It is made of resin sheet 2A mixed with a large number.
  • the resin sheet 2A is attached by thermocompression bonding to the back surface of the semiconductor wafer facing the circuit forming surface before the dicing step of dividing the semiconductor wafer into a plurality of semiconductor chips.
  • the resin sheet 2A attached to the back surface of the semiconductor wafer is cut together with the semiconductor wafer in a dicing step.
  • the light-shielding property of the light-shielding body 2 can be increased by increasing the thickness of the resin sheet 2A. However, if the thickness of the resin sheet 2A is too thick, the thinning of the TCP-type semiconductor device 1OA will be hindered. Conversely, if the thickness is too thin, the light-shielding property will be reduced. Therefore, it is desirable that the thickness of the resin sheet 2A be set in consideration of the light shielding property and the thinning of the semiconductor device. As shown in Fig. 4, the DRAM incorporated in the semiconductor chip 1 has four memory array groups in which a large number of memory arrays 11A are arranged in a matrix along the X and Y directions. 1 1.
  • a sense amplifier circuit SA is arranged between the memory arrays 11A adjacent to each other along the X direction.
  • the area 12 sandwiched between the memory array groups 11 contains word driver circuits (WD shown in Fig. 5), control circuits such as bit line selection circuits, input / output circuits, and electrode pads 1C. Is arranged.
  • the memory array 11A includes a plurality of word lines WL and bit lines BL arranged in a matrix, and a plurality of memory cells M arranged at the intersection of these. It has the structure which has.
  • One memory cell M for storing one bit of information has a configuration having one information storage capacitor C and one memory cell selection field effect transistor Q connected in series to this.
  • One of a pair of semiconductor regions constituting the memory cell selecting field effect transistor Q is electrically connected to the bit line BL, and the other is electrically connected to the charge storage capacitor C.
  • One end of the write line WL is connected to the word driver circuit WD, and one end of the bit line BL is connected to the sense amplifier circuit SA.
  • the field effect transistor Q for memory cell selection is mainly composed of a P-type well region 13 used as a channel forming region, a gate insulating film 16, and a word line.
  • the gate electrode 1 integrated with the WL, a pair of n-type semiconductor regions (impurity diffusion regions) 19 functioning as a source region or a drain region, a pair of n-type semiconductor regions 21, and the like.
  • the pair of n-type semiconductor regions 19 are formed by self-alignment with the gate electrode 17 and the cap insulating film 18 provided on the gate electrode 17. Are formed in a self-alignment manner with respect to a sidewall spacer 20 provided on the side wall of the gate electrode 17.
  • the cap insulating film 18 and the side wall base 20 are formed of, for example, a silicon nitride film having selectivity with respect to the insulating film 15.
  • One of the n-type semiconductor regions 21 of the pair of n-type semiconductor regions 21 is a conductive plug 23 A embedded in a connection hole extending from the surface to the back surface of the upper interlayer insulating film 22. , Is electrically connected to a bit line BL extending on the surface of the interlayer insulating film 22.
  • the charge storage capacitor C of the memory cell M is disposed on an interlayer insulating film 24 formed above the bit line BL. That is, the DRAM has a COB structure in which the information storage capacitor C is arranged above the bit line BL.
  • the information storage capacitive element C has a configuration including a lower electrode 26, a capacitive insulating film 27, an upper electrode 28, and the like.
  • the lower electrode 26 is formed of, for example, a polycrystalline silicon film into which phosphorus (P) has been introduced as an impurity for reducing the resistance value. Have been.
  • the upper electrode 28 is formed of, for example, a titanium nitride (TiN) film.
  • the capacitive insulating film 22 is formed of, for example, a laminated film having an antioxidant film formed on the lower electrode 19 and an oxide dielectric film formed on the antioxidant film.
  • the antioxidant film is formed of, for example, a silicon oxynitride (SioN) film.
  • the oxide dielectric film is formed of, for example, an oxide oxide (TaxOy) film.
  • the lower electrode 26 is embedded in the conductive plug 25 embedded in the connection hole reaching the back surface from the surface of the interlayer insulating film 24 and in the connection hole reaching the back surface from the surface of the interlayer insulating film 22. Is electrically connected to the other n-type semiconductor region 21 of the pair of n-type semiconductor regions 21 via the conductive plug 23B.
  • the back surface 1AY of the p-type semiconductor substrate 1A is ground to get harmful ions, and is polished by crystal defects and impurities that are nuclei for recombination of electron-hole pairs generated by light irradiation. There are many places.
  • the electron-hole pairs generated in the p-type semiconductor substrate 1A by the light irradiation are stored in the storage node portion of the memory cell M (in the pair of n-type semiconductor regions of the field effect transistor Q for memory cell selection, the information storage capacitor C In this case, the charge of the memory cell M disappears, and a refresh failure occurs.
  • the TCP-type semiconductor device 10A configured as described above is subjected to a temperature cycle test, which is an environmental test after the product is completed, and then to the assembly process of electronic devices such as personal computers, or to the memory module. It is mounted on a mounting board in the assembly process of electronic devices such as.
  • one end of the lead 4 is cut, and then the lead 4 is formed into a gull-wing type, which is one of the surface mount type lead shapes, and then the Cut off the excess part of film 5 and then join one end of lead 4 This is performed by soldering to the electrode pad which is a part of the wiring of the mounting board.
  • the mounting form of the TCP type semiconductor device 10A As the mounting form of the TCP type semiconductor device 10A, as shown in FIG. 7 (schematic cross-sectional view), the mounting is performed so that the circuit forming surface 1X of the semiconductor chip 1 faces the mounting substrate 25. Although not shown, there is a mode in which the back surface 1Y of the semiconductor chip 1 is mounted so as to face the mounting substrate. In the mounting configuration shown in FIG. 7, since the probability that light is directly applied to the back surface 1Y of the semiconductor chip 1 is increased, light transmitted from the back surface 1AY of the p-type semiconductor substrate 1A to the inner layer is shielded. It is important to shield by two. As described above, according to the present embodiment, the following effects can be obtained.
  • the back surface 1AY of the p-type semiconductor substrate 1A (the back surface 1Y of the semiconductor chip 1) is covered by a light shield 2 that absorbs or reflects near infrared light from visible light of 1.12 [zm] or less. Covered.
  • the refresh characteristics of the DRAM can be suppressed from deteriorating, the reliability of the TCP semiconductor device 10A on which the DRAM is mounted can be improved.
  • the light-shielding body 2 is a resin sheet in which a large number of non-conductive particles that absorb or reflect visible light to near-infrared light of 1.12 [ ⁇ m] or less are mixed in an epoxy-based thermosetting resin. Formed in 2 A.
  • the epoxy-based thermosetting resin has high adhesiveness to the silicon, it is possible to suppress a problem that the light shielding body 2 is peeled off from the back surface 1Y of the semiconductor chip 1. Can be.
  • FIG. 8 is a schematic sectional view of a TCP type semiconductor device according to a second embodiment of the present invention.
  • the TCP type semiconductor device 10B of the present embodiment has basically the same configuration as that of the above-described first embodiment, and differs in the following configuration.
  • the light shield 2 of the present embodiment includes, for example, non-conductive particles that absorb or reflect near-infrared light from visible light of at least 1.12 [ ⁇ m] or less in an epoxy-based thermosetting resin. It is formed of a large amount of mixed resin 2B.
  • the resin 2B is formed by applying a liquid resin to the back surface 1Y of the semiconductor chip 1 and then performing a heat treatment to cure the resin. At this time, the back surface 1Y and the side surface of the semiconductor chip 1 can be covered by applying the liquid resin so as to extend around the side surface of the semiconductor chip 1.
  • the side surface of the semiconductor chip 1 is also covered with the light shielding body 2, generation of electron-hole pairs due to light transmitted from the side surface of the P-type semiconductor substrate 1A to the inner layer can be suppressed. As a result, it is possible to further suppress a decrease in the refresh characteristics of the DRAM.
  • FIG. 9 is a schematic sectional view of a TCP type semiconductor device according to Embodiment 3 of the present invention. As shown in FIG. 9, the TCP semiconductor device 10C of the present embodiment has basically the same configuration as that of the above-described second embodiment. The composition is different.
  • the light shield 2 is made of a metal that absorbs or reflects visible light to near-infrared light of at least 1.12 [m] or less, and has a back surface 1Y and a side surface (p-type semiconductor substrate 1) of the semiconductor chip 1. It consists of a metal case 2C processed so as to cover the back surface 1AY of A and the side surface. The metal case 2 C is bonded and fixed to the back surface 1 Y of the semiconductor chip 1 via an adhesive layer 26.
  • FIG. 10 is a schematic sectional view of a BGA type semiconductor device which is Embodiment 4 of the present invention.
  • the BGA type semiconductor device 30 of the present embodiment includes a semiconductor chip 1, a resin 7 covering a circuit forming surface 1X of the semiconductor chip 1, a lead 4 and a lead 4 on one main surface.
  • a ball-shaped conductive bump 32 connected to the land 4A, and a resin sheet 2A attached to the back surface 1Y of the semiconductor chip 1 so as to cover the back surface 1Y. It has a body 2 and.
  • the resin ⁇ is formed by applying a molten resin to the circuit forming surface 1 X of the semiconductor chip 1 and then curing the resin.
  • FIG. 11 is a schematic sectional view of a CSP type semiconductor device according to a fifth embodiment of the present invention.
  • the CSP type semiconductor device 35 of the present embodiment includes a semiconductor chip 1, a resin 7 covering a circuit forming surface 1X of the semiconductor chip 1, a lead 4 and a lead 4 on one main surface.
  • the low elastic body 36 has one main surface adhered and fixed to the circuit forming surface 1X of the semiconductor chip 1, and the other main surface facing the one main surface is adhered to one main surface of the flexible film 31. ing.
  • the low elastic body 36 is formed of, for example, a polyimide-based, epoxy-based, or silicon-based low-elasticity resin.
  • the semiconductor device according to the present invention is useful when applied to a semiconductor device mounted in a mounting mode in which a circuit forming surface of a semiconductor chip faces a mounting substrate, and is mounted in this mounting mode. It is useful when applied to electronic devices such as personal computers and servers that use semiconductor devices, and electronic devices such as memory cards and memory modules.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

明 細 半導体装置 技術分野
本発明は、 半導体装置に関し、 特に、 D R AMdynamic Random ccess Memory)が内蔵された半導体チップを有する半導体装置に適用し て有効な技術に関するものである。 背景技術
半導体装置として、 例えば、 日経 B P社発行の 「V L S Iパッケージ ング技術 （下）」、 1 9 9 3年 5月 3 1日発行、 第 7 1頁乃至第 1 0 3頁 に記載されているように、 T C P Lape arrier £_ackage ) 型と呼 称される半導体装置が知られている。 この T C P型半導体装置は、 可撓 性フィルムの表面に貼り付けられた金属箔にエッチング加工を施して リ — ドを形成したテープキャ リアを用いて製造されるため、 金属板にプレ ス加工又はエッチング加工を施して リー ドを形成した リー ドフレームを 用いて製造される半導体装置と比較して薄型化及び多ビン化を図ること ができる。
T C P型半導体装置は、 主に、 互いに対向する一主面及び他の主面の うちの一主面である回路形成面に電極が形成された半導体チップと、 半 導体チップの電極に電気的に接続される リ一ドが形成された可撓性フィ ルムと、 半導体チップの回路形成面を覆う樹脂とを有する構成になって いる。リー ドの一端側はバンプを介して半導体チップの電極に接続され、 リ一ドの他端側は半導体チップの外周囲の外側に引き出されている。 リ ― ドの一端側と半導体チップの電極との接続は熱圧着にて行われている。 バンプは、 リ一ドの一端側と半導体チップの電極とを接続するための接 合材として用いられ、 リー ドの一端側と半導体チップの電極とを接続す る前の段階において、 半導体チップの電極又はリ一ドの一端側に予め形 成されている。
ところで、 半導体チップは、 一般的に単結晶シリコンからなる半導体 基板 （以下、 単にシリコン基板と呼ぶ） を主体に構成されている。 この ような半導体チップにおいては、 シリコン基板に光が照射された場合、 シリコン基板に電子正孔対が発生し、 シリコン基板の回路形成面に構成 された回路が誤動作するといつた不具合を引き起こす要因となるため、 光に対する配慮が必要である。 Q F P ( uad Hl atpack ackage ) 型 や S O P ( S_mal l ut- l ine P_ackage ) 型等の半導体装置においては, 半導体チップ全体を封止体で封止しているため、 光による影響を受けに くいが、 T C P型のように半導体チップの裏面、 即ちシリコン基板の裏 面を露出する半導体装置においては光による影響を受け易い。
そこで、 本発明者等は、 記憶回路として D R A Mが内蔵された半導体 チップを有する T C P型半導体装置について光の影響を評価レた結果、 第 1 2図に示すデータを得た。第 1 2図は t R E F (リ フレッシュ時間） 一光照度依存性を示す図である。 第 1 2図において、 デ一夕 A 1、 A 2 及び A 3は、 半導体チップの回路形成面 （樹脂封止面） にその上方から ハロゲンランプ、 白熱電球、 蛍光灯の各光を照射した時のデータである。 デ一夕 B 1及び B 2は、 半導体チップの裏面 （シリ コン基板の裏面） に その上方からハロゲンランプ及び蛍光灯の各光を照射した時のデ一夕で ある。
従来、 シリコンのノ 'ン ドギャ ップ （ E g = 1 . 1 1 [ e V ] ) 以上のェ ネルギを持った光 （ 1 · 1 2 [〃m ] 以下の波長） がシリコン基板の回 路形成面に照射された場合、 D R A Mのリ フレ ッシュ特性が低下 （ リ フ レッシュ不良が発生） することは知られていたが、 よ リエネルギの高い 紫外光による影響が大きいと考えていた。 また、 シリコン基板の回路形 成面は裏面から離れているため、 シリコン基板の裏面に光が照射されて も問題無いと考えていた。
しかしながら、本発明者等が評価した第 1 2図に示すデータによれば、 半導体チップ裏面に光が照射された場合においても リ フレ ツシュ特性に 影響を及ぼすことが明らかとなった。 更に、 蛍光灯ではハロゲンランプ に比べて リ フレッシュ特性低下が少ないことも明らかとなった。 このよ うなことから、 半導体チップ裏面の光照射によって起こる リ フ レッシュ 特性低下には、 次の現象が支配的であることを見出した。
照射光の波長が短くなるとシリコンへの吸収係数は増大する。例えば、 水銀の輝線 （ g線） 4 3 5 [ n m ] での吸収係数は 2 E 4 [ノ c m ]、 黄 色からォレンジ色の波長 5 9 0 [ n m ] での吸収係数は 7 E 3 [ / c m ]、 色温度 2 8 0 0 Kの白熱電球の分光ビーク 1 0 0 0 [ n m ] での吸収係 数は 1 E 2 [ / c m ] になる。
光照射で発生した電子正孔対は、 時定数て （ライ フタイ ム） を経過す ると再結合して消滅する。 シリコン基板裏面は再結合の核となる結晶欠 陥や不純物による準位が多数存在するため、 シリコン基板裏面の表層部 にて発生した電子正孔対のライ フタイムは数 [〃 s ] 以下と短い。 一方、 シリコン基板の内層部では結晶欠陥、汚染等がほとんど存在しないため、 シリコン基板の内層部にて発生した電子正孔対のライ フタイムは二桁程 度長くなる。
蛍光灯で発生した水銀の輝線を含む比較的短波長の光は、 シ リ コ ン基 板裏面の表層部で吸収され、 シリコン基板裏面の表層部近傍にて電子正 孔対を発生させる。 このシ リ コ ン基板裏面の表層部近傍にて発生した電 子正孔対の寿命は前述の理由によ り短いため、 シ リ コ ン基板の回路形成 面に到達する前に消滅する。 従って、 比較的短波長の光においてはリ フ レッシュ特性低下に対する影響が少ない。
一方、 ハロゲンランプから発生した長波長の光 （波長 1 . 1 2以下の 可視光から近赤外光） は、 シ リ コ ン基板裏面の表層部では吸収しきれず に内層部まで透過し、 シリコン基板の内層部にて電子正孔対を発生させ る。 このシリコン基板の内層部にて発生した電子正孔対の寿命は前述の 理由によ り長いため、 シリコン基板の回路形成面に到達し、 メモリセル の記憶ノー ド部に蓄積された電荷を消滅させることができる。 従って、 波長 1 . 1 2以下の可視から近赤外光においては、 リ フ レ ッシュ特性低 下に対する影響が大きい。
なお、 半導体チップ裏面の光照射による リ フレツシュ特性低下はシ リ コン基板の厚さに左右される。 近年、 シリコン基板の厚さを薄く して半 導体装置の薄型化を図る傾向にあるので、 リ フ レ ッ シュ特性への影響が 益々大き く なる。
また、 リ フ レ ッシュ特性はシ リ コ ン基板の側面に光が照射された場合 においても影響を受ける。
本発明の目的は、 D R A Mの リ フレツシュ特性低下を抑制することが 可能な技術を提供することにある。
本発明の他の目的は、 D R A Mが内蔵された半導体装置の信頼性の向 上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述 及び添付図面によって明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記のとお りである。 本発明は、 半導体基板の主面に電界効果トランジスタと容量素子との 直列回路からなるメモリセルが形成された D R A Mを有する半導体チッ プであって、 前記半導体基板の主面と対向する裏面が遮光体によって覆 われた半導体チップを有することを特徴とする半導体装置である。
また、 本発明は、 前記遮光体が波長 1 . 1 2 [ m ] 以下の可視〜近 赤外光を吸収又は反射するものであることを特徴とする。
また、 本発明は、 前記半導体基板の側面が前記遮光体によって覆われ ていることを特徴とする。 図面の簡単な説明
第 1 図は、 本発明の実施形態 1である T C P型半導体装置の模式的平 面図である。
第 2図は、 第 1図に示す T C P型半導体装置の模式的断面図である。 第 3図は、 第 2図に示す半導体チップの概略構成を説明するための模 式的断面図である。
第 4図は、 第 2図に示す半導体チップの平面レイァゥ ト図である。 第 5図は、 第 2図に示す半導体チップに搭載された D R A Mの等価回 路図である。
第 6図は、 第 5図に示すメモリセルの概略構成を説明するための模式 的断面図である。
第 7図は、 第 1 図に示す T C P型半導体装置を実装基板に実装した状 態の模式的断面図である。
第 8図は、 本発明の実施形態 2である T C P型半導体装置の模式的断 面図である。
第 9図は、 本発明の実施形態 3である T C P型半導体装置の模式的断 面図である。 第 1 0図は、 本発明の実施形態 4である B G A型半導体装置の模式的 断面図である。
第 1 1図は、 本発明の実施形態 5である C S P型半導体装置の模式的 断面図である。
第 1 2図は、 従来の問題点を説明するための D R A Mの t R E F—光 照度依存性を示す図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態を詳細に説明する。 なお、 発明の実施の形態を説明するための全図において、 同一機能を有するも のは同一符号を付け、 その繰り返しの説明は省略する。
(実施形態 1 )
本実施形態では、 可撓性フィルムの表面に貼り付けられた金属箔をェ ツチングして リー ドを形成したテープキャ リアを用いて製造される T C P型半導体装置に本発明を適用した例について説明する。 なお、 T C P 型半導体装置の製造技術は、 その組み立て手段から T A B ( ape A_ utomated ond ing )技術とも呼称されている。
第 1図は本発明の実施形態 1である T C P型半導体装置の模式的平面 図、 第 2図は第 1図に示す T C P型半導体装置の模式的断面図、 第 3図 は第 2図に示す半導体チップの概略構成を説明するための模式的断面図、 第 4図は第 2図に示す半導体チップの平面レイアウ ト図、 第 5図は第 2 図に示す半導体チップに搭載された D R A Mの等価回路図、 第 6図は第
5図に示すメモリセルの概略構成を説明するための模式的断面図である。 第 1図及び第 2図に示すように、 本実施形態の T C P型半導体装置 1 O Aは、 主に、 半導体チップ 1 と、 半導体チップ 1の回路形面 1 Xを覆 う樹脂 Ί と、 可撓性フィルム 5の表面に複数本のリー ド 4が形成された テープキヤ リア 6 とを有する構成になっている。
テープキャ リア 6は、 一定幅の可撓性フイルム 5の表面に複数本の リ ード 4から成る単位リー ドパターンをテープキャ リア 6の長手方向に繰 返し形成した構成になっている。 第 1図では、 図面を見易くするため、 一つのリ一 ドパターン分の領域を示している。 複数本のリード 4は、 可 撓性フ ィ ルム 5の表面に接着剤を介して金属箔を貼り付けた後、 この金 属箔をエッチングすることによって形成される。 可撓性フ ィ ルム 5 と し ては、 例えば厚さ 7 5 [〃 m ] のポリイ ミ ド系樹脂からなる可撓性フィ ルムを用いている。 金属箔と しては、 例えば厚さ 3 5 [〃 m ] の銅箔を 用いている。
可撓性フィルム 5の両側には、 テープキヤ リア 6 を移動操作するため に使用されるパ一フ ォ レーシヨン孔 5 Aが一定間隔に設けられている。 また、 可撓性フィルム 5の両側には、 製造工程において可撓性フィルム 5 を位置決めするために使用される位置決め孔 5 Bが設けられている。 半導体チップ 1の平面形状は方形状で形成され、 本実施形態において は例えば 8 . 4 [ m m ] x 1 3 . 4 [ m m ] の長方形で形成されている。 半導体チップ 1 には、 記憶回路として例えば 6 4メガビッ 卜の D R A M が搭載されている。
複数本のリー ド 4の夫々は二つのリー ド群に分割されている。 一方の リード群のリー ド 4は半導体チップ 1の互いに対向する二つの長辺のう ちの一方の長辺に沿って配列され、 他方のリ一ド群のリー ド 4は半導体 チップ 1の互いに対向する二つの長辺のうちの他方の長辺に沿って配列 されている。 複数本のリー ド 4の夫々の一端側は可撓性フィルム 5 を介 して半導体チップ 1の回路形成面 I X上を延在し、 複数本のリー ド 4の 夫々の他端側は半導体チップ 1の外周囲の外側に引き出されている。 複 数本のリー ド 4の夫々の他端側は半導体チップ 1 の外側において可撓性 フィルム 5 に設けられた長孔 5 Cを横切るようにして延在し、 夫々の他 端側の先端部分は可撓性フィルム 5 に支持されている。
半導体チップ 1の回路形成面 1 Xの中央部には電極パッ ド 1 Cが形成 されている。 この電極パッ ド 1 Cは、 半導体チップ 1の長辺方向に沿つ て複数個配列されている。
複数本のリ一ド 4の夫々の一端側の先端部分は、 半導体チップ 1 の各 電極パッ ド 1 Cに導電性バンプ 3を介して電気的にかつ機械的に接続さ れている。 導電性バンプ 3 としては、 これに限定されないが、 例えば半 導体チップ 1の電極パッ ド 1 C上にボールボンディ ング法によつて形成 された A uバンプを用いている。 複数本のリー ド 4の夫々の一端側の先 端部分と各電極パッ ド 1 Cとの接続は熱圧着にて行なわれている。
樹脂 7は、 例えばエポキシ系樹脂に有機溶剤が添加された熱硬化性樹 脂を半導体チップ 1の回路形成面 1 Xにポッテング法で塗布し、その後、 熱処理を施して熱硬化性樹脂を硬化させることによって形成される。 即 ち、 樹脂 7はエポキシ系の熱硬化性樹脂で形成されている。 樹脂 7の厚 さは、 半導体チヅプ 1の電極パッ ド 1 C上において例えば 0 . 1〜 0 . 2 5 [ m m ] 程度になっている。
半導体チップ 1は、 第 3図に示すように、 主に、 例えば比抵抗が 1 0 [ Ω cm] 程度の単結晶シリコンからなる p型半導体基板 1 Aと、 この p 型半導体基板 1 Aの回路形成面 1 A X上において絶縁層、 配線層の夫々 を複数段積み重ねた多層配線層 1 B と、 この多層配線層 1 Bを覆う よう にして形成された表面保護膜 1 D とを有する構成になっている。 表面保 護膜 1 Dは、 例えば、 メモリにおける耐ひ線強度の向上を図ることがで き、 また、 樹脂 7 との接着性の向上を図ることができるポリイ ミ ド系の 樹脂で形成されている。 本実施形態の表面保護膜 1 Dは、 論理回路が搭 載された半導体チップの表面保護膜よ り も厚い厚さ、 例えば 1 0 [〃 πι Ί 程度の厚さで形成されている。 論理回路の場合、 半導体チップの表面保 護膜は例えば 2. 5 [〃m] 程度の厚さで形成される。 p型半導体基板 1 Aの厚さは T C P型半導体装置 1 0 Aの薄型化に伴って薄く なる傾向 にあ り、 本実施形態においては例えば 2 8 0 [〃m] 程度の厚さで形成 されている。
電極パッ ド 1 Cは、 半導体チップ 1の多層配線層 1 Bのうちの最上層 の配線層に形成され、 例えばアルミニウム （A 1 ) 膜又はアルミニウム 合金膜等の金属膜で形成されている。 導電性バンプ 3は、 第 3図におい て図示を省略しているが、 表面保護膜 1 Dに形成されたボンディ ング開 口 1 Eを通して電極パッ ド 1 Cに接続されている。
第 2図及び第 3図に示すように、 半導体チップ 1の回路形成面 1 Xと 対向する裏面 1 Yであって、 p型半導体基板 1 Aの回路形成面 1 AXと 対向する裏面 1 AYは、 その裏面 （ 1 Y, 1 A Y) 上に形成された遮光 体 2によって覆われている。 本実施形態の遮光体 2は、 例えば、 ェポキ シ系の熱硬化性樹脂に、 少なく とも 1. 1 2 [〃m] 以下の可視光から 近赤外光を吸収又は反射する非導電性粒子が多数混入された樹脂シー ト 2 Aで形成されている。 樹脂シ一 ト 2 Aは、 半導体ウェハを複数の半導 体チップに分割するダイ シング工程の前に、 半導体ウェハの回路形成面 と対向する裏面に熱圧着によって貼り付けられる。 半導体ウェハの裏面 に貼り付けられた樹脂シー ト 2 Aは、 ダイ シング工程において半導体ゥ ェハと共に切断される。
遮光体 2の遮光性は樹脂シー ト 2 Aの厚さを厚くすることによって高 めることができる。 しかし、 樹脂シー ト 2 Aの厚さを厚く し過ぎると T C P型半導体装置 1 O Aの薄型化を阻害することにな り、 逆に薄く し過 ぎると遮光性が低く なる。 従って、 樹脂シ一 ト 2 Aの厚さは、 遮光性及 び半導体装置の薄型化を考慮して設定することが望ま しい。 半導体チップ 1 に内蔵された D R A Mは、 第 4図に示すように、 X方 向及び Y方向に沿って多数のメモリアレイ 1 1 Aがマ ト リ ックス状に配 置された 4つのメモリアレイ群 1 1 を有する構成になっている。 X方向 に沿って互いに隣接するメモリアレイ 1 1 Aの間には、 センスアンプ回 路 S Aが配置されている。メモリアレイ群 1 1で挾まれた領域 1 2 には、 ワー ド ドライバ回路（第 5図に示す W D )、 ビッ ト線選択回路等の制御回 路ゃ、 入出力回路、 電極パッ ド 1 C等が配置されている。
メモリ アレイ 1 1 Aは、 第 5図に示すように、 マ ト リ ックス状に配置 された複数のワー ド線 W Lとビッ ト線 B L、 これらの交差部に配置され た複数のメモリセル M等を有する構成になっている。 1 ビッ トの情報を 記憶する 1つのメモリセル Mは、 1つの情報蓄積用容量素子 Cとこれに 直列に接続された 1つのメモリセル選択用電界効果 トランジスタ Qとを 有する構成になつている。 メモリセル選択用電界効果トランジスタ Qを 構成する一対の半導体領域のうち何れか一方はビッ ト線 B L と電気的に 接続され、 他方は電荷蓄積用容量素子 Cと電気的に接続されている。 ヮ ―ド線 W Lの一端はワー ド ドライバ回路 W Dに接続され、 ビッ ト線 B L の一端はセンスアンプ回路 S Aに接続されている。
メモリセル Mのメモリセル選択用電界効果 トランジスタ Qは、 第 6図 に示すように、 p型半導体基板 1 Aの回路形成面 1 A Xの素子形成領域 に形成されている。 素子形成領域は p型半導体基板 1 Aの回路形成面 1 A Xの素子分離領域で周囲を規定されている。 素子形成領域には p型ゥ エル領域 1 3が形成されている。 素子分離領域には溝 1 4が形成され、 この溝 1 4内には例えば酸化シリコン膜からなる絶縁膜 1 5が埋め込ま れている。
メモリセル選択用電界効果 トランジスタ Qは、 主に、 チャネル形成領 域と して使用される P型ゥエル領域 1 3、 ゲー ト絶縁膜 1 6、 ワー ド線 W Lと一体化されたゲー ト電極 1 Ί、 ソース領域又は ドレイ ン領域と し て機能する一対の n型半導体領域 （不純物拡散領域） 1 9及び一対の n 型半導体領域 2 1等を有する構成になっている。 一対の n型半導体領域 1 9はゲー ト電極 1 7及びこのゲー ト電極 1 7上に設けられたキャ ップ 絶縁膜 1 8 に対して自己整合で形成され、 一対の n型半導体領域 2 1 は ゲー ト電極 1 7の側壁に設けられたサイ ドウォールスぺ一サ 2 0 に対し て自己整合で形成されている。 一対の n型半導体領域 1 9は一対の n型 半導体領域 2 1 よ り も低い不純物濃度で形成されている。 即ち、 メモ リ セル選択用電界効果 トランジスタ Qは、 ドレイ ン領域のチヤネル形成領 域側の一部分が他の部分よ り も低不純物濃度に設定された L D D ( L_ ight ly D_oped D_rain ) 構造で構成されている。 ゲー ト絶縁膜 1 6は例 えば酸化シリコン膜で形成され、 ゲー ト電極 1 7は例えば抵抗値を低減 する不純物として燐 （ P ) が導入された多結晶シリコン膜で形成されて いる。 キャ ップ絶縁膜 1 8及びサイ ドウォールスべ一サ 2 0は、 例えば 絶縁膜 1 5 に対して選択性を有する窒化シリコン膜で形成されている。 一対の n型半導体領域 2 1のうちの一方の n型半導体領域 2 1 は、 そ の上層の層間絶縁膜 2 2の表面から裏面に到達する接続孔内に埋め込ま れた導電性プラグ 2 3 Aを介して、 層間絶縁膜 2 2の表面上を延在する ビッ ト線 B Lと電気的に接続されている。
メモリセル Mの電荷蓄積用容量素子 Cは、 ビッ ト線 B Lの上層に形成 された層間絶縁膜 2 4上に配置されている。 即ち、 D R A Mはビッ ト線 B Lの上部に情報蓄積用容量素子 Cを配置した C O B構造で構成されて いる。
情報蓄積用容量素子 Cは、 下部電極 2 6、 容量絶縁膜 2 7、 上部電極 2 8等を有する構成になっている。 下部電極 2 6 は、 例えば、 抵抗値を 低減する不純物として燐 （ P ) が導入された多結晶シ リ コ ン膜で形成さ れている。 上部電極 2 8は、 例えば、 チタンナイ トライ ド （ T i N ) 膜 で形成されている。 容量絶縁膜 2 2は、 例えば下部電極 1 9上に形成さ れた酸化防止膜及びこの酸化防止膜上に形成された酸化物誘電体膜を有 する積層膜で形成されている。 酸化防止膜は、 例えば、 酸窒化シリコン ( S i 0 N ) 膜で形成されている。 酸化物誘電体膜は、 例えば、 酸化夕 ン夕ル （ T a x O y ) 膜で形成されている。
下部電極 2 6は、 層間絶縁膜 2 4の表面から裏面に到達する接続孔の 内部に埋め込まれた導電プラグ 2 5及び層間絶縁膜 2 2の表面から裏面 に到達する接続孔の内部に埋め込まれた導電プラグ 2 3 Bを介して、 一 対の n型半導体領域 2 1のうちの他方の n型半導体領域 2 1 と電気的に 接続されている。
p型半導体基板 1 Aの裏面 1 A Yは、 有害イオンのゲッ夕 リ ングのた め研削仕上げされており、 光照射によって発生した電子正孔対の再結合 の核となる結晶欠陥や不純物による準位が多数存在している。
D R A Mは、 メモリセル Mの情報蓄積用容量素子 Cに電荷があるかな いか、 即ち情報蓄積用容量素子 Cの端子電圧が高いか低いかを二進の情 報" 1 "、" 0 " に対応させて記憶している。 この情報に対応した電圧を メモリセル Mの外部から情報蓄積用容量素子 Cに印加することによって 書き込み動作が行われる。 読み出し動作は、 情報蓄積用容量素子 Cでの 電荷の有無を電圧の高低に対応させて、 メモリセル Mの外部に取り出し 検出することによって行われる。 記憶情報の保持は、 情報蓄積用容量素 子 Cに電荷を蓄積することで行われるが、 メモリセル選択用電界効果 ト ランジス夕 Qの P n接合部には漏洩電流 （リーク電流） があるため、 最 初に情報蓄積用容量素子 Cに与えられた十分な電荷量はこの漏洩電流に よって消失して しまい、 記憶情報が破壊されて しまう。 そこで、 完全に 消失する前にメモリセル Mを読み出し、 その読み出し情報をもとにして 初期の十分な電荷量を与える。 この動作を周期的に繰り返すことによつ て記憶が保持される。 この初期の十分な電荷量を与える動作を リ フレ ツ シュ動作 （再生動作） と呼んでいる。
光照射によって p型半導体基板 1 Aに発生した電子正孔対がメモリセ ル Mの記憶ノー ド部 （メモリセル選択用電界効果トランジスタ Qの一対 の n型半導体領域のうち、 情報蓄積用容量素子 Cが電気的に接続された 一方の n型半導体領域） に侵入した場合、 メモリセル Mの電荷が消滅し、 リ フレヅシュ不良が発生する。
p型半導体基板 1 Aの裏面 1 A Yに 1 . 1 2 [ z m ] 以下の可視光か ら近赤外光が照射された場合、 P型半導体基板 1 Aの内層部にて電子正 孔対が発生する。 この P型半導体基板 1 Aの内層部にて発生した電子正 孔対の寿命は P型半導体基板裏面 1 A Yの表層部にて発生した電子正孔 対の寿命と比べて長いため、 再結合して消滅する前に P型半導体基板 1 Aの回路形成面 1 A Xに到達し、 メモリセル Mの記憶ノー ド部の電荷を 消滅させる。
しかしながら、 p型半導体基板 1 Aの裏面 1 Yは、 1 . 1 2 [ / m ] 以下の可視光から近赤外光を吸収又は反射する遮光体 2 によって覆われ ているため、 p型半導体基板 1 Aの内層部での電子正孔の発生を抑制す ることができ、 メモリセル Mの記憶情報破壊を抑制することができる。 このように構成された T C P型半導体装置 1 0 Aは、 製品完成後の環 境試験である温度サイ クル試験が施された後、 パーソナル · コンビユー 夕等の電子機器の組立工程、 若しくはメモリ ' モジュール等の電子装置 の組立工程において実装基板上に実装される。 T P C型半導体装置 1 0 Aの実装は、 リー ド 4の一端側を切断し、 その後、 リー ド 4を面実装型 リー ド形状の一つであるガルウィ ング型に成形し、 その後、 可撓性フィ ルム 5の余分な部分を切り取り、 その後、 リー ド 4の一端側の接合部分 を実装基板の配線の一部からなる電極パッ ドに半田付けすることによつ て行なわれる。
T C P型半導体装置 1 0 Aの実装形態としては、 第 7図 （模式的断面 図） に示すように、 半導体チップ 1の回路形成面 1 Xが実装基板 2 5 と 向い合うようにして実装する形態と、 図示していないが、 半導体チップ 1の裏面 1 Yが実装基板と向い合う ようにして実装する形態とがある。 第 7図に示す実装形態においては半導体チップ 1の裏面 1 Yに光が直接 照射される確率が高くなるため、 p型半導体基 1 Aの裏面 1 A Yから内 層部まで透過する光を遮光体 2 によって遮蔽することは重要である。 以上説明したように、 本実施形態によれば、 以下の効果が得られる。
( 1 ) p型半導体基板 1 Aの裏面 1 A Y (半導体チップ 1の裏面 1 Y ) は、 1 . 1 2 [ z m ] 以下の可視光から近赤外光を吸収又は反射する遮 光体 2 によって覆われている。 このような構成にすることによ り、 p型 半導体基板 1 Aの内層部での電子正孔の発生を抑制することができるの で、 メモリセル Mの記憶情報破壊を抑制することができる。 この結果、 D R A Mのリ フ レ ツシュ特性低下を抑制することができる。
また、 D R A Mのリ フレツシュ特性低下を抑制することができるので、 D R A Mが搭載された T C P型半導体装置 1 0 Aの信頼性の向上を図る ことができる。
( 2 ) 遮光体 2は、 エポキシ系の熱硬化性樹脂に 1 . 1 2 [〃m ] 以下 の可視光から近赤外光を吸収又は反射する非導電性粒子が多数混入され た樹脂シー ト 2 Aで形成されている。このような構成にすることによ り、 エポキシ系の熱硬化性樹脂はシ リコンとの接着性が高いので、 半導体チ ップ 1の裏面 1 Yから遮光体 2 が剥がれるといった不具合を抑制するこ とができる。
また、 樹脂シー ト 2 Aの硬化収縮によって半導体チップ 1の裏面に収 縮力が作用するので、 半導体チップ 1 の回路形成面 1 Aを覆う樹脂 7の 硬化収縮によつて生じる半導体チップ 1 の反り を抑制することができる (実施形態 2 )
第 8図は本発明の実施形態 2である T C P型半導体装置の模式的断面 図である。 第 8図に示すように、 本実施形態の T C P型半導体装置 1 0 Bは、 基本的に前述の実施形態 1 と同様の構成になっており、 以下の構 成が異なっている。
即ち、 半導体チップ 1の裏面 1 Y及び側面 （ p型半導体基板 1 Aの裏 面 1 A Y及び側面） は遮光体 2 によって覆われている。 本実施形態の遮 光体 2は、 例えば、 エポキシ系の熱硬化性樹脂に、 少なく とも 1 . 1 2 [〃m ] 以下の可視光から近赤外光を吸収又は反射する非導電性粒子が 多数混入された樹脂 2 Bで形成されている。 樹脂 2 Bは、 半導体チップ 1の裏面 1 Yに液状樹脂を塗布し、 その後、 熱処理を施して硬化させる ことによって形成される。 この時、 液状樹脂が半導体チップ 1の側面に 周り込むようにして塗布することによ り、 半導体チップ 1の裏面 1 Y及 び側面を覆うことができる。
このように構成された T C P型半導体装置 1 0 Bにおいても、 前述の 実施形態 1 と同様の効果が得られる。
また、 半導体チッブ 1の側面も遮光体 2 によって覆われているため、 P型半導体基板 1 Aの側面から内層部に透過した光に起因する電子正孔 対の発生を抑制することができる。 この結果、 D R A Mのリフ レッシュ 特性低下を更に抑制することができる。
(実施形態 3 )
第 9図は本発明の実施形態 3である T C P型半導体装置の模式的断面 図である。 第 9図に示すように、 本実施形態の T C P型半導体装置 1 0 Cは、 基本的に前述の実施形態 2 と同様の構成になっており、 以下の構 成が異なっている。
即ち、 遮光体 2は、 少なく とも 1 . 1 2 [ m ] 以下の可視光から近 赤外光を吸収又は反射する金属からなり、 半導体チップ 1の裏面 1 Y及 び側面 （ p型半導体基板 1 Aの裏面 1 A Y及び側面） を覆う よう に加工 された金属ケース 2 Cからなる。 金属ケース 2 Cは、 半導体チップ 1 の 裏面 1 Yに接着層 2 6 を介して接着固定されている。
このように構成された T C P型半導体装置 1 0 Cにおいても、 前述の 実施形態 2 と同様の効果が得られる。
(実施形態 4 )
本実施形態では、 配線基板と して可撓性フィルムを用いた B G A ( B_ al l G_ri d rra ) 型半導体装置に本発明を適用した例について説明す る。
第 1 0図は本発明の実施形態 4である B G A型半導体装置の模式的断 面図である。 第 1 0図に示すように、 本実施形態の B G A型半導体装置 3 0は、 半導体チップ 1 と、 半導体チップ 1の回路形成面 1 Xを覆う樹 脂 7 と、 一主面に リー ド 4及びラン ド 4 Aが形成された可撓性フィルム 3 1 と、 可撓性フイルム 3 1の一主面と対向する他の主面に絶縁性の接 着剤を介して接着された補強部材 3 3 と、 ラン ド 4 Aに接続されたボー ル形状の導電性バンプ 3 2 と、 半導体チップ 1の裏面 1 Yにその裏面 1 Yを覆うようにして貼り付けられた樹脂シー ト 2 Aからなる遮光体 2 と を有する構成になっている。 リー ド 4の一端側は導電性バンプ 3 を介し て半導体チップ 1 の電極パッ ド 1 Cに電気的に接続され、 リー ド 4の他 端側はラン ド 4 Aと一体化されている。 樹脂 Ίは半導体チップ 1の回路 形成面 1 Xに溶融樹脂を塗布し、 その後、 硬化させることによって形成 される。
このように構成された B G A型半導体装置 3 0 においても、 前述の実 施形態 1 と同様の効果が得られる。
(実施形態 5 )
本実施形態では、 配線基板と して可撓性フィルムを用いた C S P ( C_ hip S_ize package ) 型半導体装置に本発明を適用した例について説明 する。
第 1 1 図は本発明の実施形態 5である C S P型半導体装置の模式的断 面図である。 第 1 1図に示すように、 本実施形態の C S P型半導体装置 3 5は、 半導体チップ 1 と、 半導体チップ 1 の回路形成面 1 Xを覆う樹 脂 7 と、 一主面にリー ド 4及びラ ン ド 4 Aが形成された可撓性フ ィ ルム 3 1 と、 可撓性フイ ルム 3 1 と半導体チップ 1 の回路形成面 1 Xとの間 に介在された低弾性体 （エラス トマ） 3 6 と、 半導体チップ 1の裏面 1 Yにその裏面 1 Yを覆うようにして貼り付けられた樹脂シー ト 2 Aから なる遮光体 2 とを有する構成になっている。 リー ド 4の一端側の先端部 分は導電性バンプ 3を介して半導体チップ 1 の電極パッ ド 1 Cに電気的 に接続され、 リード 4の他端側はラン ド 4 Aと一体化されている。 低弾 性体 3 6は一主面側が半導体チップ 1 の回路形成面 1 Xに接着固定され、 一主面と対向する他の主面側が可撓性フイ ルム 3 1の一主面に接着され ている。 低弾性体 3 6は、 例えば、 ポリイ ミ ド系、 ェポキシ系又はシ リ コン系の低弾性樹脂で形成されている。
このように構成された C S P型半導体装置 3 5 においても、 前述の実 施形態 1 と同様の効果が得られる。
以上、 本発明者によってなされた発明を、 前記実施形態に基づき具体 的に説明したが、 本発明は、 前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲において種々変更可能であることは勿論であ る。
本願において開示される発明のう ち代表的なものによって得られる効 果を簡単に説明すれば、 下記のとおりである。
半導体装置に搭載された D R A Mのリ フレツシュ特性低下を抑制する ことができる。
また、 D R A Mが搭載された半導体装置の信頼性の向上を図ることが できる。 産業上の利用可能性
以上のように、 本発明に係わる半導体装置は、 半導体チップの回路形 成面が実装基板と向かい合う実装形態で実装される半導体装置に適用し て有益であり、 また、 この実装形態で実装される半導体装置を用いるパ 一ソナル · コンビユ ー夕、 サーバ等の電子機器や、 メモリ ' カード、 メ モリ · モジュール等の電子装置に適用して有用である。

Claims

請 求 の 範 囲
1 . 半導体基板の主面に電界効果 トランジスタと容量素子との直列回路 からなるメモリセルが形成された D R A Mを有し、 前記半導体基板の主 面と対向する裏面が遮光体によって覆われた半導体チップを有するこ と を特徴とする半導体装置。
2 . 半導体基板の主面に電界効果 トランジスタと容量素子との直列回路 からなるメモリセルが形成された D R A Mを有し、 前記半導体基板の主 面と対向する裏面及び側面が遮光体によって覆われた半導体チップを有 することを特徴とする半導体装置。
3 . 半導体基板と、 前記半導体基板の主面に電界効果 トランジスタ と容 量素子との直列回路からなるメモリセルが形成された D R A Mと、 前記 半導体基板の主面上に形成された電極パッ ドとを有する半導体チップと、 前記半導体チップの電極パッ ドに導電性バンプを介して電気的に接続 されたリー ドと、
前記半導体基板の主面上であって、 前記半導体チッ プの主面を覆う樹 脂とを有する半導体装置において、
前記半導体基板の主面と対向する裏面は遮光体によって覆われている ことを特徴とする半導体装置。
4 . 半導体基板と、 前記半導体基板の主面に電界効果 トランジスタと容 量素子との直列回路からなるメモリセルが形成された D R A Mと、 前記 半導体基板の主面上に形成された電極パッ ドとを有する半導体チップと、 前記半導体チップの電極パッ ドに導電性バンプを介して電気的に接続 された リー ドと、
前記半導体基板の主面上であって、 前記半導体チップの主面を覆う樹 脂とを有し、 前記半導体基板の主面と対向する裏面及び側面は遮光体によって覆わ れていることを特徴とする半導体装置。
5 . 請求の範囲第 1項乃至請求の範囲第 4項のう ち何れか一項に記載の 半導体装置において、 前記遮光体は、 少なく とも可視光〜近赤外光を吸 収又は反射する粒子が多数混入された樹脂からなることを特徴とする半 導体装置。
6 . 請求の範囲第 1項乃至請求の範囲第 4項のう ち何れか一項に記載の 半導体装置において、 前記遮光体は金属からなることを特徴とする半導 体装置。
7 . 請求の範囲第 1項乃至請求の範囲第 4項のうち何れか一項に記載の 半導体装置において、 前記半導体基板はシリコンからなることを特徴と する半導体装置。
8 . 半導体基板の主面に電界効果 ト ラ ンジスタ と容量素子との直列回路 からなるメモリセルが形成された D R A Mを有し、 前記半導体基板の主 面と対向する裏面が遮光体によって覆われた半導体チップを有する半導 体装置を備え、
前記半導体装置は、 前記半導体基板の主面が実装基板と向い合う状態 で前記実装基板に実装されていることを特徴とする電子装置。
PCT/JP2000/004445 1999-07-28 2000-07-04 Dispositif semi-conducteur WO2001008220A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020027001150A KR20020035841A (ko) 1999-07-28 2000-07-04 반도체장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21337999 1999-07-28
JP11/213379 1999-07-28

Publications (1)

Publication Number Publication Date
WO2001008220A1 true WO2001008220A1 (fr) 2001-02-01

Family

ID=16638231

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2000/004445 WO2001008220A1 (fr) 1999-07-28 2000-07-04 Dispositif semi-conducteur

Country Status (3)

Country Link
KR (1) KR20020035841A (ja)
TW (1) TW544821B (ja)
WO (1) WO2001008220A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021177560A (ja) * 2010-05-21 2021-11-11 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018185839A1 (ja) * 2017-04-04 2018-10-11 三菱電機株式会社 半導体装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53112061A (en) * 1977-03-11 1978-09-30 Sharp Corp Wiring substrate of semiconductor chip
JPS6429839U (ja) * 1987-08-14 1989-02-22
JPH10199936A (ja) * 1997-01-14 1998-07-31 Olympus Optical Co Ltd フレキシブル配線板へのフリップチップ実装構造
US5869886A (en) * 1996-03-22 1999-02-09 Nec Corporation Flip chip semiconductor mounting structure with electrically conductive resin
JPH11297903A (ja) * 1998-04-07 1999-10-29 Seiko Epson Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53112061A (en) * 1977-03-11 1978-09-30 Sharp Corp Wiring substrate of semiconductor chip
JPS6429839U (ja) * 1987-08-14 1989-02-22
US5869886A (en) * 1996-03-22 1999-02-09 Nec Corporation Flip chip semiconductor mounting structure with electrically conductive resin
JPH10199936A (ja) * 1997-01-14 1998-07-31 Olympus Optical Co Ltd フレキシブル配線板へのフリップチップ実装構造
JPH11297903A (ja) * 1998-04-07 1999-10-29 Seiko Epson Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021177560A (ja) * 2010-05-21 2021-11-11 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TW544821B (en) 2003-08-01
KR20020035841A (ko) 2002-05-15

Similar Documents

Publication Publication Date Title
JP3499202B2 (ja) 半導体装置の製造方法
US6373127B1 (en) Integrated capacitor on the back of a chip
US20060238961A1 (en) Circuit device
JPH0851127A (ja) 積層半導体パッケージ
JP2001308262A (ja) 樹脂封止ｂｇａ型半導体装置
US20050167808A1 (en) Semiconductor device, its fabrication method and electronic device
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
US20100133701A1 (en) Semiconductor device and method for manufacturing semiconductor device
US8247841B2 (en) Semiconductor device and method for manufacturing semiconductor device
TW538519B (en) An integrated circuit including esd circuits for a multi-chip module and a method therefor
US7960823B2 (en) Semiconductor device with different sized ESD protection elements
US20040018662A1 (en) Method of manufacturing a semiconductor device
US7368768B2 (en) Semiconductor integrated circuit device with protection capability for protection circuits from static electrical charge
JP2008071931A (ja) 半導体装置
JP2003229533A (ja) 半導体装置とその製造方法
US8039940B2 (en) Semiconductor storage device, semiconductor device, and manufacturing method therefor
WO2001008220A1 (fr) Dispositif semi-conducteur
JPS58154254A (ja) 半導体装置
JP4930970B2 (ja) マルチチップモジュール
JPH0362566A (ja) デカップリングコンデンサを備えた集積回路パッケージ
US6404060B1 (en) Semiconductor device having a chip-on-chip structure
KR100691488B1 (ko) 반도체 패키지
TWI399818B (zh) 阻絕金屬離子散發至晶片之半導體封裝構造
JPH09240176A (ja) Ｉｃカード及びその製造方法
KR20080101209A (ko) 적층 반도체 패키지

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 09646786

Country of ref document: US

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref country code: JP

Ref document number: 2001 512635

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 1020027001150

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020027001150

Country of ref document: KR

122 Ep: pct application non-entry in european phase