WO2001004789A1 - Dispositif de generation de donnees sur forme d'onde a fonction d'echantillonnage - Google Patents

Dispositif de generation de donnees sur forme d'onde a fonction d'echantillonnage Download PDF

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Yukio Koyanagi
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Sakai, Yasue
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    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
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Definitions

  • the present invention relates to a sampling function waveform data generator that generates waveform data based on a sampling function.
  • a digital / analog (D / A) system that applies an oversampling technique to obtain a continuous analog audio signal from a discrete digital music data stream.
  • Analog converters are used.
  • a digital filter is generally used to interpolate between input digital data and increase a sampling frequency in a pseudo manner, and each interpolated value is held by a sample hold circuit. After generating a step-like signal waveform, the signal is passed through a one-pass filter or the like to output a smooth analog audio signal.
  • FIG. 7 is an explanatory diagram of the sinc function.
  • the sine function is a function that converges to 0 at ⁇ ⁇ , so it is necessary to consider all digital data values in order to obtain an accurate interpolation value.
  • the obtained interpolation value includes a truncation error. This truncation error increases the number of tap coefficients in the digital filter. By setting the order higher, the reduction can be achieved, but in that case, there is a problem that the circuit scale increases, and the reduction of the truncation error and the reduction of the circuit scale have a trade-off relationship.
  • the value of the above-mentioned sampling function (sine function) must be continuously calculated at a high speed, and there is a limit in terms of processing performance.
  • the present invention has been made in view of the above circumstances, and has as its object to provide a sampling function waveform data generator capable of generating waveform data approximated to a sampling function at high speed with a simple circuit configuration.
  • a generator is provided.
  • the above-mentioned data output means includes: a memory for holding each value of the step function; and a data readout for cyclically reading the respective values held in the memory in a predetermined order. It is desirable to provide a means for performing the above. By simply holding each value of the step function, it is possible to generate waveform data of a sampling function whose value changes continuously, so that the circuit size can be further reduced.
  • sampling function be finitely differentiable.
  • a finitely differentiable sampling function can be generated by integrating the waveform data of the step function a predetermined number of times, thereby simplifying the processing.
  • FIG. 1 is a hardware configuration block diagram showing a schematic configuration of a sampling function waveform data generator according to an embodiment
  • FIG. 2 is a diagram showing a specific example of waveform data of a step function output from the memory shown in FIG. 1,
  • FIG. 3 is a diagram showing a specific example of waveform data of a polygonal function output from the first digital integration circuit shown in FIG. 1,
  • FIG. 4 is a diagram showing a specific example of waveform data of a sampling function output from the second digital integration circuit shown in FIG. 1,
  • FIG. 5 is a diagram showing a waveform of a line function obtained by integrating the waveform of the step function shown in FIG. 2,
  • FIG. 6 is a diagram showing a waveform of a sampling function obtained by integrating the waveform of the line function shown in FIG. 5,
  • FIG. 7 is a diagram showing an example of the waveform of the sinc function.
  • FIG. 1 is a hardware configuration block diagram showing a schematic configuration of a sampling function waveform data generation device according to the present embodiment.
  • the sampling function waveform data generator shown in FIG. 1 includes an address counter 10, a memory 20, a first digital integration circuit 30, and a second digital integration circuit 40.
  • This sampling function waveform data generator is similar to the sinc function shown in Fig. 7. It generates a similar sampling function.
  • the address counter 10 receives a clock signal CLK of a predetermined cycle, counts it from “0” to “1 19”, and reads the count value as a read address AO 0 to A 1 19 to the memory 20 cyclically. Output.
  • the memory 20 stores waveform data along a step function as shown in FIG. 2 in a predetermined address space.
  • the data is stored in the address A100-A109 at "1 3", and the address A110-A119 is stored in the address "+1".
  • the first digital integrator 30 sequentially integrates the data output from the memory 20 at a timing synchronized with the clock signal CLK, and includes a D-type flip-flop 31, 32, and an adder. 33 is included.
  • the D-type flip-flop 31 temporarily holds data output from the memory 20 in synchronization with the clock signal CLK, and inputs the data to one input terminal of the adder 33.
  • the D-type flip-flop 32 temporarily holds data output from the adder 33 in synchronization with the clock signal CLK, and inputs the data to the other input terminal of the adder 33 itself.
  • the adder 33 adds the data output from the two D-type flip-flops 31 and 32, and outputs the added value to the second digital integration circuit 40.
  • the second digital integration circuit 40 is for sequentially integrating the data output from the first integration circuit 30 at a timing synchronized with the clock signal.
  • the D-type flip-flop 41 temporarily holds the data output from the first digital integration circuit 30 in synchronization with the clock signal, and supplies one of the input terminals of the adder 43.
  • the D-type flip-flop 42 temporarily holds the data output from the adder 43 in synchronization with the clock signal, and inputs the data to the other input terminal of the adder 43 itself.
  • the adder 43 adds the data output from the two D-type flip-flops 41 and 42 and outputs the added value as waveform data of a sampling function.
  • the above-described address counter 10 and memory 20 correspond to data output means, and the first digital integration circuit 30 and the second digital integration circuit 40 correspond to digital integration means. Further, the address counter 10 corresponds to the data reading means.
  • the address counter 10 sequentially outputs the read addresses A00 to A119 to the memory 20 in synchronization with the clock signal CLK.
  • the memory 20 outputs the waveform data of the step function as shown in FIG. 2 according to the input of the read addresses A00 to A119. That is, the memory 20 sequentially outputs the data B 00 to B 119 stored at the respective addresses AO 0 to A 119.
  • the first digital integration circuit 30 sequentially integrates the waveform data of the step function output from the memory 20 in synchronization with the clock signal CLK, and continuously integrates the waveform data of the steps B 00 to B 119 as shown in FIG. Waveform data C 00 to C 119 of a polygonal line function composed of a plurality of polygonal lines are output.
  • the second digital integrator 40 sequentially integrates the waveform data C 00 to C 119 of the polygonal function output from the first digital integrator 30 in synchronization with the clock signal CLK, as shown in FIG. Outputs waveform data D 00 to D 119 that approximate the sampling function.
  • the waveform data of the polygonal function and the waveform data approximated to the sampling function shown in Figs. 3 and 4 are composed of step-like waveforms. This is because one section of the data is divided into 10 equal parts. By dividing this one section into smaller parts, smooth straight and curved waveforms as shown in FIGS. 5 and 6 can be output.
  • a waveform of the sampling function as shown in FIG. 6 can be output.
  • a finite function that has a non-zero value at other t and converges to 0 at t ⁇ 3.
  • the finite base means that the value of the function has a finite value other than 0 in a local area, and becomes 0 in other areas.
  • the waveform data of the step function can be reduced. Even if the value of the step function is held, the waveform data of the sampling function that changes continuously can be generated, so the circuit size can be further reduced. .
  • the sampling function generated by the sampling function waveform data generator of the present embodiment is a function that can be differentiated finitely (once in this embodiment), and is performed twice for the waveform data of the step function. Since it can be obtained by performing digital integration, processing can be simplified.
  • data of “1 1” is stored in addresses A00 to A09
  • data of “+3” is stored in addresses A10 to A19
  • addresses of A20 to A29 are stored in addresses A20 to A29.
  • the data of "15”, the data of "17” for addresses A30 to A49, the data of "15” for addresses A50 to A59, and the value of "+3" for addresses A60 to A69 May be stored in the addresses A70 to A79, and the data A1 to A79 may be read out from the address counter 10 and output in a cyclic manner.
  • n the range to be operated becomes even narrower, so that the processing can be further simplified and the circuit scale can be reduced.
  • the register storing the data as shown in the memory 20 is used as the count value output from the address counter 10. May be sequentially selected in accordance with.
  • 12 data are stored in the memory 20 in the order of addresses AO 0 to A 11.
  • the lower 4 bits of the count value output from the address counter 10 are masked, and the higher bits are supplied to the memory 20 as the count value, that is, the read address A00 to A11. Good.
  • one section of the staircase waveform in Fig. 2 is divided into 16 equal parts. In this case, by increasing the number of bits to be masked, the number of divisions of one section of the staircase waveform in FIG. 2 is determined.
  • the waveform data of the digital sampling function output from the second digital integration circuit 40 shown in FIG. 1 may be output via a low-pass filter.
  • the sampling function generated by the present invention it is only necessary to consider n sample values before and after the interpolation position, and the amount of calculation can be greatly reduced.
  • the sample position to be operated is not cut off in the middle as in the sinc function, but is cut off at a sample position that converges to 0, the effect of the truncation error can be eliminated.
  • the range of sample positions to be operated can be narrowed, the number of data that needs to be held is reduced, and the circuit scale can be reduced accordingly.

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Description

明 細 書 標本化関数波形データ発生装置 技術分野
本発明は、 標本化関数に基づいた波形データを発生する標本化関数波形データ 発生装置に関する。 背景技術
従来、 CD (コンパク トディスク） プレーヤ等においては、 離散的なデジタル の音楽デ一夕から連続的なアナ口グの音声信号を得るためにオーバ一サンプリン グ技術を適用した D/A (デジタル一アナログ） 変換器が用いられる。 このよう な D/ A変換器は、 入力されるデジタルデータの間を補間して擬似的にサンプリ ング周波数を上げるために一般にはデジタルフィルタが用いられており、 各補間 値をサンプルホールド回路によって保持して階段状の信号波形を生成した後にこ れを口一パスフィルタ等を通すことによって滑らかなアナログの音声信号を出力 している。
上述したデジタルフィルタによるデータ補間は、 一般的には s i n c関数と称 される標本化関数を用いて行われる。 図 7は s i n c関数の説明図である。 s i nc関数は、 デイラヅクのデルタ関数を逆フーリエ変換したときに現れるもので あり、 標本化関数を f としたときに、 s i n (7Tf t ) / (7rf t ) で定義され る。 この s i ne関数は、 t = 0の標本位置でのみ 1になり、 他の全ての標本位 置では 0となる。 なお、 図 7では、 t =± 3の範囲に対応する s i n c関数を示 している。
s i ne関数は、 ±∞で 0に収束する関数であるため、 正確な補間値を求めよ うとすると、 全てのデジタルデータの値を考慮する必要がある。 しかしながら、 実際は回路規模等の都合から、 考慮するデジタルデータの範囲を限定してデジタ ルフィルタの夕ップ係数が設定されているため、 得られる補間値は打ち切り誤差 を含んでいる。 この打ち切り誤差は、 デジタルフィルタのタップ係数の数をより 高い次数に設定することにより低減できるが、 その場合には回路規模が増大して しまうという問題があり、 打ち切り誤差の低減と回路規模の縮小とはトレ一ドォ フの関係になっていた。 また、 上述したオーバーサンプリング処理を D S P等に よって行おうとすると、 上述した標本化関数 （ s i n e関数） の値を高速に演算 し続けなくてはならず、 処理能力の点からも限界があった。
このような問題は、 標本化関数として s i n c関数を正確に用いようとするこ とに起因する。 s i n c関数を用いた場合でも、 打ち切り誤差や量子化雑音が生 じることなどを考慮すると、 s i n c関数を高精度に発生する必要性は乏しい。 従って、 所定の範囲で s i n c関数に近似した関数値を簡単な回路で高速に発生 することができれば、 それを用いることによって、 s i n c関数を用いた場合と 同様にデータ補間処理を行うことが可能となる。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 簡単な 回路構成で高速に標本化関数に近似した波形データを発生することのできる標本 化関数波形デ一夕発生装置を提供することにある。
本発明の標本化関数波形データ発生装置は、 所定の階段関数のデジタルの波形 データを順次出力するデ一夕出力手段と、 前記データ出力手段から出力される前 記波形データをデジタル的に積分することによって、 標本位置 t = 0で 1、 他の 全ての標本位置で 0、 nを 2以上の整数としたときに tく— nおよび t > + nで 0、 これ以外の tで 0以外の値を有し、 標本位置 t = ± nで 0に収束する有限台 の標本化関数を出力するデジタル積分手段とを備えている。
s i n e関数は、 図 7に示すように t = 0の標本位置でのみ 1で、 他の全ての 標本位置では 0となり、 t = ±∞で 0に収束する関数である。 この s i n e関数 を実際の回路などに応用する場合には、 標本位置の範囲を限定した形で用い、 打 ち切り誤差が生じるのは看過しているのが現状である。 そこで、 この発明では、 s i n c関数そのものを出力するのではなく、 s i n c関数に近似した波形を出 力するようにした。 すなわち、 有限回微分可能であって、 標本位置 t = 0で 1、 他の全ての標本位置で 0、 nを 2以上の整数としたときに t <— nおよび t > + nで 0、 これ以外の tで 0以外の値を有し、 標本位置 t =±nで 0に収束するよ うな有限台の標本化関数で s i nc関数を代用することにした。 有限回微分可能 な波形を得るためには、 積分を行えばよい。 例えば、 図 2に示すような階段関数 の波形を積分することによって、 図 5に示すような折れ線関数の波形を得ること ができる。 さらに、 図 5に示すような折れ線関数の波形を積分することによって、 図 6に示すような標本化関数に近似した波形を得ることができる。 そこで、 この 発明では、 データ出力手段を用いて、 図 2に示すような階段関数のデジタルの波 形データを順次出力し、 それをデジタル積分手段で複数回積分することによって、 図 6に示したような標本化関数をデジタル処理で生成するようにした。 図 6に示 す標本化関数は標本位置 t =± 3の標本位置で 0に収束するため、 これを用いて 補間処理を行うことによって、 補間位置を挟んで前後に 3個ずつの標本値を考慮 すればよくなり、 演算量を大幅に削減することができる。 また、 s i ne関数の ように演算の対象となる標本位置を途中で打ち切るのでなく、 0に収束する標本 位置で打ち切っているので、 打ち切り誤差による影響をなくすことができる。 さ らに、 演算の対象となる標本位置の範囲を狭くすることができるため、 保持して おく必要のあるデータの数が少なくなり、 その分だけ回路規模を小さくすること ができる。
また、 上述したデジタル積分手段によって、 標本位置 t = 0で 1、 各標本位置 t =± l， t =± 2、 t <— 3および t >+ 3で 0、 これ以外の tで 0以外の値 を有し、 標本位置 t = ± 3で 0に収束するような有限台の標本化関数を出力する ことが望ましい。 これは、 上述した nの値を 3に限定したものであり、 図 6に示 すような標本位置 t = ± 3で収束するような標本化関数を出力することができる c また、 上述したデジタル積分手段によって、 標本位置 t = 0で 1、 各標本位置 t =± l、 t <— 2および t >+ 2で 0、 これ以外の tで 0以外の値を有し、 標 本位置 t = ± 2で 0に収束するような有限台の標本化関数を出力することが望ま しい。 これは、 上述した nの値を 2に限定したものであり、 標本位置 t =±2で 収束するような標本化関数を出力することができる。
また、 上述したデータ出力手段は、 前記階段関数の各値を保持するメモリと、 このメモリに保持された前記各値を所定の順番で巡回的に読み出すデータ読み出 し手段とを備えることが望ましい。 階段関数の各値を保持しておくだけで、 連続 的に値が変化する標本化関数の波形データを生成することができるため、 回路規 模をさらに小さくすることができる。
また、 上述した標本化関数は、 有限回微分可能であることが望ましい。 有限回 微分可能な標本化関数は、 階段関数の波形データを所定回数積分することにより 生成することができるため、 処理の簡略化が可能になる。 図面の簡単な説明
図 1は、 一実施の形態に係る標本化関数波形データ発生装置の概略構成を示す ハ一ド構成プロヅク図、
図 2は、 図 1に示したメモリから出力される階段関数の波形データの具体例を 示す図、
図 3は、 図 1に示した第 1のデジタル積分回路から出力される折れ線関数の波 形データの具体例を示す図、
図 4は、 図 1に示した第 2のデジタル積分回路から出力される標本化関数の波 形データの具体例を示す図、
図 5は、 図 2に示した階段関数の波形を積分することによって得られる折れ線 関数の波形を示す図、
図 6は、 図 5に示した折れ線関数の波形を積分することによって得られる標本 化関数の波形を示す図、
図 7は、 s i n c関数の波形の一例を示す図である。 発明を実施するための最良の形態
以下、 本発明の標本化関数波形データ発生装置の一実施の形態について、 図面 を参照しながら説明する。 図 1は、 本実施の形態に係る標本化関数波形データ発 生装置の概略構成を示すハード構成プロック図である。
図 1に示す標本化関数波形データ発生装置は、 アドレスカウンタ 1 0、 メモリ 2 0、 第 1のデジタル積分回路 3 0、 第 2のデジタル積分回路 4 0を含んで構成 される。 この標本化関数波形デ一夕発生装置は、 図 7のような s i n c関数に近 似した標本化関数を発生するものである。 この標本化関数波形データ発生装置に よって発生する標本化関数は、 標本位置 t = 0で 1、 t =± 2， t =± 3、 t < — 3、 t >+ 3で 0、 これ以外の tで 0以外の値を有し、 t =± 3で 0に収束す る有限台の関数である。
アドレスカウンタ 10は、 所定周期のクロック信号 C LKが入力され、 それを 「0」 〜 「 1 19」 までカウントし、 そのカウント値を読み出しァドレス AO 0 〜A 1 1 9としてメモリ 20に巡回的に出力する。 メモリ 20は、 所定のァドレ ス空間に図 2に示すような階段関数に沿った波形データを記憶している。 メモリ
20は、 ア ドレス A 00〜A 09には 「十 1」 のデータを、 ア ドレス A 10〜A 19には 「一 3」 のデータを、 アドレス A 20〜A39には 「+ 2」 のデータを、 アドレス A 40〜A 49には 「+ 5」 のデータを、 アドレス A 50〜A 59には
「一 7」 のデータを、 ァドレス A 60〜A 69には 「一 7」 のデータを、 ァドレ ス A70〜A79には 「+ 5」 のデータを、 アドレス A80〜A99には 「十 2」 のデータを、 アドレス A 100〜A 109には 「一 3」 のデータを、 ァドレ ス A 1 10〜A 1 1 9には 「+ 1」 のデ一夕を、 それそれ記憶している。
第 1のデジタル積分回路 30は、 メモリ 20から出力されるデ一夕をクロック 信号 C LKに同期した夕イ ミングで順次積分するものであり、 D型フリップフ口 ヅプ 3 1， 32、 加算器 33を含んで構成される。 D型フリヅプフロヅプ 3 1は、 メモリ 20から出力されるデータをクロック信号 C LKに同期して一時的に保持 し、 加算器 33の一方の入力端子に入力する。 同様に、 D型フ リ ップフロップ 3 2は、 加算器 33から出力されるデータをクロック信号 C LKに同期して一時的 に保持し、 加算器 33自身の他方の入力端子に入力する。 加算器 33は、 2つの D型フリップフロップ 3 1 , 32から出力されるデータを加算して、 その加算値 を第 2のデジタル積分回路 40に向けて出力する。
第 2のデジタル積分回路 40は、 第 1の積分回路 30から出力されるデータを クロック信号に同期したタイミングで順次積分するものであり、 第 1の積分回路
30と同様に、 D型フ リ ップフロ ップ 4 1， 42、 加算器 43を含んで構成され る。 D型フ リ ップフロップ 4 1は、 第 1のデジタル積分回路 30から出力される データをクロック信号に同期して一時的に保持し、 加算器 43の一方の入力端子 に入力する。 D型フリ ップフロップ 42は、 加算器 43から出力されるデータを クロック信号に同期して一時的に保持し、 加算器 43自身の他方の入力端子に入 力する。 加算器 43は、 2つの D型フリップフロップ 4 1 , 42から出力される データを加算して、 その加算値を標本化関数の波形データとして出力する。
上述したアドレスカウンタ 1 0及びメモリ 20がデータ出力手段に、 第 1のデ ジタル積分回路 30及び第 2のデジタル積分回路 40がデジタル積分手段に対応 する。 また、 アドレスカウンタ 1 0がデータ読み出し手段に対応する。
以下、 この実施の形態に係る標本化関数波形データ発生装置の動作について図 面を用いて説明する。 まず、 アドレスカウンタ 10はクロック信号 C LKに同期 して、 読み出しアドレス A00〜A 1 19を順次メモリ 20に出力する。 メモリ 20は、 読み出しアドレス A00〜A 1 1 9の入力に応じて図 2に示すような階 段関数の波形データを出力する。 すなわち、 メモリ 20は、 各アドレス AO 0〜 A 1 1 9に記憶してあるデータ B 00〜B 1 1 9を順次出力する。
第 1のデジタル積分回路 30は、 メモリ 20から出力される階段関数の波形デ —夕 B 00〜B 1 1 9をクロック信号 C LKに同期して順次積分し、 図 3に示す ような連続する複数の折れ線からなる折れ線関数の波形データ C 00〜C 1 19 を出力する。
第 1のデジタル積分回路 30は、 データ B 00〜B 09が入力される範囲では、 「0」 を基準にデータ B 00〜B 09の値 「+ 1」 を順次加算したデータ C 00 〜C 09 = 「+ 1」 、 「+ 2」 、 「+3」 · · · 「+ 1 0」 を出力する。 また、 デ一夕 B 10〜B 1 9が入力される範囲では、 「+ 1 0」 （=C 09) を基準に データ B 10〜B 1 9の値 「一 3」 を順次加算したデータ C 10〜C 19 = 「十 7」 、 「+4」 、 「+ 1」 · ■ · 「一 20」 を出力する。
データ B 20〜B 39が入力される範囲では、 「一 20」 （=C 1 9) を基準 にデータ B 20〜B 39の値 「+ 2」 を順次加算したデータ C 20〜C 39 = 「一 18」 、 「一 1 6」 、 「一 14」 · · · 「+ 20」 を出力する。 データ B 4 0〜B 49が入力される範囲では、 「+ 20」 （= C 39 ) を基準にデータ B 4 0〜B 49の値 「+ 5」 を順次加算したデータ C 40〜C 49 = 「+ 25」 、 「+30 ι 、 「+35」 · · · 「+ 70」 を出力する。 デ一夕 B 50〜B 69が入力される範囲では、 「+ 70」 （=C 49) を基準 にデータ B 50〜B 69の値 「_ 7」 を順次加算したデータ C 50〜C 69 =
「+ 63」 、 「+ 56」 、 「+49」 · · · 「一 70」 を出力する。 データ Β 7 0〜Β 79が入力される範囲では、 「一 70」 （二 C 69) を基準にデ一夕 Β 7 0〜Β 79の値 「+ 5」 を順次加算したデータ C 70〜C 79 = 「一 65」 、
「一 60」 、 「一 55」 · · · 「一 20」 を出力する。
データ B 80〜B 99が入力される範囲では、 「一 20」 （=C 79) を基準 にデータ B 80〜B 99の値 「+ 2」 を順次加算したデータ C 80〜C 99 =
「一 18」 、 「一 1 6」 、 「一 14」 · · · 「+ 20」 を出力する。 データ B 1 00〜B 1 09が入力される範囲では、 「+ 20」 （= C 99 ) を基準にデータ B 100〜B 1 09の値 「― 3」 を順次加算したデ一夕 C 100〜C 109 =
「+ 17」 、 「+ 14」 、 「+ 1 1」 · · · 「一 1 0」 を出力する。 データ Β 1 10〜Β 1 1 9が入力される範囲では、 「一 10」 （二 C 109 ) を基準にデー 夕 Β 100〜： Β 109の値 「+ 1」 を順次加算したデ一夕 C 1 10〜C 1 19 =
「一 9」 、 「_ 8」 、 「一 7」 · · · 「0」 を出力する。 このようにして第 1の デジタル積分回路 30から出力されたデータ C 00〜C 1 1 9が第 2のデジタル 積分回路 40の D型フリップフロップ 4 1に入力される。
第 2のデジタル積分回路 40は、 第 1のデジタル積分回路 30から出力される 折れ線関数の波形データ C 00〜C 1 1 9をクロック信号 C L Kに同期して順次 積分し、 図 4に示すような標本化関数に近似した波形データ D 00〜D 1 1 9を 出力する。
第 2のデジタル積分回路 40は、 データ C 00が入力されると、 データ D O 0 として値 「+ 1」 を出力する。 また、 データ C 0 1が入力されると、 データ D 0 0の値 「+ 1」 にデータ C 0 1 (= 「 + 2」 ） を加算した値 「 + 3」 をデータ D 0 1として出力する。 データ C 02が入力されると、 デ一夕 D 0 1として値 「十 3」 にデータ C 02 (= 「+ 3」 ） を加算した値 「+ 6」 をデータ D 02として 出力する。 データ C 03が入力されると、 データ D 02の値 「+ 6」 にデータ C 03 (= 「+ 4」 ） を加算した値 「+ 1 0」 をデータ D 03として出力する。 以 下同様にして、 第 2のデジタル積分回路 40は、 折れ線関数の波形データを順次 積分して、 図 4に示すような標本化関数に近似した波形データを出力する。
なお、 図 3及び図 4に示した折れ線関数の波形データ及び標本化関数に近似し た波形データは、 階段状の波形で構成されているが、 これは、 図 2に示した階段 関数の波形データの一区間を 1 0等分したからであり、 この一区間をもっと細か く分割することによって、 図 5及び図 6に示すような滑らかな直線及び曲線の波 形を出力することができる。
この実施の形態に係る標本化標本化関数波形データ発生装置によれば、 図 6に 示すような標本化関数の波形を出力することができる。 図 6の標本化関数は、 図 7に示した s i n c関数に近似したものであり、 標本位置 t = 0で 1、 t = ± 1 , t = ± 2， t < - 3 , t > + 3で 0、 これ以外の tで 0以外の値を有し、 t = ± 3で 0に収束する有限台の関数である。 ここで、 有限台とは、 関数の値が局所的 な領域で 0以外の有限の値を有し、 それ以外の領域で 0となることをいう。
s i n c関数を用いて離散的なデジタルデータを補間しょうとすると、 t = ± ∞までの各標本値に対応して補間位置における s i n c関数の値を計算し、 これ を畳み込み演算を行う必要がある。 これに対して、 図 6に示した標本化関数は、 t = ± 3の標本位置で 0に収束するため、 補間位置を挟んで前後に 3個ずつの標 本値を考慮すればよく、 演算量を大幅に削減することができる。 また、 s i n e 関数のように途中の標本位置で打ち切るのでなく、 0に収束する標本位置 t = ± 3までを演算の対象にしているので、 打ち切り誤差による影響もなくすことがで きる。
また、 階段関数の各値を保持するメモリ 2 0と、 このメモリに保持された前記 各値を所定の順番で巡回的に読み出すァドレスカウンタ 1 0とを備えることによ つて階段関数の波形デ一夕を生成しており、 階段関数の各値を保持しておくだけ で、 連続的に値が変化する標本化関数の波形データを生成することができるため、 回路規模をさらに小さくすることができる。
また、 本実施形態の標本化関数波形データ発生装置によって生成される標本化 関数は、 有限回 （本実施形態では 1回） 微分可能な関数であり、 階段関数の波形 データに対して 2回のデジタル積分を行うことによって得ることができるため、 処理の簡略化が可能になる。 なお、 本発明は上述の実施の形態に限定されるものではなく、 本発明の要旨の 範囲内で種々の変形実施が可能である。 例えば、 上述の実施の形態では、 図 7に 示すように、 本実施の形態によって発生される標本化関数は、 =± 3で0に収 束するようにしたが、 t = ±2や t = ± 4以上の標本位置で 0に収束するように してもよい。 例えば、 メモリ 20に格納するデータとして、 アドレス A00〜A 09には 「一 1」 のデータを、 アドレス A 10〜A 1 9には 「 + 3」 のデ一夕を、 アドレス A20〜A29には 「十 5」 のデータを、 アドレス A 30〜A 49には 「一 7」 のデータを、 アドレス A 50〜A 59には 「十 5」 のデータを、 ァドレ ス A60〜A69には 「+ 3」 のデータを、 アドレス A70〜A79には 「一 1」 のデータをそれそれ記憶し、 アドレスカウン夕 1 0から読み出しァドレス A 00〜A 79を巡回的に出力するようにしてもよい。 この場合には、 第 2のデジ タル積分回路 40から出力される標本化関数に基づいた波形データは、 標本位置 t = 0で 1、 t =± l , tく— 2 , t >+ 2で 0、 これ以外の tで 0以外の値を 有し、 t =± 2で 0に収束する有限台の標本化関数となる。 nの値を 2とするこ とにより、 演算の対象となる範囲がさらに狭くなるため、 さらに処理の簡略化、 回路規模の小型化等が可能になる。
また、 上述の実施の形態では、 メモリ 20をカウン夕 1 0によって順次読み出 す場合について説明したが、 メモリ 20に示すようなデータを格納したレジス夕 をアドレスカウンタ 1 0から出力されるカウント値に応じて順次選択するように してもよい。 メモリ 20にはカウンタ 1 0からの出力に対応したメモリ空間上に データを格納する場合について説明したが、 メモリ 20に 1 2個のデータをアド レス AO 0〜A 1 1の順番で記憶しておき、 アドレスカウンタ 10から出力され るカウント値の下位 4ビッ ト分をマスクし、 これよりも上位のビッ トをカウント 値すなわち読み出しァドレス A00〜A 1 1としてメモリ 20に供給するように してもよい。 この場合には、 図 2の階段波形の一区間は 1 6等分されることにな る。 この場合、 マスクするビッ ト数を増加させることによって、 図 2の階段波形 の一区間の分割数が決定することになる。
図 1に示した第 2のデジタル積分回路 40から出力されるデジタルの標本化関 数の波形データをローパスフィルタを介して出力してもよい。 産業上の利用可能性
上述したように、 本発明によって生成される標本化関数を用いることにより、 補間位置を挟んで前後に n個ずつの標本値を考慮すればよくなり、 演算量を大幅 に削減することができる。 また、 s i n c関数のように演算の対象となる標本位 置を途中で打ち切るのでなく、 0に収束する標本位置で打ち切っているので、 打 ち切り誤差による影響をなくすことができる。 さらに、 演算の対象となる標本位 置の範囲を狭くすることができるため、 保持しておく必要のあるデータの数が少 なくなり、 その分だけ回路規模を小さくすることができる。

Claims

請 求 の 範 囲
1 . 階段関数のデジタルの波形データを順次出力するデータ出力手段と、 前記データ出力手段から出力される前記波形データをデジタル的に複数回積分 することによって、 標本位置 t = 0で 1、 他の全ての標本位置で 0、 nを 2以上 の整数としたときに t <— nおよび t > + nで 0、 これ以外の tで 0以外の値を 有し、 標本位置 t = ± nで 0に収束する有限台の標本化関数を出力するデジタル 積分手段と、
を備えることを特徴とする標本化関数波形データ発生装置。
2 . 前記デジタル積分手段は、 標本位置 t = 0で 1、 標本位置 t = ± l， t = ± 2で 0、 t <— 3および t > + 3で 0、 これ以外の tで 0以外の値を有し、 標本 位置 t = ± 3で 0に収束する有限台の標本化関数を出力することを特徴とする請 求の範囲第 1項記載の標本化関数波形データ発生装置。
3 . 前記デジタル積分手段は、 標本位置 t = 0で 1、 標本位置 t = ± lで 0、 t <一 2および t > + 2で 0、 これ以外の tで 0以外の値を有し、 標本位置 t二士 2で 0に収束するような有限台の標本化関数を出力することを特徴とする請求の 範囲第 1項記載の標本化関数波形データ発生装置。
4 . 前記データ出力手段は、 前記階段関数の各値を保持するメモリと、 このメモ リに保持された前記各値を所定の順番で巡回的に読み出すデータ読み出し手段と を備えることを特徴とする請求の範囲第 1項記載の標本化関数波形データ発生装 置。
5 . 前記標本化関数は有限回微分可能であることを特徴とする請求の範囲第 1項 記載の標本化関数波形データ発生装置。
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