WO2001003190A1 - Circuit integre a semi-conducteurs - Google Patents

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WO2001003190A1
WO2001003190A1 PCT/JP1999/003523 JP9903523W WO0103190A1 WO 2001003190 A1 WO2001003190 A1 WO 2001003190A1 JP 9903523 W JP9903523 W JP 9903523W WO 0103190 A1 WO0103190 A1 WO 0103190A1
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WO
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bit line
circuit
read
memory cell
memory
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Application number
PCT/JP1999/003523
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English (en)
French (fr)
Inventor
Syoji Syukuri
Takeshi Sakata
Original Assignee
Hitachi, Ltd.
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly to a technology that is effective when used in a dynamic memory cell having a semiconductor memory circuit having a self-amplification function.
  • DRAM Dynamic Random Access Memory
  • memory cells consisting of one transistor and one capacitor have achieved remarkable high integration due to the development of microfabrication technology.
  • data is read out to bit lines.
  • the magnitude of the signal is determined by the ratio C s / (C s C b) of the capacitance C s and the bit line capacitance C b, and the power supply voltage V cc.
  • the capacitance Cs will be smaller and the bit line capacitance Cb will be larger, resulting in a smaller signal amount and lower operating margin. Problem occurs,
  • the sense amplifier has a high speed due to a decrease in the amount of read signals due to an increase in the integration degree of the DRAM. There was a problem that operation was hindered
  • the memory cell described in this publication is a transfer PMOS transistor.
  • a bipolar transistor is interposed between the drain and the bit line, and the charge accumulated in the capacitor during the read operation is amplified by the transistor.
  • the bipolar transistor has a base connected to the drain of the transfer PMOS transistor, an emitter connected to the bit line, and a collector connected to the substrate region.
  • a reverse breakdown current between the base emitters of the above-mentioned bipolar transistors or a read operation using a current through a write resistor is used.
  • the transfer PMOS transistor is turned on, and the bit line is driven by the collector current, which is twice the current of the base current divided by the width ratio, using the charge stored in the capacitor as the base current of the bipolar transistor.
  • the first problem is that the write operation time is slower than that of the conventional one-transistor one-calibration cell. This is because the write current from the bit line is reduced as described above. In the case of using the reverse breakdown current in the base transistor of the transistor transistor, it takes time to change the plate voltage having a large parasitic capacitance of the capacitor, and the writing time is high. In the case of using a resistor, the voltage applied to the transfer PMOS transistor decreases due to the potential drop in the write resistor, and the write current decreases.
  • the emitter of the bipolar transistor which must be set to 1 ⁇ or more of the resistance, is assumed to be l to 5 kQ because it is composed of a high-concentration N-type polysilicon film placed in the center of the bit-conducting hole. Therefore, the write resistance should be designed to be 10 to 50 k ⁇ ; since the on-resistance of a normal transfer MOS transistor is about 30 to 50 ⁇ , The cell drive current during the write operation is reduced to 1/2
  • the second problem is due to the complexity of the internal structure of the bit con- trol when the write resistor is used.
  • film deposition and etching pack method are used. After the write resistor and insulating film are placed on the outer periphery of the bit contact hole by using the side wall contact formation technology, the emitter is placed inside and inside the bit contact hole.
  • the average thickness of the write resistor, insulating film and emitter electrode is 40 to 5 ° nm.
  • the accuracy of the opening size of the contact hole is 50 nm
  • the resistance value of the write resistor and the emitter electrode Rights ⁇ product in contact with the substrate i.e., the variation of the emitter Tsu evening area is concerned
  • an object of the present invention is to provide a semiconductor integrated circuit device having a built-in semiconductor memory circuit that achieves high speed and stable operation.
  • a plurality of bit lines, a plurality of first read lines and a plurality of second write lines At the intersection of the gate lines, a gate is connected to the first gate line, and one source-drain is connected to the storage node of the storage capacitor.
  • a gate for the gate is connected to the second gate line, and a source and drain path is connected to the bit line and the storage node of the storage capacitor.
  • the semiconductor region in which the ET is formed is used as a collector, the other source / drain of the readout switch MOS FET is used as a base, and the emitter formed in the base region is connected to the bit line.
  • FIG. 1 is an equivalent circuit diagram showing one embodiment of a memory cell of a semiconductor storage circuit according to the present invention
  • FIG. 2 is a gate voltage / current characteristic diagram for explaining the write / read operation of the memory cell according to the present invention.
  • FIG. 3 is a layout diagram showing one embodiment of a memory cell portion of the semiconductor memory circuit according to the present invention.
  • FIG. 4 is a sectional structural view showing one embodiment of a memory cell portion of the semiconductor memory circuit according to the present invention.
  • FIG. 5 illustrates a method of manufacturing a memory cell of a semiconductor memory circuit according to the present invention.
  • FIG. 4 is a cross-sectional view showing a first step for clarifying;
  • FIG. 6 is a cross-sectional view showing a second step for explaining a method for manufacturing a memory cell of a semiconductor storage circuit according to the present invention.
  • FIG. 7 is a cross-sectional view showing a third step for explaining a method for manufacturing a memory cell of a semiconductor memory circuit according to the present invention.
  • FIG. 8 is a layout diagram of a memory cell part showing another embodiment of the semiconductor memory circuit according to the present invention.
  • FIG. 9 is a circuit diagram showing one embodiment of a memory cell portion of the semiconductor memory circuit according to the present invention.
  • FIG. 10 is a circuit diagram showing one embodiment of a direct peripheral circuit of a semiconductor memory circuit according to the present invention.
  • FIG. 11 is a waveform chart for explaining an example of the operation of the semiconductor memory circuit according to the present invention.
  • FIG. 12 is a layout diagram of a memory cell portion showing still another embodiment of the semiconductor memory circuit according to the present invention.
  • FIG. 13 is an overall block diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention.
  • FIG. 14 is an overall block diagram showing an embodiment of the semiconductor integrated memory circuit of FIG. 13. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
  • FIG. 1 shows an equivalent circuit diagram of one embodiment of the memory cell of the semiconductor memory circuit according to the present invention.
  • the memory cell of this embodiment has a memory capacity of Even C s, P-channel type MOS FET for reading (hereinafter, may be simply referred to as PMOS) Ql, N-channel type MOS SFET for writing (hereinafter, simply referred to as NMOS) Q2, It consists of an NPN readout transistor TR for reading.
  • the NPN transistor TR for self-reading has its emitter connected to the bit line BL, and the base is strongly connected to the drain of one of the sources of the PMO SQ1 for reading.
  • the read PMO SQ 1 is connected to the read gate line RWL and the other source drain is connected to the storage capacitor C s in the storage capacitor C s.
  • the NMO SQ 2 for writing has its gate connected to the writing source line WWL, and its source drain path connected to the bit line BL and the storage capacitor C. connected to s storage node
  • the force which is not particularly limited.
  • the PMO SQ 1 for reading is set to be equal to or thinner than the gate insulating film T O xw of the gate insulating film T O Xr of the KNMO SQ 2 for writing.
  • the voltage Vp1 is supplied to the other electrode of the storage capacitor Cs.
  • the other electrode of the storage capacitor Cs is connected to the other electrode of another memory cell formed in the same memory array. It is formed integrally with the electrode to form a common electrode called a plate.
  • FIG. 2 shows a gate voltage ⁇ current characteristic diagram for explaining a write / read operation of the memory cell according to the present invention.
  • a write-in-standby voltage V′WWL in a standby state is shown in FIG. V ss, read-out line voltage VR WL is set to V cc
  • the read word line voltage is reduced from V cc to V ss, the read PMOS transistor is turned on, and the storage charge C s stored charge is used as the base current I d.
  • the bipolar transistor TR is driven, and the bit line is charged to the power supply voltage Vcc by the collector current IBL (IdXhfe) amplified by the transistor TR.
  • FIG. 3 shows a layout diagram of one embodiment of the memory cell portion of the semiconductor memory circuit according to the present invention.
  • reference numeral 1 denotes an active region pattern defining an element isolation region
  • 2 is an N-type pattern
  • 3 is a P-type well pattern which is an inverted pattern of the N-type pattern 1
  • 4 is a word line pattern for reading
  • 5 is a pattern for writing.
  • 6 is a capacitor electrode connection hole pattern
  • 7 is a capacitor electrode pattern:
  • 8 is an emitter region pattern of a bi-bora transistor
  • 10 is a bit contact hole pattern. Where 11 is the bit line pattern.
  • a so-called folded bit line system in which a pair of bit lines 11 is extended in parallel is used, so that one of the pair of bit lines 11 is connected to a write bit line.
  • a memory cell is arranged at the intersection of the lead line 5 and the read lead line 4.Therefore, the capacitor electrode 7 must be formed to extend partially below the other bit line 11. Can be.
  • a known transistor comprising one transistor and one capacitor, which is a folded bit line system in which the complementary bit lines are paired and extended in parallel.
  • the readout line 4 for readout and the P-channel type MOSFET be formed by the same process as the P-channel M0 SFET that forms the peripheral circuit?
  • the pattern that must be newly added is the emitter area pattern 8, which can be shared with the high-concentration N-type expansion 11 pattern in the normal CMOS process. Virtually no new process additions required
  • FIG. 4 is a cross-sectional structure diagram of one embodiment of the memory cell portion of the semiconductor memory circuit according to the present invention.
  • FIG. 4 is a cross-sectional view in the bit line direction.
  • the element isolation region 23 is isolated from the mold region 21 by the gate oxide film 25 of the read-out PMOS, the read word line 26, the low-concentration p-type source / drain region 28, and the high A PMOS for reading and an NPN bi-transistor comprising a P-type diffusion layer 30 and a high-concentration N-type emitter region 31 1 are formed.
  • An element isolation region 2 3 is formed in the P-type well region 22.
  • a write NMOS composed of a write oxide gate oxide film 24, a write gate line 12, a low-concentration N-type source / drain region 27, and a high-concentration N-type diffusion layer 29.
  • One of the source and drain of the write NMOS and the read PMOS is connected to the capacitor electrode 34 via the connection plug 33.
  • the capacitor insulator film 35 and the pre-charge electrode are formed on the surface area of the capacitor electrode 34.
  • the emitter electrode formed in the other source / drain of the write NMOS and the other source / drain of the read PMOS is composed of Connected to bit line 38 via connection plug 33
  • the write operation is the same as that of the conventional one-transistor one-capacity DRAM cell. This eliminates the problem of writing speed degradation. ”In the read operation, the width effect of the bilateral transistor is the same as that of the memory cell of the conventional self-amplification function. PP 523
  • the present invention For example, it is possible to reduce the variation in memory cell characteristics due to the complexity of the structure without increasing the writing speed, which is a problem when operating at low power supply voltage. It can provide a simple self-width memory cell
  • FIGS. 5 to 7 are cross-sectional views of first to third steps for describing a method for manufacturing a memory cell of a semiconductor memory circuit according to the present invention.
  • an element isolation region 23 having a depth of 0.3 m is formed on the p-type semiconductor substrate 20 and is subjected to ion implantation to accelerate the B energy of 350 KeV. - ⁇ ion de Ichizu amount 1 1 0 12 / cm 2 and the acceleration Enerugi 1 5 O dose of B ions KeV 2. ⁇ 1 0 l 2 / cm 2, and an acceleration energy 5 0 K e V of BF 2 - 'and the incoming dose 5 x 1 0 12 Z cm 2 Note ions to form a P-type Ueru 2 2.
  • a dose of 3 ⁇ 10 1 / cm 2 is implanted with 13 ⁇ 4 F and ions at an acceleration energy of 506 to form an N-type well (2 1), and the thickness is 7 nm by thermal oxidation at a temperature of 850 ° C.
  • High-voltage gate oxide film (24) is grown to form a MOSFET for Vcc circuit.
  • CVD at 600 ° C (Chemical Vapor Deposition) ) to deposit, by ion implantation, becomes a BF 2 tens ions of acceleration energy 1 0 Ke V from dose 4 x 1 0 15 / cm 2 injected thickness 15 0 nm of the polysilicon film, conventional lithography
  • a write source line 26 and a read word line 12 are formed by the above process.
  • MO SFET MO SFET for writing, the B + ion acceleration energy of 20 Ke V and dose 2 X 1 0 1 cm 2 implanted to form a lightly doped P-type source • drain region 28, the read MOS FET, an acceleration energy conservation 40 KeV P + ions are implanted at a dose of 2 X 10 13 Z cm 2 to form a low-concentration N-type source / drain region 27, which is then deposited by CVD and then formed by etch-back.
  • a side spacer 39 made of a 0 nm oxide film is formed.
  • Read MOSFET is a A s tens ions of acceleration energy 4 0 K e V after forming the dose 2 X 1 O'Vcm 2 injected into high concentration N-type diffusion layer 29, of the read MOSFET source-side After implanting BF 2 ions at an acceleration energy of 20 KeV and implanting a dose of 2 ⁇ 1 O'V cm 2 to form a high-concentration P-type diffusion layer 30, only the emitter region of the bipolar transistor is removed. Using the opened resist film 40 having a thickness of 1 m as a mask, an As + ion 13 having an acceleration energy of 40 KeV is implanted at a dose of 2 ⁇ 10 15 / cm 2 to form an emitter region 31.
  • a planarized interlayer film 32 made of a 600-nm-thick oxide film is formed, an opening is formed in a desired region by dry etching, and deposited by a CVD method and etched back.
  • a connection plug 33 made of embedded stainless steel is formed, and form a film on the connection plug 33 corresponding to one of the source and drain of the write and read MOSFETs formed so as to sandwich the element isolation region 23.
  • 500 nm thick N-type polysilico In this state, the z-sita electrode 34 made of a zirconium film is processed.
  • a capacitor insulating film 35 consisting of a nitride film having an effective film thickness of 6 nm is deposited, and further a 1 ⁇ type film having a film thickness of 100 11 111 is formed.
  • the plate electrode 36 made of a polysilicon film
  • a flattened interlayer film 37 made of a 100-nm-thick oxide film is formed, and the bit control is performed in a desired region by dry etching.
  • a bit line 38 consisting of tungsten was deposited by CVD method and buried by performing an etch pack to form the main part of the memory cell as shown in FIG. Complete
  • FIG. 8 shows a layout diagram of a memory cell portion of another embodiment of the semiconductor memory circuit according to the present invention.
  • an N-type well 82 and a P-type well are arranged on a P-type substrate.
  • 83 is formed. That is, in the memory array section, the P-type element 83 is formed over the entire surface of the P-type substrate, and the N-type element is formed in a portion forming the readout M 0 SFET and the amplification transistor.
  • 8 2 is selectively formed ,:
  • a bit line 91 is formed so as to be orthogonal to the read word line 84 and the write word line 85.
  • the bit line 91 has a wide wiring width.
  • a readout MOSFET and an amplification transistor are formed on one side of the wiring width, and a write M0SFET is formed on the other side.
  • the readout MOSFET and the write MOSFET are connected in the extending direction of the bit line. Instead of being aligned on a straight line, it is formed so as to be shifted by the wiring width in the extension direction and to be aligned in parallel with the corresponding lead line.
  • connection plug 88 connected to the source / drain of the read M0 SFET and the contact with the bit line are located below the horizontal bit line extension direction.
  • a hole 90 is formed. In the source and drain regions of the contact hole 90, the emitter of a wide transistor is formed.
  • the read guide line 84 is extended in the vertical direction in the figure, and is arranged symmetrically about the connection flag 88 and the contact hole 90. As a result, two memories adjacent in the bit line direction are obtained.
  • the source / drain and connection plug 88 and the connection hole (emitter of wide transistor) 90 of the above read MOS FET are shared.
  • the connection plug 86 is connected to a connection electrode 87 corresponding to the storage node of the storage connection.
  • the two read lines 85 are arranged symmetrically so as to sandwich the above two read lines 88.
  • the bit lines 91 correspond to the write lines 85.
  • a write MOSFET is formed on the upper side of the width.
  • the connection plug 86 corresponding to this write MOSFET is the source and drain of the write MOS FET.
  • the other source and drain of the write M ⁇ SFET are connected to the bit line through the contact hole 90
  • the above-mentioned cache electrode 87 is formed so as to partially overlap with the contact hole 90 above the read-out word line 84 and the write word line 85, and to be overlapped in other portions.
  • the above-mentioned “width transistor stacker” is formed.
  • a read MOSFET width transistor
  • a write MOSFET is arranged in a mirror-inverted form.
  • the write MOS FET is arranged on the lower side
  • the read MOS FET is arranged on the upper side:
  • the read node line and the write node line are arranged in a mirror-inverted form when the write node line 85 is centered.
  • the read word line 84 is placed inside and the write lead line 85 is placed outside
  • every other bit line in the adjacent bit line forms an N-type rail 82 and a P-type rail 83 in common.
  • the ratio of the isolation area between the p-well 82 and the p-well 83 is reduced, and high integration can be achieved.
  • the N-type transistor 82 has a role as a collector region of a wide transistor in addition to an element forming region for simply forming a MOS FET for reading. It functions as a power supply line for supplying the amplified read current to the bit line.
  • it is devised to form an N-type column 82 in parallel with the bit line 91. That is, when one read-out line is selected, each bit line has the above selection.
  • the bit line 91 and the N-type well 82 are arranged in parallel as described above, so that one N-type It is only necessary to supply the amplified current corresponding to the two memory cells by sharing with the adjacent bit line as in V. Therefore, the number of contact holes for supplying the power supply voltage Vcc to the N-type Minimize power inby dance at least Can be done:
  • FIG. 9 shows a circuit diagram of one embodiment of the memory cell portion of the semiconductor memory circuit according to the present invention.
  • the circuit of this embodiment corresponds to the layout shown in FIG. Is
  • the memory array of this embodiment is a so-called one-intersection system in which a memory cell is arranged at each intersection of a word line RWL, WWL and a bit line BL.
  • the memory cells can be arranged at the intersections of the gate lines and the bit lines, so that high integration is possible.
  • the bit lines BL the width of adjacent memory cells is shared.
  • the source / drain of the read MOS FET and the emitter of the wide transistor are formed with the read node of the adjacent memory cell sandwiched between them, as shown in the circuit diagram of FIG.
  • an amplifying transistor can be shared between two memory cells. Therefore, compared to a memory cell with one transistor and one capacity, only one M0 SFET for writing is added in terms of area. Formed with Kill,.
  • FIG. 10 is a circuit diagram showing an embodiment of a direct peripheral circuit of a semiconductor memory circuit according to the present invention.
  • a word line selection circuit a dummy cell for forming a reference voltage, and a bit line are shown.
  • Specific circuit diagrams of the line precharge circuit and the sense amplifier are shown.
  • a dummy cell is formed at the intersection of the bit line BL and the blank line DWW L and the blank line DWW L.
  • the memory area of the memory cell is formed to be half that of the memory cell. That is, assuming that the capacitance value of the memory cell is C s, the capacitance value of the dummy cell is C sZ 2. It is formed
  • complementary bit lines BL and ZBL are configured to extend left and right with the sense amplifier at the center in this figure.
  • the above-mentioned one-intersection method is used in which one memory cell is formed at each intersection of
  • the dummy read mode line D RWL on the right side is selected.
  • the read signal read out to the left bit line BL is supplied to the signal power of the dummy cell read out to the right bit line ⁇ the reference voltage, and the high level / mouth level is determined.
  • the left dummy read word line DRWL is selected.
  • the signal of the dummy cell read to the left bit line is supplied as a reference voltage, and its high level / low level is determined.
  • the sense amplifier is configured by cross-connecting the human power and the output of two CMO S-inverter overnight circuits composed of a P-channel type MOS FET and an N-channel type M ⁇ SFET.
  • the power switch MOSFET such as a DRAM sense amplifier consisting of one transistor and one capacitor is omitted. That is, the source of the N-channel M0 SFET that constitutes the CMOS inverter circuit is connected to the circuit ground potential V ss is steadily supplied to the source of the P-channel MOSFET and the high level corresponding to the power supply voltage Vcc at the activation timing of the sense amplifier. Is supplied with the timing signal SA,
  • a pair of input / output nodes of the sense amplifier corresponding to the complementary bit lines BL and / BL are provided with a precharge circuit.
  • the precharge circuit is provided with a ground potential V ss at each of the bit lines BL and ZBL.
  • a short-circuit MO SF ET that short-circuits both bit lines BL and / BL.
  • the lead line selection circuit selects the selection signal formed by the X decoder as a selection timing signal.
  • Z WW LE, ZRWLE and WW LE, RWL E form the combination of the lead lines WWL, RWL and the dummy lead by the combination described above. Perform the selection operation of the lines DWWL and DRWL. This can be easily understood from the following operation description.
  • FIG. 11 is a waveform chart for explaining an example of the operation of the semiconductor memory circuit according to the present invention.
  • the bit line BL is precharged to the mouth level.
  • the read word line selection signal RWL E is set to the high level, and / RWL. In response to this, E is set to low level.
  • one of the read-out read lines RWL is selected centering on the sense amp, and the other read-out dummy line (not shown) is selected. Line D RWL is selected,
  • the bit line BL (or ZBL) corresponding to the selected mode line is set to a low level ("0") when there is no information charge in the selected capacity, and the information charge power is accumulated in the capacitor.
  • the corresponding high-level (“1") is read out.
  • the bit line corresponding to the dummy line is read out.
  • the information charge is stored in the above-mentioned capacitor from the dummy cell in the ZBL (or BL). If the reference voltage corresponding to 1/2 is output, such as Since the potential difference between the reference voltage corresponding to the high level 1Z2 and the high level or the mouth level is amplified by the wide transistor, the potential difference is relatively large.
  • the timing signal SA for activating the sense amplifier to the high level, the potential difference between the bit lines BL and ZBL by the above-described CMOS latch circuit becomes higher than the amplified high level like Vcc and Vss. Expanded to a low level like
  • the timing signal WWLE goes low and the timing signal WWLE goes high, and the write lead line WWL goes to Vpp ( Vcc-Vthn)
  • the boosted voltage such as (Vcc-Vthn) makes the high (Vcc) or low level of the bit line BL (or / BL) widened by the sense amplifier 'N-channel type' for writing.
  • the data is rewritten to the storage capacitor Cs via the M0 SFET.
  • the selection level of the lead line WWL is set to be higher than the power supply voltage Vcc, It is reported to Cs without any loss of staff.
  • the read-out read line RWL is selected for the refresh operation and the sense amplifier is activated.
  • the write data is written to the selected bit line via the column switch.
  • the sense amplifier of the latch configuration inverts the storage state if the write data of the opposite level from the original storage state is input.
  • the write word line WWL is selected, and the write data and the rewrite signal amplified by the sense amplifier are simultaneously written in a plurality of memory cells connected thereto.
  • the refresh mode is the same as the above self-reading operation.
  • a bit line is selected by a column selection circuit (not shown), and a read signal is read out of the memory circuit through a main amplifier.
  • the refresh mode the column selection operation is omitted and the readout line is omitted.
  • FIG. 12 shows a layout diagram of a memory cell section of still another embodiment of the semiconductor memory circuit according to the present invention.
  • the read M 0 SFET and the write M 0 SFET are arranged in a straight line in the bit line direction.
  • one common source of the read MOS transistor corresponding to the two memory cells and the read M 0 SFET corresponding to the two memory cells in which the wide transistors are formed in the N-type well 102 A connection plug 110 and a contact hole 109 are provided in the drain 108, and a read-out lead wire 104 corresponding to the two memory cells is formed around the contact plug 110, The other source / drain of the readout MOSFET is connected to the cavan electrode 107 through the contact hole 106,
  • the P-type well 103 has an N-channel type MOSFET for writing.
  • the MOSFET for writing is also formed by two memory cells centered on the common source and drain of adjacent memory cells different from the above.
  • a write source line 105 corresponding to the above is formed.
  • a contact hole 110 is formed in this common source 'drain and connected to the bit line 111.
  • the other source 'drain of the write MOSFET is connected to the capacitor electrode 107 via the contact hole 106.
  • two M 0 SFETs are aligned in the bit line direction. Since they are arranged side by side, the bit line width can be reduced.
  • the repetition pattern of the word lines is the same as in the above embodiment, and the description thereof will be omitted.
  • FIG. 13 shows an overall circuit block diagram of one embodiment of a system LSI to which the present invention is applied.
  • the semiconductor integrated circuit device CHIP of this embodiment has a plurality of circuit blocks as shown in FIG. That is, the human output circuit IZ ⁇ , the board bias control circuit V BBC, the control circuit ULC, the read-only memory ROM, the D / A converter DAC, the A / 'D converter ADC, the interrupt control circuit IVC, and the clock generation circuit CGC System power management circuit with SPMC, Central processing unit CPU, Static memory SRAM. DMA controller DMAC, Dynamic memory DRAM These circuit blocks are coupled to internal bus BUS and control bus CBUS. These are not shown in the figure to constitute a semiconductor integrated circuit device, and the above-described system power management circuit SPMC mounted on a semiconductor substrate is provided with each module mounted on a system LSI. Has a function to control the power consumed.
  • the semiconductor integrated circuit device includes an input / output external terminal T iol or T ion connected to the input / output circuit I / 0, an external terminal T 1 to which a reset signal resb such as a negative logic level is supplied, and a control external terminal. 2, a first operation control external terminal T 3 to which the first operation control signal cm Q is supplied, a second operation control external terminal T 4 to which the second operation control signal cpmq is supplied, and an external clock signal c Connect the external terminal T5 for connection to which 1 k is supplied and the external terminals T6, T7, and 8 for power supply to which a plurality of power supply voltages (Vdd, vccdr. vss) are supplied.
  • Vdd, vccdr. vss power supply voltages
  • the power supply voltage V dd is a power supply voltage for the operation of the internal circuit block, and takes a value such as 1.8 volts: 0.15 volts.
  • the power supply voltage V ccdr is A power supply voltage mainly set for the human output circuit I0 in accordance with the input / output level required for the semiconductor integrated circuit device, which is 3.3 volts 0.3 volts, 2.5 volts 0.25 volt.
  • the potential V ss which is adapted to take one of the values such as 1.8 volts and 0.15 volts, is the reference potential of the circuit, so-called earth potential,
  • the illustrated semiconductor integrated circuit device is configured to constitute a so-called AS IC (application-based 'integrated' circuit), that is, a specific-purpose IC. That is, most of the illustrated circuit blocks are: AS To make the IC configuration easier, each module is made into a so-called module or macrocell as an independent circuit function unit. Each function unit has an AS whose size and configuration can be changed. As an IC, of the circuit blocks shown, circuit blocks that are not required by the electronic system to be implemented can be prevented from being mounted on a semiconductor substrate. Conversely, circuit blocks that are not shown and are functional units are not shown. Can also be added,
  • the central processing unit CPU has the same configuration as that of a microprocessor, although there is no particular limitation on L. That is, although the details are not shown, the central processing unit CPU internally decodes the instruction register and the instruction written in the instruction register to form various microphone opening instructions or microinstructions for forming control signals. It has input / output circuits such as ROM, arithmetic circuits, general-purpose registers (RG6, etc.), bus drivers connected to the internal bus BUS, and bus receivers.
  • the central processing unit CPU reads an instruction stored in a read-only memory ROM or the like, performs an operation corresponding to the instruction, and the central processing unit CPU executes an external data input through the input / output circuit I / 0. Overnight capture, control circuit Input / output of data to / from ULC, read-only memory Read instructions such as fixed data necessary for executing instructions and instructions from ROM, D / A to DZA converter DAC A overnight supply to be converted, A / D It performs reading of AZD-converted data by the converter, reading and writing of data to and from static memory SRAM and die-type memory DRAM, and operation control of DMA controller DMAC.
  • the control circuit IVC receives a reset signal such as a negative logic level at the external terminal T1, receives the first operation signal cmq through the external terminal T3, and receives the first operation signal cmq through the external terminal T4.
  • the second operation control signal cpmq is received, and a state instruction signal indicating the operation state of the semiconductor integrated circuit device is output to the external terminal T2.
  • the interrupt control circuit IVC outputs the reset signal resb, Operation control signals cmq and c pmq and a status indicator signal have a register RG5 that sets the bit at each position.
  • the harm reject control circuit IVC has a refresh address counter (not shown) therein for the refresh operation of the dynamic memory.
  • the refresh address counter in the interrupt control circuit IVC is used. In the evening, if a predetermined mode is designated by the first and second operation control signals cm Q and cpmq, that is, the operation mode power and the operation standby mode are not designated to the semiconductor integrated circuit device. Then, based on the system clock signal from the clock generation circuit CGC, the refresh address information of the DRAM, which is incremented and updated periodically, is formed.
  • the input / output circuit I ZO receives a signal supplied from outside through a desired external terminal among the external terminals T i ⁇ 1 to T i 0 n, and outputs a signal from among the external terminals T i ⁇ 1 to T ion
  • the input / output circuit I / ⁇ which receives a signal to be output to a desired terminal via the internal bus BUS, has a control register RG4 including a CMOS circuit and a data register (not shown), respectively.
  • the control register RG 4 is selected by the central processing unit CPU, and
  • the central processing unit CPU provides control data for the input / output circuit I ⁇ , for example, control data such as a data manpower Z output instruction and a high output impedance state instruction.
  • I / O circuit The circuit for the signal input of IZO and the circuit for the signal output are: The input and output operations are controlled by the system clock signal. Therefore, when the system clock signal is no longer supplied, the human output circuit IZO has the same low power consumption as the central processing unit CPU. To be in a state,
  • the control circuit ULC is a control circuit provided as needed according to the needs of the electronic system.
  • Examples of the control circuit ULC include motor servo control in a hard disk drive, head tracking control, error correction processing, and the like.
  • the ULC of the control circuit which is provided as appropriate according to the electronic system to be realized, such as the compression and decompression processing of the image and audio data in the image and audio processing, is similar to that of the central processing unit CPU. Operation is controlled by the system clock signal
  • the read-only memory ROM remembers instructions and fixed data to be read and executed by the central processing unit CPU.
  • the converter 108 has a register RG2 for receiving a digital signal to be converted into an analog signal supplied via the internal bus BUS, and based on the digital data, a register RG2 is provided.
  • the digital signal is set by the control circuit ULC or the central processing unit CPU.
  • the analog signal formed by the DZA converter DAC is not particularly limited. Supplied to desired terminals of external terminals T1 to Tn via internal bus BUS and input / output circuit I / 0.
  • Converter 70 (3 is the desired terminal among external terminals ⁇ 1 to ⁇ An analog signal supplied via the I / O circuit IZO and the internal path BUS is received, and the start of A / D conversion is controlled by the control circuit ULC or the central processing unit CPU, and the system clock signal The analog signal is converted to a digital signal under clock control according to C2, and the obtained digital signal is set in a register RG1.
  • the static memory SRAM is composed of a CMOS static memory cell, that is, a CMOS latch circuit and a pair of transmission data MOS FETs for inputting and outputting data to and from the CMOS latch circuit.
  • the CM0S stick type memory cell having the memory cell having such a configuration has a feature that it stores information in a static manner, and is extremely small and requires only an operating current to hold the information.
  • the DMA controller that is, direct memory access ⁇ Controller
  • the operation of the DMAC is controlled by the central processing unit CPU, and data is transferred via the internal bus BUS between circuit blocks specified by the central processing unit CPU.
  • the memory cell that is, the dynamic memory cell stores information in the form of electric charges as described above. Consisting of a small number of elements, consisting of a capacitor and a read MOSFET, a wide transistor and a write M0 SFET for selection, it can be made a relatively small memory cell size. Even with memory capacity, the overall size can be made relatively small. DRAM will be described in the following.
  • FIG. 14 is a block diagram of an embodiment of a dynamic memory (hereinafter simply referred to as DRAM) mounted on a semiconductor integrated circuit device to which the present invention is applied.
  • DRAM dynamic memory
  • This DRAM is, for example, the system LSI (semiconductor) described above.
  • the DRAM shown in the drawing has no particular limitation; a bank configuration is adopted so as to be adapted to a large storage capacity.
  • the number of memory banks can be changed with, for example, a maximum of 16, one memory bank, for example.
  • the first memory bank bank 1 includes a memory cell array MA1, a sense amplifier SA0, a bit line precharge circuit (not shown) integrated with a sense amplifier and a sense amplifier, a timing generation circuit and a power ram selector TC1. , A row decoder RD 1, and a column switch circuit CS 1.
  • An address bus / control bus ADC B for address signals and control signals is set for the plurality of memory banks, and a memory for data input / output is provided.
  • Internal path (I ZO internal bus) I OB is set, and these paths
  • ADCB I OB Common memory I / O circuit for I OB Memory input / output circuit M-I / O has a port connected to the internal path BUS inside
  • the DRAM also has a substrate bias control circuit VB BM coupled to a substrate bias control circuit VB BC via a wiring group VL & CL, a internal power supply circuit IMVC, an internal operation control signal m Q pm Q, and a reset signal. resb, and a memory control circuit MMC that receives various operation control signals via the control bus CBUS, and a power supply initialization circuit VI NTC.
  • the internal power supply circuit IMVC has a charge pump circuit such as a self-boosting circuit.
  • the memory cell array (MA 1) sense amplifier, row decoder (RD 1), and column switch (CS 1) in one memory bank can be regarded as constituting one memory mat, and the timing generation circuit And the column selector (TC 1) can be regarded as constituting a bank control circuit.
  • each memory bank is more simply stored in the memory.
  • the memory mat and its selection circuit are almost the same as those of a known DRAM configured as an independent CM0S type semiconductor integrated circuit device. Therefore, a detailed description of its internal structure is to be avoided.
  • MOS refers to a metal oxide 'semiconductor
  • MOS in the essential part of a semiconductor device has been changed to a non-metal electric conductor such as polysilicon.
  • CMOS including those that replace or replace oxides with other insulators, also responded to changes in the perception of MS as described above.
  • MO SFETs which are increasingly understood to have significant technical implications, are not similarly understood in a narrow sense, but are effectively viewed as insulated gate field effect transistors The meaning of the structure including such a broad sense has been adopted.
  • the CMOS, MOSFET, etc. of the present invention follow common names,
  • a dynamic RAM and a logic circuit such as a central processing unit CPU or D ⁇ 4 AC for writing and reading data to and from the RAM are mixed to form one semiconductor integrated circuit device.
  • the logic circuit causes a signal change with a large amplitude corresponding to the power supply voltage, which causes relatively large noise on the power supply line and the ground line.
  • a known DRAM has a small storage capacitor. '' A small voltage corresponding to the electric charge accumulated in the system is read out to a bit line, which is amplified by a high-sensitivity sense amplifier, and is easily affected by noise generated in the power supply line. .
  • the dynamic memory cell has a self-amplification function, so that the signal voltage read to the bit line does not have the self-amplification function. It is possible to generate a voltage signal larger than that of a known die-type memory cell. Therefore, even if a DRAM and a logic circuit that generates a signal change with a large amplitude corresponding to the power supply voltage are mixed. In this case, the DRAM can operate stably without being affected by power supply noise generated by the operation of the logic circuit. In other words, the DRAM of this embodiment has excellent adaptability to the logic circuit. It has the characteristic of
  • a gate is connected to the first word line.
  • a source switch connected to the storage node of the storage capacitor, a gate connected to the second lead line, and a source-drain path connected to the bit line and the storage node.
  • the read switch MOSFET power the formed semiconductor region is used as a collector, and the other source-drain of the read switch MOSFET is used as a base
  • a memory cell is constructed by providing a transistor having a width formed by connecting the emitter formed in the base region to the above-mentioned bit line, a problem arises at the time of low power supply voltage operation. write A practical self-width memory cell that does not require a reduction in memory cell characteristics due to structural complexity and does not require an The effect that can be realized is obtained
  • One source-drain region of the readout MOSFET in which the wide transistor is formed has two memory cells adjacent to each other in the bit line direction.
  • the common use of recells enables the common use of amplifying transistors and contact parts, and has the effect of realizing high-density mounting of memory cells.
  • the first word of the adjacent memory cell is sandwiched by the contact part with the bit line to which the emitter of the wide transistor formed in one of the source-drain regions of the above-mentioned read MOS FET is connected.
  • the symmetrical arrangement of the source and drain of the write MOSFET and the contact between the bit line and the second gate line of an adjacent memory cell different from the above By arranging, the contact part for connecting to the bit line in the adjacent memory cell and the soft and drain regions of the MOS FET connected to it can be shared, and the high packing density of the memory cell can be realized. Is obtained
  • the second conductive type cell region in which the first conductive type read MOSFET is formed is formed in common, and
  • the first conductivity type cell region in which the second conductivity type write MOSFET is formed is formed in common.
  • One input terminal is connected to the bit line, and the input and output of two CMOS amplifier circuits are cross-connected, and a sense amplifier comprising a CM0S latch circuit is further provided. During the amplification operation of the amplifier, apply the reference voltage to the other input and apply the operating voltage corresponding to the power supply « ⁇ This has the effect of simplifying the sense amplifier.
  • the above reference voltage is formed by using a dummy cell having a capacitor of 1 Z 2 with respect to the capacitance value of the memory cell of the above memory cell. Are arranged to extend to the left and right, and when a memory cell of one bit line is selected, the dummy cell connected to the other bit line is selected, so that Memory cells can always be placed at intersections with bit lines, and the effect of achieving higher density memory cell arrays can be achieved.
  • the above digital signal processing circuit is capable of changing the circuit scale and system configuration by combining modules or macro cells as independent circuit function units, so that the desired data from multi-product small-quantity production can be obtained.
  • the effect is that a high-performance semiconductor integrated circuit device having a processing function can be manufactured efficiently,
  • the invention made by the inventor has been specifically described based on the embodiment, the invention of the present application is not limited to the embodiment, and it can be said that various modifications can be made without departing from the gist of the invention.
  • the conductivity types of the MOSFETs and transistors may be reversed from those described above.
  • the readout MOSFET may be an N-channel type
  • the amplification transistor may be a PNP transistor
  • the writing may be performed.
  • precharging of the bit line may be used.
  • the voltage may be set to the power supply voltage Vcc.
  • Peripheral circuits of the memory cell array can adopt various embodiments.
  • the DRAM is not limited to those mounted on a semiconductor integrated circuit device such as an ASIC as described above. , May itself constitute one semiconductor integrated circuit device. Industrial applicability
  • the present invention can be widely used for a semiconductor memory circuit having a self-amplifying function in a dynamic memory cell and a semiconductor integrated circuit device equipped with the same.

Landscapes

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Description

明 細 書
技術分野
この発明は、 半導体集積回路装置に関し、 特に、 ダイナミック型メモ リセル内に自己増幅機能を持たせた半導体記憶回路を備えたものに利用 して有効な技術に関するものである 背景技術
1 トランジスタ · 1キヤハシタからなる D R AM ( Dynamic Random Access Memory ) メモリセルは、 微細加工技術の進展によつて著しい高 集積化が達成されている, かかる D R AMにおいて、 ビッ ト線に読み出 される信号の大きさは、 キヤハシタ容量 C sとビッ ト線容量 C bとの比 C s / ( C s十 C b ) 、 および電源電圧 V c cにより決まる。 従来のセ ル構造において、 セル面積を小さく して D R AMを高集積化すると、 キ ャバシク容量 C sは小さくなり、 ビッ ト線容量 C bは大きくなるため、 信号量が小さくなり、 動作マージン低下の問題が発生する,，
容量表面積を大きく したり、 キヤハシ夕絶縁膜の電気的膜厚を薄くす る 、要があるが、 C、ずれにも限界がある 一方、 ビッ 卜線容量 C bを低 減するには、 1つのセンスアンプに接続されるビッ 卜線が短くなるよう 、 ビッ ト線を分割する方法が有効である。 し力、し、 ビット線分割数が多 くなるとセンスアンプ数が増えるため、 結果としてチップ面積の增大を 招く - このため、 ビッ ト線分割によるビッ ト線容量 C bの低減には、 コ ストの点から限界がある,， このように、 従来技術によれば、 D R AMの 集積度向上に伴う読み出し信号量の低下のために、 センスアンプの高速 動作も妨げられる問題点があつた
上述した問題点を解消するため、 自己増幅機能のあるメモリセル方式 が特開平 5—1 2 9 5 5 4号公報において提案されている, . この公報言己 載のメモリセルは、 トランスファ P M O S トランジスタのドレインとビ ッ ト線の間にバイポーラ トランジスタを介在させ、 読み出し動作時にキ ャパシ夕容量に蓄積された電荷を該ノくィホ一ラトランジス夕で増幅する ものである。 該バイポーラ トランジスタは、 ベースがトランスファ P M O S トランジスタのドレインに接続され、 エミ ッタがビッ 卜線に接続さ れ、 コレクタが基板領域へ接続されている .
この自己增幅機能のメモリセルへのデ一夕の書込みには、 上記バイホ 一ラトランジスタのべ一ス 'ェミッタ間の逆方向ブレークダウン電流を 利用するか、 書込み抵抗を介した電流を用いる 読み出し動作では、 卜 ランスファ P M O S トランジスタをオンし、 キヤハシタ容量に蓄積され た電荷をバイポーラトランジスタのベース電流として用いて、 ベ一ス電 流の電流增幅率倍のコレク夕電流によりビッ ト線を駆動する。 しかしな 力くら、 上記自己増幅機能のメモリセルには性能的にみて大きな問題点の あること力判明した
第 1の問題点は、 書込み動作時間が従来の 1 トランジスタ · 1キヤバ シ夕型セルに比較して遅くなる点である,， これは、 ビッ ト線からの書込 み電流を上記のようにパ'イボ一ラトランジスタのベース 'ェミツ夕間の 逆方向ブレークダウン電流を利用すものではキヤ シ夕の大きな寄生容 量を持つプレー卜電圧を変化させるのに時間がかかること、 書込み用の 高抵抗を用いるものでは書込み用抵抗での電位降下のためトランスファ P M O S トランジスタへの印加電圧が低下して書込み電流が減少するこ とに起因する,， 上記書込み抵抗を用いた場合、 その抵抗値は、 読み出し 動作に影響しないようにするため、 バイホ一ラトランジスタのエミッタ 抵抗の 1 ◦倍以上に設定する必要がある ェミ ツ夕電極は、 ビッ 卜コン 夕ク 卜穴の中心部に配置された高濃度 N型ポリシリコン膜からなるため 、 l〜5 kQと想定される： したがって、 書込み抵抗は、 1 0〜5 0 k Ωに設計すべきである力;、 通常のトランスファ MOS トランジスタのォ ン抵抗値が 3 0〜5 0 ΙίΩと同程度であることから、 書込み動作時のセ ル駆動電流は 1 / 2禾號に減少してしまう，
第 2の問題点は、 上記書き込み抵抗を用いた場合のビッ トコン夕ク 卜内部構造の複雑さに起因するものである . 上記の自己増幅機能のメモ リセルでは、 膜の堆積とエッチパック法によるサイドスへ一サ形成技術 を用いて、 ビッ トコンタク ト穴の外周部に書込み抵抗、 絶縁膜を配置し た後、 ビッ 卜コンクク 卜穴の中^、部にパ 'イボ一ラトランジス夕のエミ ッ 夕電極を形成する
このため、 約 6 4Μビッ ト DRAM相当の 0. 2 0〜0. 2 5 / の ビッ トコンタク ト穴寸法においては、 書込み抵抗、 絶縁膜およびエミッ 夕電極の平均膜厚は 4 0〜5 ◦ nmに設計する必要がある,. 現状のエツ チング技術の実力として、 コンタク ト穴の開口寸法の寸法精度が 5 0 n mであることを考慮すると、 書込み抵抗の抵抗値、 およびェミ ッ夕電 極の基板に接する平 β積、 すなわちエミ ッ夕面積のバラツキが懸念さ れ、 メモリセルの特性パ'ラツキ力〈大きいことが予想される :， このような 自己增幅機能のメモリセルにおける特性 くラツキの問題を回避するため には、 ビッ トコン夕ク ト穴寸法を十分に大きく設計して、 書込み抵抗と エミ ッ夕電極の膜厚を十分に厚くする必要があるが、 結果的にセル面積 の增大を招くものとなる、
したがって、 この発明は、 高速化と動作の安定化を実現した半導体記 憶回路を内蔵した半導体集積回路装置ことを目的としているに この発明 の前記ならびにそのほかの目的と新規な特徴は、 本明細書の記述および 添付図面から明らかになるであろう 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである すなわち、 複数のビッ ト線と、 複数の読み 出し用第 1ヮ一ド線及び書き込み用第 2ヮ—ド線の交点において、 上記 第 1ヮ一ド線にゲ一卜が接続され、 一方のソース- ドレインが記憶キヤ パシ夕の記憶ノ一ドに接続された読み出し用スィツチ MO S FETと、 上記第 2ヮ一ド線にゲ一卜が接続され、 ソース ドレイン経路が上記ビ ッ 卜線と上記記憶キヤハシ夕の記憶ノードに接続された書き込み用スィ ツチ MOSF ETと、 上記読み出し用のスィツチ MOSF ETが形成さ れた半導体領域をコレクタとし、 上記読み出し用スィツチ MOS FET の他方のソース ドレインをベースとし、 かかるベース領域内に形成さ れたエミ ッ夕が上記ビッ 卜線に接続されてなる增幅トランジスタとから なるメモリセルを配置する 図面の簡単な説明
第 1図は、 本発明に係る半導体記憶回路のメモリセルの一実施例を示 す等価回路図であり、
第 2図は、 本発明に係るメモリセルの書込み♦読み出し動作を説明す るためのゲ一卜電圧 ·電流特性図であり、
第 3図は、 本発明に係る半導体記憶回路のメモリセル部の一実施例を 示すレイァゥ卜図であり、
第 4図は、 本発明に係る半導体記憶回路のメモリセル部の一実施例を 示す断面構造図であり、
第 5図は、 本発明に係る半導体記憶回路のメモリセルの製造方法を説 明するための第 1工程を示す断面図であり、
第 6図は、 本発明に係る半導体記憶回路のメモリセルの製造方法を説 明するための第 2工程を示す断面図であり、
第 7図は、 本発明に係る半導体記憶回路のメモリセルの製造方法を説 明するための第 3工程を示す断面図であり、
第 8図は、 本発明に係る半導体記憶回路の他の一実施例を示すメモリ セル部のレイァゥト図であり、
第 9図は、 この発明に係る半導体記憶回路のメモリセル部の一実施例 を示す回路図であり、
第 1 0図は、 この発明に係る半導体記憶回路の直接周辺回路の一実施 例を示す回路図であり、
第 1 1図は、 この発明に係る半導体記憶回路の動作の一例を説明する ための波形図であり、
第 1 2図は、 本発明に係る半導体記憶回路の更に他の一実施例を示す メモリセル部のレイアウト図であり、
第 1 3図は、 この発明に係る半導体記憶回路力《搭載された半導体集積 回路装置の一実施例を示す全体プロック図であり、
第 1 4図は、 第 1 3図の半導体集記憶回路の一実施例を示す全体プロ ック図である， 発明を実施するための最良の形態
この発明をより詳細に説述するために、 添付の図面に従ってこれを説 明する なお、 実施の形態を説明するための全図において、 同一の機能 を有する部材には同一の苻号を付け、 その繰り返しの説明は省略する， 第 1図には、 本発明に係る半導体記憶回路のメモリセルの一実施例の 等価回路図が示されている この実施例のメモリセルは、 言己憶キャパシ 夕 C sと、 読み出し用の Pチャンネル型 MOS F ET (以下、 単に PM OSという場合がある） Q l、 書き込み用の Nチャンネル型 MO S F E T (以下、 単に NMO Sという場合がある） Q 2、 読み出し用の NPN パ 'イボ一ラトランジスタ TRから構成される，
上言己読み出し用の NPNトランジスタ TRは、 そのエミ ッ夕がビッ ト 線 B Lに接続され、 ベース力く読み出し用 PMO S Q 1の一方のソース - のドレインに、 コレクタが上言己 PMO S Q 1が形成されるゥヱル領域に 接続される . 上記読み出し用の PMO S Q 1は、 そのゲート力く読み出し 用ヮ一ド線 R W Lに接続され、 他方のソ一ス ドレィンが記憶キャパシ タ C sの蓄積ノ一ドに接続される . 上記書き込み用の NMO S Q 2は、 そのゲートが書き込み用ヮ一ド線 WW Lに接続され、 そのソ一ス ドレ ィン経路が上記ビッ ト線 B Lと上記記憶キヤハシ夕 C sの蓄積ノードに 接続される
特に制限されない力〈、 上記読み出し用の PMO S Q 1は、 ゲ一ト絶縁 膜 T o X rは、 書込み用の KNMO S Q 2のゲ一卜絶縁膜 T o xwと同 等かそれより薄く設定されている 上記記憶キヤハシ夕 C sの他方の電 極には、 電圧 V p 1が供給される■ この記憶キャハシ夕 C sの他方の電 極は、 同じメモリアレイに形成される他のメモリセルの電極と一体的に 形成されて、 いわゆるプレー卜と称される共通電極とされる,，
第 2図には、 本発明に係るメモリセルの書込み ·読み出し動作を説明 するためのゲー卜電圧♦電流特性図が示されている 待機時 （standby) の書込みヮ一ド線電圧 V'WWLは V s sに、 読み出しヮ一ド線電圧 VR WLは V c cに設定される
データの書き込み時 （write)には、 書込み用 NMO Sのしきい電圧を V t h nとすると、 書込みヮ一ド線電圧 VWWLのみを V c c十 V t h nに上げて、 上記書き込み用 NMOSをオン状態としてビッ 卜線電位を 記憶キャパシ夕 C sへ伝達する
データの読み出し時 （read) には、 読み出しワード線電圧を V c cか ら V s sへ低下させて、 読み出し用 P M O S トランジスタをオン状態と して、 記憶キヤハシ夕 C s蓄積電荷をベース電流 I dとしてバイホ一ラ トランジスタ T Rを.駆動し、 かかるトランジスタ T Rにより增幅された コレク夕電流 I B L ( I d X h f e ) でビッ ト線を電源電圧 V c c側に 充電する。
第 3図には、 本発明に係る半導体記憶回路のメモリセル部の一実施例 のレイァゥト図が示されている 同図において、 1は素子分離領域を定 義する活性領域バタ一ンであり、 2は N型ゥヱルパターンであり、 3は N型ゥエルハタ一ン 1の反転ハタ一ンである P型ウエルバターンである , また、 4は読み出し用ワード線ハタ一ンであり、 5は書き込み用ヮ一 ド線パターンであり、 6はキヤハシタ電極接続穴パターンであり、 7は キヤバシタ電極パターンである： そして、 8はバイボーラトランジスタ のェミツ夕領域パターンであり、 1 0はビッ トコンタクト穴のバタ一ン であり、 1 1はビッ 卜線パターンである.
同図においては、 一対のビッ 卜線 1 1が平行に延長されるいわゆる折 り返しビッ 卜線方式とされる . それ故、 一対のビッ 卜線 1 1のうち一方 のビッ 卜線と書き込み用ヮ一ド線 5と読み出し用ヮ一ド線 4と交差部に メモリセルが配置される それ故、 キヤ z シ夕電極 7は、 他方のビッ 卜 線 1 1の一部下まで延びて形成することができる .
本発明の上記メモリセルを形成するために、 1 トランジスタ ' 1キヤ パシ夕であって、 上記相補のビッ 卜線が対とされた平行に延長された折 り返しビッ 卜線方式からなる公知のメモリセルに対し、 上記読み出し用 ヮード線 4や Pチャンネル型の MO S F E Tは、 周辺回路を構成する P チャンネル型の M 0 S F E Tと同じプロセスで形成することができるか 3
8
ら、 新たに追加しなければならないパターンはエミ ッタ領域パターン 8 である力く、 これは通常 CMOSフ'ロセスでの、 高濃度 N型拡¾11バタ一 ンと共用することが可能であり、 実質的に新規のプロセス追加は不要で ある
第 4図には、 本発明に係る半導体記憶回路のメモリセル部の一実施例 の断面構造図が示されている 同図には、 ビッ 卜線方向の断面図が示さ れている,， N型ゥヱル領域 2 1内には素子分離領域 2 3で分離され、 読 み出し用 PM OSのゲート酸化膜 2 5、 読み出し用ワード線 2 6、 低濃 度 p型ソース · ドレイン領域 2 8、 高濃度 P型拡散層 3 0、 および高濃 度 N型エミッ夕領域 3 1からなる読み出し用 PMO Sと NPNバイホ一 ラ トランジスタが形成される. P型ゥエル領域 2 2内には素子分離領域 2 3で分離され、 書き込み用 NMOSのゲー卜酸化膜 2 4、 書き込みヮ 一ド線 1 2、 低濃度 N型ソース · ドレイン領域 2 7、 高濃度 N型拡散層 2 9からなる書き込み用 NMOSが形成される
上記書き込み用 NMOSおよび読み出し用 PMOSの一方のソース · ドレインは、 接続プラグ 3 3を介してキヤぺシ夕電極 34に接続される . かかるキャパシ夕電極 3 4の表面領域にキヤハシタ絶縁膜 35、 プレ —ト電極 3 6が配置されて記憶キヤハシタが構成される 上記書き込み 用 NMO Sの他方のソース · ドレインと読み出し用 PMO Sの他方のソ —ス · ドレィン内に形成されたェミ ッタ領域は、 接続ブラグ 3 3を介し てビッ ト線 3 8に接続される
上述した本発明のメモリセルにおいては、 書き込み動作と読み出し動 作に别々のワード線 1 2と 2 5を用いることから、 書き込みは従来の 1 トランジスタ · 1キャパシ夕型の DRAMセルと同一の動作となり、 書 込み速度の劣化の問題が解消される'. 読み出し動作では、 従来の自己増 幅機能のメモリセルと同様のバイホ一ラトランジスタによる增幅効果が P P 523
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得られる,.
上記のような構造においては、 製造プロセスの增加を抑制できるもの となる つまり、 新たな製造フロセスを追加することなく、 従来の書き 込み用に高抵抗を付加した自己増幅機能を持つメモリセル複雑化を解消 できる.. 言い換えると、 前記公報記載のメモリセルのように書き込み用 の高抵抗を形成するための特殊な製造プロセスの増加を抑制することが できるものとなる.， したがって、 本発明によれば、 低電源電圧動作時に 問題となる書込み速度の劣化を招くことなく、 構造の複雑さに起因する メモリセル特性バラツキを抑制したり、 そのための製造フロセスの増加 を 、要としな L、実用的な自己增幅型のメモリセルを提供することができ る
第 5図ないし第 7図には、 本発明に係る半導体記憶回路のメモリセル の製造方法を説明するための第 1ないし第 3工程の断面図が示されてい る
第 5図に示した第 1工程では、 p型半導体基板 2 0上に深さ 0. 3 mの素子分離領域 2 3を形成し、 イオン注入法により、 加速エネルギ 3 5 0 K e Vの B - ÷ イオンをド一ズ量 1 1 012 / c m 2 と加速ェネルギ 1 5 O KeVの B イオンをドーズ量 2.< 1 0l 2/cm2 、 および加速 エネルギ 5 0 K e Vの B F 2 -' イオンをドーズ量 5 x 1 012Z c m 2 注 入して P型ゥエル 2 2を形成する .
同じくィォン注入法により、 加速エネルギ 5 0 0 KeVの イオン をドーズ量 1 X 1 0 ' / c m 2 と加速ェネルギ 2 0 O KeVの P !ィォ ンをドーズ量 2 X 1 012/ cm2 、 および加速エネルギ 5 0 6 の1¾ F , イオンをドーズ量 3 X 1 01 / cm2 注入して N型ゥエル （ 2 1 ) を形成し、 温度 8 5 0 Cの熱酸化法により膜厚 7 n mの高耐圧系ゲ ―卜酸化膜 （2 4) を成長させ、 V c c系回路用 MO S F E Tが形成さ れる領域のみに、 温度 850 ° Cの熱酸化法により膜厚 4 nmの低耐圧 系ゲート酸化膜 25を成長させた後、 温度 60 0 ° Cの CVD法 （化学 気相成長法： Chemical Vapar Deposition ) により堆積し、 イオン注入 法により、 加速エネルギ 1 0 Ke Vの BF2 十イオンをドーズ量 4 x 1 015/cm2 注入した膜厚 15 0 nmのポリシリコン膜からなり、 通常 のリソグラフィ法により加工した書込みヮ一ド線 26と読み出しワード 線 1 2を形成する。 書込み用 MO S F E Tは、 加速エネルギ 20 Ke V の B+イオンをドーズ量 2 X 1 01 cm2 注入して低濃度 P型ソース • ドレイン領域 28を形成し、 読み出し用 MOS FETには、 加速エネ ルギ 40 Ke Vの P+イオンをドーズ量 2 X 1 013Z c m2 注入して低 濃度 N型ソース ' ドレイン領域 2 7を形成した後、 CVD法により堆積 し、 エッチバック法により形成した膜厚 7 0 nmの酸ィ匕膜からなるサイ ドスべ一サ 39を形成する。 読み出し用 MOSFETは、 加速エネルギ 4 0 K e Vの A s十イオンをドーズ量 2 X 1 O'Vcm2 注入して高濃 度 N型拡散層 29を形成した後、 読み出し用 MOSFETのソース側の み、 加速エネルギ 2 0 K e Vの BF2 イオンをドーズ量 2 x 1 O'V cm2 注入して高濃度 P型拡散層 30を形成した後、 バイポーラトラン ジス夕のエミ ッ夕領域のみを開口した厚さ 1 mのレジス卜膜 40をマ スクとして、 加速エネルギ 40 K e Vの A s +イオン 13をドーズ量 2 X 1 015/cm2 注入してエミッタ領域 3 1を形成する。
第 6図に示した第 2工程では、 膜厚 60 0 nmの酸化膜からなり平坦 化された層間膜 32を形成し、 所望の領域にドライエッチにより開口し 、 CVD法により堆積してエッチバックを行って埋め込んだ夕ンダステ ンからなる接続プラグ 33を形成し、 素子分離領域 23を挟んむよう形 成された書き込み用および読み出し用 MOSFETの一方のソース ' ド レインに対応した接続プラグ 33上に膜厚 50 0 nmの N型ポリシリコ ン膜からなるキヤ zヽシタ電極 3 4を加工した状態である ,，
第 7図に示した第 3工程では、 キヤハシタ電極 3 4の表面領域に実効 膜厚 6 n mの窒化膜からなるキヤハシタ絶緣膜 3 5を堆積し、 さらに膜 厚 1 0 0 11 111の1^型ポリシリコン膜からなるブレート電極 3 6を形成し た後、 膜厚 1 0 0 0 n mの酸化膜からなり平坦化された層間膜 3 7を形 成し、 所望の領域にドライエッチによりビッ トコン夕ク ト穴を開口した 後、 C V D法により堆積してエッチパックを行つて埋め込んだ夕ングス テンからなるビッ 卜線 3 8を形成して、 前記第 4図に示したようなメモ リセルの主要部を完成させる
第 8図は、 本発明に係る半導体記憶回路の他の一実施例のメモリセル 部のレイアウト図が示されている. この実施例では、 P型基板上に N型 ゥエル 8 2と P型ゥヱル 8 3が形成される つまり、 メモリアレイ部で は、 P型基板上に全面に上記 P型ゥヱル 8 3力〈形成され、 前記読み出し 用 M 0 S F E Tと増幅トランジスタを开成する部分に N型ゥヱル 8 2が 選択的に形成される,：
読み出し用ヮ一ド線 8 4と書き込み用ヮ一ド線 8 5に対して、 直交す るようにビッ 卜線 9 1が形成される このビッ ト線 9 1は、 その配線幅 が広く形成され、 配線幅の一方には読み出し用 M O S F E T及び増幅卜 ランジス夕が形成され、 他方には書き込み用 M 0 S F E Tが形成される つまり、 上記読み出し用 M O S F E Tと書き込み用 M O S F E Tとが ビッ 卜線の延長方向の一直線上に並ぶのではなく、 その延長方向に対し てその配線幅の分だけずれ、 かつ対応するヮ一ド線に対して平行に並ぶ ように形成される，
例えば、 図示のビッ ト線 9 1においては、 横方向のビッ ト線延長方向 に対して下側に読み出し用 M 0 S F E Tのソース ' ドレインに接続され る接続プラグ 8 8、 ビッ 卜線とのコンタク 卜穴 9 0が形成される.， この コンタク ト穴 9 0のソース ' ドレイン領域には、 增幅トランジスタのェ ミ ッ夕が形成されるものである
読み出しヮ一ド線 84は、 同図において縦方向に延長され、 上記接続 フラグ 8 8及びコンタク 卜穴 9 0を中心として左右対称に配置される この結果、 ビッ ト線方向に隣接する 2つのメモリセルにおいて、 上記読 み出し用 MO S F E Tのソース · ドレイン及び接続プラグ 8 8とコン夕 ク 卜穴 （增幅トランジスタのエミッタ） 9 0が共通化される 読み出し 用 MOS FETの他方のソース ' ドレインに対応した接続プラグ 8 6は 、 記憶キヤハシ夕の蓄積ノードに対応したキヤハシ夕電極 8 7と接続さ せるものである .
上記 2つの読み出しヮ一ド線 8 8を挟むように 2つの書き込みヮ一ド 線 8 5が左右対称に配置される， この書き込みヮ一ド線 8 5に対応し、 ビッ 卜線 9 1の配線幅の上側に書き込み用 MO S FE Tが形成される この書き込み用 MOSFETに対応した接続プクグ 8 6は書き込み用 M OS FETのソース . ドレインと上記記憶キヤ シタの蓄積ノードを構 成するキヤハシ夕電極 8 7とを接続させるものである そして、 書き込 み用 M〇 S F E Tの他方のソース ' ドレインは、 コンタク ト穴 9 0によ りビッ ト線と接続される
上記キャハシ夕電極 8 7は、 読み出しヮード線 8 4と書き込みワード 線 8 5の上において、 上記コンタク ト穴 9 0の部分では一部が、 それ以 外では重なり合うように形成される 特に、 隣接メモリセルに対応した 読み出しヮ一ド線に対しては、 上記增幅卜ランジスタカ; '形成される分、 その間隔が若干広くなるので、 読み出しヮ一ド線 8 4を超えて形成され る
降接ビッ 卜線においては、 上記とはミラ一反転した形態で読み出し用 MOSFET (增幅トランジスタ） と書き込み用 MO S F E Tが配置さ れる, つまり、 上記の記号を付したビッ 卜線の上側に配置されるビッ ト 線では、 書き込み用 MOS FETが下側に配置され、 読み出し用 MO S F ETが上側に配置される： 以下、 上記と同じハタ一ンの繰り返しによ りビッ ト線に対応して上記読み出し用 MO SFET (増幅トランジスタ ) と書き込み用 MOSFETが配置される,，
同様に隣接ヮ一ド線においても、 書き込みヮ—ド線 8 5を中心してみ るならミラ一反転した形態で読み出しヮード線と書き込みヮ一ド線が配 置される， メモリセルの増幅トランジスタのェミ ッタ （コンタク ト穴 9 0 ) を基準にしてみると、 内側に読み出しワード線 8 4が配置され、 外 側に書き込みヮ一ド線 8 5が配置される
上記のようなビッ 卜線の配置においては、 隣接ビッ 卜線において 1つ 置きに N型ゥヱル 8 2と P型ゥヱル 8 3が共通化して形成される.， この ような構成においては、 N型ゥエル 8 2と P型ゥエル 83との間の分離 領域の占める割合が小さくなり高集積にできる.
この実施例において上記 N型ゥヱル 8 2は、 単なる読み出し用の MO S F E Tを形成するための素子形成領域の他に、 增幅トランジスタのコ レク夕領域としての役割を持つものである つまり、 コレクタは電流増 幅された読み出し電流をビッ 卜線に供給する電源線としての役割を持つ ものである。 この実施例では、 ビッ ト線 9 1と平行に N型ゥヱル 8 2を 形成するよう工夫されている . つまり、 1つの読み出しヮ一ド線が選択 されたとき、 各ビッ ト線には上記選択されたメモリセルの増幅電流が流 れるようにされる . この場合、 上記のようにビッ 卜線 9 1と N型ゥエル 8 2が平行に配置されるため、 1つの N型ゥヱル 82は、 上記のような 隣接ビッ ト線との共通化によって 2つのメモリセルに対応した増幅電流 を流すだけでよ V したがって、 N型ゥェル 8 2に対して電源電圧 V c cを供給するコンタク ト穴の数が少なくても電源ィンビーダンスを小さ くできる.：
逆にいうなら、 N型ゥ ルをワード線と平行に延長して形成した場合 、 1つのヮ一ド線に接続される多数のメモリセルに対応した增幅電流を 上記 1つの N型ゥヱルから供給しなければならなく、 そのための電源配 線を太く したり、 コンタク ト穴を多数個設けなけばならないという問題 を有するものとなる，
第 9図には、 この発明に係る半導体記憶回路のメモリセル部の一実施 例の回路図が示されている この実施例の回路は、 前言己第 8図に示した レイァゥ 卜に対応されている
この実施例のメモリアレイは、 ワード線 R W L , WW Lとビッ ト線 B Lの各交点にメモリセルが配置されるという、 いわゆる 1交点方式とさ れる,， このような 1交点方式では、 ヮ一ド線とビッ 卜線との各交点にメ モリセルが配置できるので高集積化が可能である ビッ 卜線 B Lにおい て、 隣接メモリセルの增幅卜ランジス夕が共通化される つまり、前記 第 8図のように、 隣接メモリセルの読み出しヮ一ド線を挟んで、 読み出 し用 MO S F E Tのソース · ドレインと、 增幅トランジスタのェミ ッ夕 を形成することより、 同図の回路図に示すように増幅トランジスタが 2 つのメモリセルにおいて共用することができる. このため、 1 トランジ ス夕 . 1キャパシ夕のメモリセルに比べて、 面積的には書き込み用の M 0 S F E Tが 1個追加されただけで形成できる, .
第 1 0図には、 この発明に係る半導体記憶回路の直接周辺回路の一実 施例の回路図が示されている 同図には、 ワード線の選択回路及び基準 電圧を形成するダミーセル、 ビッ ト線フリチャージ回路とセンスアンプ の具体的回路図が示されている
ビッ ト線 B Lとダミ一書き込みヮ一ド線 DWW Lとダミ一読み出しヮ —ド線 D RW Lとの交点には、 グミ一セル力形成される. ダミーセルの TJP99/03523
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言己憶キヤハシ夕は、 その面積がメモリセルの 1/2に形成される ， つま り、 メモリセルのキヤハシ夕の容量値を C sとすると、 ダミーセルのキ ャハシタの容量値は C sZ 2に形成される
この実施例では、 同図にお L、てセンスァンブを中心にして相補のビッ ト線 B Lと ZB Lが左右に延長されるよう構成される . この構成では、 ヮ一ド線と各ビッ ト線の各交点に 1個ずつのメモリセルカ〈形成されると いう、 前記の 1交点方式とされる
読み出し動作において、 センスアンプを中心にして左側のビッ ト線 B Lに対応した 1本の読み出し用ヮード線 RWLが選択されると、 右側の ダミ一読み出しヮ一ド線 D RW Lが選択される . これにより、左側のビ ッ 卜線 B Lに読み出された読み出し信号は、 右側のビッ 卜線に読み出さ れたダミーセルの信号力《基準電圧として供給され、 そのハイレベル/口 ウレベルの判別が行われる. 逆に、 センスアンブを中心にして右側のビ ッ 卜線 Z B Lに対応した 1本の読み出し用ヮ一ド線 R W Lが選択される と、 左側のダミー読み出しワー ド線 DRWLが選択されるに これにより 、 右側のビッ 卜線 ZB Lに読み出された読み出し信号は、 左側のビッ ト 線に読み出されたダミーセルの信号が基準電圧として供給され、 そのハ ィレベル/ロウレベルの判別が行われる
センスアンプは、 Pチヤンネル型 MOS FETと Nチヤンネル型 M〇 S F E Tからなる 2個の CMO Sィンバ一夕回路の人力と出力とが交差 接続されて構成される. この実施例のセンスアンプは、 従来の 1 卜ラン ジス夕 · 1キヤバシ夕からなる DRAMのセンスアンブのようなパワー スィッチ MOSFETは省略される つまり、 CMOSインバ一夕回路 を構成する Nチャンネル型 M 0 S F E Tのソースは、 回路の接地電位 V s sが定常的に供給され、 Pチャンネル型 MOSFETのソースに、 セ ンスアンプの活性化タイミングに電源電圧 Vc cに対応したハイレベル にされるタイミング信号 S Aが供給される,，
上言己相補のビッ ト線 B Lと / B Lに対応したセンスアンプの一対の入 出力ノードには、 フリチャージ回路が設けられる フリチャージ回路は 、 上記各ビッ ト線 B Lと Z B Lに接地電位 V s sを供給する M 0 S F E 丁と、 上記両ビッ ト線 B Lと/ B Lとを短絡させる短絡 MO S F ETか ら構成される.
ヮ一ド線選択回路は、 Xデコーダで形成された選択信号を選択タイミ ング信号. Z WW L E， Z R W L E及び WW L E， RWL Eにより前記説 明したような組み合わせによりヮード線 WW L , R W Lとダミーヮード 線 D WW L， DRWLの選択動作を行う このことは、 次の動作説明か ら容易に理解されよう
第 1 1図には、 この発明に係る半導体記憶回路の動作の一例を説明す るための波形図が示されている .
フリチャージ信号 PCのハイレベルのとき、 ビット線 B Lは口ウレべ ルにプリチャージされる 上記プリチャージ信号 PCがロウレベルにせ された後に、 読み出し用ワード線選択信号 RWL Eがハイレベルに、 / RWL Eがロウレベルにされる これに対応して、 Xデコーダで形成さ れた選択信号により、 センスアンブを中心にして一方の読み出し用ヮ一 ド線 RWLが選択され、 図示ないが他方の読み出し用ダミーヮ—ド線 D RWLが選択される，
これにより、 選択ヮード線に対応したビッ 卜線 B L (又は Z B L ) に は選択されたキャパ'シ夕に情報電荷が無いときロウレベル （" 0" ) に され、 キヤバシタに情報電荷力〈蓄積された場合、 それに対応してハイレ ベル （" 1 " ) 力読み出される ダミ一ヮ一ド線に対応したビッ ト線. Z B L (又は B L) には、 ダミーセルから上記キヤハシ夕に情報電荷が蓄 積された場合の 1 / 2に対応された基準電圧が出力される,， このような ハイレベルの 1 Z 2に対応した基準電圧と上記ハイレベル又は口ウレべ ルの電位差は、 上記增幅トランジスタにより増幅されているので、 その 電位差は比蛟的大きくされている .
したがって、 センスアンプを活性化されるタイミ ング信号 S Aをハィ レベルにすることにより、 上記 C M O Sラッチ回路によりビッ ト線 B L と Z B Lの電位差は、 増幅された V c cのようなハイレベルと V s sの ようなロウレベルに拡大される
上記のようにセンスアンフが活性化された状態で、 夕ィミ ング信号/ WW L Eがロウレベルに、 タイ ミ ング信号 WW L Eがハイレベルとなつ て書き込み用のヮ―ド線 WW Lが V p p ( V c c - V t h n ) のような 昇圧電圧にされる これにより、 センスアンフ'により增幅されたビッ ト 線 B L (又は/ B L ) のハイレベル （V c c ) 又はロウレベルは、 書き 込み用の Nチャンネル型 M 0 S F E Tを介して記憶キャハシタ C sに再 書き込みされる. 上記ビッ ト線 B Lのハイレベルの書き込みにおいて、 ヮ一ド線 WW Lの選択レベルが電源電圧 V c c以上に高くされていので 、 レベル†員失なくキャパシ夕 C sに伝えられる .
図示しない書き込み動作でも、 リフレツシュ動作のために上記読み出 しヮ一ド線 RW Lが選択されてセンスアンプが活性化される この状態 で、 カラムスィッチを介して選択されたビッ 卜線に書き込みデータが書 き込まれる,， このような書き込みデータの入力により、 ラッチ構成のセ ンスアンフでは上記もとの記憶状態と反対レベルの書き込みデータが入 力されたなら記憶状態が反転させられる その後に、 書き込み用ワード 線 WWLが選択され、 それに接続された複数のメモリセルにおいて上記 書き込みデータとセンスァンフにより增幅された再書き込み信号とがー 斉に書き込まれる。
リフリ ッシュモードは、 上言己読み出し動作と同じである,， ただし、 読 み出しモードでは、 図示しないカラム選択回路によりビッ 卜線が選択さ れて、 読み出し信号がメィンァンプを通してメモリ回路の外部に読み出 される . リフレッシュモードでは、 上記カラム選択動作が省略されて、 ヮード線に接続されたメモリセルの再書き込みが行われるのみである 第 1 2図には、 本発明に係る半導体記憶回路の更に他の一実施例のメ モリセル部のレイアウト図が示されている この実施例では、 読み出し 用 M 0 S F E Tと書き込み用 M 0 S F E Tとがビッ ト線方向にお 、て一 直線上に配置される.
つまり、 N型ゥエル 1 0 2に 2つのメモリセルに対応した読み出し用 MO S F E丁と增幅トランジスタが形成される 2つのメモリセルに対 応た読み出し用 M 0 S F E Tの共通化された一方のソース ' ドレイン 1 0 8に接続ブラグ 1 1 0、 コンタク ト穴 1 09が設けられ、 それを中心 にして上言己 2つのメモリセルに対応した読み出し用ヮ一ド線 1 0 4が形 成される,； 読み出し用 MOSFETの他方のソース · ドレインはコン夕 ク ト穴 1 06を介してキヤバシ夕電極 1 0 7に接続される,
P型ゥエル 1 03には、 書き込み用の Nチヤンネル型 MO S F ET力く 形成される 書き込み用 MOSFETも、 上記とは異なる隣接メモリセ ルの共通化されたソース . ドレインを中心にして 2つのメモリセルに対 応した書き込み用ヮ一ド線 1 0 5が形成される この共通化されたソ― ス ' ドレインには、 コンタク ト穴 1 1 0が形成されてビッ ト線 1 1 1に 接続される.， 上記書き込み用 MOSFETの他方のソース ' ドレインは 、 コンタクト穴 1 0 6を介してキヤハシ夕電極 1 07に接続される この実施例では、 ビッ ト線方向に 2つの M 0 S F E Tを一直線上に並 ベて配置するものであるので、 ビッ ト線幅を小さく形成することができ るものとなる.. ワード線の繰り返しハタ一ンは、 前記実施例と同様であ るので、 その説明を省略する- 第 1 3図には、 本発明が適用されるシステム L S Iの一実施例の全体 の回路プロック図が示されている この実施例の半導体集積回路装置 C H I Pは、 図示のような複数の回路ブロック、 すなわち人出力回路 I Z 〇、 基板バイァス制御回路 V BBC, 制御回路 U L C、 リ一ドォンリメ モリ ROM、 D/A変換器 DAC、 A/'D変換器 ADC、 割り込み制御 回路 I VC、 クロック発生回路 CGCを有するシステムパワーマネジメ ント回路 S P M C、 中央処理部 C P U、 スタティ ックメモリ S RAM. DMAコントロ一ラ DMA C、 ダイナミック型メモリ DRAMを含む それらの回路ブロックは、 内部バス BUS、 制御バス C BUSに結合 されている それらは半導体集積回路装置を構成すべき図示しな L、半導 体基板に搭載される 上記システムパワーマネジメント回路 S P M Cは 、 システム L S Iに搭載される各モジュールにおいて、 消費される電力 を制御する機能を有する,.
半導体集積回路装置は、 入出力回路 I /0につながる入出力外部端子 T i o lないし T i o nと、 負論理レベルのようなリセッ ト信号 r e s bが供給される外部端子 T 1と、 制御用外部端子 Τ 2と、 第 1動作制御 信号 c m Qが供給される第 1動作制御用外部端子 T 3と、 第 2動作制御 信号 c p m qが供給される第 2動作制御用外部端子 T 4と、 外部クロッ ク信号 c 1 kが供給されるク口ック用外部端子 T 5と、 複数の電源電圧 ( V d d , v c c d r . v s s ) が供給される複数の電源用外部端子 T 6、 T 7、 丁 8とを持つ
特に制限されないが、 電源電圧 V d dは、 内部回路プロックの動作の ための電源電圧とされ、 1. 8ボルト ： · 0. 1 5ボル卜のような値を取 る， 電源電圧 V c c d rは、 半導体集積回路装置に要求される入出力レ ベルに応じて、 主として人出力回路 I 0のために設定される電源電圧 であり、 3. 3ボル卜二 0. 3ボルト、 2. 5ボル卜二 0. 2 5ボルト 、 及び 1. 8ボルト士 0. 15ボルトのような値のうちの一つを取るよ うにされる 電位 V s sは、 いわゆるアース電位と称されるような回路 の基準電位である,，
図示の半導体集積回路装置は、 いわゆる AS I C (アプリケーション · スべシフアイ ド ' インテグレ一テツ ド 'サーキッッ） すなわち特定用 途 I Cを構成するようにされる すなわち、 図示のほとんどの回路プロ ックは、 AS I C構成を容易ならしめるように、 それぞれ独立的な回路 機能単位としての、、わゆるモジュールないしはマクロセルをなすように される . 各機能単位は、 それぞれその規模、 構成が変更可能にされる AS I Cとしては、 図示の回路ブロックの内、 実現すべき電子システム が必要としない回路プロックは、 半導体基板上に搭載しないようにする ことができる， 逆に、 図示されていない機能単位の回路ブロックを追加 することもできる,
中央処理部 C P Uは、 特に制限されな L、が、 I、わゆるマイクロブロセ ッサと同様な構成にされる。 すなわち中央処理部 CPUは、 その詳細を 図示しないけれども、 その内部に命令レジス夕、 命令レジス夕に書込ま れた命令をデコ一ドし、 各種のマイク口命令ないしは制御信号を形成す るマイクロ命令 ROM、 演算回路、 汎用レジスタ （RG6等） 、 内部バ ス B U Sに結合するバスドライバ、 バスレシーノくなどの入出力回路を持 つ,
中央処理部 C PUは、 り一ドオンリメモリ ROMなどに格納されてい る命令を読み出し、 その命令に対応する動作を行 中央処理装置 CP Uは、 入出力回路 I /0を介して入力される外部デ一夕の取り込み、 制 御回路 ULCに対するデータの入出力、 リードオンリメモリ ROMから の命令や命令実行のために 、要となる固定データのようなデータの読み 出し、 DZA変換器 DACへの D/A変換すべきデ一夕の供給、 A/D 変換器によって AZD変換されたデータの読み出し、 スタティック型メ モリ S RAM、 ダイ十ミ ック型メモリ DRAMへのデ一夕の読み出し、 書込み、 DMAコントロ一ラ DM ACの動作制御等を行う.
害 ijり込み制御回路 I VCは、 外部端子 T 1に負論理レベルのようなリ セッ ト信号を受け、 外部端子 T 3を介して第 1動作信号 cmqを受け、 外部端子 T 4を介して第 2動作制御信号 c p m qを受け、 また、 外部端 子 T 2に、 半導体集積回路装置の動作状態を指示する状態指示信号を出 力する.， 割り込み制御回路 I V Cは、 かかるリセッ ト信号 r e s b、 動 作制御信号 c m q、 c pmq及び状態指示信号に対応してそれぞれの位 置のビッ 卜が設定されるようなレジスタ R G 5を持つ
特に制限されないが、 害 ijり込み制御回路 I VCは、 その内部にダイナ ミ ック型メモリのリフレツシュ動作のための図示しないリフレツシュア ドレスカウンタを持つ. 割り込み制御回路 I VCにおけるかかるリフレ ッシュアドレスカウン夕は、 第 1、 第 2動作制御信号 c m Q、 c p m q によって所定のモードが指示されているなら、 すなわち半導体集積回路 装置に対して動作モード力、、 動作スタンバイモ一ドが指示されているな ら、 クロック発生回路 C G Cからのシステムク口ック信号に基づいて歩 進され、 周期的に更新される DRAMのリフレツシュアドレス情報を形 成する,，
入出力回路 I ZOは、 外部端子 T i υ 1ないし T i 0 nの内の所望の 外部端子を介して外部から供給される信号を受け、 また外部端子 T i υ 1ないし T i o nの内の所望の端子に出力すべき信号を内部バス BU S を介して受ける， 入出力回路 I /◦は、 その内部にそれぞれ CMOSス 夕テック回路からなるような制御レジスタ R G 4と図示しないデ一夕レ 制御レジスタ R G 4は、 中央処理部 C P Uによつて選択され、 かつ中 央処理部 C PUによって、 当該入出力回路 I ΖΌのための制御デ一夕、 例えば、 データ人力 Z出力指示や高出力インヒーダンス状態指示などの 制御データが与えられる,. データレジスタは、 外部端子 T i 01ないし T i o nと、 内部バス BU Sとの間のデータの転送のために利用される ：, 入出力回路 I ZOの信号入力のための回路及び信号出力のための回路 は、 その入力及び出力動作がシステムクロック信号によって制御される ようにされる， それ故に、 人出力回路 I ZOは、 システムクロック信号 が供給されなくなつた時には、 上記中央処理部 C P Uと同様に低消費電 力状態にされることになる,
制御回路 U L Cは、 電子システムの必要に応じて適宜に設けられる制 御回路である, この制御回路 U L Cとしては、 例えば、 ハードディスク 装置におけるモータサ一ボコントロール、 へッ ドのトラッキング制御、 誤り訂正処理や、 画像、 音声処理における画像や音声デ—夕の圧縮伸長 処理のようなのような実現すべき電子システ厶に応じて適宜に設けられ る 制御回路の ULCは、 中央処理部 C PUと同様にその動作がシステ 厶クロック信号によって制御される
リードオンリ メモリ ROMは、 前述のように、 中央処理装置 C PUに よって読み出され実効されるべき命令、 固定デ一タを言己憶する .■
07八変換器13八〇は、 内部バス BU Sを介して供給されるところの アナ口グ信号に変換すべきデジタルデ一夕を受けるレジスタ R G 2を持 ち、 かかるデジタルデータに基づいてアナ口グ信号を形成する . レジス 夕 R G 2は、 制御回路 U L Cもしくは中央処理部 C P Uによってデジタ ルデータがセッ 卜される,， DZ A変換器 D ACによって形成されたアナ ログ信号は、 特に制限されないが、 内部バス BUS及び入出力回路 I / 0を介して外部端子 T 1ないし Tnの所望の端子に供給される.
八70変換器 0(3は、 外部端子 Τ 1ないし Τηのうちの所望の端子 と入出力回路 I ZOと内部パス BU Sを介して供給されるようなアナ口 グ信号を受け、 制御回路 U L Cもしくは中央処理部 C PUによってその A / D変換の開始が制御され、 システムクロック信号 C 2に従うような クロック制御のもとで上記アナ口グ信号をディジ夕ル信号に変換し、 得 られたデジタル信号をレジスタ RG 1にセッ 卜する .
スタティック型メモリ SRAMは、 そのメモリセルとして、 その詳細 は図示しないが、 CMOSス夕テック型メモリセル、 すなわち CMOS ラツチ回路とそれに対するデータ入出力のための一対の伝送デ一卜 MO S F E Tとからなるような構成のメモリセルを持つ , C M 0 Sス夕テツ ク型メモリセルは、 スタテックに情報を保持し、 かつ情報保持のために 、 著しく小さ 、動作電流しか必要しないという特徴を持つ.，
DMAコントローラ、 すなわちダイレク ト ' メモリ ·アクセス ♦ コン 卜ローラ DMACは、 中央処理部 C PUによってその動作が制御され、 中央処理部 C PUによって指示された回路プロック間の内部バス BU S を介するデータ転送を、 中央処理部 C PUになり代わって制御する ダイナミ ック型メモリ DRAMは、 そのメモリセルすなわちダイナミ ック型メモリセルが、 前記説明したような電荷の形態をもって情報を蓄 積する情報蓄積用キヤバシタと、 選択用として読み出し用 MOSFET 、 增幅トランジスタ及び書き込み用 M 0 S F E Tからなる少な L、数の素 子からなり、 比較的小さいメモリセルサイズにされ得る, それ故に、 ダ イナミック型メモリは、 大言己憶容量であつてもその全体のサイズを比較 的小さくすることができる,， このダイ十ミ ック型メモリ DRAMは、 次 に説明する。
図 1 4は、 この発明が適用される半導体集積回路装置に搭載されるダ ィ十ミック型メモリ （以下、 単に D R AMという） の一実施例のプロッ ク図を示している。 この DRAMは、 例えば上記システム L S I (半導 体集積回路装置） における一つのモジュールないしは機能ュニッ 卜を構 成する
図示の DRAMは、 特に制限されない力;、 大記憶容量化に適合するよ うにバンク構成をとる， メモリバンク数は、 その個数が例えば、 最大 1 6をもって変更可能される， 一つのメモリバンク、 例えば第 1番目のメ モリバンク b a n k 1は、 メモリセルアレイ MA 1、 センスアンプ S A 0 S A 1及びセンスアンフと一体とされているような図示しないビッ ト線プリチヤ一ジ回路、 タイミング発生回路及び力ラムセレクタ TC 1 、 ロウデコーダ RD 1、 及びカラムスィッチ回路 C S 1からなる， それら複数のメモリバンクに対して、 アドレス信号及び制御信号のた めのァドレスバス/制御バス ADC Bが設定され、 データ入出力のため のメモリ内部パス （ I ZO内部バス） I OBが設定されている, それら ス ADCB I OBに対して共通のメモリ入出力回路 M— I/ O力く設 けられている, メモリ入出力回路 M- I /Oは、 内部パ'ス BUSに結合 されるポートをその内部に持つ
DRAMは、 また、 配線群 VL&C Lを介して基板バイアス制御回路 VB BCに結合される基板パ'ィアス^]替回路 VB BM、 内部電源回路 I M V C、 内部動作制御信号 m Q p m Q、 リセッ ト信号 r e s b、 及び 制御バス C B U Sを介しての各種動作制御信号を受けるメモリ制御回路 MM C、 及び電源初期化回路 V I NTCを持つ. 上記内部電源回路 I M V Cには、 前言己昇圧回路のようなチャージポンプ回路も含まれる 例えば、 一つのメモリバンクにおけるメモリセルアレイ （MA 1) センスアンプ、 ロウデコーダ （RD 1 ) 、 及びカラムスィツチ （C S 1 ) は、 一つのメモリマツ トを構成するとみなすことができ、 タイミング 発生回路及びカラムセレクタ （TC 1 ) はバンク制御回路を構成すると みなすことができ この場合には、 各メモリバンクは、 より単純にメ モリマッ トとパンク制御回路からなるとみなされることになる 図示の DRAMにおいて、 上記メモリマツ 卜やその選択回路等は、 独 立の C M 0 S型半導体集積回路装置として構成される公知の D R A Mの それとほとんど同じにされる それ故にその内部構成についての詳細な 説明は避けることとする力 その概略を説明すると以下のようになる,， 上の記載において、 用語 「MO S」 は、 本来はメタル ·オキサイド ' セミコンダクタ構成を簡略的に呼称するようになったものと理解される しかし、 近年の一般的呼称での MO Sは、 半導体装置の本質部分のう ちのメタルをポリシリコンのような金属でない電気導電体に替えたり、 ォキサイ ドを他の絶縁体に替えたりするものもの含んでいる CMOS もまた、 上のような M〇 Sに付いての捉え方の変化に応じた広い技術的 意味合いを持つと理解されるようになってきている MO S FE Tもま た同様に狭い意味で理解されているのではなく、 実質上は絶縁ゲ一卜電 界効果トランジスタとして捉えられるような広義の構成をも含めての意 味となってきている， 本発明の CMOS、 MOSFET等は一般的呼称 に習っている,，
この実施例のようにダイナミ ック型 RAMと、 それに対してデータの 書き込みや読み出しを行う中央処理装置 C P Uや D λ4 A C等のような論 理回路とが混在して 1つの半導体集積回路装置に形成される場合、 上記 論理回路では電源電圧に対応した大振幅で信号変化が生じ、 そのために 電源線や接地線に比較的大きなノイズが発生する これに対して、 公知 の D R A Mでは、 小さな記憶キャ ' シ夕に蓄積された電荷に対応した微 小電圧をビッ ト線に読み出し、 それを高感度のセンスアンプで增幅する ものであり、 上言己電源線に発生するノィズの影響を受け易 、。
本願発明では、 ダイナミ ック型メモリセルに自己増幅機能を持たせて いるので、 ビッ 卜線に読み出される信号電圧は、 自己増幅機能を持たな い公知のダイ十ミ ック型メモリセルに比べて大きな電圧信号とすること ができる， したがって、 上記電源電圧に対応した大振幅で信号変化を生 じさせる論理回路と DRAMとを混在させたでも場合、 DRAMにおい ては論理回路側の動作によって発生する電源ノィズに影響されないで安 定した動作を行うことができる. つまり、 この実施例の DRAMは、 論 理回路との適応性に優れているという特徴を持つものとなる
上記の実施例から得られる作用効果は、 下記の通りである，
( 1) 複数のビッ ト線と、 複数の読み出し用第 1ワード線及び書き込 み用第 2ヮ一ド線の交点において、 上記第 1ヮ一ド線にゲ一卜が接続さ れ、 一方のソース ドレィンが記憶キャハシタの記憶ノ一ドに接続され た読み出し用スィッチ MOSF ETと、 上記第 2ヮ―ド線にゲ一卜が接 铳され、 ソース— ドレイン経路が上記ビッ 卜線と上記記憶キャパシ夕の 記憶ノードに接続された書き込み用スィツチ M〇 S F ETと、 上記読み 出し用のスィッチ MOSFET力《形成された半導体領域をコレクタとし 、 上記読み出し用スィッチ MOSFETの他方のソース— ドレインをべ —スとし、 力、かるベース領域内に形成されたエミ ッ夕が上記ビッ 卜線に 接続されてなる增幅卜ランジス夕とを設けてメモリセルを構成すること により、 低電源電圧動作時に問題となる書込み速度の劣化を招くことな く、 構造の複雑さに起因するメモリセル特性バラツキを抑制したり、 そ のための製造プロセスの増加を必要としな t、実用的な自己增幅型のメモ リセルを実現することができるという効果が得られる
(2) 上記 （ 1 ) により、 高速化と動作の安定化を実現した半導体記 憶回路を内蔵した半導体集積回路装置を得ることができるという効果が 得られる，.
(3) 上記增幅トランジスタが形成される読み出し用 MO S F ETの 一方のソース-- ドレイン領域は、 ビッ ト線方向に隣接される 2つのメモ リセルにおいて共通化することにより、 増幅トランジスタとコンタク ト 部の共通化が可能となってメモリセルの高密度実装を実現できるという 効果が得られる.：
( 4 ) 上記読み出し用 MOS FETの一方のソース - ドレイン領域に 形成された增幅トランジスタのェミ ツ夕が接続されたビッ ト線とのコン タク ト部を挟んで、 隣接メモリセルの第 1ワード線を対称的に配置し、 上記書き込み用 MOSFETのソース - ドレインと上記ビッ ト線と接続 されるコンタク ト部を挟んで、 上記とは異なる隣接メモリセルの第 2ヮ ―ド線を対称的に配置することにより、 隣接メモリセルにおいてビッ ト 線との接続を行うコンタク 卜部及びそれに接続される MO S F E Tのソ —フ、 -- ドレイン領域が共通化できメモリセルの高実装密度を実現できる という効果が得られる
( 5 ) ビッ 卜線方向に並んで配置されるメモリセルに対して上記第 1 導電型の読み出し用 MO SFE Tが形成される第 2導電型のゥヱル領域 が共通化されて形成され、
ビッ ト線方向に並んで配置されるメモリセルに対して上記第 2導電 型の書き込み用 MO S F ETが形成される第 1導電型のゥヱル領域が共 通化されて形成されることを特徴とする半導体集積回路装置,、
( 6 ) 上記第 1及び第 2導電型のゥヱル領域をヮ一ド線方向に隣接す る 2つのメモリセル間で共通化することにより、 読み出し時の増幅トラ ンジス夕の電源インピーダンスを小さく し、 効率のよい読み出し増幅信 号を得ることができるという効果が得られる .
(7) 上記ビッ ト線に一方の入力端子が接続され、 2つの CMOSィ ンパ '一夕回路の入力と出力とが交差接続されてなり C M 0 Sラッチ回路 からなるセンスアンプを更に設け、 センスアンプの増幅動作時において 他方の入力に基準電圧を印加し、 電源 «ΙΪに対応した動作電圧を与える ことにより、 センスアンプの簡素化を実現することができるという効果 が得られる
( 8 ) 上記基準電圧を上記メモリセルの記憶キヤハシ夕の容量値に対 して 1 Z 2にされたキャパシタを持つダミーセルを用 L、て形成し、 上言己 センスアンプを挟んでビッ ト線が左右に延長して配置し、 一方のビッ ト 線のメモリセルが選択されるときには、 他方のビッ ト線に接続されたダ ミ一セルを選択する構成とすることにより、 ヮ一ド線とビッ ト線との交 点には常にメモリセルを配置することができ、 メモリセルアレイ部の高 密度化が実現できるという効果が得られる
( 9 ) 上記半導体記憶回路に対してデータの書き込みと読み出しとを 行うデジ夕ル信号処理回路とを組み合わせることにより、 上記半導体記 憶装置の高速化と動作の安定化が論理回路との適用性に優れていること から 高性能の半導体集積回路装置を得ることができるという効果が得 られる
(10) 上記デジタル信号処理回路は、 独立的な回路機能単位としての モジュールないしはマクロセルをなすものの組み合わせによりその回路 規模、 システム構成が変更可とすることにより、 多品種少量生産からな る所望のデータ処理機能を持つた高性能の半導体集積回路装置を効率よ く製造することができるという効果が得られる,，
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない, . 例えば、 M O S F E Tやトランジスタの導電型は、 前記とは逆にするものであってもよ い， 例えば、 読み出し用 M O S F E Tを Nチャンネル型とし、 増幅トラ ンジス夕を P N Pトランジスタとし、 書き込み用 M O S F E Tを Pチヤ ンネル型とするものあってもよい この場合、 ビッ ト線のプリチャージ 電圧を電源電圧 V c cにすればよい. メモリセルアレイの周辺回路は、 種々の実施例形態を採ることができる 上記 D R AMは、 前記のような A S I C等の半導体集積回路装置に搭載されるものの他、 それ自体で 1 つの半導体集積回路装置を構成するものであってもよい 産業上の利用可能性
この発明は、 ダイナミック型メモリセル内に自己増幅機能を持たせた 半導体記憶回路及びそれを搭載した半導体集積回路装置に広く利用する ことができる

Claims

請 求 の 範 囲
1. 複数のビッ 卜線と、
複数の読み出し用第 1ヮ一ド線と、
複数の書き込み用第 2ヮ一ド線と、
上記ビッ 卜線と第 1及び第 2ヮード線の交点にそれぞれ配置され、 情報電荷を記憶する記憶キヤハシ夕と、 上記第 1ヮ一ド線にゲ一卜が接 続され、 一方のソース— ドレインが上記記憶キヤハシ夕の記憶ノードに 接続された読み出し用スィツチ MOS FETと、 上記第 2ヮ一ド線にゲ ―卜が接続され、 ソース ドレイン経路が上記ビッ ト線と上記記憶キヤ ハシタの記憶ノ一ドに接続された書き込み用スィッチ M 0 S F E Tと、 上言己読み出し用のスイッチ MO S F E Tが形成された半導体領域をコレ クタとし、 上記読み出し用スィツチ MOSFETの他方のソース ドレ インをべ一スとし、 かかるベース領域内に形成されたエミ ッタが上記ビ ッ ト線に接続されてなる增幅トランジスタとからなるメモリセルとを含 む半導体記憶回路を備えてなることを特徴とする半導体集積回路装置,.
2. 請求の範囲第 1項において、
上言己読み出し用 MOS FET及び增幅トランジスタとは、 第 2導電 型のゥヱル領域内に形成され、 上記読み出し用 MOSFETは、 第 1導 電型の MOSFETからなり、
上記書き込み用 MO S F E Tは、 第 1導電型のゥヱル領域内に形成 された第 2導電型の M OSFETからなることを特徴とする半導体集積
3. 請求の範囲第 2項において、
上記增幅トランジスタ力 <形成される読み出し用 MOS FETの一方 のソース ドレイン領域は、 ビッ 卜線方向に隣接される 2つのメモリセ ルにお L、て共通化されるものであることを特徴とする半導体集積回路装
4. 請求の範囲第 3項において、
上記読み出し用 MO S FE Tの一方のソース ドレイン領域に形成 された增幅トランジスタのエミ ッ夕が接続されたビッ ト線とのコンタク ト部を挟んで、 隣接メモリセルの第 1ヮ一ド線が対称的に配置され、 上記書き込み用 MOS FETのソース - ドレインと上記ビッ ト線と 接続されるコンタク ト部を挟んで、 上記とは異なる隣接メモリセルの第 2ヮ一ド線が対称的に配置されてなることを特徴とする半導体集積回路 装置，
5. 請求の範囲第 4項において、
ビッ 卜線方向に並んで配置されるメモリセルに対して上記第 1導電 型の読み出し用 MOSF ETが形成される第 2導電型のゥヱル領域が共 通化されて形成され、
ビッ ト線方向に並んで配置されるメモリセルに対して上記第 2導電 型の書き込み用 MO SFE Tが形成される第 1導電型のゥヱル領域が共 通化されて形成されることを特徴とする半導体集積回路装置。
6. 請求の範囲第 5項において、
上記第 1及び第 2導電型のゥヱル領域は、 ヮ一ド線方向に隣接する 2つのメモリセル間で共通化されるものであることを特徵とする半導体
7. 請求の範囲第 4項において、
上記ビッ ト線に一方の入力端子が接続され、 2つの CMOSインべ —夕回路の入力と出力とが交差接続されてなり C M 0 Sラッチ回路から なるセンスアンプを更に備え、
センスァンプの増幅動作時において他方の入力に基準電圧が印加さ れるとともに、 電源電圧に対応した動作電圧が与えられることにより活 性化されることを特徴とする半導体集積回路装置.
8 . 請求の範囲第 7項において、
上記基準電圧は、 上言己メモリセルの記憶キャハシタの容量値に対し て 1 Z 2にされたキャパシ夕を持つダミーセルを用いて形成されるもの であり、
上記センスアンプを挟んでビッ 卜線が左右に延長され、 一方のビッ 卜線のメモリセルが選択されるときには、 他方のビッ 卜線に接続された ダミーセルが選択されることを特徴とする半導体集積回路装置:.
9 . 請求の範囲第 4項において、
上記半導体記憶回路に対してデータの書き込みと読み出しとを行う デジ夕ル信号処理回路を更に備えてなることを特徴とする半導体集積回
10. 請求の範囲第 9項において、
上記デジ夕ル信号処理回路は、 独立的な回路機能単位 c
ユールないしはマクロセルをなすものの組み合わせによりその回路規模 、 システ厶構成が変更可にされるものであることを特徴とする半導体集
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