WO2000072369A1 - Procede de realisation d'un niveau d'interconnexion de type damascene comprenant un dielectrique organique - Google Patents
Procede de realisation d'un niveau d'interconnexion de type damascene comprenant un dielectrique organique Download PDFInfo
- Publication number
- WO2000072369A1 WO2000072369A1 PCT/FR2000/001370 FR0001370W WO0072369A1 WO 2000072369 A1 WO2000072369 A1 WO 2000072369A1 FR 0001370 W FR0001370 W FR 0001370W WO 0072369 A1 WO0072369 A1 WO 0072369A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- layer
- resist
- etching
- plasma
- depositing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000126 substance Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000011368 organic material Substances 0.000 claims abstract description 9
- 229910052500 inorganic mineral Inorganic materials 0.000 claims abstract description 8
- 239000011707 mineral Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000001020 plasma etching Methods 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- LCBXSXVFOUKYDM-UHFFFAOYSA-O 2-hydroperoxyethyl(trimethyl)azanium Chemical compound C[N+](C)(C)CCOO LCBXSXVFOUKYDM-UHFFFAOYSA-O 0.000 claims description 4
- -1 amino compound Chemical class 0.000 claims description 4
- 239000002904 solvent Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- AVXURJPOCDRRFD-UHFFFAOYSA-N Hydroxylamine Chemical compound ON AVXURJPOCDRRFD-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 238000009434 installation Methods 0.000 claims description 2
- 125000002924 primary amino group Chemical group [H]N([H])* 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 51
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- IAZDPXIOMUYVGZ-UHFFFAOYSA-N Dimethylsulphoxide Chemical compound CS(C)=O IAZDPXIOMUYVGZ-UHFFFAOYSA-N 0.000 description 2
- YNAVUWVOSKDBBP-UHFFFAOYSA-N Morpholine Chemical compound C1COCCN1 YNAVUWVOSKDBBP-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 229920000090 poly(aryl ether) Polymers 0.000 description 2
- WGYZMNBUZFHYRX-UHFFFAOYSA-N 1-(1-methoxypropan-2-yloxy)propan-2-ol Chemical compound COCC(C)OCC(C)O WGYZMNBUZFHYRX-UHFFFAOYSA-N 0.000 description 1
- GIAFURWZWWWBQT-UHFFFAOYSA-N 2-(2-aminoethoxy)ethanol Chemical compound NCCOCCO GIAFURWZWWWBQT-UHFFFAOYSA-N 0.000 description 1
- HZAXFHJVJLSVMW-UHFFFAOYSA-N 2-Aminoethan-1-ol Chemical compound NCCO HZAXFHJVJLSVMW-UHFFFAOYSA-N 0.000 description 1
- FXHOOIRPVKKKFG-UHFFFAOYSA-N N,N-Dimethylacetamide Chemical compound CN(C)C(C)=O FXHOOIRPVKKKFG-UHFFFAOYSA-N 0.000 description 1
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- ZBCBWPMODOFKDW-UHFFFAOYSA-N diethanolamine Chemical compound OCCNCCO ZBCBWPMODOFKDW-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229940113088 dimethylacetamide Drugs 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- DQKGOGJIOHUEGK-UHFFFAOYSA-M hydron;2-hydroxyethyl(trimethyl)azanium;carbonate Chemical compound OC([O-])=O.C[N+](C)(C)CCO DQKGOGJIOHUEGK-UHFFFAOYSA-M 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005297 material degradation process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- PZYDAVFRVJXFHS-UHFFFAOYSA-N n-cyclohexyl-2-pyrrolidone Chemical compound O=C1CCCN1C1CCCCC1 PZYDAVFRVJXFHS-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
Definitions
- the present invention relates to a method for producing a Damascene type interconnection level comprising an organic dielectric with a low dielectric constant. It applies in particular to the field of interconnections for integrated circuits using copper as a conductive material.
- a Damascene structure is formed by depositing, on one side to be connected with a microelectronic device, at least one layer of dielectric material, by etching holes (for vertical interconnections) and trenches (for horizontal interconnections) in this layer of dielectric material, by depositing a metallic layer on the etched layer of dielectric material and by polishing one excess of metal in order to obtain the interconnection lines.
- the constitution of the conductive interconnection lines requires masking and etching operations of dielectric layers. As long as the dielectric layers were in mineral material, the removal of the masking resin presented no problem since the removal methods did not affect the mineral layers. The prospect of using organic material as a dielectric layer in a Damascene structure now poses the problem of removing the masking resin without altering the rest of the structure and in particular without altering the dielectric layer of organic material.
- the present invention has been designed to remedy the problem set out above. It considerably simplifies the assembly architecture of this phase of manufacturing integrated circuits.
- the subject of the invention is therefore a method of producing a level of Damascene type interconnections on a semiconductor device, comprising the steps consisting in: - deposit a first layer made of organic material with low dielectric constant on the semiconductor device,
- this third layer being intended to serve as a resist for the etching of the second layer
- the chemical solution used to remove the resist is capable of dissolving the treated resist without modifying the characteristics of the first layer.
- the second layer may in particular be a layer of hard mask.
- the stripping plasma is produced from a mixture of hydrogen and nitrogen.
- said chemical solution comprises an amino compound comprising hydroxylamine and a base consisting of hydroxycholine.
- the chemical solution can comprise up to 10% by volume of the amino compound HDA TM, up to 25% by volume of a base, the rest consisting of solvent and / or water.
- the stripping plasma is for example a plasma of the "downstream" type.
- FIG. 1 is a transverse view of a structure consisting of a stack of layers
- FIG. 2 shows the result of an etching operation carried out in the structure shown in FIG. 1.
- Figure 1 shows a stack of layers deposited on a surface of a semiconductor substrate
- the substrate 1 first supports a layer 2 of polymer with a low dielectric constant, for example benzocyclobutene (PCB), a thermostable aromatic polymer such as SiLK TM, of polyarylether (PAE), intended to support holes in 'interconnection.
- PCB benzocyclobutene
- SiLK TM thermostable aromatic polymer
- PAE polyarylether
- Layer 2 supports a layer 3 of mineral material based on silicon (nitride, oxide, carbide). In order to etch layer 3, a layer 4 of resin is deposited thereon.
- lithography for example optical or
- the etching of layer 3 is a plasma etching.
- a crust is then formed on the surface of layer 4. This crust is made of the material of layer 4 through
- the chemical solution of dissolution can consist of the amino compound marketed under
- HDA TM up to 10% by volume, up to 25% by volume of a base, the rest being made up of solvent and / or water.
- dimethyl acetamide dimethyl sulfoxide
- propylene glycol dipropylene glycol
- monomethyl ether N-methyl pyrrolidone
- N-cyclohexyl pyrrolidone N-cyclohexyl pyrrolidone
- morpholine monoethanolamine, diethanolamine, diglycolamine, choline bicarbonate, tetramethylammonyl hydroxide 3 and hydroxycholine can be used.
- the interconnections can then be made in a manner known to those skilled in the art, by depositing a metal layer and chemical mechanical polishing of the excess metal.
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
L'invention concerne un procédé de réalisation d'un niveau d'interconnexion de type Damascène sur un dispositif semi-conducteur, comprenant les étapes consistant à : déposer une première couche constituée de matériau organique à faible constante diélectrique sur le dispositif semi-conducteur, déposer une deuxième couche constituée de matériau minéral sur la première couche, déposer une troisième couche constituée de matériau organique sur la deuxième couche, cette troisième couche étant destinée à servir de résist pour la gravure de la deuxième couche, former un motif d'interconnexions dans la troisième couche, graver par plasma la deuxième couche selon le motif d'interconnexions jusqu'à révéler la première couche, la gravure provoquant la formation d'une croûte à la surface du résist, soumettre d'abord le résist à un plasma de 'stripping' à basse température pour fragiliser la croûte de surface, éliminer ensuite le résist ainsi traité au moyen d'une solution chimique, procéder à la mise en place des interconnexions.
Description
PROCEDE DE REALISATION D'UN NIVEAU D ' INTERCONNEXION" DE TYPE DAMASCENE COMPRENANT UN DIELECTRIQUE ORGANIQUE
Domaine technique
La présente invention concerne un procédé de réalisation d'un niveau d'interconnexion de type Damascene comprenant un diélectrique organique à faible constante diélectrique. Elle s'applique en particulier au domaine des interconnexions pour circuits intégrés utilisant du cuivre comme matériau conducteur.
Etat de la technique antérieure
Une structure Damascene est formée par le dépôt, sur une face à connecter d'un dispositif microélectronique, d'au moins une couche de matériau diélectrique, par la gravure de trous (pour les interconnexions verticales) et de tranchées (pour les interconnexions horizontales) dans cette couche de matériau diélectrique, par le dépôt d'une couche métallique sur la couche de matériau diélectrique gravée et par le polissage de 1 ' excès de métal afin d'obtenir les lignes d'interconnexions.
L'amélioration des performances des circuits intégrés (vitesse, faible consommation) a nécessité un changement dans les matériaux qui étaient utilisés. Afin de diminuer la capacité existant entre les lignes conductrices, il est avantageux d'utiliser comme matériau diélectrique certains matériaux organiques dont la constante diélectrique est inférieure à celle des matériaux isolants habituellement utilisés comme le dioxyde de silicium.
L'amélioration de ces performances passe aussi par l'emploi d'un métal plus conducteur que l'aluminium classiquement utilisé pour réaliser les lignes d'interconnexions. Le cuivre, qui a une résistivité deux fois plus faible que l'aluminium dopé au cuivre, est apparu comme le meilleur candidat. L'utilisation de couches intermédiaires est alors devenue nécessaire : couche barrière à la diffusion du cuivre, couche d'arrêt de polissage, couche constituant un masque dur.
La constitution des lignes conductrices d'interconnexions nécessite des opérations de masquage et de gravure de couches diélectriques . Tant que les couches diélectriques étaient en matériau minéral, le retrait de la résine de masquage ne présentait aucun problème puisque les procédés de retrait n'affectaient pas les couches minérales. La perspective de l'utilisation de matériau organique comme couche diélectrique dans une structure Damascene pose maintenant le problème de l'élimination de la résine de masquage sans altérer le reste de la structure et en particulier sans altérer la couche diélectrique en matériau organique.
Exposé de 1 ' invention
La présente invention a été conçue pour remédier au problème exposé ci-dessus. Elle permet de simplifier considérablement l'architecture d'assemblage de cette phase de fabrication des circuits intégrés.
L'invention a donc pour objet un procédé de réalisation d'un niveau d'interconnexions de type Damascene sur un dispositif semi-conducteur, comprenant les étapes consistant à :
- déposer une première couche constituée de matériau organique à faible constante diélectrique sur le dispositif semi-conducteur,
- déposer une deuxième couche constituée de matériau minéral sur la première couche,
- déposer une troisième couche constituée de matériau organique sur la deuxième couche, cette troisième couche étant destinée à servir de resist pour la gravure de la deuxième couche,
- former un motif d'interconnexions dans la troisième couche,
- graver par plasma la deuxième couche selon le motif d'interconnexions jusqu'à révéler la première couche, la gravure provoquant la formation d'une croûte à la surface du resist,
- soumettre d'abord le resist à un plasma de "stripping" à basse température pour fragiliser la croûte de surface,
- éliminer ensuite le resist ainsi traité au moyen d'une solution chimique,
- procéder à la mise en place des interconnexions .
La solution chimique utilisée pour éliminer le resist est apte à dissoudre le resist traité sans modifier les caractéristiques de la première couche.
La deuxième couche peut notamment être une couche de masque dur.
Avantageusement, le plasma de "stripping" est réalisé à partir d'un mélange d'hydrogène et d'azote.
De préférence, ladite solution chimique comprend un composé aminé comprenant de 1 ' hydroxylamine et une base constituée par de 1 ' hydroxycholine .
La solution chimique peut comprendre jusqu'à 10% en volume du composé aminé HDA™, jusqu'à
25% en volume d'une base, le reste étant constitué de solvant et/ou d'eau.
Le plasma de "stripping" est par exemple un plasma de type "downstream" .
5
Brève description des dessins.
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture
10 de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels :
- la figure 1 est une vue transversale d'une structure constituée d'un empilement de couches
-|_ réalisées à la surface d'un substrat semi-conducteur,
- la figure 2 montre le résultat d'une opération de gravure réalisée dans la structure représentée à la figure 1.
20 Description détaillée de mode de réalisation de 1 ' invention
La figure 1 montre un empilement de couches déposées sur une surface d'un substrat semi-conducteur
25 1. Le substrat 1 supporte d'abord une couche 2 en polymère à faible constante diélectrique, par exemple du benzocyclobutène (PCB) , un polymère aromatique thermostable tel que le SiLK™, du polyaryléther (PAE) , destiné à supporter des trous d'interconnexion. La
30 couche 2 supporte une couche 3 de matériau minéral à base de silicium (nitrure, oxyde, carbure) . Afin de graver la couche 3, on dépose sur celle-ci une couche 4 de résine.
Par lithographie, par exemple optique ou
35 électronique, on forme un motif de gravure dans la
couche de résine 4, ce qui permet de graver la couche minérale 3 sous-jacente . C'est ce que montre la figure 2.
Une fois la gravure de la couche 3 effectuée, le problème est d'éliminer complètement la couche organique 4 ou resist sans altérer la couche organique 2. Ces deux couches étant de même nature, même si les matériaux qui les constituent ne possèdent pas la même formule chimique.
10 Il s'agit donc de ne pas consommer, modifier ou dégrader le matériau de la couche 2. La notion de consommation peut se résumer en une perte d'épaisseur de la couche 2. La notion de modification se situe au niveau de la constante diélectrique qui, si
-|_ elle évolue, fait perdre au matériau ses qualités d'isolation. La notion de dégradation du matériau se caractérise par l'apparition de phénomènes de décollement (ou délamination) vis-à-vis des couches adjacentes .
20 D'autre part, si on utilise du cuivre pour les lignes d'interconnexions, il faut tenir compte du fait que le cuivre est très sensible à la corrosion. Le procédé de retrait de la couche 4 doit donc être compatible avec la présence du cuivre car le risque
25 d'atteindre ce métal, même encapsulé, existe.
Selon l'invention, la gravure de la couche 3 est une gravure plasma. Il se forme alors une croûte à la surface de la couche 4. Cette croûte est constituée du matériau de la couche 4 à travers
30 laquelle les espèces chimiques des gaz de gravure ont été adsorbées .
On procède alors de la manière suivante. Un plasma de "stripping" de type "downstream" est appliqué, à basse température (de l'ordre de 130°C),
35 sur la couche 4 pour ne pas dégrader le matériau
organique de la couche 2. Cette opération permet- de fragiliser la croûte de surface. Une chimie à base de gaz réducteurs, de type gaz inerte de protection (mélange d'hydrogène et d'azote) est utilisée. Une chimie purement oxydante (de type oxygène) consommerait en totalité le matériau de la couche 2.
L'opération suivante, par voie humide, utilise une chimie de type organique pour éliminer le reste de la couche 4 et nettoyer parfaitement la
2_0 surface du matériau minéral gravé. Le phénomène utilisé est basé sur le principe d'un retrait par une technique de "lift-off" qui favorise d'autant le retrait du matériau de la couche 4 sans modifier le matériau de la couche 2. On peut pour cela utiliser une solution mise
-j_ au point par la société EKC Technology Inc. basée à Hay ard (Californie) . Cette solution comprend un composé aminé comprenant de 1 ' hydroxylamine et une base constituée par de 1 ' hydroxycholine . Ces produits permettent de faire gonfler les polymères et de les
20 dissoudre. On peut citer à titre d'exemple les produits commercialisés sous les appellations EKC265™ et
Posistrip® EKC® LE.
La solution chimique de dissolution peut être constituée du composé aminé commercialisé sous
25 l'appellation HDA™ jusqu'à 10% en volume, jusqu'à 25% en volume d'une base, le reste étant constitué de solvant et/ou d'eau.
Comme solvant, on peut utiliser l'acétamide de diméthyle, le suifoxyde diméthylique, le propylène 30 glycol, le dipropylène glycol, 1 ' éther monométhylique, le N-méthyl pyrrolidone, le N-cyclohexyl pyrrolidone.
Comme base, on peut utiliser la morpholine, la monoéthanolamine, la diéthanolamine, la diglycolamine, le bicarbonate de choline, 1 ' hydroxyde 3 de tétraméthylammoniun et 1 ' hydroxycholine .
Les interconnexions peuvent être réalisées ensuite de manière connue de l'homme de l'art, par dépôt d'une couche métallique et polissage mécano- chimique de 1 ' excès de métal .
Claims
1. Procédé de réalisation d'un niveau d'interconnexion de type Damascene sur un dispositif semi-conducteur (1), comprenant les étapes consistant à :
- déposer une première couche (2) constituée de matériau organique à faible constante diélectrique sur le dispositif semi-conducteur (1),
- déposer une deuxième couche (3) constituée de matériau minéral sur la première couche
(2) ,
- déposer une troisième couche (4) constituée de matériau organique sur la deuxième couche, cette troisième couche (4) étant destinée à servir de resist pour la gravure de la deuxième couche
(3) ,
- former un motif d'interconnexions dans la troisième couche (4), ~ graver par plasma la deuxième couche (3) selon le motif d'interconnexions jusqu'à révéler la première couche (2), la gravure provoquant la formation d'une croûte à la surface du resist,
- soumettre d'abord le resist à un plasma de "stripping" à basse température pour fragiliser la croûte de surface,
- éliminer ensuite le resist ainsi traité au moyen d'une solution chimique,
- procéder à la mise en place des interconnexions.
2. Procédé selon la revendication 1, caractérisé en ce que le plasma de "stripping" est réalisé à partir d'un mélange d'hydrogène et d'azote.
3. Procédé selon l'une des revendications 1 ou 2 , caractérisé en ce que ladite solution chimique comprend un composé aminé comprenant de 1 ' hydroxylaminé et une base constituée par de 1 ' hydroxycholine .
4. Procédé selon la revendication 1, caractérisé en ce que ladite solution chimique comprend jusqu'à 10% en volume du composé aminé HDA™, jusqu'à 25% en volume d'une base, le reste étant constitué de solvant et/ou d'eau.
5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le plasma de "stripping" est un plasma de type "downstream".
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR99/06485 | 1999-05-21 | ||
FR9906485A FR2793952B1 (fr) | 1999-05-21 | 1999-05-21 | Procede de realisation d'un niveau d'interconnexion de type damascene comprenant un dielectrique organique |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2000072369A1 true WO2000072369A1 (fr) | 2000-11-30 |
Family
ID=9545873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/FR2000/001370 WO2000072369A1 (fr) | 1999-05-21 | 2000-05-19 | Procede de realisation d'un niveau d'interconnexion de type damascene comprenant un dielectrique organique |
Country Status (2)
Country | Link |
---|---|
FR (1) | FR2793952B1 (fr) |
WO (1) | WO2000072369A1 (fr) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150351A (ja) * | 1985-12-25 | 1987-07-04 | Seiko Epson Corp | レジストの除去方法 |
EP0304068A2 (fr) * | 1987-08-19 | 1989-02-22 | Fujitsu Limited | Enlèvement de couches résistives |
JPH0228975A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | イメージセンサの製造方法 |
EP0801422A2 (fr) * | 1996-04-12 | 1997-10-15 | Mitsubishi Gas Chemical Company, Inc. | Composition décapante pour photoresist et procédé de fabrication d'un circuit intégré semi-conducteur |
JPH11150101A (ja) * | 1997-11-18 | 1999-06-02 | Nec Corp | 半導体装置の製造方法 |
-
1999
- 1999-05-21 FR FR9906485A patent/FR2793952B1/fr not_active Expired - Fee Related
-
2000
- 2000-05-19 WO PCT/FR2000/001370 patent/WO2000072369A1/fr active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150351A (ja) * | 1985-12-25 | 1987-07-04 | Seiko Epson Corp | レジストの除去方法 |
EP0304068A2 (fr) * | 1987-08-19 | 1989-02-22 | Fujitsu Limited | Enlèvement de couches résistives |
JPH0228975A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | イメージセンサの製造方法 |
EP0801422A2 (fr) * | 1996-04-12 | 1997-10-15 | Mitsubishi Gas Chemical Company, Inc. | Composition décapante pour photoresist et procédé de fabrication d'un circuit intégré semi-conducteur |
JPH11150101A (ja) * | 1997-11-18 | 1999-06-02 | Nec Corp | 半導体装置の製造方法 |
Non-Patent Citations (4)
Title |
---|
LOUIS D ET AL: "A study of cleaning techniques for low-K dielectric materials for advanced interconnects", ADVANCES IN RESIST TECHNOLOGY AND PROCESSING XV, SANTA CLARA, CA, USA, 23-25 FEB. 1998, vol. 3333, pt.1-2, Proceedings of the SPIE - The International Society for Optical Engineering, 1998, SPIE-Int. Soc. Opt. Eng, USA, pages 1420 - 1425, XP000937749, ISSN: 0277-786X * |
PATENT ABSTRACTS OF JAPAN vol. 011, no. 383 (P - 646) 15 December 1987 (1987-12-15) * |
PATENT ABSTRACTS OF JAPAN vol. 014, no. 175 (E - 0914) 6 April 1990 (1990-04-06) * |
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 11 30 September 1999 (1999-09-30) * |
Also Published As
Publication number | Publication date |
---|---|
FR2793952B1 (fr) | 2001-08-31 |
FR2793952A1 (fr) | 2000-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8476165B2 (en) | Method for thinning a bonding wafer | |
TWI271413B (en) | Organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices | |
EP1970950B1 (fr) | Procédé de fabrication d'une structure d'interconnexions à cavités d'air pour circuit intégré | |
US20060252256A1 (en) | Method for removing post-etch residue from wafer surface | |
US20160289455A1 (en) | Composition for Treating Surface of Substrate, Method and Device | |
JP2001521282A (ja) | 有機化合物含有絶縁層の異方性エッチング | |
FR2872342A1 (fr) | Procede de fabrication d'un dispositif semiconducteur | |
FR2689314A1 (fr) | Circuit intégré comprenant un film isolant intercouche et procédé pour sa production. | |
TWI523066B (zh) | Substrate processing methods | |
US6797627B1 (en) | Dry-wet-dry solvent-free process after stop layer etch in dual damascene process | |
US8530356B2 (en) | Method of BARC removal in semiconductor device manufacturing | |
EP3535778B1 (fr) | Procede de fabrication de plots d'assemblage sur un support pour l'auto-assemblage d'un circuit electronique sur le support | |
EP0851464B1 (fr) | Traitement anti-reflet de surfaces réflectives | |
EP3671814B1 (fr) | Procédé de gravure d'une couche diélectrique | |
WO2000072369A1 (fr) | Procede de realisation d'un niveau d'interconnexion de type damascene comprenant un dielectrique organique | |
US7267726B2 (en) | Method and apparatus for removing polymer residue from semiconductor wafer edge and back side | |
FR2833411A1 (fr) | Procede de fabrication d'un composant electronique incorporant un micro-composant inductif | |
US20070254491A1 (en) | Protective layer for a low k dielectric film and methods of forming the same | |
FR2862159A1 (fr) | Procede pour fabriquer un dispositif a semiconducteur | |
FR3112893A1 (fr) | Procédé de réalisation d’une zone d’individualisation d’un circuit intégré | |
EP1071122A1 (fr) | Procédé de correction des effets topographiques sur substrat en micro electronique | |
KR20050050183A (ko) | 반도체 소자의 세정방법 및 세정장치 | |
JPH05109702A (ja) | 半導体装置の製造方法 | |
JP2004103872A (ja) | 有機ポリマー膜へのパターン形成方法、多層配線の形成方法及び半導体素子の製造方法 | |
EP3414775B1 (fr) | Procede de realisation de connexions d'une puce electronique |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
AK | Designated states |
Kind code of ref document: A1 Designated state(s): JP US |
|
AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
DFPE | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101) | ||
122 | Ep: pct application non-entry in european phase | ||
NENP | Non-entry into the national phase |
Ref country code: JP |