WO2000062526A1 - Dispositif imageur - Google Patents

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voltage
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Yukinobu Sugiyama
Seiichiro Mizuno
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Hamamatsu Photonics K.K.
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    • H04N5/32—Transforming X-rays

Definitions

  • the present invention relates to an imaging device.
  • An imaging device having a plurality of light receiving elements such as silicon photodiodes is known as an imaging device used for imaging a relatively large imaging target or for capturing a close-up image from the vicinity of the imaging target. Have been.
  • a specific example of such an imaging device is, for example, a solid-state imaging device described in Japanese Patent Application Laid-Open No. H6-178046.
  • the solid-state imaging device a plurality of photodiodes are arranged, and for each photodiode, an integration circuit that accumulates the electric charge output from the photodiode and outputs a voltage signal corresponding to the amount of accumulated electric charge is provided. It has a configuration including a switch for connecting the integration circuit and an output line to the outside, so that output signals from each photodiode can be sequentially output to the outside.
  • the above-described imaging device has a large imaging range by arranging a plurality of photodiodes, so that it is possible to capture a large imaging target or a close-up image. It is widely used as a detector for X-ray non-destructive inspection equipment, or as a contact-type linear image sensor for image reading provided in image reading devices such as fax machines.
  • the above-described imaging device has a large imaging range by arranging a plurality of photodiodes, so that it is possible to capture a large imaging target or a close-up image. Disadvantages.
  • an imaging target has various shapes, and a document read by an image reading device may have various sizes. Therefore, light having low intensity transmitted through the imaging target and background light having extremely high intensity not transmitting through the imaging target are simultaneously incident on the light receiving region of the imaging device, that is, the array of photodiodes.
  • a contact-type linear image sensor for image reading provided in an image reading apparatus such as a facsimile.
  • an image reading device such as a facsimile
  • the contact-type linear image sensors for image reading used in these devices usually have a dynamic range that transmits through the white background of the original so that the background and the character can be distinguished even with weak light. It is adjusted to be almost equal to the transmitted light intensity.
  • a common bias voltage is applied to the operational amplifiers in each integrating circuit connected to each photodiode, so that the fluctuation of the bias voltage in the operational amplifiers in one integrating circuit causes the operational amplifiers in the other integrating circuits to change. This causes problems when the integrated circuit malfunctions as a result.
  • the present invention provides an imaging device that prevents a bias voltage of an operational amplifier from fluctuating due to an excessive charge flowing into an integration circuit, has less malfunction, and operates stably.
  • the task is to provide.
  • an imaging apparatus is provided with a plurality of light receiving elements, and is provided in each of the light receiving elements, accumulates charges output from the light receiving elements, and reduces the amount of accumulated charges
  • a resettable integration circuit section for outputting a corresponding voltage signal
  • an output switch provided on the output side of each of the integration circuit sections and connecting the integration circuit section to an external output line
  • a first switch inserted in series between the first switch and the integrating circuit; and, if the absolute value of the output voltage from the integrating circuit is smaller than a predetermined reference voltage, the first switch is short-circuited.
  • a control circuit that opens the first switch when the absolute value of the output voltage from the integration circuit is equal to or higher than the predetermined reference voltage.
  • the first switch When the absolute value of the output voltage from the integrating circuit is shorter than the predetermined reference voltage, the first switch is short-circuited, so that normally the output charge from the light receiving element can be accumulated in the integrating circuit, The first switch is opened when the absolute value of the output voltage from the circuit section is equal to or higher than the predetermined reference voltage.When the output charge from the light receiving element becomes excessive, excess charge flows into the integration circuit section. Can be prevented. As a result, fluctuations in the offset voltage of the operational amplifier constituting the integration circuit and fluctuations in the bias voltage can be effectively prevented, malfunctions can be reduced, and the operation can be stabilized. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a circuit configuration diagram of the imaging device.
  • FIG. 2 is a configuration diagram of the imaging device.
  • FIG. 3A is a plan view of the imaging device.
  • FIG. 3B is a front view of the imaging device.
  • FIG. 3C is a side view of the imaging device.
  • FIG. 4 is a timing chart showing the operation of the imaging device.
  • FIG. 5 is a circuit configuration diagram of the imaging device.
  • FIG. 6 is a timing chart showing the operation of the imaging device.
  • FIG. 7 is a circuit configuration diagram of the imaging device.
  • FIG. 8 is a timing chart showing the operation of the imaging device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a circuit configuration of an imaging device according to the present embodiment.
  • the imaging device 10 includes n (n is an integer of 2 or more) photodiodes (light receiving elements) PD1 to PDn in which a predetermined reverse bias voltage Vdd is applied to a force source, and photodiodes PD1 to PDn.
  • N signal processing circuits SPl to SPn that individually accumulate the charge signals output from PDn and output a voltage signal according to the accumulated charge amount, and the output side of each signal processing circuit SPl to SPn
  • the signal processing circuits SP1 to SPn and the output line L to the outside are provided. ut and n output switches SWl to SWn.
  • the signal processing circuit SP 1 stores the charge output from the photodiode PD 1 and outputs a voltage signal according to the amount of the stored charge.
  • a buffer circuit 14 for temporarily holding a voltage signal; a first switch 16 inserted in series between the anode of the photodiode PD1 and the input terminal of the integration circuit 12; and an anode of the photodiode PD1.
  • Overflow drain V for removing excess charge output from photodiode PD1.
  • a third switch 20 inserted in series between the output terminal of the integrating circuit 12 and the input terminal of the buffer circuit 14, and a buffer circuit 1
  • a fourth switch 22 for connecting the input terminal of the fourth circuit and a supply source for supplying a predetermined reference voltage Vref , and the fourth switch 22 based on a comparison result of the output voltage from the integration circuit 12 and the reference voltage Vref .
  • a control circuit 24 for controlling opening and shorting of the first to fourth switches.
  • the integrator circuit 12 amplifies the signal input from the input terminal and outputs it from the output terminal, and the operational amplifier 26 stores the electric charge output from the photodiode PD 1.
  • a capacitor 28 connected in parallel and a capacitor 28 connected in parallel to discharge (reset) the charge stored in the capacitor 28 by a reset pulse input from outside The reset switch 30 is provided.
  • the buffer circuit 14 has a capacity 32 that holds the output voltage output from the output terminal of the integration circuit 12 as a charge, and a voltage that is held in the capacity 32 when the output switch SW 1 is short-circuited. Amplify and output line L to outside. and Opea pump 3 4 to be output to ut, and ho one Rudosuitsuchi 3 6 for connecting the output terminal and Capacity evening 3 second integration circuit 1 2 by being shorted together is short-circuited by hold pulse externally input It is comprised including.
  • the control circuit 24 receives the output voltage from the integration circuit 12 and the reference voltage V rei, and outputs the absolute value of the output voltage from the integration circuit 12 (in the imaging device 10 according to the present embodiment, the photodiode If the P-type layer is connected to the integration circuit 12 and the output voltage is positive, the output voltage is simply referred to as the output voltage below, the logic value 1 is output if the output voltage is lower than the reference voltage Vref. If the output voltage from the comparator 38 is equal to or higher than the reference voltage V ref , the comparator 38 outputs a logical value 0, the latch circuit 40 temporarily holds the logical value output from the comparator 38, and the latch circuit 40.
  • a control signal for controlling the first to fourth switches 16, 18, 20, and 22 by directly changing or inverting the output logic value.
  • the four invars are configured with 4 2, 4 4, 4 6, 4 8 and That.
  • the switch control function of the control circuit unit 24 will be described in detail.
  • the first to fourth switches 16, 18, 20, and 22 are open when the logical value of the control signal S1 to S4 input to each switch is 1, and short-circuited when the logical value is 0. ing
  • the first switch 16 receives a control signal S 1 obtained by inverting the logical value output from the comparator 38 by an inverter 42. That is, when the output voltage from the integrating circuit 12 is lower than the reference voltage Vref , the control signal S1 becomes 0. When the output voltage from the integrating circuit 12 is higher than the reference voltage Vref , the control signal S1 S 1 becomes 1. Therefore, when the output voltage from the integrating circuit 12 is much smaller than the reference voltage Vref , the first switch 16 is short-circuited. When the output voltage from the integrating circuit 12 is higher than the reference voltage Vref , the first switch 16 Switch 16 is opened.
  • the second switch 18 receives the control signal S2, which is obtained by inverting the logical value output from the comparator 38 by the inverter 42 and further inverting the logical value by the inverter 44. Therefore, when the output voltage from the integrating circuit 12 is smaller than the reference voltage V rei , the second switch 18 is opened, and when the output voltage from the integrating circuit 12 is equal to or higher than the reference voltage V ref , the second switch 18 is opened. Switch 18 is shorted.
  • a control signal S 3 obtained by inverting the logical value output from the comparator 38 by the members 42, 44, 46 is input to the third switch 20. Therefore, when the output voltage from the integrator 1 2 is smaller than the reference voltage V ref, the third switch 20 are short-circuited, and when the output voltage from the integrator 12 is equal to or higher than the reference voltage V r ef is the Switch 20 of 3 is opened.
  • FIG. 2 is a configuration diagram when the imaging device according to the present embodiment is configured on a substrate
  • FIG. 3A is a plan view when the imaging device according to the present embodiment is configured on a substrate
  • FIG. The front view and FIG. 3C are side views.
  • n photodiodes PD1 to PDn are formed as a photodiode array 50 on a photodiode array chip 52.
  • the n signal processing circuits SPl to SPn are formed as signal processing circuit arrays 54 on the amplifier array chip 56.
  • a shift register 58 for controlling the opening and short-circuiting of the n output switches SW1 to SWn and the n output switches SWl to SWn is also formed on the amplifier array chip 56.
  • the photodiode array chip 52 and the amplifier array chip 56 are fixed on a ceramic substrate 60, and the photodiode array chip 52 and the amplifier array chip 56 are covered by a protective cover 62 (FIG. 3A).
  • a protective cover 62 FIG. 3A
  • connector pads 64 and connector pins 66 for inputting signals from the outside or outputting signals to the outside are provided at the end of the ceramic substrate 60. They are connected to signal processing circuits SPl to SPn, output switches SWl to SWn, shift registers 58, and the like via metal wiring (not shown) provided on the ceramic substrate 60 (see Fig. 2).
  • the open / short-circuit control of the reset switch 30 and the hold switch 36 provided in the signal processing circuits SPl to SPn is performed by a reset pulse input from the outside via the connector pad 64 and the connector pin 66, respectively. This is performed by the hold pulse.
  • Opening and shorting of the output switches SWl to SWn are controlled based on a start pulse and a clock pulse input from the outside to the shift register 58, and the output line L to the outside is controlled. It will be output to the outside as video output via ut (see Fig. 2).
  • Figure 4 shows 6 is a timing chart showing a basic operation of the imaging device 10.
  • the reset pulse and the hold pulse are signals that are periodically turned on, the signals output from the photodiodes PD1 to PDn can be read out at predetermined time intervals. can do.
  • Operation of the imaging apparatus 10 is significantly different in the case the output voltage is smaller than the reference voltage V ref from the integrating circuit 12, and when the output voltage from the integrator 12 is equal to or higher than the reference voltage V ref.
  • FIG. 5 shows an equivalent circuit (excluding the control circuit 24) of the photodiode PD1, the signal processing circuit SP1, and the output switch SW1 when the output voltage from the integration circuit 12 is smaller than the reference voltage Vrei .
  • Opening 'Short It is a timing chart showing a situation of a entanglement.
  • H indicates a short circuit and L indicates an open circuit.
  • the first switch 16 is always short-circuited, the second switch 18 is always open, the third switch 20 is always short-circuited, and the fourth switch 22 is always open. Therefore, as shown in FIG. 5, the charge output from the photodiode PD 1 is always accumulated in the capacity 28 of the integrating circuit 12 every time the reset pulse is turned on, and when the hold pulse is turned on, the capacity of the buffer circuit 14 is turned on. It flows out in the evening and is held, and the output line L to the outside is output when the output SW1 is short-circuited. Read to ut .
  • FIG. 7 is an equivalent circuit (excluding the control circuit 24) of the photodiode PD1, the signal processing circuit SP1, and the output switch SW1 when the output voltage from the integration circuit 12 is equal to or higher than the reference voltage Vref .
  • the input terminal of the hold switch 36 (a point, see FIG. 7) of the potential ⁇ beauty first to fourth switches 16, 18, It is a timing chart showing the state of open and short circuit of 20,22.
  • T5 indicates a period during which the output voltage from the integration circuit 12 is lower than the reference voltage Vref
  • T6 indicates a period during which the output voltage from the integration circuit 12 is higher than the reference voltage Vref .
  • the first switch 16 when the output voltage from the integration circuit 12 is equal to or higher than the reference voltage Vref , the first switch 16 is open, the second switch 18 is short-circuited, the third switch 20 is open, and the Switch 22 at 4 is short-circuited.
  • the overflow drain V By opening the first switch 16 and short-circuiting the second switch 18, the overflow drain V can be supplied without causing the excess charge output from the photodiode PD 1 to flow into the integration circuit 12 as shown in FIG. . Fd can be removed by spill.
  • the third switch 20 and shorting the fourth switch 22 the reference voltage V ref is output to the external output line L instead of the high voltage output from the integration circuit 12. output to ut Can be.
  • the output voltage from the integrating circuit 12 is equal to or higher than the reference voltage Vrei , that is, during the period T6, the first switch 16 is open, the second switch 18 is short-circuited, the third switch 20 is open, and the fourth switch Since the switch 22 is short-circuited, the photodiode PD1, the signal processing circuit SP1, and the output switch SW1 become equivalent circuits (excluding the control circuit 24) as shown in FIG. While the voltage is equal to or higher than the reference voltage Vref , the potential at the point A is maintained at Vref . In this state, if the output SW1 is short-circuited, the voltage V ref changes to the external output line L. Read to ut .
  • the control circuit 24 opens the first switch 16, short-circuits the second switch 18, and short-circuits the third switch 20. Is open, and the fourth switch 22 is short-circuited.
  • the first switch 16 is opened and the second switch 18 is short-circuited to integrate the excess charge output from the photodiode PD1. Overflow drain V without flowing into road 12. It can be removed by flowing to id .
  • the offset voltage of the operational amplifier 26 in the integrating circuit 12 is Variation can be prevented, and variation of the bias voltage due to the variation of the offset voltage can be effectively prevented.
  • fluctuations in the output signals of other photodiodes due to fluctuations in the bias voltage are eliminated, and malfunctions can be reduced and operation can be stabilized.
  • the output from the integration circuit 12 is opened by opening the third switch 20 and shorting the fourth switch 22.
  • Output voltage L to the reference voltage V ref instead of high voltage. Can be output to ut . Therefore, an extremely large signal is prevented from being output to the outside, and the output signal to the outside can be stabilized.
  • the imaging device 10 has been described in detail when the P-type layer of the photodiode is connected to the integration circuit 12.
  • the imaging device 10 can also be realized by using a photodiode whose surface is an N-type thin layer as the light receiving element.
  • the output polarity of the integration circuit 12 is reversed, and the operation of the comparator 38 following this is also reversed.
  • the imaging device of the present invention is a contact-type linear image sensor for image reading provided in an image reading device such as a detector for an X-ray non-destructive inspection device used for inspection of foreign substances in food, baggage inspection, or a fax machine. It can be used as such.

Description

明糸田
技術分野
本発明は、 撮像装置に関するものである。 背景技術
比較的大きな撮像対象を撮像する場合、 あるいは、 撮像対象の近傍から近接画 像を撮像する場合などに用いられる撮像装置として、 シリコンフォトダイォ一ド などの受光素子を複数配列した撮像装置が知られている。
かかる撮像装置の具体例として、 例えば特開平 6— 1 7 8 0 4 6号公報に記載 された固体撮像装置があげられる。 上記固体撮像装置は、 複数のフォトダイォー ドを配列し、 各フォトダイオード毎に、 フォトダイオードから出力された電荷を 蓄積するとともに蓄積電荷量に応じた電圧信号を出力する積分回路を設け、 さら に当該積分回路と外部への出力ラインとを接続するスィツチとを備えた構成とな つており、 各フォトダイオードからの出力信号を順次外部に出力できるようにな つている。
上記撮像装置は、 複数のフォトダイオードを配列して撮像範囲を大きくしてい るため、 大きな撮像対象や近接画像を撮像することが可能となり、 例えば食品中 の異物検査、 手荷物検査などに使用される X線非破壊検査装置用ディテクタ、 あ るいはファックスなどの画像読み取り装置に設けられている画像読み取り用密着 型リニアイメージセンサなどとして広く用いられている。
発明の開示
上記撮像装置は、 複数のフォトダイオードを配列して撮像範囲を大きくしてい るため大きな撮像対象や近接画像を撮像することが可能となる反面、 以下のよう な欠点を有している。
すなわち、 食品中の異物検査であれ手荷物検査であれ、 撮像対象は様々な形状 を有しており、 画像読み取り装置で読み取る原稿も様々な大きさを有する場合が ある。 そのため、 撮像装置の受光領域、 すなわちフォトダイオードの配列には、 撮像対象を透過してなる強度の小さい光と、 撮像対象を透過しないきわめて強度 の大きい背景光とが同時に入射することになる。
ここで、 例えばファックスなどの画像読み取り装置に設けられている画像読み 取り用密着型リニアイメージセンサについて考えてみる。 ファックスなどの画像 読み取り装置では、 撮像画像から白地の背景部分と黒地の文字部分とを判別しな くてはならない。 そのため、 これらに用いられる画像読み取り用密着型リニアイ メージセンサは、微弱光であっても背景部分と文字部分との判別ができるように、 通常、 ダイナミックレンジが原稿の白地の背景部分を透過してなる透過光強度と ほぼ等しくなるように調整されている。
しかし、 このような調整の下では、 原稿によって覆われていない部分の受光領 域、 すなわちフォトダイオードには、 原稿を透過してなる透過光の数十倍の強度 を有する光が入射することになり、 後段の積分回路にも過剰な電荷が流入するこ とになる。
ここで、 積分回路への過剰な電荷の流入は、 積分回路を構成するオペアンプの 入出力電圧にオフセット変動を生じさせ、 かかるオフセット変動は、 当該オペァ ンプのバイアス電圧を変動させることになる。
各フォトダイオードに接続された各積分回路内のオペアンプには、 通常、 共通 のバイアス電圧が印加されているため、 1つの積分回路内のオペアンプにおける バイアス電圧の変動は、 他の積分回路内のオペアンプにも影響し、 その結果、 積 分回路に誤動作が生じるといつた問題がある。
そこで本発明は、 積分回路に過剰電荷が流入することに起因するオペアンプの バイアス電圧の変動を防止し、 誤動作が少なく、 安定して動作する撮像装置を提 供することを課題とする。
上記課題を解決するために、 本発明の撮像装置は、 複数の受光素子と、 上記受 光素子それぞれに設けられ、 上記受光素子から出力された電荷を蓄積し、 該蓄積 された電荷の量に応じた電圧信号を出力するリセット可能な積分回路部と、 上記 積分回路部それそれの出力側に設けられ、 上記積分回路部と外部への出力ライン とを接続する出力用スィツチと、 上記受光素子と上記積分回路部との間に直列に 挿入された第 1のスィツチと、 上記積分回路部からの出力電圧の絶対値が所定の 基準電圧より小さい場合は上記第 1のスィツチを短絡し、 上記積分回路部からの 出力電圧の絶対値が上記所定の基準電圧以上の場合は上記第 1のスィツチを開放 する制御回路部とを備えたことを特徴としている。
積分回路部からの出力電圧の絶対値が所定の基準電圧より小さい場合に第 1の スィツチを短絡するため、 通常は受光素子からの出力電荷が積分回路部に蓄積可 能となる一方で、 積分回路部からの出力電圧の絶対値が所定の基準電圧以上の場 合に第 1のスィツチを開放するため、 受光素子からの出力電荷が過剰となった時 に過剰電荷の積分回路部への流入を防止できる。 その結果、 積分回路部を構成す るオペアンプのオフセット電圧の変動、 さらにはバイアス電圧の変動を有効に防 止でき、 誤動作を少なくし、 動作を安定させることが可能となる。 図面の簡単な説明
図 1は、 撮像装置の回路構成図である。
図 2は、 撮像装置の構成図である。
図 3 Aは、 撮像装置の平面図である。
図 3 Bは、 撮像装置の前面図である。
図 3 Cは、 撮像装置の側面図である。
図 4は、 撮像装置の動作を示すタイミングチャートである。
図 5は、 撮像装置の回路構成図である。 図 6は、 撮像装置の動作を示すタイミングチャートである。
図 7は、 撮像装置の回路構成図である。
図 8は、 撮像装置の動作を示すタイミングチャートである。 発明を実施するための最良の形態
本発明の実施形態にかかる撮像装置について図面を用いて説明する。 まず、 本 実施形態にかかる撮像装置の構成について説明する。 図 1は本実施形態にかかる 撮像装置の回路構成を示したものである。
撮像装置 10は、 力ソードに所定の逆バイアス電圧 Vddが印加された n (n は 2以上の整数） 個のフォトダイオード （受光素子） PD l〜PDnと、 各フォ トダイォ一ド PD l〜PDnから出力された電荷信号を個々に蓄積して、 蓄積電 荷量に応じた電圧信号を出力する n個の信号処理回路 SP l〜SPnと、 各信号 処理回路 SP l〜SPnの出力側に設けられ、 各信号処理回路 SP l〜SPnと 外部への出力ライン L。utとを接続する n個の出力用スィツチ SWl〜SWnと を備えて構成される。
n個の信号処理回路 SP l〜SPnは全て同様の構成となっているため、 ここ では 1つの信号処理回路 SP 1についてのみ説明する （図 1においても信号処理 回路 SP 2〜SPnの回路図は省略されている） 。
信号処理回路 SP 1は、 フォトダイオード PD 1から出力された電荷を蓄積し て、 蓄積された電荷の量に応じた電圧信号を出力するリセット可能な積分回路 1 2と、積分回路 12からの出力電圧信号を一時的に保持するバッファ回路 14と、 フォトダイオード PD 1のアノードと積分回路 12の入力端との間に直列に挿入 された第 1のスィヅチ 16と、 フォトダイォ一ド PD 1のアノードとフォトダイ オード PD 1から出力された過剰電荷を取り除くためのオーバフロードレ一ン V 。fdとを接続する第 2のスィッチ 18と、 積分回路 12の出力端とバッファ回路 14の入力端との間に直列に挿入された第 3のスィヅチ 20と、 ノ ッファ回路 1 4の入力端と所定の基準電圧 V r e fを供給する供給源とを接続する第 4のスィッ チ 2 2と、 積分回路 1 2からめ出力電圧と基準電圧 V r e fとの比較結果に基づい て上記第 1〜第 4のスィツチの開放 ·短絡を制御する制御回路 2 4とを備えて構 成される。
積分回路 1 2は、 入力端から入力された信号を増幅して出力端から出力するた めのオペアンプ 2 6と、 フォトダイオード P D 1から出力された電荷を蓄積する ためにオペアンプ 2 6に対して並列に接続されたキャパシ夕 2 8と、 外部から入 力されるリセットパルスによりキャパシ夕 2 8に蓄積された電荷を放電 （リセヅ ト） するためにキャパシ夕 2 8に対して並列に接続されたリセヅトスイッチ 3 0 とを備えて構成される。
バッファ回路 1 4は、 積分回路 1 2の出力端から出力された出力電圧を電荷と して保持するキャパシ夕 3 2と、 出力用スィツチ S W 1の短絡とともにキャパシ 夕 3 2に保持された電圧を増幅して外部への出力ライン L。u tに出力するォペア ンプ 3 4と、 外部から入力されるホールドパルスによって短絡されるとともに短 絡されることによって積分回路 1 2の出力端とキャパシ夕 3 2とを接続するホ一 ルドスィツチ 3 6とを備えて構成される。
制御回路 2 4は、 積分回路 1 2からの出力電圧と基準電圧 V r e iとが入力され、 積分回路 1 2からの出力電圧の絶対値 （本実施形態にかかる撮像装置 1 0では、 フォトダイオードの P型層を積分回路 1 2に接続しており、 出力電圧は正となる ため、 以下単に出力電圧という） が基準電圧 V r e fより小さい場合は論理値 1を 出力し、 また、 積分回路 1 2からの出力電圧が基準電圧 V r e f以上の場合は論理 値 0を出力するコンパレータ 3 8と、 コンパレータ 3 8から出力された論理値を 一時的に保持するラッチ回路 4 0と、 ラッチ回路 4 0から出力された論理値をそ のまま又は反転させて上記第 1〜第 4のスィッチ 1 6、 1 8、 2 0、 2 2の制御 のための論理信号 （以下、 制御信号という） を生成するための 4個のインバ一夕 4 2、 4 4、 4 6、 4 8とを備えて構成される。 ここで、 制御回路部 24によるスィッチ制御機能について詳細に説明する。 第 1〜第 4のスイッチ 16、 18、 20、 22は、 各スィッチに入力される制御信 号 S 1〜S 4の論理値が 1の場合は開放、 0の場合は短絡されるようになってい る
第 1のスイッチ 16には、 コンパレ一夕 38から出力された論理値をインバー 夕 42によって反転した制御信号 S 1が入力される。 すなわち、 積分回路 12か らの出力電圧が基準電圧 Vrefより小さい場合は、 制御信号 S 1は 0となり、 ま た、 積分回路 12からの出力電圧が基準電圧 Vref以上の場合は、 制御信号 S 1 は 1となる。 従って、 積分回路 12からの出力電圧が基準電圧 Vrefょり小さい 場合は、 第 1のスィッチ 16は短絡され、 また、 積分回路 12からの出力電圧が 基準電圧 Vref以上の場合は、 第 1のスィッチ 16は開放される。
また、 第 2のスィッチ 18には、 コンパレータ 38から出力された論理値をィ ンバ一夕 42によって反転し、 ィンバ一夕 44によってさらに反転した制御信号 S 2が入力される。 従って、 積分回路 12からの出力電圧が基準電圧 Vreiより 小さい場合は、 第 2のスィッチ 18は開放され、 また、 積分回路 12からの出力 電圧が基準電圧 Vref以上の場合は、 第 2のスィッチ 18は短絡される。
また、 第 3のスイッチ 20には、 コンパレータ 38から出力された論理値をィ ンバ一夕 42、 44、 46によってそれぞれ反転した制御信号 S 3が入力される。 従って、 積分回路 1 2からの出力電圧が基準電圧 Vrefより小さい場合は、 第 3 のスィッチ 20は短絡され、 また、 積分回路 12からの出力電圧が基準電圧 Vr ef以上の場合は、 第 3のスィッチ 20は開放される。
さらに、 第 4のスィッチ 22には、 コンパレータ 38から出力された論理値を インバー夕 42、 44、 46、 48によってそれぞれ反転した制御信号 S 4が入 力される。 従って、 積分回路 12からの出力電圧が基準電圧 Vrefより小さい場 合は、 第 4のスィッチ 22は開放され、 また、 積分回路 12からの出力電圧が基 準電圧 Vref以上の場合は、 第 4のスィツチ 22は短絡される。 図 2は、 本実施形態にかかる撮像装置を基板上に構成した際の構成図であり、 図 3 Aは本実施形態にかかる撮像装置を基板上に構成した際の平面図、 図 3 Bは 同前面図、 図 3 Cは同側面図である。
図 2に示すように、 n個のフォトダイオード PD l〜PDnは、 フォトダイォ —ドアレイ 50としてフォトダイオードアレイチップ 52上に形成されている。 また、 n個の信号処理回路 SP l〜SPnは、 信号処理回路アレイ 54としてァ ンプアレイチヅプ 56上に形成されている。 また、 n個の出力用スイッチ SW1 〜SWn、 及び、 上記 n個の出力用スィッチ SWl〜SWnの開放 ·短絡を制御 するシフトレジス夕 58も、 アンプアレイチヅプ 56上に形成されている。 さら に、 フォトダイオードアレイチップ 52及びアンプアレイチップ 56は、 セラミ ック基板 60上に固定されており、 フォトダイオードアレイチップ 52及びアン プアレイチップ 56は、 保護カバー 62によって覆われている （図 3 A〜図 3 C
^：照ノ o
図 3 A〜図 3 Cに示すように、 セラミック基板 60の端部には、 外部からの信 号入力又は外部への信号出力を行うためのコネクタ用パッド 64及びコネクタピ ン 66が設けられており、 セラミック基板 60上に設けられたメタル配線 （図示 せず） を介して信号処理回路 SP l〜SPn、 出力用スィヅチ SWl〜SWn、 シフ トレジスタ 58等に接続されている （図 2参照） 。 ここで、 信号処理回路 S P l〜SPnに設けられているリセットスィツチ 30及びホールドスィツチ 36 の開放 ·短絡制御は、 それぞれコネクタ用パッド 64及びコネクタピン 66を介 して外部から入力されたリセットパルス及びホールドパルスによつて行われるこ とになる。 また、 出力用スィッチ SWl〜SWnの開放 ·短絡は、 外部からシフ トレジス夕 58に入力されたスタートパルス及びクロックパルスに基づいて制御 され、 外部への出力ライン L。utを介してビデオ出力として外部に出力されるこ とになる （図 2参照） 。
続いて、本発明の実施形態にかかる撮像装置の作用について説明する。図 4は、 撮像装置 10の基本的動作を示すタイミングチャートである。
外部から入力されるリセットパルスが論理値 1 (以下、 オンという） になると、 積分回路 12のリセヅトスィツチ 30が短絡され、 キャパシ夕 28に蓄積された 電荷が放電 （リセット） される （図 4中の T 1) 。 その後、 リセットパルスが論 理値 0 (以下、 オフという） になると、 キャパシタ 28への電荷の蓄積が開始さ れる （図 4中の T 2 ) 。
また、 外部から入力されるホールドパルスがオンになると、 バッファ回路 14 のホールドスィツチ 36が短絡され、 積分回路 12のキャパシ夕 28に蓄積され た電荷がバッファ回路 14のキャパシ夕 32に流出し、 保持される （図 4中の T 3) o
バッファ回路 14のキャパシ夕 32に電荷が保持された状態で、 シフトレジス 夕 58によって出力用スィツチ SWl〜SWnが順次短絡されると、 各信号処理 回路内のバッファ回路 14から外部への出力ライン L。utに出力信号が順次読み 出される （図 4中の T4) 。
上記リセットパルス及びホールドパルスは、 定期的にオンになる信号であるの で、 各フォトダイオード PD l〜PDnから出力された信号を所定の時間間隔毎 に読み出すことが可能となり、 すなわち撮像対象を撮像することができる。
続いて、 撮像装置 10の動作をより詳細に説明する。 撮像装置 10の動作は、 積分回路 12からの出力電圧が基準電圧 Vrefより小さい場合と、 積分回路 12 からの出力電圧が基準電圧 Vref以上の場合とで大きく異なる。
まず、 積分回路 12からの出力電圧が常に基準電圧 Vrefより小さい場合につ いて考える。 図 5は、 積分回路 12からの出力電圧が基準電圧 Vreiより小さい 場合のフォトダイオード PD 1、 信号処理回路 SP 1、 出力用スィツチ SW1の 等価回路 （制御回路 24を除く） であり、 図 6は積分回路 12からの出力電圧が 常に基準電圧 Vrefより小さい場合の、 ホールドスィッチ 36の入力端 （A点、 図 5参照） の電位及び第 1〜第 4のスィッチ 16、 18、 20、 22の開放 '短 絡の様子を表すタイミングチャートである。 尚、 図 6内の第 1〜第 4のスィッチ において Hは短絡、 Lは開放を示すものとする。
積分回路 1 2からの出力電圧が常に基準電圧 Vrefより小さい場合は、 第 1の スィッチ 16は常に短絡、 第 2のスィッチ 18は常に開放、 第 3のスィッチ 20 は常に短絡、 第 4のスィッチ 22は常に開放となる。 従って、 図 5に示すように フォトダイオード PD 1から出力された電荷はリセットパルスがオンになる毎に 常に積分回路 12のキャパシ夕 28に蓄積され、 ホールドパルスがオンになると ノ ッファ回路 14のキャパシ夕 32に流出して保持され、 出力用 SW1が短絡す るタイミングで外部への出力ライン L。utに読み出される。
次に、 積分回路 12からの出力電圧が基準電圧 Vref以上の場合について考え る。 図 7は、 積分回路 12からの出力電圧が基準電圧 Vref以上の場合のフォ ト ダイオード PD 1、 信号処理回路 SP 1、 出力用スィツチ SW1の等価回路 （制 御回路 24を除く） であり、 図 8は積分回路 12からの出力電圧が基準電圧 Vr ef以上の場合の、 ホールドスィッチ 36の入力端 （A点、 図 7参照） の電位及 び第 1〜第 4のスィッチ 16、 18、 20、 22の開放 '短絡の様子を表すタイ ミングチャートである。 尚、 図 8において、 T 5は積分回路 12からの出力電圧 が基準電圧 Vrefより小さい期間、 T 6は積分回路 12からの出力電圧が基準電 圧 Vref以上の期間を示している。
図 7に示すように、 積分回路 12からの出力電圧が基準電圧 Vref以上の場合 は、 第 1のスイッチ 16は開放、 第 2のスィッチ 18は短絡、 第 3のスィッチ 2 0は開放、 第 4のスィッチ 22は短絡となる。 第 1のスィッチ 16を開放し、 第 2のスィツチ 18を短絡することで、 図 7に示すようにフォトダイオード PD 1 から出力された過剰な電荷を積分回路 12に流入させることなく、 オーバフロー ドレーン V。fdに流出させて除去することができる。 また、 第 3のスイッチ 20 を開放し、 第 4のスィッチ 22を短絡することで、 積分回路 12からの出力され る高電圧ではなく、 基準電圧 Vrefを外部への出力ライン L。utに出力すること ができる。
具体的には、 図 8に示すように、 積分回路 12からの出力電圧が基準電圧 Vr efより小さい場合、 すなわち期間 T 5は、 第 1のスィッチ 1 6が短絡、 第 2の スィッチ 18が開放、 第 3のスイッチ 20が短絡、 第 4のスィッチ 22が開放さ れるため、 フォトダイオード PD 1、 信号処理回路 SP 1、 出力用スイッチ SW 1は図 5に示すような等価回路 （制御回路 24を除く） となり、 図 6を用いて説 明したような動作をする。 一方、 積分回路 12からの出力電圧が基準電圧 Vrei 以上の場合、 すなわち期間 T 6は、 第 1のスィッチ 16が開放、 第 2のスィッチ 18が短絡、第 3のスィッチ 20が開放、第 4のスィッチ 22が短絡されるため、 フォトダイオード PD 1、 信号処理回路 SP 1、 出力用スィッチ SW 1は図 7に 示すような等価回路 （制御回路 24を除く） となり、 積分回路 12からの出力電 圧が基準電圧 Vref以上となっている間、 A点の電位は Vrefに維持される。 こ の状態で、 出力用 SW1が短絡すると、 電圧 Vrefが外部への出力ライン L。ut に読み出される。 尚、 この状態でリセットパルスがオンになると、 積分回路 12 のキャパシ夕 28が放電され、 積分回路 12からの出力電圧が低下するため、 第 1のスィヅチ 16が短絡、 第 2のスイッチ 18が開放、 第 3のスィッチ 20が短 絡、 第 4のスィッチ 22が開放の状態、 すなわち図 5に示す等価回路の状態に戻 る。
続いて、 本発明の実施形態にかかる撮像装置の効果について説明する。 撮像装 置 10は、 積分回路 12からの出力電圧が基準電圧 Vref以上の場合に制御回路 24が、 第 1のスィツチ 1 6を開放、 第 2のスィツチ 18を短絡、 第 3のスィッ チ 20を開放、 第 4のスィツチ 22を短絡させる。 積分回路 12からの出力電圧 が基準電圧 Vref以上の場合に第 1のスィッチ 1 6を開放、 第 2のスィッチ 18 を短絡することで、 フォトダイオード PD 1から出力された過剰な電荷を積分回 路 12に流入させることなく、 オーバフロードレーン V。idに流出させて除去す ることができる。 従って、 積分回路 12内のオペアンプ 26のオフセット電圧の 変動を防止でき、 当該オフセット電圧の変動に起因するバイアス電圧の変動を有 効に防止することができる。 その結果、 バイアス電圧の変動に伴う、 他のフォト ダイオードの出力信号の変動が除去され、 誤動作を少なくし、 動作を安定させる ことが可能となる。
また、 積分回路 1 2からの出力電圧が基準電圧 Vr e f以上の場合に第 3のスィ ヅチ 2 0を開放、 第 4のスィツチ 2 2を短絡することで、 積分回路 1 2からの出 力される高電圧ではなく、 基準電圧 V r e fを外部への出力ライン L。u tに出力す ることができる。 従って、 極端に強度の大きい信号が外部に出力されることが防 止され、 外部への出力信号を安定させることが可能となる。
尚、 上記の説明では、 フォトダイオードの P型層を積分回路 1 2に接続する場 合について、 撮像装置 1 0の具体的な動作を詳述した。 しかしながら、 撮像装置 1 0は、 受光素子として表面が N型の薄層であるフォトダイオードを用いても実 現可能である。 この場合は、 積分回路 1 2の出力極性が逆になり、 これに続くコ ンパレ一夕 3 8の動作も関係が逆転する。 産業上の利用可能性
本発明の撮像装置は、 食品中の異物検査、 手荷物検査などに使用される X線非 破壊検査装置用ディテク夕、 あるいはファックスなどの画像読み取り装置に設け られている画像読み取り用密着型リニアイメージセンサなどとして利用可能であ る。

Claims

言青求の範囲
1 . 複数の受光素子と、
前記受光素子それぞれに設けられ、前記受光素子から出力された電荷を蓄積し、 該蓄積された電荷の量に応じた電圧信号を出力するリセット可能な積分回路部と、 前記積分回路部それぞれの出力側に設けられ、 前記積分回路部と外部への出力 ラインとを接続する出力用スィツチと、
前記受光素子と前記積分回路部との間に直列に挿入された第 1のスィツチと、 前記積分回路部からの出力電圧の絶対値が所定の基準電圧より小さい場合は前 記第 1のスィツチを短絡し、 前記積分回路部からの出力電圧の絶対値が前記所定 の基準電圧以上の場合は前記第 1のスィツチを開放する制御回路部と
を備えたことを特徴とする撮像装置。
2 . 前記受光素子と前記受光素子から出力された電荷を取り除くため のオーバフロ一ドレ一ンとを接続する第 2のスィヅチ
をさらに備え、
前記制御回路部は、 前記積分回路部からの出力電圧の絶対値が前記所定の基準 電圧より小さい場合は前記第 2のスィツチを開放し、 前記積分回路部からの出力 電圧の絶対値が前記所定の基準電圧以上の場合は前記第 2のスィツチを短絡する ことを特徴とする請求項 1に記載の撮像装置。
3 . 前記積分回路部と前記出力用スィツチとの間に直列に挿入された 第 3のスイッチと、
前記出力用スィツチと前記所定の基準電圧を供給する供給源とを接続する第 4 のスィッチと
をさらに備え、
前記制御回路部は、 前記積分回路部からの出力電圧の絶対値が前記所定の基準 電圧より小さい場合は前記第 3のスィツチを短絡するとともに前記第 4のスィッ チを開放し、 前記積分回路部からの出力電圧の絶対値が前記所定の基準電圧以上 の場合は前記第 3のスィッチを開放するとともに前記第 4のスイツチを短絡する ことを特徴とする請求項 1または 2に記載の撮像装置。
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