WO2000060749A1 - Processeur et methode de traitement - Google Patents

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WO2000060749A1
WO2000060749A1 PCT/JP2000/001931 JP0001931W WO0060749A1 WO 2000060749 A1 WO2000060749 A1 WO 2000060749A1 JP 0001931 W JP0001931 W JP 0001931W WO 0060749 A1 WO0060749 A1 WO 0060749A1
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write
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PCT/JP2000/001931
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Inventor
Ryutaro Yamanaka
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2778—Interleaver using block-wise interleaving, e.g. the interleaving matrix is sub-divided into sub-matrices and the permutation is performed in blocks of sub-matrices

Definitions

  • the present invention is incorporated in a communication terminal device and a base station device in a mobile communication system, and in particular, performs an operation for efficiently executing block-in / leave processing for reading data arranged in a matrix by writing in a row direction in a column direction.
  • the present invention relates to a processing device and an arithmetic processing method.
  • DSPs digital signal processors
  • an interleaving technique is generally used together with an error correction code such as a convolutional code.
  • Interleaving technology is an interleaving process that disperses burst errors by dispersing an input sequence at the transmission side (channel coder) at the output side, and reads out received data in a predetermined order at the reception side (channel decoder). Din Yu—Leave processing, and these processings are mainly performed by DSP.
  • the interleaving technique which is one of the interleaving techniques and is generally used, will be described with reference to FIGS. 2 and 1.
  • the input data is written in the horizontal direction in Fig. 1 and the output data is read out in the vertical direction. ⁇ Hereinafter, this is expressed as L (N, M) ⁇ .
  • in-leave processing and din-leave processing are the same in terms of operation only by changing the number of bits in the vertical and horizontal directions.
  • At least one clock cycle of L machine cycles is required to transfer the L bits of data, and the address of the read or write side is M bits.
  • non-voice communication such as data transmission by mobile wireless communication
  • non-voice communication has a larger amount of information than voice communication, and the larger the amount of information, the greater the amount of processing required for in-leave Z-din-leave processing.
  • An object of the present invention is to realize interleave Z-din / leave processing with a minimum amount of computation, thereby reducing the size of a DSP, reducing the number of chips to one chip, lowering the cost, reducing the power consumption of a battery in a portable terminal, and reducing power consumption.
  • An object of the present invention is to provide an arithmetic processing device and an arithmetic processing method capable of reducing weight and cost.
  • interleave / interleave processing in which the input sequence is placed at consecutive addresses in memory, loaded sequentially in double-precision, and the even-numbered address is converted by an even-address-only address generator.
  • the interleaving or dinterleaving of the two data can be performed in one machine cycle. This is achieved by processing in BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is an explanatory diagram of the block-in-leave operation when the input data is L (N, M).
  • Fig. 2 is an explanatory diagram of the block-in-leave operation when the input data is L (M, N).
  • FIG. 4 is a block diagram showing a configuration of an arithmetic processing device according to Embodiment 1 of the present invention.
  • FIG. 4 is a block diagram of the arithmetic processing device according to Embodiment 1 of the present invention.
  • FIG. 5 is a timing chart for explaining a pipeline operation in the arithmetic processing device according to Embodiment 1 of the present invention.
  • FIG. 6 is a timing chart for explaining an operation of block interleaving data transfer in the arithmetic processing device according to Embodiment 1 of the present invention.
  • FIG. 7 is a block diagram illustrating a configuration of a communication terminal device according to Embodiment 2 of the present invention
  • FIG. 8 is a block diagram illustrating a configuration of a communication terminal device according to Embodiment 3 of the present invention
  • FIG. 10 is a block diagram showing a configuration of a base station apparatus according to Embodiment 5 of the present invention.
  • FIG. 3 is a block diagram showing a configuration of the arithmetic processing device according to Embodiment 1 of the present invention.
  • the arithmetic processing unit 100 shown in FIG. 3 includes a first bus 101, an address generator 102, a RAM I 03, and two data buses 10 for transferring data. 4, 105, second pointer 106, address generator 107, third boy 110, address generator 109, RAM 110, control It is configured with a part 111.
  • the address generator 102 includes an address bus 201, an adder 202, a flip-flop 203, and a multiplexer (MUX) 204. Then, the address generator 102 generates an address of the RAM 103 according to the address indicated by the first pointer 101.
  • RAM I 03 stores the data stored in the storage area of the address specified by the address generator 102 in the data bus 1 Output to 04, 105.
  • the address generator 107 and the address generator 109 include an address bus 301, an adder 302, a flip-flop 303, a multiplexer 304, an address bus 305, an adder 306, a flip-flop 307, and a multiplexer 308. Have. Then, the address generator 107 generates the address of the RAM 110 according to the address indicated by the second pointer 106. The address generator 109 generates an address of the RAM 10 in accordance with the address indicated by the third pointer 108.
  • the RAMI 10 stores the data on the data buses 104 and 105 in the storage areas of the addresses specified by the address generators 107 and 109, respectively.
  • the control unit 111 receives the input data of the block interleaving process described in the conventional example—N and M of L (N, M) in the evening format, and outputs three address generators 10 2, 107, Outputs the enable signals EN0, EN1, and EN2 to the 109 flip-flops 203, 303, and 307, and outputs the select signals SEL0, SEL1, and SEL2 to the multiplexers 204, 304, and 308. Control to output 2 N to 3 06.
  • the address bus 201 transfers the address and the like indicated by the first bus 101.
  • the adder 202 adds the address indicated by the first pointer 101 input via the address bus 201 and the set address “2”.
  • the flip-flop 203 holds an address obtained as a result of the addition by the adder 202 according to the write enable signal EN0 output from the control unit 111.
  • the multiplexer 204 selects the address held by the flip-flop 203 and the address indicated by the first point 101 in response to the select signal SEL0 output from the control unit 111, and outputs the selected address to the address bus 201. .
  • the address bus 301 transfers the address and the like indicated by the second boyne 106.
  • the adder 302 is a second pointer input through the address bus 301. The address indicated by 106 and the set address “1” are added.
  • the flip-flop 303 holds an address obtained as a result of the addition by the adder 302 according to the write enable signal EN1 output from the control unit 111.
  • the multiplexer 304 alternately selects the address held by the flip-flop 303 and the address indicated by the second pointer 106 according to the select signal SEL1 output from the control unit 111, and selects the address bus 301 Is output to the multiplexer 308 via.
  • the adder 306 adds the address output from the multiplexer 308 input via the address bus 305 and the address “2 N” output from the control unit 111.
  • the flip-flop 307 holds an address obtained as a result of addition of the adder 306 in accordance with the write enable signal output from the output terminal EN2 of the control unit 111.
  • the multiplexer 308 alternately selects the address held in the flip-flop 307 and the address from the multiplexer 304 input via the address bus 301 in accordance with the select signal SEL2 output from the control unit 111. Output to the address bus 305.
  • the data d (0) at 2000h of RAMI 03 is 4000 h at RA Ml10
  • the processing of the instruction decoding stage 404 of the next instruction 1 is executed.
  • the processing of the memory access stage 405 of the instruction 1 is performed. Is executed, and the processing of the instruction decoding stage 406 in the next instruction 2 is executed.
  • the read address is set to 2000h for the first pointer 101
  • the write address is set to 4000h for the second pointer 106
  • the write address is set to N from the address of the second pointer 106 for the third pointer 108.
  • Set to address 4005h, which is larger by 5.
  • the memory read stage 452 when the address 200 Ohm is specified by the first pointer 101, the data at the address 2000h from RAMI 03 and the data 2001h are stored in the memory access stage 452. The data is read out at double precision in accordance with the address data and output to the data buses 104 and 105, respectively.
  • the address generator 102 adds the address 2002h obtained by adding the data (2000h at this time) on the address bus 201 and the set address “2” by the adder 202 to the select signal SEL0. Accordingly, it is stored in the flip-flop 203 as the next read address.
  • the multiplexer 204 selects the first signal 101 and outputs it to the address bus 201 in accordance with the “H” level of the select signal SEL 0 for the first time.
  • the output of the flip-flop 203 is selected and output to the address bus 201 according to the “L” level.
  • the data on the data bus 104 is stored in the storage area at the address 4000h of the RAM 110 designated by the second pin 106, while the data on the data bus 105 is Although not shown in FIG. 6, the data is stored in the storage area at the address 4005h of the RAM 110 designated by the third boy 108.
  • the multiplexer 308 selects the address bus 301 and outputs it to the address bus 305 according to the “H” level of the select signal SEL 2 for the first time. M Z2-The “L” level of the select signal SEL 2 until the second time. , The output of the flip-flop 307 is selected and output to the address bus 305.
  • the adder 302 adds the second pointer 106 and the set address “1”. This addition result is stored in the 400-h power S flip-flop 303.
  • the multiplexer 304 selects the second pointer 106 in accordance with the “H” level of the select signal SEL 1 for the first time and outputs it to the address bus 301, and the second and subsequent times select “SEL” of the select signal SEL 1
  • the flip-flop 303 is selected and output to the address bus 301 according to the “L” level.
  • the interleaving process of 20-bit continuous data can be realized in 10 machine cycles by performing double-precision reading in the pipeline operation by the DSP (arithmetic processing device 100). .
  • the function to read 2 data from memory can also be used as other double-precision arithmetic functions in DSP, and the address generators 102, 107, and 109 require only small changes. It can also be used as a function to access other memories of the DSP.
  • the input data is arranged and stored in the storage area of the consecutive addresses of the RAMI 03, and the stored data is read out in the address order with double precision, and one of the read out data is read out.
  • the first pointer 101 sets a first setting address at which data reading from RAMI 03 is started, and the address generator 102 multiplies the first setting address by two. Generate the increased read address in RAM 103.
  • a second setting address to start writing data to RAM 110 is set, and in the third boyfriend 108, the second setting address is set.
  • Set the third setting address that is apart from the fixed value and that starts writing data to RAM I10.
  • the address generator 107 alternately generates a first write address obtained by incrementing the second set address by 1, and a second write address obtained by adding a predetermined value to the first write address.
  • the third write address obtained by incrementing the third set address by 1 is paired with the first write address by the address generator 109, and a fourth value obtained by adding a predetermined value to the third write address is added.
  • a write address is generated in the RAM 110 by pairing it with the second write address. This makes it possible to arbitrarily set the address for data reading and data writing in the interleave / dinning / leave processing.
  • FIG. 7 is a block diagram showing a configuration of a communication terminal device according to Embodiment 2 of the present invention.
  • the Communication terminal device 500 shown in FIG. 7 is configured using arithmetic processing device 100 of the first embodiment.
  • the communication terminal apparatus 500 includes an antenna section 501 for transmission and reception, a radio section 504 including a reception section 502 and a transmission section 503, signal modulation / demodulation and coding. And a baseband signal processing unit 505 for performing decoding.
  • the communication terminal device 500 is provided with a speaker 52 that emits sound. 0, a microphone 506 for inputting audio, a data input / output unit 507 for inputting / outputting data to be transmitted / received to / from an external device, a display unit 508 for displaying an operation state, and a touch panel. And the like.
  • the communication terminal device 500 includes a control unit 5 that controls an antenna unit 501, a radio unit 504, a baseband signal processing unit 505, a display unit 508, an operation unit 509, and the like. 10 is provided.
  • the baseband signal processing section 505 includes a demodulation section 511 for demodulating a received signal, a modulation section 511 for modulating a transmission signal, and a one-chip DSP 513.
  • the DSP 513 includes the arithmetic processing unit 100 of the first embodiment, and includes a channel decoder 514 for decoding a received signal, a channel coder 515 for encoding a transmitted signal, and a codec for an audio signal.
  • the audio codec section 516 for performing encryption and the timing control section 517 are formed by software.
  • the timing control section 517 measures transmission / reception timing and sends the received signal from the demodulation section 511 to the channel decoder 514 and sends the transmission signal from the channel coder 515 to the modulation section 512.
  • the control unit 5100 of the communication terminal device 500 controls the operation of the entire communication terminal device 500. For example, the control unit 510 displays a signal input from the operation unit 509 on the display unit 508, or receives a signal input from the operation unit 509, and operates an outgoing / incoming call. This control signal is output to the antenna unit 501, the radio unit 504, and the baseband signal processing unit 505 in accordance with the communication sequence.
  • the voice signal input from the microphone 506 is A / D converted (not shown), and the voice codec unit 516 of the DSP 513 converts the voice signal.
  • the encoded data is input to the channel coder 5 15.
  • data input from the outside is input to the channel coder 515 via the data input / output unit 507.
  • the channel coder 515 encodes the input data and outputs it to the timing controller 517.
  • the timing controller 5 17 adjusts the transmission output timing of the input data And outputs the result to the modulation section 5 1 2.
  • Data input to modulation section 512 is digitally modulated, DZA-converted (not shown), and output to transmission section 503 of radio section 504. Transmitting section 503 converts this into a radio signal, sends it to antenna section 501, and is transmitted as a radio wave from antenna section 501.
  • radio waves received by the antenna section 501 are received by the receiving section 502 of the radio section 504, and then A / D converted, and demodulated by the baseband signal processing section 505.
  • Output to unit 5 1 1 The data demodulated by the demodulation unit 511 is adjusted in timing by the timing control unit 517, and then input to the channel decoder 514, where it is decoded.
  • the data decoded by the channel decoder 514 is voice-decoded by the voice codec section 516, D / A converted, and output as voice from the speaker 520. .
  • the data decoded by the channel decoder 514 is output to an external device (not shown) via the data input / output unit 507.
  • the communication terminal device 500 of the second embodiment includes the arithmetic processing device 100 of the first embodiment and the channel decoder 5 14 of the DSP 5 13 that at least decodes the received signal. To be prepared.
  • in-leave processing of two data in one machine cycle can be realized by pipeline processing, and thereby interleaving processing can be realized at a high speed with a relatively small processing amount, and the size of a mobile terminal (communication terminal) can be reduced.
  • each part of the channel decoder 5 14, the channel coder 5 15, the audio codec 5 16 and the timing controller 5 17 is formed by one-chip DSP 5 13 software, there is little It can be assembled with the number of parts.
  • the demodulation unit 511 and the modulation unit 5112 are shown separately from the DSP 513, but they can also be configured by DSP513 software. is there.
  • the arithmetic processing device 100 according to Embodiment 1 is used as a DSP, and the channel coder section 514, the audio codec section 516, and the timing control section 517 are configured by different components. Can also.
  • FIG. 8 is a block diagram showing a configuration of a communication terminal apparatus according to Embodiment 3 of the present invention.
  • the same components as those in the communication terminal device 500 shown in FIG. 7 are denoted by the same reference numerals as in FIG. 7, and the description thereof will be omitted.
  • the communication terminal apparatus 600 shown in FIG. 8 is different from the communication terminal apparatus 500 of the second embodiment in that a demodulation section 5 11 1 is provided with a despreading section 6 01, and a modulation section 5 1
  • a communication terminal device of the CD MA (Code Division Multiple Access) communication system in which a spreading section 602 is provided in 2, is used.
  • the received signal input to demodulation section 5 11 1 is despread by despreading section 6 01
  • the transmission signal input to modulation section 5 12 is spread by spreading section 6 2.
  • a plurality of fingers selected from a delay pull file or the like are provided in the timing control section 5 17. It may also include a rake receiver for matching.
  • demodulation section 5 11 1 is provided with despreading section 6 1
  • modulation section 5 1 2 is provided with spreading section 6 0 2. So it can be applied to CDMA communication.
  • FIG. 9 is a block diagram showing a configuration of a base station apparatus according to Embodiment 4 of the present invention.
  • Base station apparatus 700 shown in FIG. 9 is configured using arithmetic processing apparatus 100 of the first embodiment. Then, the base station apparatus 700 receives an antenna 70 0 for reception. Antenna unit 703 consisting of 1 and a transmitting antenna 702; radio unit 706 consisting of a receiving unit 704 and a transmitting unit 705; signal modulation and demodulation, coding and decoding And a data input / output unit 714 for inputting / outputting data to be transmitted / received to / from a wired line. Further, the base station device 700 includes a control unit 715 for controlling an antenna unit 703, a radio unit 706, a baseband signal processing unit 707, and the like.
  • the baseband signal processing section 707 is composed of a demodulation section 708 for demodulating a received signal, a modulation section 709 for modulating a transmission signal, and a one-chip DSP 710. .
  • the DSP 710 is a channel decoder 711 comprising the arithmetic processing unit 100 of the first embodiment, a channel coder 712 for encoding a transmission signal, and a demodulation of a reception signal by measuring the timing of transmission and reception.
  • a unit 708 forms a channel decoder 711, and a timing control unit 713 that transmits a transmission signal from the channel coder 712 to the modulation unit 709 is formed by software.
  • the base station apparatus 700 performs transmission Z reception operation under the control of the control section 715, and the data input from the wired line receives the channel coder 712 via the data input / output section 714. Is input to Channel coder 712 encodes the input data and outputs it to timing control section 713.
  • the timing control section 713 adjusts the transmission output timing of the input data, and outputs the adjusted data to the modulation section 709.
  • Data input to modulation section 709 is digitally modulated, DZA converted (not shown), and output to transmission section 705 of radio section 706.
  • the transmitting section 705 converts this into a radio signal, sends it to the antenna section 703, and transmits it as a radio wave from the antenna 702.
  • the radio wave received by the antenna 701 is received by the reception unit 704 of the radio unit 706 and then subjected to AZD conversion. 0 is output to 8.
  • the data demodulated by the demodulator 708 is input to the channel controller 711 after the input timing is adjusted by the evening controller 713. And decrypted here.
  • the data decoded by the channel decoder 711 is output to the wired line via the data input / output unit 714.
  • the base station apparatus 700 includes the arithmetic processing apparatus 100 according to the first embodiment as a DSP 710 and at least a channel coder 711 that decodes a received signal. Have. This makes it possible to implement the interleaving processing of two data in one machine cycle by the pipeline processing, thereby realizing the interleaving processing at a high speed with a relatively small amount of processing.
  • the base station apparatus 700 has a small number of parts because the channel decoder 711, the channel coder 712, and the timing control section 713 are formed by one-chip DSP 710 software. It can be assembled with the number of parts.
  • the demodulation unit 708 and the modulation unit 709 are shown separately from the DSP 710. These can also be configured by software of the DSP 707. Further, as the DSP, the arithmetic processing device 100 according to the first embodiment can be used, and the channel coder 71 1 and the timing control unit 7 13 can be formed of different components.
  • FIG. 10 is a block diagram showing a configuration of a base station apparatus according to Embodiment 5 of the present invention.
  • the same components as those of the base station apparatus 700 shown in FIG. 9 are denoted by the same reference numerals as in FIG. 9, and description thereof will be omitted.
  • the base station apparatus 800 shown in FIG. 10 is different from the base station apparatus 700 in that a demodulation section 708 has a despreading section 801 and a modulation section 709 has a spreading section 8
  • the difference is that the base station apparatus of the CDMA communication system provided with 02 is used.
  • the received signal input to demodulation section 708 is despread by despreading section 801, and the transmission signal input to modulation section 709 is spread by spreading section 802.
  • Other configurations and operations are similar in many respects to those in Embodiment 4.
  • a plurality of fingers selected from a delay pull file or the like are provided to the timing control section 713.
  • a RAKE receiver for matching may be included.
  • demodulation section 708 is provided with despreading section 801
  • modulation section 709 is provided with spreading section 802. Therefore, it can be applied to CDMA communication.
  • the interleave Z-interleave processing can be realized with a minimum amount of computation, thereby reducing the circuit scale. Power consumption and price reduction can be achieved.

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Description

明 細 書
演算処理装置及び演算処理方法
技術分野
本発明は、 移動体通信システムにおける通信端末装置及び基地局装置などに 組み込まれ、特に行方向に書き込みによってマトリックス配列されたデータを、 列方向に読み出すプロックイン夕リーブ処理を効率的に実行する演算処理装置 及び演算処理方法に関する。
背景技術
近年、 ディジタル信号処理プロセッサ （以下これを D S Pと呼ぶ） は、 移動 体通信分野のディジタル化の動きに合わせて、 例えば、 携帯電話機への機器組 込み型プロセッサとして多用されている。
移動無線通信回線におけるデータ通信では、 マルチパスフエージングなどの 影響によるバースト誤りが頻繁に発生する。 このようなバースト誤り通信路で は、 一般的に、 畳み込み符号などの誤り訂正符号と共に、 インターリ一ビング 技術が使用される。
インターリ一ビング技術とは、 送信側 （チャネルコーダ） で入力系列を出力 側で大きく離し、 バースト誤りを分散化させるインターリーブ処理と、 受信側 (チャネルデコーダ） で予め決められた順序で受信データを読み出すディン夕 —リーブ処理とからなり、 これらの処理は、 主に D S Pで行われている。 以下、 インターリービング技術の 1つであり、 一般によく使用されているブ ロックィン夕一リービング法について図 2及び図 1を参照して説明する。 インターリーブ処理では、 図 1に示すように、 L == N X Mビットの入力デ一 夕に対し、 縦方向に Nビット、 横方向に Mビットで区切られたメモリ空間を考 えた場合、 入力デ一夕を図 1の横方向に書き込み、 出力データを縦方向に読み 出す {以下、 これを L (N、 M) と表す } 。
一方、 ディン夕リーブ処理では、 図 2に示すように、 縦方向に Mビット、 横 方向に Nビッ卜で区切られたメモリ空間を考えた場合、 入力データを図 2の横 方向に書き込み、 出力デ一夕を縦方向に読み出す。 つまりディン夕一リーブ処 理は、 L (M、 N) と表すことができる。
以上のことから、 イン夕リーブ処理及びディン夕リーブ処理では、 縦方向と 横方向のビット数を交換するだけで動作としては同一である。
以上のインターリーブ処理を、 D S Pで処理すると、 Lビットのデ一夕を転 送する為に、 少なくとも 1クロック分の Lマシンサイクル要し、 その他、 読み 出し側、 或いは、 書き込み側のアドレスを Mビット、 または、 Nビット毎に再 設定する為に、 Nマシンサイクル、 または、 Mマシンサイクル余分に要す為、 最低でも、 合計 L + N若しくは L + Mマシンサイクルが必要となる。
ここで、 今後、 移動無線通信によるデータ伝送等の非音声通信の需要は、 ま すます増加することが見込まれている。 一般的に非音声通信は音声通信に比べ 情報量が多く、 情報量が多ければそれだけィン夕ーリーブ Zディン夕一リーブ 処理に要す処理量が増加する。
一方、 移動無線通信等では、 携帯端末機のバッテリーの寿命を長時間持続さ せることが肝要であり、 D S Pの処理量が少ないほどバッテリーを長時間持続 させることができる。
これと同時に携帯端末機の小型化 ·軽量化 ·低価格化も望まれている。 この ため携帯端末機では、 従来、 専用 L S Iで処理していた領域も D S P処理によ る 1チップ化が図られている。
しかしながら、 従来の装置においては、 インターリーブ Zディン夕一リーブ 処理に要す処理量が増加する傾向にあり、 その処理を行う D S P (演算処理装 置） による演算量もそれに比例して増加する傾向にある。 このため演算時の消費電力が増加し、 D S Pが用いられる携帯端末機のバッ テリーを長時間持続させることは困難であるという問題がある。
また、演算量が増加すれば、 もはや既存の D S Pの処理能力を超えてしまい、 D S Pを 1チップで実現することができなくなるという問題がある。
また、 D S Pを高機能化させるため、 大規模なハードウェア投資はそれだけ D S P自身のコストの高騰化を招き、 この結果、携帯端末機の小型化 ·軽量化 · 低価格化が実現できなくなるという問題がある。 発明の開示
本発明の目的は、 インターリーブ Zディン夕一リーブ処理を極力少ない演算 量で実現し、 これにより、 D S Pの小型化、 1チップ化及び低価格化、 携帯端 末機のバッテリ一低消費電力化、 軽量化及び低価格化を図ることができる演算 処理装置及び演算処理方法を提供することである。
この目的は、 インターリーブ ·ディンターリーブ処理で、 入力系列をメモリ の連続したアドレスに配置し、 それを順に倍精度でロードし、 その偶数番地の デ一夕を、 偶数番地専用のアドレス生成器で指定される番地に格納し、 それと 同時に奇数番地のデータを、 奇数番地専用のァドレス生成器で指定される番地 に格納することで、 2データのインタ一リーブまたはディンターリーブ処理を、 1マシンサイクルで処理することにより達成される。 図面の簡単な説明
図 1は、 入力データが L (N、 M) のブロックイン夕リーブの動作説明図、 図 2は、 入力データが L (M、 N) のブロックイン夕リーブの動作説明図、 図 3は、本発明の実施の形態 1に係る演算処理装置の構成を示すプロック図、 図 4は、 本発明の実施の形態 1に係る演算処理装置におけるブロッ
I J―ブのデ一夕転送の動作を説明するためのアドレス/データ構成図、 図 5は、 本発明の実施の形態 1に係る演算処理装置におけるパイプライン動 作を説明するためのタイミング図、
図 6は、 本発明の実施の形態 1に係る演算処理装置におけるプロックインタ リーブのデータ転送の動作を説明するためのタイミング図、
図 7は、本発明の実施の形態 2に係る通信端末装置の構成を示すプロック図、 図 8は、本発明の実施の形態 3に係る通信端末装置の構成を示すプロック図、 図 9は、 本発明の実施の形態 4に係る基地局装置の構成を示すブロック図、 及び、
図 1 0は、 本発明の実施の形態 5に係る基地局装置の構成を示すブロック図 である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 図面を用いて説明する。
(実施の形態 1 )
図 3は、 本発明の実施の形態 1に係る演算処理装置の構成を示すブロック図 である。
図 3に示す演算処理装置 1 0 0は、 第一のボイン夕 1 0 1と、 アドレス発生 器 1 0 2と、 R AM I 0 3と、 データの転送を行う 2つのデ一夕バス 1 0 4、 1 0 5と、 第二のポインタ 1 0 6と、 ァドレス発生器 1 0 7と、 第三のボイン 夕 1 0 8と、 ァドレス発生器 1 0 9と、 R AM 1 1 0と、 制御部 1 1 1とを備 えて構成されている。
アドレス発生器 1 0 2は、 ァドレスバス 2 0 1と、 加算器 2 0 2と、 フリツ プフロップ 2 0 3と、 マルチプレクサ （MU X) 2 0 4とを有して成る。 そし て、 ァドレス発生器 1 0 2は、第一のポインタ 1 0 1が示すァドレスに応じて、 R AM I 0 3のアドレスを発生する。 R AM I 0 3は、 アドレス発生器 1 0 2 によって指定されたアドレスの記憶領域に記憶されたデ一夕を、 デ一夕バス 1 04, 105へ出力する。
ァドレス発生器 107及びァドレス発生器 109は、アドレスバス 301と、 加算器 302と、 フリップフロップ 303と、 マルチプレクサ 304と、 アド レスバス 305と、 加算器 306と、 フリップフロップ 307と、 マルチプレ クサ 308とを有して成る。 そして、 アドレス発生器 107は、 第二のポイン 夕 106が示すァドレスに応じて、 RAM 1 10のァドレスを発生する。 また、 アドレス発生器 109は、 第三のポインタ 108が示すアドレスに応じて、 R AMI 10のアドレスを発生する。
RAMI 10は、 データバス 104、 105のデ一夕を、 それぞれアドレス 発生器 107、 109によって指定されるァドレスの記憶領域に記憶する。 制御部 1 1 1は、 従来例で説明したブロックインタリ一ビング処理の入力デ —夕形式である L (N、 M) の Nと Mを入力とし、 3つのアドレス発生器 10 2、 107、 109のフリップフロップ 203、 303、 307ヘライトイネ 一ブル信号 EN 0、 EN 1、 EN 2を出力し、 マルチプレクサ 204、 304、 308へセレクト信号 SEL 0、 SEL 1、 S EL 2を出力し、 また加算器 3 06へデ一夕 2 Nを出力する制御を行う。
アドレスバス 201は、 第一のボイン夕 101が示すァドレス等の転送を行 う。 加算器 202は、 アドレスバス 201を介して入力される第一のポインタ 101の示すアドレスと、 設定アドレス 「2」 との加算を行う。
フリップフロップ 203は、 制御部 1 1 1から出力されるライトイネ一ブル 信号 EN0に応じて、 加算器 202の加算結果得られるァドレスを保持する。 マルチプレクサ 204は、 制御部 1 1 1から出力されるセレクト信号 SEL 0に応じて、 フリップフロップ 203に保持されたアドレスと、 第一のポイン 夕 101が示すァドレスとを選択してァドレスバス 201へ出力する。
ァドレスバス 301は、 第二のボイン夕 106が示すァドレス等の転送を行 う。 加算器 302は、 アドレスバス 301を介して入力される第二のポインタ 106の示すアドレスと、 設定アドレス 「1」 との加算を行う。
フリップフロップ 303は、 制御部 1 1 1から出力されるライトイネ一ブル 信号 EN 1に応じて、 加算器 302の加算結果得られるァドレスを保持する。 マルチプレクサ 304は、 制御部 1 1 1から出力されるセレクト信号 S EL 1に応じて、 フリップフロップ 303に保持されたアドレスと、 第二のポイン 夕 106が示すァドレスとを交互に選択してァドレスバス 301を介してマル チプレクサ 308へ出力する。
加算器 306は、 ァドレスバス 305を介して入力されるマルチプレクサ 3 08から出力されるァドレスと、 制御部 1 1 1から出力されるァドレス 「2 N」 との加算を行う。
フリップフロップ 307は、 制御部 1 1 1の出力端子 EN 2から出力される ライトイネーブル信号に応じて、 加算器 306の加算結果得られるアドレスを 保持する。
マルチプレクサ 308は、 制御部 1 1 1から出力されるセレクト信号 SEL 2に応じて、 フリップフロップ 307に保持されたアドレスと、 アドレスバス 301を介して入力されるマルチプレクサ 304からのァドレスとを交互に選 択してァドレスバス 305へ出力する。
次に、 上記構成の演算処理装置 100におけるブロックイン夕リーブのデ一 夕転送の動作を、 図 4を参照して説明する。
但し、 一例として RAM 103の 2000 h番地から順に 20ビット記憶さ れている入力デ一夕に、 L (N、 M) =20 (5、 4) のブロックイン夕一リ —ビングを施して、 RAM 1 10の 4000 h番地以降に記憶する処理を示す。 図 4に示すように RAMI 03の 2000 h番地のデ一夕 d (0) は、 RA Ml 10の 4000 h番地に、 2001 h番地のデ一夕 d (1) は、 4000 h + N=4005 h番地に記憶される。
次に、 2002 h番地のデータ d (2) は、 4000 h + 2 N=40 OAh 番地に、 2003 )1番地のデ一夕（1 (3) は、 4000 h + 3N=400 Fh 番地に記憶される。
このように、 M=4ビットの転送が完了すると、 次の 2004 h〜2007 h番地の M=4データは、 上記と同様に、 それぞれ 400 l h、 4006 h、 400 Bh、 4010 h番地に N= 5番地づっ離れた番地に記憶される。
この一連の M= 4ビットの転送を合計 N= 5回繰り返して、 ィン夕ーリーブ 処理が完了する。 このイン夕一リーブ処理における RAM 1 10への書き込み 順序を図 4に①〜⑩で示す。
ここで、 演算処理装置 100は、 図 5に示すパイプライン構造の演算処理に 適しており、 命令 0における 1サイクル時間 （クロックに対応） の命令解読ス テ一ジ 401で、 制御部 1 1 1に、 N=5、 M== 4の各値が入力され、 この入 力値に応じてメモリアクセスステージ 402で、 RAM 103からデ一夕が読 み出され、 この読み出されたデータが、 演算実行ステージ 403で、 RAMI 10に書き込まれるようになっているものとする。
また、 命令 0におけるメモリアクセスステージ 402の処理時に、 次の命令 1における命令解読ステージ 404の処理が実行され、 更に、 命令 0における 演算実行ステージ 403の処理時に、 命令 1におけるメモリアクセスステージ 405の処理が実行されると共に、 次の命令 2における命令解読ステージ 40 6の処理が実行されるようになっている。
以下、 このようなパイプライン構造の演算処理場合におけるインターリーブ 処理の動作を図 6の動作タイミング図を参照して説明する。
まず初期設定として、 第一のポインタ 101に読み出しァドレスを 2000 hに設定し、 第二のポインタ 106に書き込みアドレスを 4000 h、 第三の ポインタ 108に書き込みアドレスを第二のポインタ 106のアドレスより N =5だけ大きい 4005 h番地に設定する。 また、 制御部 1 1 1には N= 5、 M= 4の情報を設定する。 イン夕一リーブ処理では、 図 6に示すように、 第一のポインタ 101によつ てアドレス 200 Ohが指定されると、 メモリアクセスステージ 452におい て、 RAMI 03から 2000 h番地のデータと 2001 h番地のデータとい つた具合に倍精度で読み出しが実行され、 それぞれがデ一夕バス 104、 10 5へ出力される。
また、 アドレス発生器 102は、 アドレスバス 201上のデ一夕 （このとき 2000 h) と設定アドレス 「2」 とを加算器 202で加算した結果のァドレ ス 2002 hを、 セレクト信号 S EL 0に応じて、 次の読み出しアドレスとし てフリツプフロップ 203に記憶する。
即ち、 マルチプレクサ 204は、 初回は、 セレクト信号 SEL 0の 「H」 レ ベルに応じて、 第一のボイン夕 101を選択してァドレスバス 201へ出力す る力 2回目以降は、 セレクト信号 SEL 0の 「L」 レベルに応じて、 フリツ プフロップ 203の出力を選択してアドレスバス 201へ出力する。
そして、演算実行ステージ 453において、 データバス 104上のデ一夕は、 第二のポィン夕 106で指定された RAM 1 10のアドレス 4000 hの記憶 領域に記憶され、 一方データバス 105上のデータは、 図 6には示さないが、 第三のボイン夕 108で指定された RAM 1 10のアドレス 4005 hの記憶 領域に記憶される。
また、 アドレス発生器 107は、 アドレスバス 305上のデータ （このとき 4000 h) と 2N= 10とを、 加算器 306で加算した結果のアドレス 40 0 Ahを、 次の書き込みァドレスとしてフリップフロップ 307に記憶する。 マルチプレクサ 308は、 初回は、 セレクト信号 SEL 2の 「H」 レベルに 応じて、 アドレスバス 301を選択してアドレスバス 305へ出力する力 M Z2- 2回目までセレクト信号 S EL 2の 「L」 レベルに応じて、 フリップフ ロップ 307の出力を選択してアドレスバス 305へ出力する。
加算器 302は、 第二のポインタ 106と設定アドレス 「1」 との加算を行 い、 この加算結果 400 1 h力 Sフリップフロップ 303で記憶される。
マルチプレクサ 304は、 初回は、 セレクト信号 SEL 1の 「H」 レベルに 応じて、 第二のポインタ 1 06を選択してアドレスバス 30 1へ出力し、 2回 目以降は、 セレクト信号 SEL 1の 「L」 レベルに応じて、 フリップフロップ 303を選択してアドレスバス 30 1へ出力する。
このように、 DS P (演算処理装置 100) によるパイプライン動作で、 2 0ビッ卜の連続したデータのインタ一リーブ処理を倍精度読み出しすることに より、 1 0マシンサイクルで実現することができる。
また、 メモリから 2デーダを読み出す機能は、 DS Pの他の倍精度演算機能 と兼用することが可能であり、 また、 アドレス発生器 1 02、 1 07、 1 09 も、 少量の変更を加えるだけで、 DSPの他のメモリにアクセスする機能と兼 用することができる。
また、 上記では簡単のため、 L=20、 N=5、 M= 4の場合を例に示した が、 その他の値でも同様に実施することができる。
また、 上記では簡単のため、 RAM上の 1アドレスに 1ビットのデータが記 憶されている表現を行ったが、 1アドレスに任意のビットを割り当てても原理 は同じであるので同様に実施することができる。
このように、 入力データを RAMI 03の連続するアドレスの記憶領域に配 置して記憶し、 この記憶データをアドレス順に倍精度で読み出し、 この読み出 されたデータの内、 一方のデ一夕を RAMI 1 0の偶数アドレスの記憶領域に 記憶し、 他方のデータを RAMI 10の偶数アドレスから一定値離れた奇数ァ ドレスの記憶領域に記憶するイン夕一リーブ Zディンターリーブ処理を 1マシ ンサイクルで実行する。 これにより、 イン夕一リーブ Zディン夕一リーブ処理 を極力少ない演算量で実現することができ、 演算処理装置の回路規模を小型化 することができ、 更に 1チップ化、 低消費電力化、 低価格化を図ることができ る。 また、 第一のポインタ 1 0 1に、 R AM I 0 3からのデ一夕読み出しを開始 する第 1設定アドレスを設定し、 アドレス発生器 1 0 2で、 その第 1設定アド レスを 2づっ増加させた読出アドレスを R AM 1 0 3へ生成する。 第二のボイ ン夕 1 0 6に、 R AM 1 1 0へのデ一夕書き込みを開始する第 2設定ァドレス を設定すると共に、 第三のボイン夕 1 0 8に、 その第 2設定ァドレスと一定値 離れ、 且つ R AM I 1 0へのデータ書き込みを開始する第 3設定アドレスを設 定する。 ァドレス発生器 1 0 7で、 第 2設定ァドレスを 1づっ増加させた第 1 書込アドレス及びこの第 1書込アドレスに所定値を加算した第 2書込アドレス を交互に生成する。 この時、 アドレス発生器 1 0 9で、 第 3設定アドレスを 1 づっ増加させた第 3書込アドレスを第 1書込アドレスと対にし、 第 3書込アド レスに所定値を加算した第 4書込ァドレスを第 2書込ァドレスと対にして R A M l 1 0へ生成する。 これにより、 インタ一リーブ/ディン夕一リーブ処理に おけるデータ読み出し及び、 データ書き込みのァドレスを任意に設定すること ができる。
また、 演算処理装置 1 0 0をソフトウェアで実現したプログラムを、 磁気デ イスク、 光磁気ディスク R OMカードリッジ等の記録媒体に記憶させれば、 ィ ン夕ーリーブ Zディンターリーブ処理を行う装置で、 容易に演算処理装置 1 0
0の機能を実現することができる。
(実施の形態 2 )
図 7は、 本発明の実施の形態 2に係る通信端末装置の構成を示すブロック図 である。
図 7に示す通信端末装置 5 0 0は、 実施の形態 1の演算処理装置 1 0 0を用 いて構成したものである。 そして、 通信端末装置 5 0 0は、 送受信共用のアン テナ部 5 0 1と、 受信部 5 0 2及び送信部 5 0 3から成る無線部 5 0 4と、 信 号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部 5 0 5 とを備えている。 また、 通信端末装置 5 0 0は、 音声を放音するスピーカ 5 2 0と、 音声を入力するマイク 5 0 6と、 送受信するデータを外部装置との間で 入出力するデータ入出力部 5 0 7と、 動作状態を表示する表示部 5 0 8と、 テ ンキ一などの操作部 5 0 9とを備えている。 また、 通信端末装置 5 0 0は、 ァ ンテナ部 5 0 1、 無線部 5 0 4、 ベースバンド信号処理部 5 0 5、 表示部 5 0 8及び操作部 5 0 9などを制御する制御部 5 1 0とを備えている。
ベースバンド信号処理部 5 0 5は、 受信信号を復調する復調部 5 1 1と、 送 信信号を変調する変調部 5 1 2と、 1チップの D S P 5 1 3とで構成される。 D S P 5 1 3は、 実施の形態 1の演算処理装置 1 0 0から成り、 受信信号を復 号するチャネルデコーダ 5 1 4及び送信信号を符号化するチャネルコーダ 5 1 5と、 音声信号の符複号化を行う音声コーデック部 5 1 6と、 タイミング制御 部 5 1 7とを、 それぞれソフトウェアで形成している。 タイミング制御部 5 1 7は、 送受信のタイミングを計って受信信号を復調部 5 1 1からチャネルデコ ーダ 5 1 4に、 送信信号をチャネルコーダ 5 1 5から変調部 5 1 2に送る。 この通信端末装置 5 0 0の制御部 5 1 0は、 通信端末装置 5 0 0全体の動作 を制御する。 例えば、 制御部 5 1 0は、 操作部 5 0 9から入力した信号を表示 部 5 0 8に表示したり、 操作部 5 0 9から入力した信号を受けて、 発着呼の動 作を行うための制御信号を、 通信シーケンスに従って、 アンテナ部 5 0 1、 無 線部 5 0 4及びベースバンド信号処理部 5 0 5へ出力する。
通信端末装置 5 0 0から音声が送信される場合には、 マイク 5 0 6から入力 した音声信号が A/D変換され （図示なし） 、 D S P 5 1 3の音声コ一デック 部 5 1 6で符号化され、 この符号化データがチャネルコーダ 5 1 5に入力され る。
また、 データが送信される場合には、 外部から入力されたデ一夕がデ一夕入 出力部 5 0 7を介してチャネルコーダ 5 1 5に入力される。 チャネルコーダ 5 1 5は、 入力されたデ一夕を符号化し、 タイミング制御部 5 1 7へ出力する。 タイミング制御部 5 1 7は、 入力されたデ一夕の送信出力タイミングの調整 を行って、 変調部 5 1 2へ出力する。 変調部 5 1 2に入力されたデータは、 デ イジタル変調されたのち D ZA変換されて （図示なし） 、 無線部 5 0 4の送信 部 5 0 3へ出力される。 送信部 5 0 3は、 これを無線信号に変換してアンテナ 部 5 0 1へ送り、 アンテナ部 5 0 1から電波として送信される。
一方、 受信時には、 アンテナ部 5 0 1で受信された電波が、 無線部 5 0 4の 受信部 5 0 2で受信されたのち A/D変換されて、 ベースバンド信号処理部 5 0 5の復調部 5 1 1へ出力される。 復調部 5 1 1で復調されたデータは、 タイ ミング制御部 5 1 7でタイミングを調整した後、 チャネルデコーダ 5 1 4に入 力され、 ここで復号される。
チャネルデコーダ 5 1 4で復号されたデ一夕は、 音声通信時には、 音声コ一 デック部 5 1 6で音声復号化され、 D/A変換された後、 スピーカ 5 2 0から 音声として出力される。
また、 データ通信時には、 チャネルデコーダ 5 1 4で復号されたデ一夕は、 データ入出力部 5 0 7を介して図示せぬ外部装置へ出力される。
このように、 実施の形態 2の通信端末装置 5 0 0は、 実施の形態 1に係る演 算処理装置 1 0 0を D S P 5 1 3の、 少なくとも受信信号の復号化を行うチヤ ネルデコーダ 5 1 4に具備する。 これにより、 パイプライン処理で 1マシンサ ィクルに 2データのイン夕リービング処理が実現でき、 これにより高速に比較 的少ない処理量でインターリービング処理が実現でき、 携帯端末機 （通信端末 装置） の小型化 ·軽量化 ·低価格化 ·バッテリーの長寿命化を図ることができ る。
また、 チャネルデコーダ 5 1 4、 チャネルコーダ 5 1 5、 音声コ一デック部 5 1 6及びタイミング制御部 5 1 7の各部を 1チップの D S P 5 1 3のソフト ウェアで形成しているため、 少ない部品点数で組み立てることができる。 なお、 ここでは、 復調部 5 1 1及び変調部 5 1 2を D S P 5 1 3と区別して 示しているが、 それらを D S P 5 1 3のソフトウェアで構成することも可能で ある。
また、 D S Pとして、 実施の形態 1に係る演算処理装置 1 0 0を使用し、 チ ャネルコーダ部 5 1 4、 音声コーデック部 5 1 6及びタイミング制御部 5 1 7 をそれぞれ別の部品で構成することもできる。
(実施の形態 3 )
図 8は、 本発明の実施の形態 3に係る通信端末装置の構成を示すブロック図 である。 但し、 図 8に示す通信端末装置 6 0 0において、 図 7に示した通信端 末装置 5 0 0と共通する構成部分には図 7と同一符号を付し、 その説明を省略 する。
図 8に示す通信端末装置 6 0 0は、 実施の形態 2の通信端末装置 5 0 0と比 較して、 復調部 5 1 1に逆拡散部 6 0 1を設け、 また、 変調部 5 1 2に拡散部 6 0 2を設けた C D MA (Code Division Multiple Access) 通信方式の通信端 末装置とした点が異なる。
即ち、 復調部 5 1 1に入力された受信信号が逆拡散部 6 0 1で逆拡散され、 また、 変調部 5 1 2に入力された送信信号が拡散部 6 0 2で拡散される。
これ以外の構成及び動作は実施の形態 2と類似の点が多いが、 C D MA通信 の場合、 タイミング制御部 5 1 7に、 遅延プルファイル等 （図示なし） から選 択された複数のフィンガを合わせ込む R AK E受信部が含まれることもある。 このように、 実施の形態 3の通信端末装置 6 0 0によれば、 復調部 5 1 1に 逆拡散部 6 0 1を、 また、変調部 5 1 2に拡散部 6 0 2を設けて構成したので、 C D MA通信に適用することができる。
(実施の形態 4 )
図 9は、 本発明の実施の形態 4に係る基地局装置の構成を示すプロック図で める。
図 9に示す基地局装置 7 0 0は、 実施の形態 1の演算処理装置 1 0 0を用い て構成したものである。 そして、 基地局装置 7 0 0は、 受信用のアンテナ 7 0 1及び送信用のアンテナ 7 0 2から成るアンテナ部 7 0 3と、 受信部 7 0 4及 び送信部 7 0 5から成る無線部 7 0 6と、 信号の変調及び復調と符号化及び復 号化とを行うベースバンド信号処理部 7 0 7と、 送受信するデ一夕を有線回線 との間で入出力するデータ入出力部 7 1 4とを備えている。 また、 基地局装置 7 0 0は、 アンテナ部 7 0 3、 無線部 7 0 6、 ベースバンド信号処理部 7 0 7 などを制御する制御部 7 1 5とを備えている。
また、 ベースバンド信号処理部 7 0 7は、 受信信号を復調する復調部 7 0 8 と、 送信信号を変調する変調部 7 0 9と、 1チップの D S P 7 1 0とで構成さ れている。 D S P 7 1 0は、 実施の形態 1の演算処理装置 1 0 0から成るチヤ ネルデコーダ 7 1 1と、 送信信号を符号化するチャネルコーダ 7 1 2と、 送受 信のタイミングを計って受信信号を復調部 7 0 8からチャネルデコーダ 7 1 1 に、 送信信号をチャネルコーダ 7 1 2から変調部 7 0 9に送るタイミング制御 部 7 1 3とを、 それぞれソフトウェアで形成している。
この基地局装置 7 0 0は、 制御部 7 1 5の制御の下に送信 Z受信の動作が行 われ、 有線回線から入力したデータがデータ入出力部 7 1 4を介してチャネル コーダ 7 1 2に入力される。 チャネルコーダ 7 1 2は、 入力されたデータを符 号化し、 タイミング制御部 7 1 3へ出力する。
タイミング制御部 7 1 3は、 入力されたデータの送信出力タイミングの調整 を行って、 変調部 7 0 9へ出力する。 変調部 7 0 9に入力されたデータは、 デ イジタル変調され、 D ZA変換されて （図示なし） 、 無線部 7 0 6の送信部 7 0 5へ出力される。 送信部 7 0 5は、 これを無線信号に変換してアンテナ部 7 0 3へ送り、 アンテナ 7 0 2から電波として送信する。
一方、 受信時には、 アンテナ 7 0 1で受信された電波が、 無線部 7 0 6の受 信部 7 0 4で受信されたのち AZD変換されて、 ベースバンド信号処理部 7 0 7の復調部 7 0 8へ出力される。 復調部 7 0 8で復調されたデータは、 夕イミ ング制御部 7 1 3で入力タイミングが調整されたのちチャネルデコーダ 7 1 1 に入力され、 ここで復号される。
チャネルデコーダ 7 1 1で復号されたデータは、 デ一夕入出力部 7 1 4を介 して有線回線に出力される。
このように、 実施の形態 4の基地局装置 7 0 0は、 実施の形態 1に係る演算 処理装置 1 0 0を D S P 7 1 0の、 少なくとも受信信号の復号化を行うチヤネ ルコーダ 7 1 1に具備する。 これにより、 パイプライン処理で 1マシンサイク ルに 2データのィンタリービング処理が実現でき、 これにより高速に比較的少 ない処理量でィン夕一リービング処理が実現できる。
また、 基地局装置 7 0 0は、 チャネルデコーダ 7 1 1、 チャネルコーダ 7 1 2、 及びタイミング制御部 7 1 3の各部を 1チップの D S P 7 1 0のソフトゥ エアで形成しているので、 少ない部品点数で組み立てることができる。
なお、 ここでは、 復調部 7 0 8及び変調部 7 0 9を D S P 7 1 0と区別して 示している力 それらを D S P 7 0 7のソフトウェアで構成することもできる。 また、 D S Pとして、 実施の形態 1に係る演算処理装置 1 0 0を使用し、 チ ャネルコーダ 7 1 1及びタイミング制御部 7 1 3をそれぞれ別の部品で構成す ることもできる。
(実施の形態 5 )
図 1 0は、 本発明の実施の形態 5に係る基地局装置の構成を示すブロック図 である。 但し、 図 1 0に示す基地局装置 8 0 0において、 図 9に示した基地局 装置 7 0 0と共通する構成部分には図 9と同一符号を付し、 その説明を省略す る。
図 1 0に示す基地局装置 8 0 0は、 基地局装置 7 0 0と比較して、 復調部 7 0 8に逆拡散部 8 0 1を設け、 また、 変調部 7 0 9に拡散部 8 0 2を設けた C D MA通信方式の基地局装置とした点が異なる。
即ち、 復調部 7 0 8に入力された受信信号が逆拡散部 8 0 1で逆拡散され、 また、 変調部 7 0 9に入力された送信信号が拡散部 8 0 2で拡散される。 これ以外の構成及び動作は実施の形態 4と類似の点が多いが、 C D MA通信 の場合、 タイミング制御部 7 1 3に、 遅延プルファイル等 （図示なし） から選 択された複数のフィンガを合わせ込む R A K E受信部が含まれることもある。 このように、 実施の形態 5の通信端末装置 8 0 0によれば、 復調部 7 0 8に 逆拡散部 8 0 1を、 また、変調部 7 0 9に拡散部 8 0 2を設けて構成したので、 C D M A通信に適用することができる。
以上説明したように、 本発明によれば、 インターリーブ Zディンターリーブ 処理を極力少ない演算量で実現することにより、 その回路規模を小型化するこ とができ、 これによつて 1チップ化、 低消費電力化、 低価格化を図ることがで さる。
本明細書は、 1 9 9 9年 4月 2日出願の特願平 1 1 一 0 9 7 0 0 2号に基づ くものである。 この内容をここに含めておく。

Claims

請 求 の 範 囲
1 . 入力データを第 1記憶手段の連続するァドレスの記憶領域に配置して記憶 し、 この記憶デ一夕をアドレス順に倍精度で読み出し、 この読み出されたデ一 夕の内、 一方のデータを第 2記憶手段の偶数アドレスの記憶領域に記憶し、 他 方のデータを前記第 2記憶手段の偶数ァドレスから一定値離れた奇数ァドレス の記憶領域に記憶するインタ一リーブ Zディン夕一リ一ブ処理を 1マシンサイ クルで実行する機能、 を具備する演算処理装置。
2 . 第 1記憶手段からのデータ読み出しを開始するアドレスが設定される第 1 設定手段と、 この第 1設定手段の設定ァドレスを 2づっ増加させた読出ァドレ スを生成する第 1生成手段と、 前記第 2記憶手段へのデータ書き込みを開始す るアドレスが設定される第 2設定手段と、 前記第 2設定手段の設定ァドレスと 一定値離れ、 且つ前記第 2記憶手段へのデータ書き込みを開始するァドレスが 設定される第 3設定手段と、 前記第 2設定手段の設定ァドレスを 1づっ増加さ せた第 1書込アドレス及び、 この第 1書込アドレスに所定値を加算した第 2書 込アドレスを交互に生成する第 2生成手段と、 前記第 3設定手段の設定アドレ スを 1づっ増加させた第 3書込ァドレス及び、 この第 3書込ァドレスに所定値 を加算した第 4書込アドレスを交互に生成する第 3生成手段とを備え、 前記第 1及び第 3書込アドレスが対となり、 前記第 2及び第 4書込アドレスが対とな つて前記第 2記憶手段へ出力される請求の範囲 1記載の演算処理装置。
3 . 請求の範囲 1記載の演算処理装置を具備するディジタル信号処理プロセッ サ。
4 . 受信信号を復調して復号化すると共に送信信号を符号化して変調するべ一 スバンド信号処理部の、 少なくとも前記受信信号の復号化を行う機能部に、 請 求の範囲 3記載のディジ夕ル信号処理プロセッサを具備する通信端末装置。
5 . ベースバンド信号処理部が、 C D MA通信方式の変調及び復調を行う請求 の範囲 4記載の通信端末装置。
6 . 受信信号を復調して復号化すると共に送信信号を符号化して変調するべ一 スバンド信号処理部の、 少なくとも前記受信信号の復号化を行う機能部に、 請 求の範囲 3記載のディジタル信号処理プロセッサを具備する基地局装置。
7 . ベースバンド信号処理部が、 C D MA通信方式の変調及び復調を行う請求 の範囲 6記載の基地局装置。
8 . 請求の範囲 1記載の演算処理装置の機能を実行させるためのプログラムを 記録したコンピュータ読み取り可能な記録媒体。
9 .入力データを第 1メモリの連続するァドレスの記憶領域に配置して記憶し、 この記憶データをァドレス順に倍精度で読み出し、 この読み出された偶数 Z奇 数アドレスのデータの内、 偶数アドレスのデ一夕を第 2メモリの偶数アドレス の記憶領域に記憶し、 奇数ァドレスのデータを前記第 2メモリの偶数ァドレス から一定値離れた奇数ァドレスの記憶領域に記憶するィン夕一リーブ Zディン 夕ーリーブ処理を 1マシンサイクルで実行する演算処理方法。
1 0 .第 1メモリからのデ一夕読み出しを開始する第 1設定ァドレスを設定し、 この第 1設定アドレスを 2づっ増加させた読出アドレスを生成し、 第 2メモリ へのデータ書き込みを開始する第 2設定ァドレスを設定すると共に、 この第 2 設定ァドレスと一定値離れ、 且つ前記第 2メモリへのデータ書き込みを開始す る第 3設定ァドレスを設定し、 前記第 2設定ァドレスを 1づっ増加させた第 1 書込ァドレス及び、 この第 1書込ァドレスに所定値を加算した第 2書込ァドレ スを交互に生成し、 この時、 前記第 3設定アドレスを 1づっ増加させた第 3書 込アドレスを前記第 1書込アドレスと対にし、 前記第 3書込アドレスに所定値 を加算した第 4書込ァドレスを前記第 2書込ァドレスと対にして生成する請求 の範囲 9記載の演算処理方法。
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