WO2000054142A2 - Vorrichtung zum vergleichen von datenfolgen - Google Patents

Vorrichtung zum vergleichen von datenfolgen Download PDF

Info

Publication number
WO2000054142A2
WO2000054142A2 PCT/DE1999/000622 DE9900622W WO0054142A2 WO 2000054142 A2 WO2000054142 A2 WO 2000054142A2 DE 9900622 W DE9900622 W DE 9900622W WO 0054142 A2 WO0054142 A2 WO 0054142A2
Authority
WO
WIPO (PCT)
Prior art keywords
signal
data sequence
value
output
sequence
Prior art date
Application number
PCT/DE1999/000622
Other languages
English (en)
French (fr)
Other versions
WO2000054142A3 (de
Inventor
Andreas Falkenberg
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Priority to PCT/DE1999/000622 priority Critical patent/WO2000054142A2/de
Publication of WO2000054142A2 publication Critical patent/WO2000054142A2/de
Publication of WO2000054142A3 publication Critical patent/WO2000054142A3/de

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0248—Filters characterised by a particular frequency response or filtering method
    • H03H17/0254—Matched filters

Definitions

  • the present invention relates to a device for comparing data sequences, as is used in particular in the form of a signal-matched filter or "matched filter" in the mobile radio sector, in order to be able to determine and evaluate the channel impulse response of the mobile radio channel used by comparing a so-called pilot sequence with a reception sequence.
  • a matched filter is used to compare two data sequences, a data sequence containing a known data sequence at one or more positions being compared or "matched" with a known data sequence in order to determine the correspondence with the known data sequence.
  • a matched filter can be used for channel measurement or channel estimation to determine the channel impulse response.
  • the determination of the channel impulse response is important because signal distortions can occur due to certain operating conditions, which in the extreme case make information transmission impossible. An attempt is therefore made to estimate the current channel impulse response in the receiver in order to subsequently be able to correct any signal distortions that may have been found with the aid of corresponding equalizers or equalizers.
  • P denotes the length of the known pilot sequence s (t) and 1 + p the length of the received signal r (t).
  • the data sequence m (t) output by the matched filter thus has 1 + 1 data elements which are to be evaluated in order to determine the channel impulse response.
  • the pilot sequence is given to the inputs of multipliers 2 so firmly that a different value s (0), s (1), s (2), s (3),... Of the pilot sequence s (t) is present at each multiplier .
  • these values are stored in registers (not shown).
  • the received signal r (t) is delayed with the aid of delay elements 1, which are also implemented as registers, such that different data of the received signal r (t) are present at each multiplier 2.
  • Step 1 in which a further data element of the received signal r (t) is applied to the first delay element 1, the data present at the individual multipliers 2 are multiplied and output to an adder 3 which contains the individual data of the output data sequence m ( t) of the matched filter.
  • the received signal r (t) is first pushed into the filter such that the value s (0) can be multiplied by the value r (0).
  • the values s (l) * r (l), s (2) * r (2), s (3) * r (3) etc. so that after the first addition the result m (0) is output by the adder 3 before the received signal r (t) is shifted further by a signal value.
  • the filter Based on the principle described above, the filter generates the output data sequence m (t) serially, i.e. the individual signal values of the sequence m (t) are output by the adder 3 one after the other and must therefore be buffered.
  • registers are required both for the received signal r (t) and for the pilot sequence s (t), the number of registers for the received signal r (t) depending on the desired signal resolution.
  • the hardware requirement depends primarily on the length p of the pilot sequence s (t).
  • the present invention is therefore based on the object of providing a device for comparing data sequences which enables the comparison of two data sequences with less hardware expenditure.
  • the present invention should be designed in the form of a matched filter.
  • delay devices are provided, which, however, preferably serve to delay the shorter data sequence and are combined with are coupled to each of which the other data sequence, which is to be compared with the first-mentioned data sequence, is supplied.
  • the same signal values of the second data sequence are therefore present at the individual combination devices, which perform the function of multipliers.
  • An adder is arranged in series with each combination device and adds its previous output signal to the instantaneous output signal of the corresponding combination device. In this way, the individual values of the desired output data sequence can be tapped off in parallel at the outputs of the adders after a certain number of shift cycles, this output data sequence corresponding to the result of the comparison of the second data sequence with the first data sequence.
  • the device according to the invention can thus perform the function of a matched filter.
  • the present invention is based on a hardware solution in which the comparison result is not generated in series, but in parallel.
  • the data sequences to be compared have complex data
  • the first data sequence which, when used in a mobile radio system, can correspond to the so-called pilot sequence, only complex numbers of the set ⁇ (1 + j), (1-j ), (- 1 + j), (-1-j) ⁇ , so that in this case an optimization of the hardware structure of the device is possible.
  • this optimized hardware structure based on the recognition that by using the set of complex numbers for the first data sequence by each combination Nati ⁇ above ons wornen as a multiplication result always real and imaginary output, which me from the sum and difference of the real - and imaginary second Da ⁇ ten tile give the.
  • the hardware structure of the individual combinations facilities are simplified. In this case, in particular, no multipliers are required, but only components, such as negators and multiplexers, which have a lower complexity than the more expensive multipliers.
  • the device according to the invention is preferably used to determine the channel impulse response in a mobile radio system, in particular in a mobile radio system according to the so-called UMTS standard (Universal Mobile Telecommunications System), in order to compare a training sequence with a known pilot sequence.
  • UMTS Universal Mobile Telecommunications System
  • the longer training sequence does not have to be temporarily stored in the delay chain in the present invention, but only the shorter pilot sequence.
  • the shorter pilot sequence With a high resolution of the training sequence or the received signal, many registers or delay elements can be saved.
  • the hardware requirements depend on the channel length, not on the length of the pilot sequence.
  • the invention offers advantages in particular if a pilot sequence of flexible length is to be used or the pilot sequence is relatively long compared to the channel length.
  • FIG. 2 shows the structure of a calculation device shown in FIG. 1 according to a preferred exemplary embodiment
  • Fig. 3 shows the structure of a preferred embodiment of a combination device shown in Fig. 1, and
  • Fig. 4 is a schematic block diagram of the principle of a device according to the prior art.
  • the present invention is explained below on the basis of the preferred use for determining the channel impulse response in mobile radio systems. However, it is pointed out that the invention can in principle be used wherever two data sequences are to be compared with one another.
  • a received signal or a training sequence r (t) is to be compared with a shorter and known pilot sequence s (t), an output data sequence m (t) being obtained as the comparison result, that corresponds to the corresponding channel impulse response in the corresponding mobile radio system and is calculated according to the above formula.
  • FIG. 1 shows the basic structure of the device according to the invention, which thus realizes the function of a matched filter. To explain the principle, the device 4 shown in FIG. 1 can first be neglected.
  • the pilot sequence is fed to a series of delay devices 1, which can be formed by corresponding registers.
  • the pilot sequence s (t) is fed serially to the first delay device 1 in the row.
  • Combination devices 5 are coupled to the individual delay devices, which replace the multipliers shown in FIG. 4 or perform their function. With the exception of the first combination device, each combination device 5 is supplied with the output signal of a corresponding delay device 1. The the first combination device receives the pilot sequence s (t) directly instead. In addition, each combination device 5 receives the instantaneous signal value of the individual data element of the receive signal r (t), which is also supplied serially. It can thus be seen that the same data element of the received signal r (t) is always present at all combination devices 5.
  • an adder 3 is connected, which is the sum of its previous one
  • Output signal and the output signal of the corresponding combination device 5 is calculated. For this purpose, the output of each adder 3 is fed back.
  • both the received signal sequence r (t) and the pilot sequence s (t) are shifted by one position, so that new data elements of the two data sequences s (t) and r (t) are fed to the device synchronously.
  • the desired values for the are at the outputs of the individual adders 3
  • the data element s (0) of the pilot sequence s (t) is thus fed to the first delay device 1.
  • the calculation device 4 shown in FIG. 1 is not taken into account
  • the combination devices 5 and the downstream adders 3 therefore calculate the following values:
  • both the received signal r (t) and the pilot signal s (t) are shifted by one position each, so that now the data element s (l) on the first delay device and on all combination devices (or multipliers) (5th ) the data element r (l) is present.
  • the data element s (0) is thereby pushed further to the output of the first Ver ⁇ deceleration device, and thus is applied to the second combination device 5, so that the following values are calculated:
  • m (0) r (0) * s (0) + r (l) * s (l) + r (2) * s (2) + r (3) * s (3)
  • m (l) r (l) * s (0) + r (2) * s (l) + r (3) * s (2)
  • the calculation of the data element m (0) is completed.
  • the data element s (0) became the output of the last delay device 1 pushed through, and the data element s (3) is present at the input of the first delay device and the first combination device 5.
  • the data elements s (l) ... s (3) are subsequently pushed through to the output of the last delay device 1 by further shift cycles. Since the pilot sequence s (t) contains no further data elements besides the data elements s (0) ... s (3), the following values result at the outputs of the adders 3 after a total of p + 1-1 cycles:
  • the finished calculated values for the elements of the channel impulse response m (t) are thus available in parallel at the outputs of the adders 3, the received signal r (t) being fully incorporated into the calculation (cf. the calculation of the Value m (3)). Since the received signal r (t) is fed in serially anyway, the results can be calculated without delay.
  • complex signals s (t) and r (t) must be multiplied when calculating the channel impulse response m (t).
  • the present invention is preferably to be used in the context of UMTS standardization, which stipulates that the data elements of the pilot sequence s (t) are obtained only by complex numbers of the set ⁇ (1 + j), (1-j), (-1 + j), (-1- j) ⁇ may be formed.
  • the complex multiplications can be simplified since the real and imaginary parts of the individual data elements of the pilot sequence s (t) are always " ⁇ 1".
  • the values of the pilot sequence s (t) must be used to select whether a negation is still necessary and which result represents the real or imaginary part to be output. This can be done by nation device 5 is provided with logic which receives the signals ADD and SUB and evaluates the real part and imaginary part of the pilot sequence s (t).
  • a suitable logic circuit can be implemented in a suitable manner in particular if it is assumed that the value "-1" for a real or imaginary part in the logic circuit is represented by the binary value "0" and the value "1" for a real - or imaginary part is represented by the binary value "1".
  • FIG. 3 A possible implementation for a corresponding combination device 5 is shown in FIG. 3 in the form of a preferred exemplary embodiment.
  • the combination device 5 comprises two negators 8, 9 and two multiplexers 10, 11 and an XOR gate 12.
  • the negator 8 receives the sum signal ADD of the calculation device 4 as an input signal and is used by the real part of the pilot sequence s (t) driven, while the negator 9 receives the difference signal SUB of the calculation device 4 as an input signal and is driven by the imaginary part of the pilot sequence s (t).
  • the negators 8 and 9 each multiply the input signal fed to them by -1 if the corresponding control signal has the binary value "0". In the other case, each negator 8, 9 switches its input signal through unchanged. As shown in FIG.
  • the output signals of the negators 8, 9 are applied to the inputs of the multiplexers 10, 11, which are each driven by the output signal of the XOR gate 12.
  • the XOR gate 12 subjects the real part and imaginary part signals of the pilot sequence s (t) to an XOR operation.
  • the multiplexers 10, 11 When activated with the binary value "0", the multiplexers 10, 11 each switch that at their "0" input, i.e. the input on the left in FIG. 3, by means of a signal while being driven by the binary signal
  • the device according to the present invention requires a total of 1 + 1 registers or delay devices 1 for delaying the pilot sequence s (t), 1 + 1 adders 3 and 1 + 1 combination devices 5 for calculating the data elements of the channel impulse response m (t) and 1 +1 register for storing the intermediate values and results of the data elements of the channel impulse response m (t).
  • a computing device 4 is required for processing complex data with s (t) e ⁇ (1 + j), (1-j), (-1 + j), (-1-j) ⁇ .
  • the pilot sequence s (t) determines the hardware expenditure, but rather the channel length value 1 + 1.
  • the invention thus offers advantages in particular if the pilot sequence s (t) has a flexible length or is relatively long compared to the channel length.
  • the pilot signals s (t) are flexible in the downlink connection, with a very long pilot signal s (t) also being used in the uplink connection. Therefore, the use of a device according to the invention or a matched filter according to the invention makes sense both in the base station and in the mobile station.
  • the present implementation can be cascaded. If a channel estimate that is not as precise is required, the matched filter can be used, although not all of the received signal is used for the estimate. The values at the outputs of the filter become more and more accurate over time, but also the initially output values for m (t) can be evaluated as estimates for the channel.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

Es wird eine Vorrichtung zum Vergleichen von Datenfolgen vorgeschlagen, die insbesondere zur Bestimmung der Kanalimpulsantwort in Mobilfunksystemen eingesetzt werden kann, indem eine Empfangsfolge (r(t)) mit einer Pilotfolge (s(t)) verglichen wird. Die einzelnen Werte der als Vergleichsergebnis erhaltenen Ausgabe-Datenfolge (m(t)) werden parallel durch eine entsprechende Anordnung von Verzögerungselementen (1), Kombinationsschaltungen (5) und rückgekoppelten Addierern (3) erzeugt.

Description

Beschreibung
Vorrichtung zum Vergleichen von Datenfolgen
Die vorliegende Erfindung betrifft eine Vorrichtung zum Vergleichen von Datenfolgen, wie sie insbesondere in Form eines signalangepaßten Filters oder "Matched Filters" im Mobilfunkbereich eingesetzt wird, um durch Vergleich einer sogenannten Pilotfolge mit einer Empfangsfolge die Kanalimpulsantwort des verwendeten Mobilfunkkanals bestimmen und auswerten zu können.
Ein Matched Filter dient dem Vergleich zweier Datenfolgen, wobei eine Datenfolge, die eine bekannte Datenfolge an einer oder mehreren Positionen enthält, mit einer bekannten Datenfolge verglichen oder "gematched" wird, um die Übereinstimmung mit der bekannten Datenfolge zu ermitteln.
Im Mobilfunkbereich kann ein Matched Filter bei der Kanalmes- sung oder Kanalschätzung zur Bestimmung der Kanalimpulsantwort eingesetzt werden. Die Bestimmung der Kanalimpulsantwort ist von Bedeutung, da durch bestimmte Betriebsbedingungen Signalverzerrungen auftreten können, die im äußersten Fall eine Informationsübertragung unmöglich machen. Es wird daher ver- sucht, im Empfänger die aktuelle Kanalimpulsantwort zu schätzen, um anschließend gegebenenfalls festgestellte Signalverzerrungen mit Hilfe entsprechender Entzerrer oder Equalizer korrigieren zu können.
Zu diesem Zweck wird die Kanalimpulsantwort während einer
Trainingssequenz mit Hilfe eines als Pilotfolge bezeichneten bekannten Bitmusters geschätzt. Wird die Pilotfolge, welche die für die Parametrierung des Filters erforderlichen Parameter enthält, mit s (t) , die Kanalimpulsantwort mit m(t) und das Empfangssignal bzw. die Trainingssequenz mit r(t) bezeichnet, so gilt: r(t) = s(t) * m(t) .
Für die Ausgangsfolge des Matched Filters ergibt sich folgende Formel:
Figure imgf000004_0001
Dabei bezeichnet p die Länge der bekannten Pilotfolge s(t) und 1+p die Länge des EmpfangsSignals r(t). Die von dem Mat- ched Filter ausgegebene Datenfolge m(t) besitzt somit 1+1 Datenelemente, welche zur Bestimmung der Kanalimpulsantwort auszuwerten sind.
Da Matched Filter meist in zeitkritischen Anwendungen benö- tigt werden, existieren verschiedene Hardwarelösungen, welche im wesentlichen auf dem in Fig. 4 gezeigten Prinzip beruhen.
Die Pilotfolge wird derart fest auf die Eingänge von Multiplizierern 2 gegeben, daß an jedem Multiplizierer ein anderer Wert s(0), s(l), s(2), s(3), ... der Pilotfolge s(t) anliegt. Zu diesem Zweck sind diese Werte in (nicht gezeigten) Registern gespeichert. Das Empfangssignal r(t) wird mit Hilfe von Verzögerungselementen 1, welche ebenfalls als Register implementiert sind, derart verzögert, daß an jedem Multiplizierer 2 andere Daten des EmpfangsSignals r(t) anliegen. In jedem
Schritt, in dem ein weiteres Datenelement des Empfangssignals r(t) an das erste Verzögerungselement 1 angelegt wird, werden die an den einzelnen Multiplizierern 2 anliegenden Daten multipliziert und an einen Addierer 3 ausgegeben, der die ein- zelnen Daten der Ausgabe-Datenfolge m(t) des Matched Filters erzeugt.
Wie aus Fig. 4 ersichtlich ist, wird das Empfangssignal r(t) zunächst derart in das Filter geschoben, daß der Wert s(0) mit dem Wert r(0) multipliziert werden kann. Gleichzeitig zu dieser Multiplikation werden die Werte s(l)*r(l), s(2)*r(2), s(3)*r(3) etc. durchgeführt, so daß nach der ersten Addition das Ergebnis m(0) von dem Addierer 3 ausgegeben wird, ehe das Empfangssignal r(t) um einen Signalwert weitergeschoben wird.
Aufgrund des zuvor beschriebenen Prinzips erzeugt das Filter die Ausgabe-Datenfolge m(t) seriell, d.h. die einzelnen Signalwerte der Folge m(t) werden von dem Addierer 3 nacheinander ausgegeben und müssen demzufolge zwischengespeichert werden. Für dieses Prinzip sind p Register zum Speichern der Pi- lotfolge s(t), p Multiplizierer 2, p-1 Register 1 zur Verzögerung des Empfangssignals r(t), p-1 Addierer und 1+1 Register zum Speichern der einzelnen Werte der Folge m(t) erforderlich. Insbesondere werden Register sowohl für das Empfangssignal r(t) als auch für die Pilotfolge s(t) benötigt, wobei die Anzahl der Register für das Empfangssignal r(t) von der gewünschten Signalauflösung abhängt. Der Hardwarebedarf richtet sich in erster Linie nach der Länge p der Pilotfolge s(t) .
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Vorrichtung zum Vergleichen von Datenfolgen bereitzustellen, welche mit einem geringeren Hardwareaufwand den Vergleich zweier Datenfolgen ermöglicht.
Insbesondere soll die vorliegende Erfindung in Form eines Matched Filters ausgestaltet sein.
Die oben genannte Aufgabe wird erfindungsgemäß durch eine Vorrichtung mit den Merkmalen des Anspruches 1 gelöst. Die Unteransprüche beschreiben bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung, die ihrerseits zu einer möglichst einfachen hardwaremäßigen Realisierung beitragen.
Erfindungsgemäß sind wie bei der herkömmlichen Lösung Verzögerungseinrichtungen vorgesehen, die jedoch vorzugsweise zur Verzögerung der kürzeren Datenfolge dienen und mit Kombinati- onseinrichtungen gekoppelt sind, denen jeweils die andere Datenfolge, welche mit der erstgenannten Datenfolge zu vergleichen ist, zugeführt wird. An den einzelnen Kombinationseinrichtungen, welche die Funktion von Multiplizierern wahrneh- men, liegen somit jeweils dieselben Signalwerte der zweiten Datenfolge an. In Serie mit jeder Kombinationseinrichtung ist ein Addierer angeordnet, der sein vorhergehendes Ausgangssignal mit dem augenblicklichen Ausgangssignal der entsprechenden Kombinationseinrichtung addiert. Auf diese Weise kön- nen parallel an den Ausgängen der Addierer nach einer bestimmten Anzahl von Verschiebezyklen die einzelnen Werte der gewünschten Ausgabe-Datenfolge abgegriffen werden, wobei diese Ausgabe-Datenfolge dem Ergebnis des Vergleichs der zweiten Datenfolge mit der ersten Datenfolge entspricht. Die erfin- dungsgemäße Vorrichtung kann somit die Funktion eines Matched Filters ausführen.
Im Gegensatz zu den herkömmlichen Lösungen beruht die vorliegende Erfindung somit auf einer Hardwarelösung, bei der das Vergleichsergebnis nicht seriell, sondern parallel erzeugt wird.
Gemäß einem bevorzugten Ausführungsbeispiel wird davon ausgegangen, daß die zu vergleichenden Datenfolgen komplexe Daten besitzen, wobei die erste Datenfolge, die bei Anwendung in einem Mobilfunksystem der sogenannten Pilotfolge entsprechen kann, lediglich komplexe Zahlen der Menge {(1+j), (1-j), (- 1+j), (-1-j)} aufweist, so daß in diesem Fall eine Optimierung des Hardwareaufbaus der Vorrichtung möglich ist. Dabei beruht diese optimierte Hardwarestruktur auf der Erkenntnis, daß bei Verwendung der oben genannten Menge von komplexen Zahlen für die erste Datenfolge von den einzelnen Kombinati¬ onseinrichtungen als Multiplikationsergebnis stets Real- und Imaginärteilwerte ausgegeben werden, welche sich aus der Sum- me und Differenz der Real- und Imaginärteile der zweiten Da¬ tenfolge ergeben. Durch eine Vorverarbeitung dieser zweiten Datenfolge kann der Hardwareaufbau der einzelnen Kombinati- onseinrichtungen vereinfacht werden. Insbesondere werden in diesem Fall keine Multiplizierer an sich benötigt, sondern lediglich Komponenten, wie z.B. Negierer und Multiplexer, die eine geringere Komplexität als die teureren Multiplizierer aufweisen.
Die erfindungsgemäße Vorrichtung wird bevorzugt zur Bestimmung der Kanalimpulsantwort in einem Mobilfunksystem, insbesondere in einem Mobilfunksystem gemäß dem sogenannten UMTS- Standard (Universal Mobile Telecommunications System) , eingesetzt, um eine Trainingssequenz mit einer bekannten Pilotfolge zu vergleichen.
Dabei muß bei der vorliegenden Erfindung im Gegensatz zum oben beschriebenen Stand der Technik nicht die längere Trainingssequenz in der Verzögerungskette zwischengespeichert werden, sondern lediglich die kürzere Pilotfolge. Bei einer hohen Auflösung der Trainingssequenz bzw. des EmpfangsSignals können somit viele Register oder Verzögerungselemente einge- spart werden.
Bei der vorliegenden Erfindung richtet sich der Hardwarebedarf nach der Kanallänge, nicht nach der Länge der Pilotfolge. Die Erfindung bietet insbesondere dann Vorteile, wenn ei- ne Pilotfolge flexibler Länge verwendet werden soll oder die Pilotfolge relativ lang gegenüber der Kanallänge ist.
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert. Dabei zeigt:
Fig. 1 ein schematisches Blockschaltbild des Prinzips der vorliegenden Erfindung,
Fig. 2 den Aufbau einer in Fig. 1 gezeigten Berechnungseinrichtung gemäß einem bevorzugten Ausführungsbeispiel, Fig. 3 den Aufbau eines bevorzugten Ausführungsbeispiels einer in Fig. 1 gezeigten Kombinationseinrichtung, und
Fig. 4 ein schematisches Blockschaltbild des Prinzips einer Vorrichtung gemäß dem Stand der Technik.
Die vorliegende Erfindung wird nachfolgend anhand der bevorzugten Verwendung zur Bestimmung der Kanalimpulsantwort in Mobilfunksystemen erläutert. Es wird jedoch darauf hingewie- sen, daß die Erfindung grundsätzlich überall dort eingesetzt werden kann, wo zwei Datenfolgen miteinander zu vergleichen sind.
Es sei nachfolgend angenommen, daß mit Hilfe der vorliegenden Erfindung ein Empfangssignal bzw. eine Trainingssequenz r(t) mit einer kürzeren und bekannten Pilotfolge s(t) verglichen werden soll, wobei als Vergleichsergebnis eine Ausgabe-Datenfolge m(t) erhalten werden soll, die der entsprechenden Kanalimpulsantwort in dem entsprechenden Mobilfunksystem ent- spricht und gemäß der oben genannten Formel berechnet wird.
In Fig. 1 ist der prinzipielle Aufbau der erfindungsgemäßen Vorrichtung, welche somit die Funktion eines Matched Filters realisiert, dargestellt. Zur Erklärung des Prinzips kann zu- nächst die in Fig. 1 gezeigte Einrichtung 4 vernachlässigt werden.
Wie Fig. 1 entnommen werden kann, wird die Pilotfolge einer Reihe von Verzögerungseinrichtungen 1 zugeführt, die durch entsprechende Register gebildet sein können. Die Pilotfolge s(t) wird seriell der in der Reihe ersten Verzögerungseinrichtung 1 zugeführt. Mit den einzelnen Verzögerungseinrichtungen sind Kombinationseinrichtungen 5 gekoppelt, welche die in Fig. 4 gezeigten Multiplizierer ersetzen bzw. deren Funk- tion wahrnehmen. Mit Ausnahme der ersten Kombinationseinrichtung wird jeder Kombinationseinrichtung 5 das Ausgangssignal einer entsprechenden Verzögerungseinrichtung 1 zugeführt. Die erste Kombinationseinrichtung empfängt statt dessen direkt die Pilotfolge s(t). Darüber hinaus empfängt jede Kombinationseinrichtung 5 den augenblicklichen Signalwert des einzelnen Datenelements des ebenfalls seriell zugeführten Empfangs- Signals r(t). Es ist somit ersichtlich, daß an allen Kombina- tionseinrichtungen 5 stets dasselbe Datenelement des Empfangssignals r(t) anliegt.
In Serie mit jeder Kombinationseinrichtung (5) ist ein Addie- rer 3 geschaltet, der die Summe aus seinem vorhergehenden
Ausgangssignal und dem Ausgangssignal der entsprechenden Kombinationseinrichtung 5 berechnet. Zu diesem Zweck ist der Ausgang jedes Addierers 3 rückgekoppelt.
Mit jedem Zyklus wird sowohl die Empfangssignalfolge r(t) als auch die Pilotfolge s(t) um eine Position weitergeschoben, so daß der Vorrichtung jeweils synchron neue Datenelemente der beiden Datenfolgen s(t) und r(t) zugeführt werden. Nach einer bestimmten Anzahl von Verschiebezyklen stehen an den Ausgän- gen der einzelnen Addierer 3 die gewünschten Werte für die
Datenelemente der Ausgabe-Datenfolge oder Kanalimpulsantwort m(t) zur Verfügung, die wie in Fig. 1 parallel ausgegeben werden.
Die Funktionsweise soll nachfolgend näher anhand eines der in Fig. 1 gezeigten Anordnung entsprechenden Beispiels erläutert werden, wobei angenommen wird, daß die Pilotfolge s(t) die Länge p = 4 und die damit zu vergleichende Empfangssignalfolge r(t) die Länge p+1 = 7 besitzt. Die Folge der Kanalimpuls- antwort m(t) besitzt gemäß der obigen Berechnungsformel die Länge 1+1 = 4.
Zu Beginn der Berechnung wird somit der ersten Verzögerungseinrichtung 1 das Datenelement s(0) der Pilotfolge s (t) zuge- führt. Zugleich liegt (bei Nichtberücksichtigung der in Fig. 1 gezeigten Berechnungseinrichtung 4) an sämtlichen Kombina- tionseinrichtungen 5 das Datenelement r(0) der Empfangssignalfolge r(t) an.
In einem ersten Schritt werden daher von den Kombinationsein- richtungen 5 und den nachgeschalteten Addierern 3 folgende Werte berechnet:
m(0) = r (0) * s (0) m(l) = 0 m(2) = 0 m{3) = 0
Im nächsten Zyklus werden sowohl das Empfangssignal r(t) als auch das Pilotsignal s(t) um jeweils eine Position weiterge- schoben, so daß nunmehr an der ersten Verzögerungseinrichtung das Datenelement s(l) und an allen Kombinationseinrichtungen (oder Multiplizierern) (5) das Datenelement r(l) anliegt. Das Datenelement s(0) wurde dabei an den Ausgang der ersten Ver¬ zögerungseinrichtung weitergeschoben und liegt somit an der zweiten Kombinationseinrichtung 5 an, so daß folgende Werte berechnet werden:
m(0) = m(0) + r(l) * s(l) = r(0) * s(0) + r(l) * s(l) m(l) = r (1) * s (0) m(2) = 0 m(3) = 0
Nach p Zyklen ergeben sich folgende Werte:
m(0) = r(0) * s(0) + r(l) * s(l) + r(2) * s(2) + r(3) * s(3) m(l) = r(l) * s(0) + r(2) * s(l) + r(3) * s(2) ια(2) = r (2) * s(0) + r (3) * s(l) (3) = r (3) * s(0)
D.h. nach p Zyklen ist die Berechnung des Datenelements m(0) abgeschlossen. Zu diesem Zeitpunkt wurde das Datenelement s(0) bis zum Ausgang der letzten Verzögerungseinrichtung 1 durchgeschoben, und das Datenelement s(3) liegt am Eingang der ersten Verzögerungseinrichtung und der ersten Kombinationseinrichtung 5 an.
Durch weitere Verschiebezyklen werden nachfolgend auch die Datenelemente s(l) ... s(3) bis zum Ausgang der letzten Verzögerungseinrichtung 1 durchgeschoben. Da die Pilotfolge s(t) neben den Datenelementen s(0) ... s(3) keine weiteren Datenelemente enthält, ergeben sich somit an den Ausgängen der Addierer 3 nach insgesamt p+1-1 Zyklen folgende Werte:
m(0) = r(0) * s(0) + r(l) * s(l) + r(2) * s(2) + r(3) * s(3) (l) = r(l) * s(0) + r(2) * s(l) + r(3) * s(2) + r(4) * s(3) m(2) = r(2) * s(0) + r(3) * s(l) + r(4) * s(2) + r(5) * s(3) m(3) - r{3) * s(0) + r(4) * s(l) + r(5) * s(2) + r(6) * s(3)
Nach p+1-1 Verschiebezyklen stehen somit parallel an den Ausgängen der Addierern 3 die fertig berechneten Werte für die Elemente der Kanalimpulsantwort m(t) zur Verfügung, wobei das Empfangssignal r(t) vollständig in die Berechnung einfließt (vgl. die Berechnung des Werts m(3)). Da das Empfangssignal r(t) ohnehin seriell eingespeist wird, können die Ergebnisse verzögerungsfrei berechnet werden.
In der Regel sind bei der Berechnung der Kanalimpulsantwort m(t) komplexe Signale s(t) und r(t) zu multiplizieren. Bevorzugt soll die vorliegende Erfindung im Rahmen der UMTS- Standardisierung angewendet werden, durch welche vorgegeben ist, daß die Datenelemente der Pilotfolge s(t) lediglich durch komplexe Zahlen der Menge {(1+j), (1-j), (-1+j), (-1- j)} gebildet sein dürfen. In diesem Fall können die komplexen Multiplikationen vereinfacht werden, da der Real- und Imaginärteil der einzelnen Datenelemente der Pilotfolge s(t) stets "±1" beträgt.
Dies sei nachfolgend näher anhand der Annahme erläutert, daß sich die Signale s(t) und r(t) wie folgt zusammensetzen: S ( t ) = S, ( t ) + j Sq ( t ) r (t ) = r, ( t) + j rq ( t )
Zur Berechnung der Ausgangswerte der einzelnen Kombinationseinrichtungen 5 müssen - wie zuvor erläutert worden ist - bestimmte komplexe Zahlen der komplexen Datenfolgen s(t) und r(t) miteinander multipliziert werden, so daß das Multiplikationsergebnis allgemein folgenden Real- und Imaginärteil aufweist:
Realteil = s,(t) * r,(t) - sq(t) * rq(t) Imaginärteil = s,(t) * rq(t) + sq(t) * rx(t)
Unter Ausnutzung der obigen Annahme, daß die Datenelemente der Pilotfolge s(t) nur Werte der Menge s(t) e {(1+j), (1- j), (-1+j), (-1-j)} annehmen dürfen, ergeben sich für den Realteil und Imaginärteil der einzelnen Multiplikationsergebnisse der Kombinationseinrichtungen 5 abhängig von s(t) = sx(t) + jsq(t) folgende Werte:
Figure imgf000012_0001
Aus der obigen Tabelle ist ersichtlich, daß das Ergebnis jeder komplexen Multiplikation der einzelnen Kombinationsein- richtungen 5 stets entweder aus rx + rq oder r_ - rq gewonnen werden kann. Der Hardwareaufwand der Kombinationseinrichtungen 5 kann somit deutlich dadurch vereinfacht und optimiert werden, daß bereits in einer Vorstufe diese Werte berechnet und den Kombinationseinrichtungen 5 zugeführt werden.
Dies kann mit Hilfe der in Fig. 1 gezeigten Berechnungsein- richtung 4 geschehen, die beispielsweise wie in Fig. 2 gezeigt aufgebaut ist und einen Addierer 6 sowie einen Subtrahierer 7 umfaßt. Jedem dieser Bauteile 6, 7 wird jeweils der Realteil Re{r(t)} = rx(t) als auch der Imaginärteil Im{r(t)} = rq(t) des Empfangssignals r(t) zugeführt, so daß der Addierer 6 das Summensignal
ADD = r_ + rq
und der Subtrahierer 7 das Differenzsignal
SUB = r_ - rq
ausgibt und den einzelnen Kombinationseinrichtungen 5 zuführt .
Die Kombinationseinrichtungen 5 müssen dann lediglich derart aufgebaut sein, daß sie ein der obigen Tabelle entsprechendes Ausgangssignal in Abhängigkeit von den Werten für den Realteil Re{s(t)} = sx(t) und den Imaginärteil Im{s(t)} = sq(t) von s(t) erzeugen und den nachgeschalteten
Addierern 3 zuführen. Wie der obigen Tabelle entnommen werden kann, muß jede Kombinationseinrichtung 5 in der Lage sein, in Abhängigkeit von den Werten für den Realteil Re{s(t)} = sx(t) und den Imaginärteil Im{s(t)} = sq(t) von s(t) als Ausgangs- Signale entweder den Wert ADD oder den Wert SUB in unveränderter Form oder in negierter Form für die Berechnung des Realteils Re{m(t) } und des Imaginärteils Im{m(t) } der Kanalimpulsantwort m(t) auszugeben. D.h. in jeder Kombinations- einrichtung 5 muß individuell anhand der Werte der Pilotfolge s(t) ausgewählt werden, ob noch eine Negation notwendig ist und welches Ergebnis den auszugebenden Real- bzw. Imaginärteil darstellt. Dies kann dadurch geschehen, daß jede Kombi- nationseinrichtung 5 mit einer Logik versehen wird, welche die Signale ADD und SUB empfängt und den Realteil und Imaginärteil der Pilotfolge s(t) auswertet.
Eine geeignete Logikschaltung läßt sich insbesondere dann auf geeignete Art und Weise implementieren, wenn angenommen wird, daß in der Logikschaltung der Wert "-1" für einen Real- oder Imaginärteil durch den binären Wert "0" und der Wert "1" für einen Real- oder Imaginärteil durch den binären Wert "1" dar- gestellt wird.
Eine mögliche Realisierung für eine entsprechende Kombinationseinrichtung 5 ist in Fig. 3 in Form eines bevorzugten Ausführungsbeispiels dargestellt.
In diesem Fall umfaßt die Kombinationseinrichtung 5 zwei Negierer 8, 9 und zwei Multiplexer 10, 11 sowie ein XOR-Gatter 12. Der Negierer 8 empfängt als Eingangssignal das Summensignal ADD der Berechnungseinrichtung 4 und wird von dem Real- teil der Pilotfolge s(t) angesteuert, während der Negierer 9 als Eingangssignal das Differenzsignal SUB der Berechnungseinrichtung 4 empfängt und von dem Imaginärteil der Pilotfolge s(t) angesteuert wird. Die Negierer 8 und 9 multiplizieren das ihnen zugeführte Eingangssignal jeweils mit -1, falls das entsprechende Steuersignal den binären Wert "0" besitzt. In dem anderen Fall schaltet jeder Negierer 8, 9 sein Eingangssignal unverändert durch. Die Ausgangssignale der Negierer 8, 9 sind wie in Fig. 3 gezeigt an die Eingänge der Multiplexer 10, 11 gelegt, welche jeweils von dem Ausgangssignal des XOR- Gatters 12 angesteuert werden. Das XOR-Gatter 12 unterzieht die Realteil- und Imaginärteilsignale der Pilotfolge s(t) einer XOR-Verknüpfung. Die Multiplexer 10, 11 schalten bei einer Ansteuerung mit dem binären Wert "0" jeweils das an ihrem "0"-Eingang, d.h. dem in Fig. 3 linken Eingang, anliegende Signal durch, während bei einer Ansteuerung mit dem binären
Wert "1" das an ihrem "1"-Eingang, d.h. dem in Fig. 3 rechten Eingang, anliegende Signal durchgeschaltet wird. Bei dem anhand Fig. 2 und Fig. 3 beschriebenen Ausführungsbeispiel können die beim Stand der Technik erforderlichen teuren Multiplizierer 2 (vgl. Fig. 4) durch Komponenten er- setzt werden, welche eine geringere Komplexität besitzen und demzufolge billiger sind.
Allgemein benötigt die Vorrichtung gemäß der vorliegenden Erfindung insgesamt 1+1 Register oder Verzögerungseinrichtungen 1 für die Verzögerung der Pilotfolge s(t), 1+1 Addierer 3 und 1+1 Kombinationseinrichtungen 5 für die Berechnung der Datenelemente der Kanalimpulsantwort m(t) sowie 1+1 Register für die Speicherung der Zwischenwerte und Ergebnisse der Datenelemente der Kanalimpulsantwort m(t). Darüber hinaus ist bei dem bevorzugten Ausführungsbeispiel zur Verarbeitung von komplexen Daten mit s(t) e {(1+j), (1-j), (-1+j), (-1-j)} eine Berechnungseinrichtung 4 erforderlich.
Es ist ersichtlich, daß bei der vorliegenden Erfindung nicht mehr die Länge p der Pilotfolge s (t) den Hardwareaufwand bestimmt, sondern der Kanallängenwert 1+1. Die Erfindung bietet somit insbesondere dann Vorteile, wenn die Pilotfolge s(t) eine flexible Länge besitzt oder relativ lang gegenüber der Kanallänge ist.
Gemäß der UMTS-Standardisierung sind die Pilotsignale s(t) in der Downlink-Verbindung flexibel, wobei in der Uplink-Verbin- dung außerdem ein sehr langes Pilotsignal s(t) verwendet wird. Daher ist die Verwendung einer erfindungsgemäßen Vor- richtung bzw. eines erfindungsgemäßen Matched Filters sowohl in der Basisstation als auch in der Mobilstation sinnvoll. Darüber hinaus ist die vorliegende Implementierung kaskadier- bar. Wird eine nicht so genaue Kanalschätzung benötigt, kann das vorliegenden Matched Filter eingesetzt werden, wobei je- doch nicht das gesamte Empfangssignal zur Schätzung benutzt wird. Die an den Ausgängen des Filters anliegenden Werte werden mit der Zeit immer genauer, wobei jedoch auch schon die anfänglich ausgegebenen Werte für m(t) als Schätzwerte für den Kanal ausgewertet werden können.
Bezugs zeichenliste
1 Verzögerungselement
2 Multiplizierer
3 Addierer
4 Berechnungseinrichtung
5 Kombinationseinrichtung
6 Addierer
7 Subtrahierer
8 Negierer
9 Negierer
10 Multiplexer
11 Multiplexer
12 XOR-Gatter s(t) Pilotfolge r(t) Empfangssignal m(t) Kanalimpulsantwort

Claims

Patentansprüche
1. Vorrichtung zum Vergleichen von Datenfolgen, mit mehreren in Reihe geschalteten Verzögerungseinrichtungen (1), wobei an die erste Verzögerungseinrichtung (1) eine erste Datenfolge (s(t)) angelegt ist, und mit mehreren Kombinationseinrichtungen (5) , wobei der Ausgang jeder Verzögerungseinrichtung (1) jeweils mit einem Eingang einer entsprechenden Kombinationseinrichtung (5) und der Ein- gang der ersten Verzögerungseinrichtung (1) mit einem Eingang einer weiteren Kombinationseinrichtung (5) verbunden ist, und wobei jede Kombinationseinrichtung (5) derart ausgestaltet ist, daß sie einen Signalwert ausgibt, der dem Produkt von augenblicklich an ihren Eingängen anliegenden Signalwerten entspricht, d a d u r c h g e k e n n z e i c h n e t, daß eine mit der ersten Datenfolge (s(t)) zu vergleichende Datenfolge (r(t)) einem weiteren Eingang jeder Kombinationseinrichtung (5) zugeführt ist, und daß in Serie mit jeder Kombinationseinrichtung (5) jeweils eine Addiereinrichtung (3) geschaltet ist, welche als zu addierende Eingangssignale das Ausgangssignal der entsprechenden Kombinationseinrichtung (5) und den vorhergehenden Signalwert des Ausgangssignals derselben Addiereinrichtung (3) empfängt, wobei die Ausgangssignale der Addiereinrichtungen (3) jeweils einen Signalwert einer Ausgabe-Datenfolge (m(t)) darstellen, welche als Vergleichsergebnis auszuwerten ist.
2. Vorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Ausgang jeder Addiereinrichtung (3) mit einem ihrer
Eingänge verbunden ist.
3. Vorrichtung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Datenfolge (r(t)) länger als die erste Datenfolge (s(t)) ist, und daß die Anzahl der Kombinationseinrichtungen (5) und der Addiereinrichtungen (3) jeweils der Differenz zwischen der Län- ge der zweiten Datenfolge (r(t)) und der Länge der ersten Datenfolge (s(t)) plus 1 entspricht.
4. Vorrichtung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die erste und zweite Datenfolge (s(t), r(t)) jeweils in Form von komplexen Daten vorliegen, und daß die Kombinationseinrichtungen (5) sowie die Addiereinrichtungen (3) jeweils derart ausgestaltet sind, daß die Ausgabe-Datenfolge (m(t)) ebenfalls in Form komplexer Daten aus- gegeben wird.
5. Vorrichtung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die komplexen Daten der ersten Datenfolge (s(t)) aus- schließlich komplexen Zahlen der Menge {(1+j), (1-j), (-1+j), (-1-j)} entsprechen, daß die zweite Datenfolge (r(t)) den Kombinationseinrichtungen (5) über eine Berechnungseinrichtung (4) zugeführt sind, welche eine Folge von Summenwerten (ADD) und Differenzwerten (SUB) der Realteile und Imaginärteile der einzelnen Signalwerte der zweiten Datenfolge (r(t)) ausgibt, und daß die Kombinationseinrichtungen (5) derart ausgestaltet sind, daß sie jeweils abhängig von den ihnen zugeführten komplexen Daten der ersten Datenfolge (s(t)) den Summenwert (ADD) , den Differenzwert (SUB) , den negierten Summenwert oder den negierten Differenzwert des Realteils und des Imaginärteils des entsprechenden Signalwerts der zweiten Datenfolge (r(t)) als Realteil bzw. Imaginärteil der einzelnen Signalwerte der Ausgabe-Datenfolge (m(t)) ausgeben.
6. Vorrichtung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß jede Kombinationseinrichtung (5) einen ersten Negierer (8), einen zweiten Negierer (9), einen ersten Multiplexer (10), einen zweiten Multiplexer (11) und eine Logikschaltung (12) umfaßt, daß der erste Negierer (8) als ein Eingangssignal den Summenwert (ADD) der Berechnungseinrichtung (5) und als ein Steuersignal ein dem Realteil des jeweiligen Signalwerts der ersten Datenfolge (s(t)) entsprechendes Signal empfängt, daß der zweite Negierer (9) als ein Eingangssignal den Diffe- renzwert (SUB) der Berechnungseinrichtung (4) und als ein
Steuersignal ein dem Imaginärteil des jeweiligen Signalwerts der ersten Datenfolge (s(t)) entsprechendes Signal empfängt, daß die dem ersten und zweiten Negierer (8, 9) als Steuersignale zugeführten Signale den Realteilwert bzw. Imaginärteil- wert von "-1" durch den binären Signalwert "0" und den Realteilwert bzw. Imaginärteilwert von "1" durch den binären Signalwert "1" anzeigen und die Negierer (8, 9) abhängig von dem Wert des jeweiligen Steuersignals ihr Eingangssignal negiert oder nicht-negiert ausgeben, daß die Logikschaltung (12) abhängig von den dem Realteil bzw. Imaginärteil des jeweiligen Signalwerts der ersten Datenfolge (s(t)) entsprechenden Signalen ein Steuersignal für den ersten und zweiten Multiplexer (8, 9) erzeugt, und daß der erste und zweite Multiplexer (10, 11) als Eingangs- Signale jeweils das Ausgangssignal des ersten Negierers (8) und das Ausgangssignal des zweiten Negierers (9) empfangen und abhängig von dem Ausgangssignal der Logikschaltung (12) jeweils eines dieser Eingangssignale als Realteil bzw. Imaginärteil für den entsprechenden Signalwert der Ausgabe-Daten- folge (m(t)) an die nachgeschaltete Addiereinrichtung (3) ausgibt.
7. Vorrichtung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß die Logikschaltung (12) die Funktion eines XOR-Gatters realisiert, und daß die ersten und zweiten Negierer (8, 9) ihr jeweiliges Eingangssignal negieren, falls das jeweils zugeführte Steuersignal den binären Wert "0" besitzt.
8. Vorrichtung nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Ausgangssignale des ersten und zweiten Negierers (8, 9) derart an die Eingänge des ersten und zweiten Multiplexers (10, 11) angelegt sind, daß der erste Multiplexer (10) das Ausgangssignal des ersten Negierers (8) bzw. des zweiten Negierers (9) zu seinem Ausgang durchschaltet, falls das von der Logikschaltung (12) gelieferte Steuersignal den binären Wert "1" bzw. "0" besitzt, während der zweite Multiplexer (11) das Ausgangssignal des zweiten Negierers (9) bzw. des ersten Negierers (8) zu seinem Ausgang durchschaltet, falls das von der Logikschaltung (12) gelieferte Steuersignal den binären Wert "1" bzw. "0" besitzt.
9. Verwendung einer Vorrichtung nach einem der vorhergehenden Ansprüche in einem Mobilfunksystem, d a d u r c h g e k e n n z e i c h n e t, daß als erste Datenfolge (s(t)) eine Pilotfolge und als zweite Datenfolge (r(t)) eine Empfangsfolge während einer Kanalschätzung in dem Mobilfunksystem verwendet wird, um durch Vergleich der zweiten Datenfolge (r(t)) mit der ersten Datenfolge (s(t)) die Kanalimpulsantwort des verwendeten Kanals des Mobilfunksystems zu bestimmen.
10. Verwendung nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß das Mobilfunksystem ein gemäß dem UMTS-Mobilfunkstandard betriebenes Mobilfunksystem ist.
11. Verwendung nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß eine Vorrichtung sowohl in einer Basisstation als auch in einer mit der Basisstation kommunizierenden Mobilstation zur Bestimmung der Kanalimpulsantwort verwendet wird.
PCT/DE1999/000622 1999-03-09 1999-03-09 Vorrichtung zum vergleichen von datenfolgen WO2000054142A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/DE1999/000622 WO2000054142A2 (de) 1999-03-09 1999-03-09 Vorrichtung zum vergleichen von datenfolgen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/DE1999/000622 WO2000054142A2 (de) 1999-03-09 1999-03-09 Vorrichtung zum vergleichen von datenfolgen

Publications (2)

Publication Number Publication Date
WO2000054142A2 true WO2000054142A2 (de) 2000-09-14
WO2000054142A3 WO2000054142A3 (de) 2002-09-26

Family

ID=6918815

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1999/000622 WO2000054142A2 (de) 1999-03-09 1999-03-09 Vorrichtung zum vergleichen von datenfolgen

Country Status (1)

Country Link
WO (1) WO2000054142A2 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216691A (en) * 1989-10-19 1993-06-01 Ascom Zelcom Ag Digital receiver for spread-spectrum signals

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216691A (en) * 1989-10-19 1993-06-01 Ascom Zelcom Ag Digital receiver for spread-spectrum signals

Also Published As

Publication number Publication date
WO2000054142A3 (de) 2002-09-26

Similar Documents

Publication Publication Date Title
EP0123921B1 (de) Parallelverknüpfungsschaltung mit verkürztem Übertragsdurchlauf
DE3432122C2 (de) Vorrichtung zur Erzeugung der Größenwerte der Vektorsumme zweier Vektorkomponenten
DE69330016T2 (de) Verfahren und Gerät zur Entprellen von Signalen
EP0490427A2 (de) Empfänger mit mindestens zwei Empfangszweigen
DE3427669C2 (de) Signalverarbeitungsschaltung
DE2616660B2 (de) Arithmetische Einheit
DE2438662C2 (de) Vorrichtung zur Erzeugung von Nachhall
DE2125230B2 (de) Verfahren und Schaltungsanordnung zur modifizierenden Verarbeitung digitaler Informationssignalfolgen
DE1909657C3 (de) Digitales Filter
DE4437069C2 (de) Taktgenerator für Halbleiter-Prüfgerät
DE3722907A1 (de) Maximallaengen-schieberegister-folgegenerator
DE69111669T2 (de) Phasenkorrekturschaltung für Signale in einem System mit doppelten digitalen Leitungen.
DE102009039430B4 (de) Vorrichtung und Verfahren mit ersten und zweiten Zeittakten
WO2000054142A2 (de) Vorrichtung zum vergleichen von datenfolgen
DE2724561C2 (de) Adaptiver Entzerrer für breitbandige Signale
DE3015357C2 (de)
EP0288783A2 (de) Anordnung zur DPCM-Codierung von Fernsehsignalen
DE2224511A1 (de) Automatischer entzerrer
DE3838939A1 (de) Schaltung mit testfunktionsschaltung
DE69326517T2 (de) Verfahren und Vorrichtung zur digitalen Signalverarbeitung
DE19918317B4 (de) Verfahren und Vorrichtung zum Vergleichen von Datenfolgen
DE2750151C2 (de) Adaptive Auslöschanordnung
EP0346751B1 (de) Anordnung zur DPCM-Codierung von Fernsehsignalen
DE69722719T2 (de) Interpolationsfilter
DE2156003A1 (de) Entzerrer und Verfahren zur Einstellung eines solchen

Legal Events

Date Code Title Description
AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase
AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE