WO2000049653A1

WO2000049653A1 - Support de stockage et procede de fabrication d'un circuit integre a semi-conducteur

Info

Publication number: WO2000049653A1
Application number: PCT/JP1999/000675
Authority: WO
Inventors: Katsutoshi Nakayama; Satoshi Kojima; Syouhei Oda
Original assignee: Hitachi, Ltd.
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-08-24
Also published as: US6654945B1; EP1156523A4; EP1156523A1

Description

明細記憶媒体及び半導体集積回路の製造方法技術分野

本発明は、一つの半導体チップに形成されるべき回路を設計する為に、所定のプログラムを実行しているコンピュータ（電子計算機）に供給されるところの設計に関するデータが記憶された記憶媒体及び半導体集積回路の製造方法に関し、例えば、マイクロコンピュー夕等の設計及び製造に利用して有効な技術に関するものである。背景技術

半導体集積回路等の設計に際して、その中に設けられるべき演算機能や信号制御機能等の機能上のまとまりは、ブロック（または、モジュール、コア）と呼ばれる。このプロックには、その部分のレイアウトの設計が完了し、そのレイアウトを形成するための複数のマスクパターンを表すところのデ一夕を部品としてチップ設計者に提供するハードマクロブロック (または、ハードモジュール、ハードコア）というものがある。最近では、そのようなハ一ドマクロブロックをハード I P ( Intellectual Property：知的所有権）モジュールとも称する。このようなハードマクロプロックをチップ設計者に提供する際には、そのハードマクロプロックを表すデ一夕として、 H D L (Hardware Description Language)等のコンビュ一夕言語で、そのブロック（回路）の機能を記述したデータと共に、その回路のレイアウトを表すところのマスクパターンのデ一夕（例えば、マスクパターンを形成するための描画データ）等が提供される。この様なハ一ドマクロブロックに対して、ソフトマクロブロック（または、ソフトモジュール、ソフトコア）と呼ばれるものがある。ソフトマクロブロックでは、そのブロック（回路）の機能が HDL等の記述によって特定され、その記述が部品としてチップ設計者に提供される。このようなソフトマクロブロックは、ハード I Pモジュールに対してソフト I Pモジュールとも称される。上述のハード I Pモジュールゃソフト I Pモジュールなどのマク口ブロックの回路規模は、 SRAM (Static Random Access Memory：ス夕ティック .ランダム ·アクセス 'メモリ）、 DRAM (Dynamic Random Access Memory：ダイナミック ·ランダム ·アクセス 'メモリ）、 CPU (Central Processing Unit：中央処理装置）、 D S P (Digital Signal Processor：ディジタル . シグナル . プロセッサ）等の機能単位に及ぶこともある。

前記ハ一ド I Pモジュールのようなハ一ドマクロプロックは、設計者へ提供されるデ一夕として、検証済のレイァゥトパターンを形成するためのマスクパターンに関する情報も含んでいる。そのため、ハード I Pモジュ —ルとして提供されたブロック（回路）については、その回路特性まで保証されている。従って、マイクロコンピュー夕やシステム L S Iなどを設計するとき、過去の設計資産であるハード I Pモジュールのようなハードマクロプロックのデ一夕を用いれば、設計並びに検証期間を大幅に短縮することができる。ハード I Pモジュールに含まれる HD L等による機能記述デ一夕は、当該ハード I Pモジュールと外部とを接続した時に、ハード I Pモジュールと外部とを一体とした構成に対する論理動作等の検証に用いられる。

尚、ハ一ド I P等に関しては、日経エレクトロニクス No. 7 2 3 (1998. 8. 10) の第 99頁〜第 109頁に、 "I Pコアを用いたシステム L S Iの検証" について記載がある。

本発明者は半導体集積回路の設計に前記ハード I Pモジュールゃソフト I Pモジュール等のデ一夕を用いることについて検討した。例えば、マィクロコンピュー夕のコアとなる C P Uにユーザの要求仕様に応ずる周辺機能を追加して、マイクロコンビュ一夕を製品展開することができる。このとき、設計期間短縮のために既に設計済みのハード I Pモジュールを周辺回路モジュールとして再利用すれば、前述のようにレイァゥ卜までの設計期間を短縮することができる。

ハ一ド I Pモジュールを採用する場合には、回路のレイァゥトパ夕一ンを形成するためのマスクパターンまで設計が完了しているため、回路の機能/性能が安定し、設計工数も少なくて済む。しかしながら、ハード I P モジュールのようなハードマクロブロックにおいては、そのイン夕一フエース部には実際の外部負荷の大小に拘わらずその動作を保証できるようにするため駆動能力の比較的大きな回路が使用されている。このため、低消費電力ゃチップ占有面積の縮小という要求に対しては不利である。そうかといつて、ィンターフェース部に外部負荷に応じた駆動能力の回路を採用しょうとすれば、最早、ハード I Pモジュールに含まれるマスクパ夕一ンのデ一夕を再利用することが困難になると言う問題がある。また、マスクパターンまで完成しているハ一ド I Pモジュールの一部のレイアウトパターンの形状を変更してその動作を保証することは容易ではない。

一方、ソフト I Pモジュールを利用すれば、インターフェース部に外部負荷に応じた設計が可能であるが、タイミングなどの性能はレイァゥ卜に依存するため、それだけでは機能的に高い信頼性が得られるとは限らない。また、ブロック全体に対してタイミング等が満足されるように、レイァゥトを設計することになるため、レイァゥトを規定するところのマスクパ夕 —ンの設計完了までに多くの設計工数を要すると言う問題がある。

本発明の目的は、コンピュータを用いて半導体集積回路を設計する処理- の効率化に寄与することができる設計用の情報を格納した記憶媒体を提供することにある。

本発明の別の目的は、全てがソフトモジュールの場合よりも回路の機能及び性能を保証でき、且つ、全てがハードモジュールの場合よりも設計に自由度があって設計工数の低減にも資することができる設計用のデータを記憶した記憶媒体を提供することにある。

本発明の更に別の目的は、半導体集積回路における再利用可能なモジュールの消費電力或いは/及びチップ占有面積の低減を可能にする設計デ一夕を格納した記憶媒体を提供することにある。

本発明の更に別の目的は、消費電力或いは/及びチップ占有面積の低減が可能な半導体集積回路の製造方法を提供することにある。

本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。発明の開示

本発明に係る記憶媒体は、一つの半導体チップに形成されるべき集積回路をコンピュータを用いて設計するためのデ一夕が前記コンビュ一夕によって読取り可能に記憶された記憶媒体である。前記記憶媒体に記憶されたデータは、前記集積回路を構成する複数の回路の内の第 1の回路を前記半導体チップに形成するための図形パターンを定める第 1のデ一夕と、前記集積回路を構成する複数の回路の内の第 2の回路の機能を定める第 2 のデ一夕と、前記第 1の回路と第 2の回路との接続関係を定める第 3のデ —夕と、を含む。

前記第 1のデ一夕は、例えば半導体集積回路のマスクパターンを形成するためのデ一夕であり、前記ハードモジュールのデ一夕と同様に、それによって特定される回路の機能や性能は既に検証済みと言う点で安定されている性質のものである。集積回路の設計に第 1のデ一夕を用いることにより、集積回路の第 1の回路に対し、少ない設計工数で機能及び性能上高い信頼性を保証することが可能になる。

前記第 2のデ一夕は、例えば前記第 2の回路の機能を定めるレジスタレペル、トランジスタレベル、又はネットリストの中から選ばれた単数又は複数のデ一夕等であり、前記ソフトモジュールのデータと同様に、それによって特定される回路の機能や性能はハ一ドモジュールの場合ほど安定性が保証されていない反面、回路の駆動能力等に関する設計の自由度が保証されている。集積回路の設計に第 2のデ一夕を用いることにより、集積回路の第 2の回路に対し、回路の駆動能力等に関する設計の自由度を保証して、最終的にその第 2回路の図形パターンを設計することが可能になる。前記第 3のデータは、例えば前記第 1の回路に含まれる端子の端子名と、前記第 2の回路に含まれるネットのネット名とを対応付けするデータである。集積回路の設計に第 3のデータを用いることにより、夫々異なる設計データを出発点として設計された第 1の回路の図形パターンと第 2の回路の図形パターンとを一体化できる。

前記記憶媒体に格納されたデータをコンピュータに読み込んで集積回路の設計に利用すれば、デ一夕の全てがソフトモジュールの場合よりも回路の機能及び性能を保証でき、且つ、データの全てがハードモジュールの場合よりも設計に自由度を持たせることができ、設計工数の低減も図ることができる。したがって、コンビユー夕を用いて半導体集積回路を設計する処理の効率化に寄与することができる。

前記データには、前記第 1の回路の端子における特性或いは/及び機能を表す第 4のデータを更に含むことができる。この第 1の回路の端子は上記第 2の回路に接続されるため、前記第 4のデータは、第 2の回路から、第 1の回路の端子における特性及び/機能を見えるようにするデータとなる。そのため、例えば、第 2の回路に接続された別の回路も含めて回路の特性或いは/及び機能を検証するためのデ一夕として利用することができる。

前記集積回路が少なくとも一つのモジュールとその他の回路から構成され、前記第 1の回路及び第 2の回路が前記一つのモジュールを構成するとき、前記第 1乃至第 3のデータを前記モジュール単位のデ一夕として記憶媒体に格納することができる。これにより、前記第 1乃至第 3のデ一夕はモジュール単位の部品データ、例えば I P部品として位置付けることができる。

例えば前記第 1の回路が所定の機能を達成するための中核的な回路であるとき、前記第 2の回路は前記第 1の回路を別の回路にィン夕フエースするバッファ回路とすることができる。機能及び性能共に高度が要求されることの多い中核的な回路に対しては機能及び性能が保証された回路パターンをそのまま利用することが得策な場合が多いと考えられる。一方、中核的な第 1の回路に比べてバッファ回路の機能は簡単であり、それ故に、必要な性能を確保することも比較的容易である。よって、モジュールの外部にどのような性能でどのような機能の回路が接続されるのか予め特定することができない状況にあることを考慮すれば、前記第 1乃至第 3のデ一夕を I P部品のようなモジュール単位の部品デ一夕として採用することにより、モジュールの中核部分の機能及び性能をそのまま維持しながら、インターフェースには外部負荷に応じた設計、低消費電力やチップ面積の縮小化などの要求に応じた設計を、比較的少ない工数で施すことができるようになる。

上記記憶媒体に格納されて提供されるデータの内、前記第 3のデータに関しては、記憶媒体からの読み込みに代えて、コンピュータの入力装置から入力するようにしてもよい。また、前記第 2のデータに代えて、前記第- 1の回路に接続される第 2の回路の機能をコンピュー夕言語で生成する処理を支援するプログラムを前記第 1のデ一夕と共に格納して記憶媒体を提供してもよい。

上記第 1の回路及び第 2の回路を含むモジュールを有する半導体集積回路を製造する際、そのモジュールに接続される回路の要求或いはそのモジュール自体に対する要求に応じて、上記第 2の回路の特性を定める工程が、半導体集積回路の製造工程に付加される。これにより、要求に合わせて、チップ面積の低減及び/或いは消費電力の低減を図ることが出来る。上記工程は、例えば、機能的には実質的に同じであり、駆動能力或いは /及び消費電力等が互いに異なる複数の回路から、要求に応じた回路を選択する工程である。更に詳しい例を述べるならば、上記第 2の回路が、 H D L等により R T L (Register Transfer Level ) で定義されていた場合、 H D L等による記述が上記第 2のデ一夕に該当し、この第 2のデ一夕と論理合成用のセルライブラリとによって論理合成を行うことにより、ネットリストが形成される。上記工程は、上記論理合成用のセルライブラリから要求に応じたセルを選択する処理に対応する。

また、上記第 3の情報だけを記憶媒体に格納して、提供しても良い。既に上記第 1の情報と第 2の情報とが提供されているのであれば、これらの情報間を接続するところの上記第 3の情報があれば、前記と同様に高い信頼性を確保しながら設計工数の低減を図ることが出来る。図面の簡単な説明

第 1図は本発明に係る記憶媒体の記憶データによって特定されるモジユールの一例を示す説明図である。

第 2図は第 1図の I Pモジュールを特定する I Pモジュールデ一夕の一例を示す説明図である。

第 3図は集積回路の設計に用いられるエンジニアリングワークステーシヨン、パーソナルコンピュータ若しくは設計装置のようなコンピュータの一例を示す外観図である。

第 4図は I Pモジュールの第 2の回路に外部負荷に応じた回路を採用する設計処理の手順を概略的に示したフローチャートである。

第 5図は第 4図の処理対象になる第 2回路のゲートとその外部負荷を例示する説明図である。

第 6図は I Pモジュールデータを用いて半導体集積回路を設計する処理を全体的に示したフローチャートである。

第 7図は第 6図の I Pモジュールデータを列挙した説明図である。第 8図は第 1の回路をハードモジュールとし、第 2の回路をソフトモジユールとし、夫々別々の I Pモジュールで構成する例を示した説明図である。

第 9図は第 8図の回路の I Pモジュールデータの一例を示す説明図である。

第 1 0図はタイミングがクリティカルになる分部やタイミング調整を要しない部分をハード部分とし、タイミング /面積/消費電力を調整したい部分をソフト部分とした I Pモジュールの例を示す説明図である。第 1 1図は第 1 0図の I Pモジュールの I Pモジュールデータの一例を示す説明図である。

第 1 2図は第 1 0図の第 1の回路をハードモジュールとし、第 2の回路をソフトモジュールとし、夫々別々の I Pモジュールで構成する例を示す説明図である。

第 1 3図は第 1 2図の回路の I Pモジュールデ一夕の一例を示す説明図である。

第 1 4図はハ一ド部分ネットリス卜が省かれた I Pモジュールデータの例を示す説明図である。第 1 5図はハード部分論理検証用ライブラリ及びハ一ド部分論理合成用ライブラリが省かれた I Pモジュールデータの例を示す説明図である。第 1 6図は I Pモジュールデータの更に別の例を示す説明図である。発明を実施するための最良の形態

第 1図には本発明に係る記憶媒体の記憶データによって特定されるモジュールの一例が示される。同図に示されるモジュール（以下 I Pモジュ —ルとも記す） 1は、例えば C P Uや D S P等の機能を有する。 C P U等の詳細な機能については本発明と直接関係ないのでここでは詳細な説明を省略する。

前記 I Pモジュール 1は、第 1の回路 2と第 2の回路 3に大別される。前記第 2の回路 3は、例えば、前記第 1の回路 2を別の回路にイン夕フエ —スするバッファ回路である。 I Pモジュール 1は、集積回路の一部を構成する I P部品として用いられる。

第 1の回路 2は、 I Pモジュール 1の中核的な機能を実現する回路部分である。中核的機能とは、外部とのイン夕フェース若しくはバッファ機能を除く機能を意味している。例えば I Pモジュール 1が C P Uを構成する場合、第 1の回路 2は、実行すべき命令をフェッチする命令フヱツチュニット、フェッチした命令を解読する命令デコードュニヅト、解読結果にしたがってオペランドアクセスやオペランド演算を行う実行ュニット等によって構成されている。

このとき、第 2の回路 3は、アドレス出力レジス夕、データ入出力レジス夕、制御信号用フリップフロップ、論理ゲートなどのイン夕フェース回路若しくはバッファ回路とされる。第 1図において第 2の回路 3は、 2入力オアゲート 3 0、 2入力アンドゲート 3 1、インバ一夕 3 2、及びバッファ 3 3を備えている。第 1図において P S 1 N , P S 3 Nは代表的に図示されたモジュール外部入力信号、 R X I N， E R I Nは代表的に示されたモジュール外部出力信号である。第 1図において n l〜n 6は第 2の回路 3におけるネット名を例示し、 N 1 ~ N 6は第 1の回路 2における端子名を例示する。

第 2図には第 1図の I Pモジュール 1を特定するためのデータ（以下 I

Pモジュールデータとも記す）の一例が示される。同図に示される I Pモジュールデータは、一つの半導体チップに形成されるべき集積回路をコンピュー夕を用いて設計するためのデ一夕である。この I Pモジュールデ一夕は、磁気テープ、フロッピーディスク、ハードディスク、 C D— R O M、 M O (マグネット—ォプチカル 'ディスク）などの記憶媒体に、コンビュ一夕によって読取り可能に記憶されている。

前記 I Pモジュールデータは、前記第 1の回路 2を半導体チップに形成するための図形パターンを定める第 1のデ一夕 D T 1と、第 2の回路 3の機能を定める第 2のデ一夕 D T 3と、前記第 1の回路 2と第 2の回路 3との接続関係を定める第 3のデータ D T 3とを含んでいる。

前記第 1のデ一夕 D T 1は、半導体集積回路を製造する際に使われるマスクのパターン（マスクパターン）を形成するためのデ一夕であり、例えばマスクパターンを形成するための描画デ一夕である。マスクパターンのデータは、半導体チップ上の半導体層（半導体領域）、配線層、絶縁層等の回路形成層毎に、図形パターンを規定するデ一夕であり、例えば、 G D S 2と称されるようなストリームフォーマツトのデ一夕とされ、ェンジ二ァリングワークステーションによって構成されるようなマスク設計装置等に読み込まれて、フォトマスクのパターンを生成することができるようなデータとされる。第 1のデータ D T 1には、マスクパターンにおける端子名とその座標を示すデータが設けられている。第 2図の例では第 2の回路 3に接続されるべき端子 N 1〜N 6の座標が代表的に図示されている。特に制限されないが、これらの座標は同図に示された点 Pを原点としている。半導体チップに半導体層や配線層等を形成するために、複数のマスクが使われる。特に制限されないが、本実施例では、配線層（例えばアルミ配線層）を形成するために使われるマスクのパターンを表すマスクパ夕一ンに対して端子が仮定され、その端子の座標と端子名がデ一夕として第 1 のデ一夕 DT 1に設けられている。勿論、ここで言うところの端子は、 1 点の領域を示すだけでなく、物理的に所定の広がりを持った領域としてとらえることも出来る。

また、マスクパターンに従って、半導体チップにレイアウトパターンが形成されることを考慮すると、上記データ DT 1は、レイアウトパターンを表しており、上記端子の座標は、レイアウトパターンにおける座標を表しているととらえることも出来る。

前記第 1のデータ DT 1は、前記ハード I Pモジュールのデ一夕と同様に、機能及び性能的な検証を経たデ一夕であるから、それによつて特定される回路の機能や性能は既に安定されている性質のものである。集積回路の設計に第 1のデータ DT 1を用いることにより、集積回路の第 1の回路 2に対し少ない設計工数で、機能及び性能上高い信頼性を保証することが可能になる。

第 2のデ一夕 DT 2は、第 2の回路 3の機能を HDL等のコンピュータ言語で機能記述したデ一夕である。第 2図の例では、ネット名 n l~n 6 と信号名 P S I N, P S 3 N, RX I N, ER I Nとを用いて、第 1図に示される論理ゲート 30〜33を機能記述している。第 2のデ一夕 DT 2 は、前記ソフト I Pモジュールのデータと同様に、それによつて特定される回路の機能や性能はハード I Pモジュールの場合ほど安定性が保証されていない反面、回路の駆動能力等に関する設計の自由度が保証されている。例えば、ィンバ一夕 32の外部負荷が小さい場合には当該ィンバ一夕 3 2には駆動能力の比較的小さな回路を割り当てれば良い。一方、アンドゲート 3 1の外部負荷が大きい場合には当該アンドゲート 3 1には駆動能力の比較的大きな回路を割り当てれば良い。このように、集積回路の設計に第 2のデ一夕 D T 2を用いることにより、集積回路の第 2の回路 3に対し、回路の駆動能力等に関する設計の自由度を保証しながら、最終的にその第 2の回路 3の図形パターンを設計することが可能になる。尚、このモジュール 1の外部に接続される負荷の大きさに従って、第 2のデ一夕 D T 2を変えるのであれば、論理ゲート 3 3及び 3 0に対するデ一夕については変更しなくても良い。この場合、変更量が少なくなるため、更に設計工数の低減を図ることも可能である。

前記第 3のデータ D T 3は、例えば前記第 1の回路 2の第 1のデータ D T 1に含まれる端子の端子名 N 1〜N 6と、前記第 2の回路 3の第 2のデ —夕 D T 2に含まれネットのネット名 n 1 ~ n 6とを対応付けるデ一夕である。例えば第 1のデ一夕 D T 1におけるネット名 n 1は第 2のデ一夕 D T 2における端子名 N 1に対応される。この第 3のデータ D T 3によつて、第 1図に示されるように第 1の回路 2と第 2の回路 3との接続関係が規定される。第 2図の第 3のデータ D T 3において、 S C I— H A R D U 1 ( N 1 ( n 1 ) ， N 2 ( n 2 ) ，，，，）は、第 1のデータ D T 1 (名称 S C I— H A R D ) を参照することを意味し、参照に際して、端子名 N 1はネヅト名 n 1に対応し、端子名 N 2はネヅト名 n 2に対応することを表している。第 3のデ一夕 D T 3は、集積回路の設計において、夫々異なる設計データを出発点として設計された第 1の回路 2の図形パターンと第 2の回路 3の図形パターンとを一体化（接続）するのに用いられる。このことを考慮すると、上記第 2のデ一夕及び第 3のデータとして示してある記述デ一夕において、 n l， n 2等は、第 2の回路 3における論理回路のノード、例えば論理回路の入力ノード或いは/及び出力ノードを表しているとも見なすことが出来る。

第 3図には集積回路の設計に用いられるエンジニアリングワークステ —シヨン、パーソナルコンピュータ若しくは設計装置のようなコンビユー夕の一例が示される。第 3図に示されるコンピュータ 4は、プロセッサ及びメモリなどを実装したプロセッサボード、そして各種イン夕フェースボ ―ドを搭載した本体 4 2に、ディスプレイ 4 0、キ一ボ一ド 4 1、デイスクドライブ 4 3などの代表的に示された周辺機器が接続されて構成される。第 2図で説明した第 1乃至第 3のデ一夕 D T 1 -D T 3を含む I Pモジュールデータは記憶媒体 4 4に格納されている。記憶媒体 4 4は、特に制限されないが、前記ディスクドライブ 4 3に装着されて、それに記憶されている I Pモジュールデ一夕がコンビュ一夕の本体 4 2に読み込まれる。例えば、読み込まれた上記第 2及び第 3のデ一夕が、 H D Lで記述された記述データであった場合、上記コンピュータはこれを解読して処理を行う。解読して処理を行うために、上記コンピュータは特定のプログラムを実行する。コンピュータは分散処理システムであっても良い。例えば、ディスクアクセス、レイアウト演算、マンマシン 'イン夕フェースの夫々を個別のコンピュータを用いて処理させ、処理結果を連携して利用可能にしても良い。尚、上記第 1乃至第 3のデータ D T I D T 1 〜D T 3を含む I Pモジュールデータの容量が大きくなり、 1個の記憶媒体 4 4に格納することが不可能になった場合には、複数の記憶媒体に渡って上記 I Pモジユールデ一夕が格納されるようにしても良い。勿論、上記 I Pモジュールデータを、予め複数の記憶媒体に格納するように分割しておいて、複数の記憶媒体に格納しても良い。

第 4図には I Pモジュール 1の第 2の回路 3に外部負荷に応じた回路を採用する設計処理の手順が概略的に示されている。この処理は、前記記憶媒体 4 4から I Pモジュールデ一夕をコンピュータ 4に読み込み、読み込んだ I Pモジュールデータに対応する I Pモジュール 1を一つの内蔵モジュールとして含むマイクロコンビュー夕のような半導体集積回路を設計する処理の一部に含まれる処理として位置付けることができる。第 4 図は、第 5図のようにィンバ一夕 3 2の外部負荷が相対的に大きい場合 ( a ) の処理と相対的に小さい場合（b ) の処理とを混在させて示している。特に制限されないが、本実施例では、モジュール 1の外部に接続される回路は、このモジュールと同じ半導体チップに形成される。即ち、第 5 図を例にするならば、製品デ一夕（a ) に対応する 4個のインバ一夕回路又は製品デ一夕（b ) に対応する 1個のインバー夕回路は、モジュール 1 と同じ半導体チップに形成される。勿論、 4個のインバー夕回路が同じチップに形成されるか 1個のィンバ一夕回路が同じチップに形成されるかは、製造しょうとする製品によって決まる。即ち、製品（a ) を製造するのか製品（b ) を製造するのかによつて決定される。

第 4図において 5 O Aで示される製品毎のデ一夕（a ) は、第 5図に示されている様に 4個のィンバ一夕回路をモジュール 1に接続して製品 ( a ) を作る場合の機能記述データを示しており、 I Pモジュール 1のィンバ一夕 3 2に接続される外部負荷が相対的に大きな場合を示している。一方、第 4図において 5 0 Bで示される製品毎のデータ（b ) は、第 5図に示されている様に 1個のインバー夕回路をモジュール 1に接続して製品（b ) を作る場合の機能記述デ一夕を示しており、 I Pモジュール 1のィンバ一夕 3 2に接続される外部負荷が相対的に小さな場合を示している。 I Pモジュール 1を一つの内蔵モジュールとして含むマイクロコンピユー夕のような半導体集積回路を設計するとき、前記ィンバ一夕 3 2の外部負荷が大きい場合には、 5 1で示されるところのコンピュータ上に口一ドされた第 2のデ一夕 D T 2と、 5 O Aで示されるところのデ一夕とが論理合成される（ステップ S I A；) 。これにより、コンピュータ上にロードされている第 2のデ一夕は、 52 Aで示されるように、第 2の回路 3のィンバ一夕 32に駆動能力の大きなィンバ一夕 I NV— Pを採用するように、' その記述が修正される。一方、半導体集積回路を設計するとき、前記ィンバ一夕 32の外部負荷が小さい場合にも、 5 1で示されるところのコンピュー夕上にロードされた第 2のデータ DT 2と、 50Bで示されるところのデ一夕とが論理合成される（ステップ S 1 B) 。但し、この場合にはデ一夕 50 Bから、上記ィンバ一夕 32の外部負荷が比較的小さいことが判定されるため、コンビユー夕上に口一ドされている第 2のデータは、 52 Bで示されるように、第 2の回路 3のインバー夕 32に駆動能力の小さなインバー夕 I NV—Sを採用するように、その記述が修正される。即ち、製品デ一夕から呼び出されているモジュール S C I内で規定されているィンバ一夕回路 32の記述部（a s s i gn ER I N=— n 6) が、負荷が比較的大きいと判定された場合（製品データ（a) ) には駆動能力の大きなィンバ一夕 I NV— Pに変換され、負荷が比較的小さいと判定された場合（製品データ（b) ) には駆動能力の小さなインバー夕 I NV— Sに変換される。前記論理合成処理（S 1A, S 1 B) では夫々後で詳述するハード部分論理合成用ライブラリ 60の端子負荷容量成分や端子のタイミング情報.も参照してィンバ一夕 32の駆動能力を見積もり、見積もつた駆動能力を満足するところの I NV— Pや I NV— Sなどの素子を論理合成用セルライブラリ 6 1から検索して採用する。

第 6図には前記 I Pモジュールデ一夕を用いて半導体集積回路を設計する処理が全体的に示されている。第 7図には第 6図の I Pモジュールデ —夕 I PDが列挙されている。第 4図や第 6図等に示されている設計処理の方法は、この方法により形成されたマスクパターンを用いて半導体集積回路が製造されることから、半導体集積回路の製造方法と見なすことも可能である。第 6図及び第 7図において I Pモジュールデ一夕には参照符号 I P D が与えられている。 I Pモジュールデータ I P Dは、ソフト部分 R T Lデ —夕 6 1、ハード部分論理合成用ライブラリ 6 0、ソフト部分ハード部分接続情報 6 2、ハード部分論理検証用ライブラリ 6 3、ハード部分ネットリスト 6 4、及びハード部分レイァゥト情報 6 5を有する。 I Pモジユールデ一夕 I P Dは、 C P U等の I Pモジュール毎のデ一夕である。図においてソフト部分とは前記第 2のデータ D T 2に呼応するような機能記述されたデータを意味し、ハ一ド部分とはマスクマスクパターンデ一夕のような前記第 1のデ一夕 D T 1に呼応する図形パターン等を特定するデー夕である。

前記ソフト部分 R T Lデータ 6 1は、例えば H D Lで回路を記述したデ一夕を含んでおり、この記述データを論理合成することにより、その回路のネットリストを発生させることが出来るような記述レベル（R T L ) で回路の機能を記述した機能記述データを含んでいる。前記第 2のデータ D T 2はこのソフト部分 R T Lデータ 6 1の一部を成す。

前記ハード部分論理合成用ライブラリ 6 0及びハード部分論理検証用ライブラリ 6 3は、ハード部分に対する実負荷でのタイミング検証によつて予め得られたデータであり、ハード部分における端子の信号入出力タイミングゃ端子の入力容量成分等の情報を有している。前者は前記論理合成 S 1 ( S 1 A , S 1 B ) に用いられ、後者は論理検証（S 2 ) に用いられる。これら双方の情報は情報フォーマツトは相異されるが、情報の内容は相互に類似している。前記ハード部分論理合成用ライブラリ 6 0及びハード部分論理検証用ライブラリ 6 3は、前記第 1の回路 2の端子における信号入出力タイミング、端子の入力容量成分、端子の負荷駆動能力、論理機能などを表す第 4のデ一夕 D T 4を含んでいる。この第 1の回路 2の端子は、第 2の回路 3との接続端子となるため、この第 4のデ一夕 D T 4は、第 2の回路 3から第 1の回路 2の端子における特性或いは/及び論理機能を見えるようにするデータとして把握することができる。

前記ソフト部分ハード部分接続情報 6 2は前記第 3のデ一夕 D T 3を aんでぃる。

前記ハード部分レイァゥト情報 6 5は前記第 1のデ一夕 D T 1を含んでいる。ハード部分ネットリスト 6 4はハード部分のネットリストの情報を有している。

前記 I Pモジュールデ一夕 I P Dのユーザ（例えば半導体集積回路の設計者）は、当該 I Pモジュールデータ I P Dで特定される I Pモジュールを一つの回路に採用して集積回路を設計する。ユーザは、論理合成用セルライブラリ 7 0、及び外部接続情報 7 1を用意する。外部接続情報 7 1は I Pモジュールとその外部との接続情報であり、設計しょうとする集積回路の最上位のネットリス卜の情報を用いることができる。この情報は例えば第 4図の製品毎のデータ 5 O A , 5 0 Bのような情報を含んでいる。論理合成処理 S 1では、第 4図で説明したように I Pモジュール 1内の第 2 の回路 3に対する論理セルの割り当てや、 I Pモジュール 1の第 2の回路 3とその外部との接続などの処理が行われ、ソフト部分のネットリスト 7 2が生成される。

論理検証処理（S 2 ) では、 I Pモジュール 1をその他の回路との関連において論理検証する。このとき、 I Pモジュール 1における第 2の回路 3と I Pモジュール 1の外部との間の信号ィンタフヱ一ス状態等は、前記ソフト部分ネットリスト 7 2、ソフト部分ハード部分接続情報 6 2、ハード部分論理検証用ライブラリ 6 3、及びハード部分ネットリスト 6 4を用いて把握することができる。

論理検証後は、論理検証されたソフト部分ネットリスト 7 2及びハード部分レイアウト情報 6 5等を用いて集積回路全体のレイァゥト設計を行う（S 3 ) 。このとき、第 1の回路 2に代表されるハード部分の端子座標と第 2の回路 3に代表されるソフト部分のネット名との接続関係が必要な場合には、前記第 3の情報に代表されるソフト部分ハード部分接続情報 6 2を参照すればよい。

以上のように、前記記憶媒体 4 4に格納されたデータをコンピュータ 4 に読み込んで集積回路の設計に利用すれば、データの全てがソフト I Pモジュールの場合よりも回路の機能及び性能を保証でき、且つ、データの全てがハード I Pモジュールの場合よりも設計に自由度があってレイァゥト工数も低減することができる。したがって、コンビユー夕 4を用いて半導体集積回路を設計する処理の効率化を実現することができる。

更に、上述の例では、集積回路の設計部品として位置付けられる一つの I Pモジュール 1が前記第 1の回路 2及び第 2の回路 3を含んで構成されている。このとき、前記第 1の回路 2は所定の機能を達成するための中核的な回路とされ、前記第 2の回路 3は前記第 1の回路 2を別の回路にィン夕フェースするバッファ回路とされる。機能及び性能共に高度が要求されることが多い中核的な回路に対しては機能及び性能が保証された回路パターンをそのまま利用することが得策である。これに対して、中核的な第 1の回路 2に比べバッファ回路の機能は簡単であり、それ故に、必要な性能を確保することも比較的容易である。したがって、 I Pモジュールの外部にどのような性能でどのような機能の回路が接続されるのかを予め特定することができない状況にあることを考慮すると、 I Pモジュール 1 をモジュール単位の部品デ一夕として利用することにより、モジュールの中核部分の機能及び性能をそのまま維持しながら、インタ一フェースには外部負荷に従って低消費電力やチップ面積の縮小化などの要求に応じた設計を、比較的少ない工数で施すことができるようになる。このように、 I Pモジュールデータはハード部分とソフト（H D L記述など）部分を持ち、インターフェース部分など調整が必要となる部分はソフト部分とし、自由度を持たせてあるから、集積回路の設計において、外部負荷に合わせて低消費電力を促進し、また、チップ占有面積の低減を図るといった、過去の設計資産データに対する部分的な修正を容易に行うことができる。第 8図には前記第 1の回路 2をハ一ド I Pモジュールとし、第 2の回路

3をソフト I Pモジュールとし、夫々別々の I Pモジュールで構成する例が示される。但し、一対の I Pモジュールは一体となって単一機能（一つのモジュール）を実現するものであり、当初から一体的な使用が予定されている。それ故に、第 8図の回路の I Pモジュールデータは、第 9図に示されるように、第 1の回路 2のレイァゥトパターンを定める第 1の情報 D T 1、及び第 2の回路 3の機能を定める第 2の情報 D T 2に、必ず第 3の情報 D T 3が付随している。第 3の情報 D T 3は例えば、第 1の回路 2を意味するハ一ド I Pモジュールの端子名と第 2の回路 3を意味するソフト I Pモジュールのネット名は、同一名のもの同士を接続する、という情報とされる。端子名とネット名が相異する場合にも、第 2図のように相互間の接続関係を定義する情報（データ）を与えればよい。

見方を変えると、前記の様な第 3の情報 D T 3が、複数の I Pモジュ一ルに対して提供されれば、例えこれらの I Pモジュールが別々に提供されていても一体的な使用が予定された I Pモジュールと考えることもできる。更に進めて考えるならば、互いに別々の I Pモジュールとして提供されたものを、上記第 3の情報により一体的な I Pモジュールとして使うことが可能となる。この場合には、 I Pモジュールの資産としての価値が向上したものと見ることもできるものである。

第 1 0図は第 1及び第 2の回路の別の例が示される。今までの説明では第 2の回路 3はバッファ回路としたが、本発明はそれに限定されない。第 1 0図に例示されるように、タイミングがクリティカルになる部分やタイミングなどの調整のない部分をハード部分（第 1の回路 2) とし、夕イミング /面積/消費電力を調整したい部分を HD L或いは/及びゲ一トレベル等で記述したソフト部分（第 2の回路 3) として、 1つ I Pモジュ一ルを構成することができる。第 1 1図にはその I Pモジュールのデ一夕の一例が示されている。

第 1 0図の I Pモジュール 1は CPUモジュールを一例としている。 C PUの I Pモジュールは、ァドレスデコーダ 20s /ROM 2 1、 10 (入出力）制御部 22、レジス夕 23、 ALU (演算器） 24、命令デコーダ 35、及び命令フェッチュニット 3 6、複数個の入出力ゲート 37 A〜3 7 Eが設けられる。この例では、命令デコーダ 35、命令フェッチュニヅト 36及び複数個の入出力ゲ一ト 37 A~37 Eがソフト部分を構成し、前記第 2の回路 3と同じように機能記述データによって表され、その他の部分はハ一ド部分を構成し、前記第 1の回路 2と同様にマスクパターンデ一夕を含めて提供される。この場合、集積回路の設計時に、命令デコーダ 3 5及び命令フェッチュニット 3 6は、動作周波数に応じてタイミングと面積を調整することが出来るようになる。例えば、設計対象の半導体集積回路が高い周波数で動作されるべきものの場合タイミングが厳しいので、命令デコーダ 3.5及び命令フェッチュニット 3 6を夕イミング重視で論理合成する。これに対して、低い周波数で動作されるべきもの場合には、タイミングに余裕があるので、命令デコーダ 35及び命令フェッチュニット 3 6をチップ占有面積の低減重視で論理合成する。例えば、タイミング重視で論理合成するのであれば、論理合成の際に、比較的物理サイズの大きな論理ゲートが選択され、占有面積の低減を重視するのであれば、比較的物理サイズの小さな論理ゲートが選択される。入出力ゲート 37A〜3 7 Eに対しては、例えば第 1図で説明した観点から論理合成が行われる。第 1 2図には第 1 0図の第 1の回路 2 ( 20〜24) をハードモジユールとし、第 2の回路 3 ( 3 5〜3 7 ) をソフトモジュールとし、夫々別々の I Pモジュールで構成する例が示される。但し、。？11を構成する各1 Pモジュールは一体となって単一機能を実現するものであり、当初から一体的な使用が予定されている。この関係は第 1図に対する第 8図の関係と同じである。第 1 2図の回路の I Pモジュールデ一夕は、第 1 3図に示されるように、第 1の回路 2のレイァゥトパターンを定める第 1の情報 D T 1、及び第 2の回路 3の機能を定める第 2の情報 D T 2に、必ず第 3の情報 D T 3が付随している。勿論、第 1の情報 D T 1、第 2の情報 D T 2及び第 3の情報 D T 3が、一つの記憶媒体に格納されて提供される必要はなく、これらの倩報を別々の記憶媒体に格納して提供しても良い。上記第 3 の情報 D T 3が第 1の情報と第 2の情報を接続するものであるため、この場合にも一体として使用することに該当するものである。

第 1 4図には I Pモジュールデ一夕の別の例が示される。第 6図に対してハード部分ネットリスト 6 4が省かれている。論理検証 S 2はハード部分論理検証用ライブラリ 6 3の情報だけで行うことも可能である。 I Pモジュールデータのデ一夕量は減るが論理検証に要する時間が若干増えると予想される。

第 1 5図には. I Pモジュールデ一夕の更に別の例が示される。第 6図に対してハード部分論理検証用ライブラリ 6 3及びハード部分論理合成用ライブラリ 6 0が省かれている。論理合成 S 1及び論理検証 S 2にライブラリを使用せず、ハード部ネットリスト 6 4を流用することも可能であり、 I Pモジュールデータのデータ量を減らすことが可能となる。しかしながら、この場合には、論理合成の際に所望の結果が得られない可能性及び論理検証の精度が低下する恐れがある。これら第 1 4図及び第 1 5図の実施例では、デ一夕量の削減が図れるため、記憶媒体の記憶容量を有効に使うことが可能となる。第 1 6図には I Pモジュールデータの更に別の例が示される。第 2の回路 3のようなソフト部分の第 2のデータ D T 2は、第 6図のソフト部分 R T Lデ一夕 6 1のような R T Lの機能記述に限定されず、（A ) に示されるようなソフト部分ネットリストデ一夕 6 1 A、 ( B ) に示されるようなソフト部分トランジスタレベルデータ 6 1 Bであってもよい。更には、 ( C ) に示されるソフト部分生成プログラム 6 1 Cであってもよい。ソフト部分生成プログラム 6 1 Cは、前記第 1の回路に接続される第 2の回路 3の機能をコンピュータ言語で生成する処理を支援するプログラムである。このプログラムとして、例えば、論理回路図工ディ夕のような公知のュ一ティリティ一プログラムを採用することができる。前記プログラムは、ハード部分レイァゥト情報のような前記第 1のデータと共に記憶媒体に格納されて、 I Pモジュールのユーザに提供される。当該プログラムをコンビュー夕に読み込んで実行することにより、前記コンピュータ上で前記第 2の回路の第 2のデータを生成することができる。

以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能でる。

例えば、上記記憶媒体に格納されて提供されるデータの内、前記第 3のデータに関しては、記憶媒体からの読み込みに代えて、コンピュータの入力装置（例えばキーボード）から入力するようにしてもよい。

或いは、既に提供済みの第 1の情報と第 2の情報とを接続するために、前記第 3の情報のみを記憶媒体に格納して提供しても良い。

上記では、イン夕一フェース部を H D L記述のソフト部分とし内部をハ ―ド部分とした I Pモジュールの例、調整が必要な部分をソフト部分としタイミングがクリティカルになる部分などをハード部分とした例、調整が必要な部分を一つまたは複数のソフ卜 I Pモジュールとしタイミングがクリティカルになる部分などを一つまたは複数のハード I Pモジュールとした例などを説明したが、その他の所要の要因を考慮しながら第 1のデ一夕と第 2のデータに分けてモジュールのデータを構成してもよい。また、記憶媒体に格納した上記情報を通信経路を介して供給し、この供給された情報を用いて半導体集積回路の設計を行っても良い。更に、通信経路を介して供給された上記情報を記憶媒体に格納して、その格納情報を使って半導体集積回路の設計を行っても良い。

HDLとしては、例えば I EEE 1076として標準規格とされている VHD L ( V S H I C hardware de s cr ipt i on 1 anguage)或いは I EEE 1364で標準化が進められている V e r i 1 o g— HD L等を使うことが出来る。

以上説明した実施例によれば以下の効果を得ることができる。

I Pモジュールデ一夕は集積回路の図形パターンを定義するハード部分と、回路の機能を定めるソフト部分（HDLなどで記述された情報）とを持ち、インターフェース部分等の調整が必要となる部分はソフト部分でデータを持ち、自由度を持たせてあるから、集積回路の設計において、外部負荷に合わせて低消費電力を促進し、また、チップ占有面積の低減を図るといった、設計資産データに対する部分的な修正を容易に行うことがでぎる。

したがって、本発明に係る記憶媒体のデ一夕をコンピュータで読み込んで集積回路の設計に利用すれば、全てがソフトモジュールの場合よりも回路の機能及び性能を保証でき、且つ、全てがハードモジュールの場合よりも設計に自由度があつて設計工数の低減にも資することができる。

上記ソフト部分に代えて、回路機能をコンピュータ言語で記述する処理を支援するプログラムを記憶媒体に格納すれば、コンビユー夕上で前記回路部分を生成でき、これを用いれば上記同様の効果を得ることができる。産業上の利用可能性

本発明は、マイクロコンピュー夕などの製品展開に際して、集積回路を設計する場合に利用することができるばかりでなく、その他の集積回路や、全く新たな集積回路の開発に当っても利用することができる。更に、記憶媒体はコンピュータに組込まれたハードディスクの様な補助記憶装置、コンピュ一夕に着脱可能なファイルメモリなどであってもよいし、また、記憶媒体へのデータの初期的な記憶は通信回線若しくは通信ネットを介して行なわれてもよい。

Claims

請求の範囲

1 . 半導体チップに形成されるべき集積回路をコンピュータを用いて設計するためのデータが前記コンビュ一夕によって読取り可能に記憶された記憶媒体であって、前記記憶媒体に記憶されたデータは、

前記集積回路を構成する複数の回路の内の第 1の回路を前記半導体チヅプに形成するための図形パターンを定める第 1のデ一夕と、前記集積回路を構成する複数の回路の内の第 2の回路の機能を定める第 2のデ一夕と、

前記第 1の回路と第 2の回路との接続関係を定める第 3のデ一夕と、を含むことを特徴とする記憶媒体。

2 . 前記第 1のデータは集積回路を形成する際に使われるマスクのパ夕一ンを定めるデ一夕であることを特徴とする請求の範囲第 1項に記載の記憶媒体。

3 . 前記第 2のデータは、前記第 2の回路の機能をハードウェア記述言語で記述した記述データであることを特徴とする請求の範囲第 2項に記載の記憶媒体。

4 . 前記第 3のデータは、前記パターンにおける領域と前記記述デ一夕内の記述により規定されたところの論理回路のノードとの対応を表すデ —夕であることを特徴とする請求の範囲第 3項に記載の記憶媒体。

5 . 前記第 3のデ一夕は、前記パターンにおける端子の端子名と、前記第 2のデータに含まれているところの第 2の回路におけるネットのネヅト名との対応を示すデータであることを特徴とする請求の範囲第 2項に記載の記憶媒体。

6 . 前記第 1の回路の端子における特性を表す第 4のデ一夕を含むことを特徴とする請求の範囲第 5項記載の記憶媒体。

. 前記第 4のデータは前記集積回路の検証に利用されるデ一夕であることを特徴とする請求の範囲第 6項に記載の記憶媒体。

. 前記集積回路は少なくとも一つのモジュールとその他の回路から構成され、前記第 1の回路及び第 2の回路は前記一つのモジュールを構成し、前記第 1乃至第 3のデ一夕は前記モジュール単位のデ一夕であることを特徴とする請求の範囲第 1項に記載の記憶媒体。

9 . 前記第 1の回路は所定の機能を達成する回路であり、前記第 2の回路は前記第 1の回路を別の回路にィン夕フェースするバッファ回路であることを特徴とする請求の範囲第 1項に記載の記憶媒体。

1 0 . 前記第 2のデータは、前記第 2の回路の機能を定めるレジスタレべル、トランジスタレベル、又はネットリストの中から選ばれた単数又は複数のデータであることを特徴とする請求の範囲第 1項に記載の記憶媒体。

1 1 . コンピュータを使って半導体集積回路を設計する際に用いられる I Pモジュールを格納した記憶媒体であって、前記記憶媒体に格納された一つの I Pモジュールは、

第 1の回路を半導体チップに形成する際に使われるマスクのパターンを表す第 1データと、

前記第 1の回路とは異なる第 2の回路の機能を定める第 2デ一夕とを含むことを特徴とする記憶媒体。

1 2 . 前記第 2データは、前記第 2の回路の機能を前記コンビュ一夕が解読可能な言語で記述した記述データであることを特徴とする請求の範囲第 1 1項に記載の記憶媒体。

1 3 . 前記言語はハードウェア記述言語であることを特徴とする請求の範囲第 1 2項に記載の記憶媒体。

1 4 . 前記一つの I Pモジュールは、一つの記憶媒体に格納されていることを特徴とする請求の範囲第 1 2項に記載の記憶媒体。

5 . 第 1の回路と前記第 1の回路とは異なる第 2の回路とを有するところの半導体集積回路の設計に利用されるデータを格納した記憶媒体であって、前記記憶媒体に格納されたデ一夕は、

前記第 1の回路を形成する際に使われるマスクのパターンにおける領域と、前記第 2の回路の機能を定める第 1のデ一夕内の第 2デ一夕によって規定される前記第 2の回路内のノードとの対応を示す第 3のデ一夕を含むことを特徴とする記憶媒体。

6 . 前記第 1のデータは、前記半導体集積回路の設計に際して使われるところのコンピュータによって解読可能な言語により、前記第 2の回路を定義した記述デ一夕であることを特徴とする請求の範囲第 1 5項に記載の記憶媒体。

. 前記領域は名前を有し、前記第 2データは前記第 2の回路内のネットを表し、該ネッ卜のネット名と前記名前との対応が、前記第 3のデー夕に含まれていることを特徴とする請求の範囲第 1 6項に記載の記憶媒体。

8 . 前記マスクのパターンは、それを表すデ一夕が、第 1の I Pモジュ —ルとされ、前記第 1のデータは、前記第 1の I Pモジュールとは異なる第 2の I Pモジュールとされることを特徴とする請求の範囲第 1 7 項に記載の記憶媒体。

9 . 半導体チップに形成されるべき集積回路をコンピュータを用いて設計するためのデ一夕及びプログラムが前記コンピュータによって読取り可能に記憶された記憶媒体であって、

前記記憶媒体に記憶されたデータは、前記集積回路を構成する複数の回路の内の第 1の回路を前記半導体チップに形成するための図形パ夕ーンを定める第 1のデ一夕を含み、前記記憶媒体に記憶されたプログラムは、前記集積回路を構成する複数の回路の内の回路であって前記第 1の回路に接続される第 2の回路の機能をコンピュータ言語で生成する処理を支援するものである、ことを特徴とする記憶媒体。

2 0 . 第 1の回路と前記第 1の回路に接続されるべき第 2の回路とを有する半導体集積回路の製造方法は、

前記第 1の回路を形成するために使われるマスクのパターンを表す第 1のデ一夕と、前記第 2の回路を規定する第 2のデ一夕とを有し、前記第 2のデータと論理合成用セルライブラリとを受けて、前記第 2の回路に対する要求に従って前記論理合成用セルライブラリからセルを選択して、前記第 2の回路を規定する第 3のデータを形成する論理合成ェ程を含むことを特徴とする半導体集積回路の製造方法。

2 1 . 前記論理合成工程には、前記半導体集積回路に含まれ、前記第 2の回路に接続されるべき第 3の回路を規定する第 4のデ一夕が供給され、該第 4のデ一夕から前記第 2の回路に対する要求が判定されることを特徴とする請求の範囲第 2 0項に記載の半導体集積回路の製造方法。 2 2 . 前記論理合成用セルライブラリは、互いに同じ機能でその電気的特性が異なる複数の論理回路をセルとして有することを特徴とする請求の範囲第 2 0項又は第 2 1項に記載の半導体集積回路の製造方法。 2 3 . 前記第 2のデータは、前記半導体集積回路の製造において使われるコンピュータによって解読可能な言語により記述された記述データを有し、前記第 3のデータはネットリストを有することを特徴とする請求の範囲第 2 0項又は第 2 1項に記載の半導体集積回路の製造方法。