WO2000039892A1 - Phased array antenna and its manufacturing method - Google Patents

Phased array antenna and its manufacturing method Download PDF

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phased array
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Tsunehisa Marumoto
Ryuichi Iwata
Youichi Ara
Hideki Kusamitu
Kenichiro Suzuki
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Nec Corporation
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Definitions

  • the present invention relates to a phased array antenna used for transmitting and receiving high-frequency signals such as microwaves and millimeter waves, and electrically adjusting a beam radiation direction by controlling a phase supplied to each radiation element, and a method of manufacturing the same. Things. Background art
  • phased array antenna consisting of a large number of radiating elements arranged in an array has been proposed as an on-board satellite tracking antenna or a satellite-mounted antenna.
  • This type of phased array antenna has the function of arbitrarily changing the beam direction by electronically changing the phase fed to each radiating element.
  • phase shifter is used as a means for changing the feed phase of each radiating element.
  • a digital phase shifter composed of a plurality of phase shift circuits each having a fixed and different phase shift amount (hereinafter, a digital phase shifter is simply referred to as a phase shifter) is used. It is.
  • Each phase shift circuit is turned on / off by a 1-bit digital control signal, and by combining the phase shift amounts of each phase shift circuit, the entire phase shifter can be shifted from 0 ° to 360 °.
  • the feed phase is obtained.
  • phased array antennas use a large number of semiconductor devices such as PIN diodes and GaAs FETs as switching elements in each phase shift circuit, and many drive circuit components for driving these devices. .
  • a DC current or DC voltage is applied to these switching elements to turn them on and off, thereby changing the transmission path length, susceptance, reflection coefficient, etc. Is generated. .
  • Ka-band about 20 GHz or higher
  • an antenna for a low earth orbit satellite tracking terminal for example, frequency: 3 OGHz
  • Beam scanning range Beam tilt angle 50 ° from the front
  • Opening area approx. 0.1 3 m 2 (36 OmmX 36 Omm)
  • phase shift circuit used for each phase shifter must have 4 bits (minimum bit shift). Phaser 22.5 °)
  • a phased array antenna having such a high gain and applicable to a high frequency band is intended to be realized by the above-described conventional technique, for example, the phased array antenna described in Japanese Patent Application Laid-Open No. 11-290301 shown in FIG.
  • the following problems I got it.
  • a single driver circuit controls the individual phase shift circuits in each phase shifter. It is necessary to connect all the phase shift circuits individually.
  • the number of wirings required for the connection is equal to the number of radiating elements X the number of bits of the phase shift circuit, and if the above-mentioned numerical values are applied, in the array arrangement of 72 radiating elements x 7 2 (2 radiating elements)
  • the spacing between the radiating elements must be around 5 mm, but in the conventional technology, the width of the wiring bundle is large. Too physical to be physically located.
  • An object of the present invention is to solve such a problem, and an object of the present invention is to provide a phased array antenna having a high gain and applicable to a high frequency band. Disclosure of the invention
  • a phased array antenna has a radiating element and a phase control means formed in separate radiating element layers and phase control layers, respectively, and has a multilayer structure as a whole.
  • the phase shift control of each phase control means is performed by the signal lines and the scanning lines thus obtained. This removes at least the radiating elements from the phase control layer and reduces the area occupied by them on the phase control layer.
  • the signal lines and the scanning lines for phase shift control are shared by a plurality of phase control means, the number of signal lines can be significantly reduced.
  • the drive circuit that composes the phase shift unit is formed by a thin film transistor on a glass substrate, and a micromachine switch is used for the phase shift circuit, and these are the same. It is put in a chip. As a result, the area occupied by these circuit components can be reduced compared to the conventional case.
  • phase shift unit can be configured with a relatively small area, a large number of radiating elements can be arranged in units of thousands in optimal intervals (about 5 mm) for high-frequency signals of about 30 GHz, resulting in high gain.
  • a phased array antenna applicable to a high frequency band can be realized.
  • each phase control means which is repeatedly formed, is mounted on a first substrate, and is mounted on a second substrate on which a phase control layer is formed.
  • FIG. 1 is a block diagram of a phased array antenna according to one embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing a configuration example of a multilayer substrate.
  • FIG. 3 is a diagram illustrating a configuration example of the present invention using a radial waveguide.
  • FIG. 4 is a diagram illustrating a configuration example of the present invention using a reflective space-fed phased array antenna.
  • FIG. 5 is a block diagram showing a phase shift unit.
  • FIG. 6 is a timing chart showing the operation of the phase control unit.
  • FIG. 7 is a timing chart showing another operation of the phase control unit.
  • FIG. 8 is a perspective view showing a configuration example of the switch.
  • FIG. 9 is an explanatory diagram showing a bare chip mounting example.
  • FIG. 10 is an explanatory diagram showing an example of chip formation by a package.
  • FIG. 11 is an explanatory diagram illustrating an example of a circuit included in a chip.
  • FIG. 12 is a circuit layout diagram showing the first embodiment.
  • - Figure 13 is a circuit layout diagram showing an example of the configuration inside the chip.
  • FIG. 14 is a circuit layout diagram showing the second embodiment.
  • FIG. 15 is a circuit layout diagram showing the third embodiment.
  • FIG. 16 is a circuit layout diagram showing the fourth embodiment.
  • FIG. 17 is a circuit layout diagram showing the fifth embodiment.
  • FIG. 18 is a circuit layout diagram showing the sixth embodiment.
  • FIG. 19 is a diagram illustrating a configuration example of a conventional phased array antenna. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of a phased array antenna 1 according to one embodiment of the present invention.
  • phased array antenna is used as a transmitting antenna for a high-frequency signal
  • the present invention is not limited to this. It is also possible to use. Further, when the entire antenna is composed of a plurality of subarrays, the present invention may be applied to the phased array antenna of each subarray.
  • FIG. 1 is a diagram for explaining the configuration of the phased array antenna 1.
  • a phased array antenna 1 includes a multilayer board 2 on which an antenna radiating element, a phase control circuit, and the like are mounted on a multilayer board, a feed section 13 for supplying high-frequency power to the multilayer board 2, and a multilayer board.
  • the control unit 11 controls the phase of each radiating element of the unit 2.
  • m X n (m, n is an integer equal to or greater than 2) radiating elements 15 are arranged in an array, and the feeder 13 is connected to the splitter / combiner 14 and the strip line 24 (see FIG. The high-frequency signal is supplied via the bold line.
  • the arrangement of the radiating elements 15 may be arranged in a rectangular lattice array or in another array such as a triangular array.
  • Each radiating element 15 has a phase shifter 17 and a phase controller 18 for controlling it. Is provided.
  • phase shifter 17 provided for each radiating element 15, a part of the strip line connected to the phase shifter 17, and the phase controller 18 are collectively referred to as a phase shift unit. Let's say 16.
  • each phase shift unit 16 a circuit portion repeatedly formed between the phase shift units 16 or within the same phase shift unit 16 is integrated and formed on another substrate to form a chip. And implemented in a phase control layer 35 described later. Note that in this specification, a large number of identical or similar unit circuits are collectively formed on a substrate by a semiconductor process or the like, and then a small piece (first substrate) cut out for each unit is used.
  • the device that has been processed in order to mount and mount it on another substrate (second substrate) is called a chip.
  • a chip is formed by cutting out a large number of circuits formed in a single unit or processing it for mounting and mounting it on another substrate (second substrate). Call.
  • the control device 11 is a device that calculates a feed phase shift amount of each radiation element 15 based on a desired beam radiation direction.
  • the calculated phase shift amount of each radiating element 15 is output from the control device 11 to the signal line driving unit 12X and the scanning line selecting unit 12Y by the control signals 1IX and 11Y.
  • the signal line driving unit 12X and the scanning line selecting unit 12 # perform matrix driving, which will be described later, based on the control signals 1IX, 11 #, so that each of the phase control units 18 The phase shift amounts of the radiating elements 15 are individually set.
  • the trigger signal T rg ′ is a signal that determines the timing at which the phase shift amount set in each phase control section 18 is instructed and output to each phase shifter 17.
  • the power supply phase shift amount to each radiating element 15 is Can be updated at the same time, and the beam radiation direction can be changed instantaneously. Further, by constantly outputting the trigger signal T rg ′, it is possible to sequentially update the supply potential phase to each radiating element 15.
  • phase shifters 17 are partially switched without switching at the same time, instantaneous interruption of the radiation beam can be avoided.
  • the multilayer substrate unit 2 of the phased array antenna according to the present embodiment will be described.
  • FIG. 2 is an explanatory diagram showing an example of the configuration of a multilayer substrate, and shows a perspective view and a schematic cross-sectional view of each layer.
  • Each of these layers is patterned by photolithography, etching, and printing techniques, and then laminated to form a multilayer structure.
  • stacking order of each layer is not necessarily limited to the form shown in FIG. 2, and may be deleted or added or the stacking order may be partially changed depending on the conditions of electrical and mechanical requirements.
  • the present invention is also effective in such cases.
  • a branch strip line 23 for distributing a high-frequency signal from the feeding unit 13 (not shown in FIG. 2) of FIG. 1 is formed.
  • a tournament system in which two branches are repeated or a series distribution system in which the main line is gradually branched in a comb shape can be used.
  • a dielectric layer 38 A and a grounding layer 39 A made of a conductor are further provided outside the distribution / combination layer 39. Is added.
  • a bonding layer 37 (second bonding layer) is provided via a dielectric layer 38.
  • the coupling layer 37 is formed of a conductor pattern in which a hole, that is, a coupling slot 22 is formed in the ground plane.
  • phase control layer 35 is provided via a dielectric layer 36.
  • the phase control layer 35 is provided with phase shift units 16 and wirings X1 to Xm and Y1 to Yn for individually controlling these phase shift units 16.
  • phase control layer 35 a coupling layer 33 (first coupling layer) having a coupling slot 21 similar to the coupling layer 37 is provided via a dielectric layer 34. ing. Above it, a radiating element layer 31 on which a radiating element 15 is formed via a dielectric layer 32 is provided.
  • the parasitic element 15 A is added for widening the band, and may be configured as necessary.
  • dielectric layers 31 B, 32, and 38 a material having a low dielectric constant of about 1 to 4, such as a printed circuit board, a glass substrate, or a foam material is used.
  • these dielectric layers may be spaces (air layers).
  • a high-permittivity substrate having a relative permittivity of about 5 to 30, such as a ceramic substrate of aluminum or the like, a glass substrate, a high-permittivity printed board, or the like is used.
  • a substrate having a relative dielectric constant of about 1 to 11 such as a printed board, a ceramic substrate, a glass substrate, or a foam material is used.
  • a space may be formed as the dielectric layer 34.
  • the individual layers constituting the multilayer substrate section 2 are separately disassembled for simplicity, but the layers are adjacent to the dielectric layers 31B, 32, 34, 36, 38, 38A.
  • the layers to be formed, for example, the radiating element layer 31 and the coupling layer 33 can be realized by forming a pattern on one or both sides of the dielectric layer.
  • the dielectric layer does not necessarily need to be formed of a single material, and may have a configuration in which a plurality of materials are stacked.
  • the high-frequency signal from the power feeding section 13 (not shown in FIG. 2) is transmitted from the strip line 23 of the distribution / combination layer 39 to the coupling slot 22 of the coupling layer 37. , And propagates to the strip line of the phase control layer 35.
  • a predetermined feed phase shift amount is given by the phase shifter 17, and propagates to the radiating element 15 of the radiating element layer 31 via the coupling slot 21 of the coupling layer 33, and It is radiated from 15 to a predetermined beam direction.
  • each phase shift unit 16 that is, one of the phase shifters 17 provided for each radiation element 15 and one of the strip lines connected to the phase shifter 17
  • the phase control section 18 between the phase shift units 16 or The circuit section commonly used in one phase shift unit 16 is mounted on the phase control layer 35 as a chip 67.
  • FIG. 1 shows a case where the entire phase shift unit 16 is formed into chips.
  • phase control layer 35 a signal line drive unit 12X and a scanning line selection unit 12Y are arranged on the phase control layer 35 and in an external region other than the multilayer structure region.
  • phase control layer 35 a wiring pattern of the trigger signal line Trg and a power supply pattern / ground pattern for driving various circuits are also formed.
  • the signal lines X1 to Xm and the scanning lines Y;! To Yn are formed on the phase control layer 35 so as to intersect with each other, and each of the phase control sections 18 is connected in a grid pattern. ing.
  • the signal line driving unit 12 sequentially transmits driving signals via the signal lines 1 to 111, while the scanning line selecting unit 12 Y sequentially selects the scanning lines Y 1 to Y ⁇ .
  • a desired phase shift amount is set in the phase control unit 18 located at the intersection.
  • the circuit section repeatedly formed between the phase shift units 16 or within the same phase shift unit 16 is integrated and formed on another substrate (first substrate). After that, the substrate was mounted on the substrate (second substrate) on which the phase control layer 35 was formed.
  • phased array antenna can be improved.
  • manufacturing cost of a high-gain phased array antenna composed of thousands of phase shift units can be significantly reduced. Can be reduced.
  • each of the phase control sections 18 is connected in a grid pattern by signal lines Xl to Xm and scanning lines ⁇ 1 to ⁇ , and these signal lines X1 to Xm and scanning lines ⁇
  • a desired phase shift amount is set in the phase controller 18 located at the intersection.
  • the radiating element 15 and the phase shift unit 16 are formed on separate radiating element layers 31 and phase control layers 35, respectively. It has a multilayer structure.
  • the distributing / combining unit 14 is formed in a separate distributing / combining layer 39, and the phase control layer 35 and the distributing / combining layer 39 are connected by a connecting layer 37, so that the whole has a multilayer structure.
  • each radiating element 15 is optimally spaced around 5 mm.
  • a fused array antenna which can be arranged and has a high gain and can be applied to a high frequency band can be realized.
  • the beam scanning angle at which the grating lobe occurs is widened, so that the beam can be scanned over a wide range centering on the front of the antenna.
  • a distributed constant line such as a triplate type, a coplanar waveguide type, or a slot type can be used in addition to the microstrip type.
  • a printed dipole antenna, a slot antenna, an aperture element, and the like can be used as the radiating element 15, and in particular, a slot antenna by increasing the opening of the slot 21 in the coupling layer 33.
  • the radiating element layer 31 is also used as the coupling layer 33, and the radiating element layer 31 and the parasitic element layer 31A become unnecessary.
  • a high-frequency signal may be coupled using a conductive feed pin that connects the strip line of the phase control layer 35 to the radiating element 15.
  • a conductive feed pin provided to project from the strip line of the phase control layer 35 into the dielectric layer 38 via a hole provided in the coupling layer 37 is used. High frequency signals may be combined.
  • the same function as that of the distribution / combination layer 39 can be realized by using a radial waveguide.
  • c in this case is an explanatory diagram showing an example of the configuration of the present invention when using the radial waveguide, distributing and combining function, of the multilayered substrate unit 2 shown in FIG. 3, the dielectric layer 3 8, tangent This is realized by the formation 39A and the probe 25, and the combined distribution layer 39, which was required in the configuration of Fig. 2, is not required.
  • the dielectric layer 38 is composed of a printed circuit board, a foaming agent, or a space (air layer).
  • ground layer 39A a copper foil on a printed circuit board may be used as it is, or a metal plate or a metal housing surrounding the entire side surface of the dielectric 38 may be separately provided.
  • the present invention is applicable to a space-fed phased array antenna.
  • Fig. 4 shows a configuration example of a reflective space-fed phased array antenna.
  • the phased array antenna 1 shown in FIG. 4 is composed of a radiation feed section 27 including a feed section 13 and a primary radiating section 26, a multilayer board section 2, and a control device 11 (not shown).
  • the multilayer substrate part 2 is different from the form shown in FIG. 2, and is composed of a radiating element layer 31, a dielectric layer 32, a coupling layer 33, a dielectric layer 34, and a phase control layer 35. ing. Further, since the function of the distribution / combination unit 14 shown in FIG. 1 is realized by the primary radiation unit 26, the distribution / combination layer 39 is excluded from the multilayer substrate unit 2.
  • phased array antenna 1 the high-frequency signal radiated from the radiation feeder 27 is received once by each radiating element 15 on the radiating element layer 31, and is received on the phase control layer 35 via the coupling layer 33.
  • Phase shift units 16 respectively.
  • the high-frequency signal is phase-controlled by each phase shift unit 16, propagates again to each radiating element 15 via the coupling layer 33, and has a predetermined beam direction from each radiating element 15. Is radiated.
  • phase shift unit 16 provided for each radiating element 15 will be described with reference to FIG.
  • FIG. 5 is a block diagram showing the phase shift unit.
  • four phase shift circuits 17 A to I 7 D having different phase shift amounts of 22.5 °, 45 °, 90 °, and 180 ° are shown.
  • the phase shifter 17 is constituted.
  • Each of the phase shift circuits 17A to 17D is connected to a strip line 16A for transmitting a high-frequency signal from the distribution / combination unit 14 to the radiating element 15.
  • each of the phase shift circuits 17A to 17D is provided with a switch 17S.
  • the phase control unit 18 for individually controlling the switches 17S of the phase shift circuits 17A to 17D is provided by a drive circuit 19A to 19D provided for each of the phase shift circuits 17A to 17D. It is configured.
  • Each of the driving circuits 19A to 19D is provided with two latches 191, 192 connected in series.
  • the latch (first latch) 1991 latches the level of the signal line Xi connected to the input D at the rising timing of the scanning line Yi connected to the input CLK.
  • the latch (second latch) 192 latches the output Q of the latch 191 at the rising edge of the trigger signal Trg 'connected to the input CLK, and switches the output Q to the corresponding phase shift circuit switch. Output to 17S.
  • two signal lines X i 1 and X i 2 and two scanning lines Y j 1 and Y j 2 are provided for one phase control unit 18 so that four driving circuits 1
  • the on / off data of each switch is set individually for 9A to 19D.
  • FIG. 6 is a timing chart showing the operation of the phase control unit.
  • a drive circuit 19A corresponding to the phase shift circuit 17A is shown as an example.
  • the signal line driving unit 1 2 X includes, as driving signals applied to the signal line X i 1 in FIG. 5, not only the signal for the driving circuit 19 A but also other driving circuits connected to the signal line X i 1, Since the signals for the drive circuits 19B of the same phase control unit 18 and the drive circuits of the other phase control units 18 are also flowing, they are constantly changing.
  • the scanning line selection unit 1 2 Y sequentially selects Y 1 1 to Y n 2 one by one during the period T 1, the pulse is applied to the scanning line Y j 1 only at the period. Only once during T 1
  • the scanning line voltage Y j 1 ′ changes to the H level at the time t 1 of the cycle T 1
  • the level of the signal line voltage X i 1 ′ that is, the H level is output from the output Q of the latch 191
  • This state is maintained even after the scanning line voltage Y j 1 ′ returns to the L level.
  • the switch 17S of the phase shift circuit 17A is kept on from the moment of t2 to the moment t4 (the next moment when the trigger signal Trg 'is applied), during which the strip line 16A is switched on.
  • a feeding phase shift of + 22.5 ° is given to the propagating high-frequency signal.
  • the switch 17S of the phase shift circuit 17A is maintained in the off state, and the amount of phase shift of the power supply to the high-frequency signal propagating through the strip line 16A is returned to 0 °.
  • the trigger signal T rg ′ may always be maintained at the H level.
  • the latch output Q of the latch 191 is immediately transferred to the latch 192. Output to switch 17S.
  • FIG. 8 is a perspective view showing a configuration example of the switch.
  • This switch is composed of a micromachine switch that short-circuits and opens the strip lines 62 and 63 by a contact (a minute contact portion) 64.
  • the micromachine switch mentioned here is a microswitch suitable for being integrated by a semiconductor device manufacturing process.
  • the strip lines 62, 63 (about 1 / m thick) are formed on the substrate 61 with a small gap, and the contact 64 (thickness 2 // m ) Are supported by the support member 65 so that the strip lines 62 and 63 can come and go freely.
  • the distance between the lower surface of the contact 64 and the upper surfaces of the strip lines 62 and 63 is about 4 ⁇ m, and the height of the upper surface of the contact 64 with respect to the upper surface of the substrate 61, that is, The height of the entire micromachine switch is about 7 / m.
  • a conductor electrode 66 (about 0.2 / m thick) is formed in the gap between the strip lines 62 and 63 on the substrate 61, and the height (thickness) of this electrode 66 is Is lower (thinner) than the height (thickness) of the strip lines 62, 63.
  • the electrodes 66 are individually supplied with output voltages (for example, about 10 to 100 V) of the drive circuits 19A to 19D.
  • the contact 64 contacts both the strip lines 62 and 63 and the strip lines 62 and 63 are formed. 3 becomes conductive at a high frequency via the contact 64.
  • the suction force is lost and the contact member 64 is restored to the original separated position by the support member 65, and the strip lines 62, 63 are restored. Be released.
  • the output voltage of the drive circuit may be applied to the contact 64 via the support member 65 made of a conductor without applying a voltage to the electrode 66. can get.
  • the contact 64 has at least a lower surface formed of a conductor, and has a strip line.
  • the conductor may be in ohmic contact with 62, 63, or may be an insulator thin film formed on the lower surface of the conductor member and capacitively coupled to the strip lines 62, 63.
  • the contact 64 is a movable part, the micromachine switch can freely move the contact 64 when the phase control layer 35 is provided in the multilayer substrate as in the present phased array antenna. Space must be provided.
  • the micromachine switch is used as the switching element for controlling the power supply phase, so that power consumption at the semiconductor junction surface is reduced as compared with a case where a semiconductor device such as a PIN diode is used. Power consumption can be reduced to about one tenth.
  • FIG. 9 is an explanatory view showing a configuration example when the bare chip 68 is flip-chip mounted.
  • A is a sectional view of the chip 67A
  • (b) is a top view of the chip 67A
  • (c) is Cross section of chip 6 7A face-down mounting example (solder method)
  • (d) shows chip 6
  • a cross-sectional view of an example of a 7 A face-down mounting is shown.
  • the range of the circuit included in the chip 67A can be various as described later with reference to FIG. 11, but in the following, the circuit section shown in FIG. 11 (b), that is, the drive circuit and the switch An example in which is made into a chip will be described.
  • the bare chip 68 has a glass substrate 81 on which a switch 82A composed of a micromachine switch and a drive circuit 82B composed of a thin film transistor (TFT) are formed. I have. On this bare chip 68, a bump 83 made of solder, gold, or the like is formed on a signal connection pad to obtain a chip 67A.
  • FIG. 9 (c) shows a case where the chip 67A is mounted face-down on another substrate 84 by the soldering method, and the periphery is covered with an insulating protective film 85A on the substrate 84. Further, pads 85 for signal connection are formed.
  • the pad 85 and the bump 83 are fixed by solder via the bump 85B and are electrically connected.
  • the height after forming the pad 85, the bump 85B, and the bump 83 is set to, for example, 20 ⁇ , 20 ⁇ , and 20 ⁇ m, respectively.
  • a space 87 having a height of 40 / m is formed after the final mounting, and the micromachine switch operates stably.
  • the entire periphery or a part of the substrate 81 is fixed to the substrate 84 by a resin 86.
  • FIG. 9 (d) shows a case where the chip 67A is face-down mounted on another substrate 84 by the bonding method, and the periphery is formed on the insulating protection film 85A on the substrate 84. Covered signal connection pads 85 are formed.
  • the glass substrate 81 and the substrate 84 are bonded via the adhesive 88, and the pads 85 and the bumps 83 are in direct contact and electrically connected.
  • the adhesive 88 is disposed outside the mounting area of the switch 82A, and bonds the glass substrate 81 to the substrate 84.
  • the glass substrate 81 and the substrate 84 are bonded to each other over a relatively wide area by the adhesive 88, even if mechanical stress occurs on the substrate 84, the bonding portion of the bump 83 is protected. Is done.
  • the predetermined circuit portion including the switching element in the phase shift unit 16 is formed into a chip and mounted on the phase control layer 35, so that a relatively simple configuration is used.
  • An etching element can be mounted. .
  • a defect test can be performed on a single chip, and the yield of the entire device can be improved.
  • the bare chip is flip-chip mounted, the height required for the phase control layer 35 can be suppressed, and the coupling efficiency with the radiating element 15 coupled via the slot 21 can be improved.
  • FIG. 10 is an explanatory diagram showing a configuration example when a bare chip is packaged.
  • (a) is a cross-sectional view of an example of LCC package mounting with face-up
  • (b) is a cross-sectional view of an example of LCC packaging with face-down mounting
  • (c) is a cross-sectional view of an example of BGA packaging with face-up mounting
  • (d) is a cross-sectional view of an example of BGA packaging with face-down mounting.
  • a case where the bare chip 68 shown in FIGS. 9A and 9B is packaged will be described as an example.
  • FIG. 10 (a) shows a case where a bare chip 68 is mounted face up in an LCC (Leadless Chip Carrier) and packaged, and the glass substrate 8 1 of the bare chip 68 is mounted on the LCC substrate 91. The back surface of is bonded.
  • LCC Leadless Chip Carrier
  • the pattern on the glass substrate 81 and the electrode 93 of the substrate 91 are electrically connected via the leads 92A instead of the bumps 83 shown in FIG.
  • the electrode 93 is electrically connected to an external terminal 95 via a via hole 93A and a pattern 94A in the substrate 91.
  • a cover 96 having a height (inner dimension) of 80 m to 100 ⁇ m is fixed on the substrate 91 so as to form an upper space for the movable portion of the micromachine switch constituting the switch 82 A, Sealed.
  • FIG. 10 (b) shows a case where the bare chip 68 is mounted face down in the LCC and packaged, and the glass substrate 8 is connected via bumps 92B similar to the bumps 83 shown in FIG. 1 is fixed on the substrate 91, and the pattern on the glass substrate 81 and the pattern 97 on the substrate 91 are electrically connected.
  • the external terminal 95 is electrically connected via the terminal 94A.
  • a cover 96 is fixed on the substrate 91 so as to cover the back surface of the glass substrate 81, and is sealed.
  • a space for a movable portion of the micromachine switch constituting the switch 82A is formed between the glass substrate 81 and the substrate 91 by a bump 92 2 having a height of 20 ⁇ .
  • FIG. 10 (c) shows a case where the bare chip 68 is mounted face up in a BGA (Ball Grid Array) and packaged, and the bare chip glass substrate 81 is mounted on the BGA substrate 91. The back side is adhered.
  • BGA Bit Grid Array
  • the pattern on the glass substrate 81 and the electrode 93 of the substrate 91 are electrically connected via leads 92A instead of the bumps 83 shown in FIG.
  • the electrode 93 is electrically connected to the ball 98 via a via hole 93A inside the substrate 91.
  • a cover 96 is fixed on the substrate 91 and hermetically sealed so that an upper space for a movable portion of the micromachine switch constituting the switch 82A is formed.
  • FIG. 10 (d) shows a case where a bare chip 68 is mounted face down in a BGA and packaged, and via a bump 92B similar to the bump 83 shown in FIG.
  • the glass substrate 81 is fixed on the substrate 91, and the pattern on the glass substrate 81 is electrically connected to the pattern 97 on the substrate 91.
  • the pattern 97 is electrically connected to the via hole 93A, and a ball 98 for external connection is provided outside the via hole 93A. Then, a cover 96 is fixed on the substrate 91 so as to cover the back surface of the glass substrate 81, and is sealed.
  • a space for the movable part of the micromachine switch constituting the switch 82A is formed between the glass substrate 81 and the substrate 91 by the bumps 92B.
  • Each of the chips 67B packaged by the LCC and BGA is supplied after being packaged in a tape and wound on a reel. Therefore, it is automatically mounted on the phase control layer 35 as an SMD (Surface Mount Device).
  • SMD Surface Mount Device
  • the predetermined circuit section including the switching element in the phase shift unit 16 is chip mounted and mounted on the phase control layer 35, so that the switching element can be mounted with a relatively simple configuration. .
  • a defect test can be performed on a single chip, and the yield of the entire device can be improved.
  • the bare chip is encapsulated in the package and mounted, high-speed and simple automatic mounting is possible, and the number of assembly steps can be greatly reduced.
  • the phase shift unit 16 provided for each radiating element 15 (that is, the phase shifter 17, a part of the strip line connected to the phase shifter 17, and the phase controller 18) has a repetition There are circuit parts that are used.
  • the drive circuits 19A to 19D have the same circuit configuration.
  • the phase shift circuit 17A has a common circuit configuration for the phase shifters 17 provided for the respective radiating elements 15, and the same applies to the other phase shift circuits 17B to 17D.
  • FIG. 11A shows an example in which each of the driving circuits 19A to 19D is formed into a chip.
  • two latches 191, 1992 constituting the drive circuit 19 are formed by thin film transistors (TFT) on a glass substrate 71, and a pad 72 for signal connection is provided around the thin film transistor (TFT). .
  • TFT thin film transistors
  • FIG. 11 (b) shows an example in which a pair of the driving circuits 19A to 19D and the switch 17S is formed into a chip.
  • Fig. 11 (a) the part enclosed by the broken line in the figure corresponds to Fig. 11 (a).
  • the two switching elements 73 constituting the switch 17S, a strip line 74 for supplying a high-frequency signal to the switching elements 73, and a pad 72 are provided.
  • these chips can be shared by all the phase shift circuits 17A to 17D.
  • FIG. 11 (c) shows an example in which a drive circuit 19A to 19D and a phase shift circuit 17A to 17D are paired as a unit.
  • the portion surrounded by the broken line in the figure corresponds to FIG. 11 (b).
  • the strip line 75 for connecting the switch 17S to the strip line 16A and the strip line 75 A distributed constant line 76 and a main line 70 which are connected to the opposite side of the line and have lengths corresponding to the respective phase shift amounts are provided.
  • Fig. 11 (d) shows an example in which all drive circuits 19A to 19D and all phase shift circuits 17A to 17D in each phase shift unit 16 are chipped. It is shown.
  • all of the drive circuits 19A to 19D are integrally formed as thin-film transistors (TFT) on the glass substrate 71 as the phase control unit 18.
  • TFT thin-film transistors
  • FIG. 11 (e) shows an example in which each phase shift unit 16 is formed into a chip.
  • the predetermined circuit portion including the switching element in the phase shift unit 16 is formed into a chip and mounted on the phase control layer 35, so that the phase shift unit 16 has a relatively simple configuration.
  • An etching element can be mounted. -Therefore, the number of parts and connection points can be reduced, and the number of assembly steps can be reduced.
  • a striped line 16A is connected to a predetermined distributed constant line via a switch 17S to form a rotated line type phase shift circuit that controls the feed phase as an example.
  • a switch 17S to form a rotated line type phase shift circuit that controls the feed phase as an example.
  • the present invention is not limited to this, and other phase shift circuits such as line switching type and reflection type may be used.
  • each of the 22.5 °, 45 °, and 90 ° phase shift circuits 17 A to 17 C is configured as a loaded line type, and the 180 ° phase shift circuit 17 D is connected to a line. It has a switchable configuration.
  • phase shifter 17 is composed of four phase shift circuits 17A to 17D having different phase shift amounts of 22.5 °, 45 °, 90 °, and 180 °, respectively. Will be described.
  • phase shift circuit a micromachine switch is used as a switching element of the phase shift circuit.
  • GH z can be realized with other dimensions.
  • FIGS. 12A and 12B are circuit layout diagrams showing the first embodiment.
  • FIG. 12A is a circuit layout diagram of a phase control layer showing the entire phase shift unit
  • FIG. 12B is a schematic diagram showing a multilayer structure.
  • the phase shift unit 16 is provided corresponding to each of the radiation elements 15 arranged in an array, and has a substantially square (5 mm X 5 mm) area. (See the dashed square in the figure).
  • the signal lines X i 1 and X i 2 from the signal line driving unit 12 X, the scanning lines Y j 1 and Y j 2 from the scanning line selection unit 12 Y, and the control unit 11 The trigger signal line Trg of the power supply and the drive power supply line Vdrv of the switch are arranged in a grid pattern.
  • a strip line 16 A connecting the upper part of the slot 22 to the lower part of the slot 21 is provided inside these wirings.
  • phase shift circuits of 22.5 °, 45 °, 90 °, and 180 ° and corresponding drive circuits are arranged, respectively.
  • a part of the phase shift circuits 17A to 17D and a part of the drive circuits 19A to 19D, here, the switch 17S and each drive circuit 19A to 19D are formed into a chip 67. Has been implemented.
  • a circular radiating element 15 (2.5 mm to 4 mm in diameter) (thin broken line in the figure) is arranged.
  • FIGS. 13A and 13B are circuit layout diagrams showing each chip used in the first and second embodiments.
  • FIG. 13A shows a chip used in a 22.5 °, 45 °, and 90 ° phase shift circuit
  • FIG. Indicates a chip used in a 180 ° phase shift circuit.
  • Fig. 13 (a) can be used for a rotated line type phase shift circuit
  • Fig. 13 (b) can be used for a line switching type phase shift circuit
  • FIG. 12B shows a multilayer structure according to the first embodiment.
  • the same parts as those in 2 are denoted by the same reference numerals.
  • FIG. 12 (a) Note that this figure schematically shows a multilayer structure, and does not show a specific cross section of FIG. 12 (a).
  • the multilayer structure in the present embodiment is composed of a ground layer 39 A, a dielectric layer 38 forming a radial waveguide (thickness l mm), a ground layer 37, Dielectric layer 36 (0.2 mm thick), phase control layer 35, dielectric layer 34 (0.2 mm thick), ground layer 33 with coupling slot 21 formed, dielectric Layer 32 (thickness 0.5 mm), radiating element layer 31, dielectric layer 31B (thickness l mm), and parasitic element layer 31A are laminated.
  • the dielectric layer 34 between the phase control layer 35 and the coupling layer 33 is formed of a space secured by a spacer 34 A having a thickness (height) of 0.2 mm.
  • the chip 67 is mounted on the phase control layer 35.
  • the spacer 34 A may be arranged at the lower part of the slot 21, so that the lower part of the slot 21, which is usually an empty area, is arranged at the area where the spacer 34 A is arranged.
  • the space occupied by the spacer 34 A can be reduced.
  • the strip line 16 on the slot 21 and the phase control layer 35 can be formed. Are efficiently coupled in high frequency.
  • the scanning lines Yj1, Yj2 arranged in the horizontal direction, the signal lines Xi1, Xi2 arranged in the vertical direction, the trigger signal line Trg, and the At a portion where the power line V drv intersects, interference can be avoided by using a zero-ohm jumper resistor.
  • one of the intersecting wirings should be formed as a layer other than the phase control layer 35 or as an intermediate layer of the two-layered phase control layer 35 as in other embodiments described later. Thus, interference can be avoided.
  • FIG. 14 is a circuit layout diagram showing the second embodiment, (a) is a circuit layout diagram of a phase control layer showing the entire phase shift unit, and (b) is a schematic diagram showing a multilayer structure.
  • the chip 67 is mounted on the phase control layer 35 having a two-layer structure, and the dielectric layer 34 between the phase control layer 35 and the coupling layer 33 is constituted by a space.
  • the thickness (height) of 0.2 mm is secured by a spacer 34B made of a conductor.
  • the spacer 34B may be arranged above the via hole 36A so as to be electrically connected to a ground pattern, for example, a conductor pattern of the coupling layer 37.
  • phase control layer 35 has a two-layer structure, the scanning lines Y j 1 and Y j 2 wired in the horizontal direction, the signal lines X i 1 and X i 2 wired in the vertical direction, and the trigger signal In a portion where the line Trg and the drive power supply line Vdrv intersect, it is possible to perform wiring without interfering with each other by making one of the wirings an intermediate layer wiring 35B.
  • a third embodiment of the present invention will be described with reference to FIG.
  • FIG. 15 is a circuit layout diagram showing the third embodiment, (a) is a circuit layout diagram of a phase control layer showing the entire phase shift unit, and (b) is a schematic diagram showing a multilayer structure.
  • the phase control layer 35 has a single-layer structure, but the dielectric layer 34, the phase control layer 35, and the dielectric layer 36 are switched upside down. It is configured.
  • a dielectric layer 34 consisting of a space is provided between the coupling layer 37 and the phase control layer 35, and the thickness (height) thereof is secured by the spacer 34A.
  • the dielectric layer 36 and the bonding layer 33 are in close contact.
  • a chip 67 is mounted from the phase control layer 35 to the lower dielectric layer 34.
  • the spacer 34 A may be arranged above the slot 22, so that the area directly above the slot 22, which is usually a vacant area, is also used as the spacer 34 A arrangement area. The area occupied by the spacer 34 A can be reduced.
  • a spacer 34 A a highly dielectric material such as alumina having a relative dielectric constant of about 5 to 30 is used. If a material having electric conductivity is used, the slot 22 and the strip line 16 A on the phase control layer 35 are efficiently coupled at high frequency.
  • a portion where the power line V drv intersects occurs in the present invention, it is possible to perform wiring without interfering with each other by forming one of the wires as the wire 35 B on the radiating element layer 32. I have.
  • FIG. 16 is a circuit layout diagram showing a fourth embodiment, (a) is a circuit layout diagram of a phase control layer showing the entire phase shift unit, and (b) is a schematic diagram showing a multilayer structure.
  • phase control layer 35 and the dielectric layer 36 are arranged upside down.
  • the lower surface of the chip 67 mounted from the phase control layer 35 toward the space below, that is, the dielectric layer 34 is in close contact with the bonding layer 37, and the thickness of the chip 67 is reduced.
  • the thickness By setting the thickness to 0.2 mm, the thickness (height) of the dielectric layer 34 is ensured.
  • FIG. 17 is a circuit layout diagram showing a fifth embodiment, (a) is a circuit layout diagram of a phase control layer showing the entire phase shift unit, and (b) is a schematic diagram showing a multilayer structure.
  • a chip 67 is mounted on a phase control layer 35 having a two-layer structure, and a dielectric layer 34 composed of a dielectric substrate 34D is provided between the phase control layer 35 and the coupling layer 33. Is configured.
  • the substrate 34D has the position of the chip 67 mounted on the phase control layer 35.
  • a cavity (space) 34 E with a height of 0.2 mm is formed in the device, and the chip 67 is housed in the cavity 34 E when the substrate is adhered.
  • the method of forming the cavity 34E on the substrate 34D may be machining using a router or the like to cut the surface of the substrate 34D, or forming a through hole by cutting a die, etc.
  • the resin in the cavity 34E may be peeled off by exposure and development, and various forming methods can be used.
  • FIG. 18 is a circuit layout diagram showing a sixth embodiment, in which (a) is a circuit layout diagram of a phase control layer showing the entire phase shift unit, and (b) is a schematic diagram showing a multilayer structure.
  • the order of lamination is different from the first to fifth embodiments, and the phase control layer 35, the dielectric layer 36, the coupling layer 37, and the dielectric layer 38 are arranged in order from bottom to top.
  • phase control layer 35 has a two-layer structure, and a wiring 35B is formed in an intermediate layer.
  • the distribution / combination layer 39 and the phase control layer 35 are connected at a high frequency by a power supply pin 28 B penetrating through the hole 22 A on the coupling layer 37.
  • the radiating element 15 is connected to the radiating element 15 at a high frequency by a feeding pin 28 A penetrating the hole 22 A on the coupling layer 37 and the hole 21 A on the coupling layer 33.
  • phase control layer 35 By arranging the phase control layer 35 on the outside as in the present embodiment, a stacked configuration can be achieved regardless of the height of the chip 67.
  • the phased array antenna according to the present invention is a high gain antenna applicable to a high frequency band, and is particularly useful for a satellite tracking on-vehicle antenna used for satellite communication and an antenna mounted on a satellite.

Landscapes

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Description

明 細 書 フェーズドアレイアンテナおよびその製造方法
技術分野
本発明は、 マイクロ波やミリ波などの高周波信号の送受信に用いられ、 各放射 素子に給電する位相を制御することによりビーム放射方向を電気的に調整するフ エーズドアレイアンテナおよびその製造方法に関するものである。 背景技術
従来より、 衛星追尾車載アンテナや衛星搭載用アンテナとして、 アレイ状に配 置された多数の放射素子からなるフェーズドアレイアンテナが提案されている
(例えば、 電子情報通信学会技術報告 A P 9 0— 7 5ゃ特開平 1 一 2 9 0 3 0 1 号公報など参照） 。
この種のフェーズドアレイアンテナは、 各放射素子に給電する位相を電子的に 変えることによって、 ビームの方向を任意に変更する機能を有している。
通常、 各放射素子の給電位相を変化させる手段として移相器が用いられる。 この移相器としては、 それぞれが固定的な異なる移相量を有する複数の移相回 路から構成されたディジタル移相器 （以下、 ディジタル移相器を単に移相器とい う） が使用ざれる。
各移相回路は、 各々 1ビットのディジタルの制御信号によりオン/オフ制御さ れ、 それぞれの移相回路が有する移相量を組み合わせることにより、 移相器全体 で 0 ° 〜 3 6 0 ° の給電位相が得られる。
特に、 従来のフェーズドアレイアンテナでは、 各移相回路におけるスィッチン グ素子として、 P I Nダイオード、 G a A s F E Tなどの半導体デバイスや、 こ れらを駆動するための駆動回路部品が多数使用されている。
そして、 これらスィツチング素子に直流電流または直流電圧を印加してオン Z オフし、 伝送路長、 サセプタンス、 反射係数などを変化させることにより、 所定 の移相量を発生させる構成となっている。 .
一方、 近年は、 低軌道衛星通信の分野などにおいて、 インターネットの利用拡 大さらにはマルチメディア通信の普及などにより、 高データレートでの通信が要 求されており、 アンテナの高利得化が必要となっている。
また、 高データレートでの通信を実現するためには伝送帯域幅の拡大が必要と なり、 さらには低周波数帯における周波数資源の欠乏などから、 Ka帯 （約 20 GH z〜） 以上の高周波数帯で適用できるアンテナを実現する必要がある。 具体的には、 低軌道衛星追尾端末 （地上局） のアンテナとして、 例えば、 周波数： 3 OGH z、
アンテナ利得： 36 d B i、
ビーム走査範囲：正面方向よりビームチルト角 50°
という技術性能の要求がある。
これをフェーズドアレイアンテナで実現するためには、 まず、
開口面積：約 0. 1 3 m2 (36 OmmX 36 Omm)
を必要とする。
さらに、 サイ ドローブを抑制するためには、 放射素子を約 1Z2波長 （30G H zで 5 mm前後） 間隔で配置してグレーティングローブの発生を回避する必要 力 sある。
また、 ビーム走査ステップを細かく し、 かつディジタル移相器量子化誤差にと もなうサイ ドローブ劣化を低く抑えるためには、 各移相器に使用される移相回路 は 4ビット （最小ビット移相器 22. 5° ) 以上であることが望ましい。
上記の条件を満たすフェーズドアレイアンテナに用いられる合計の放射素子数 および移相回路ビット数は、
移相回路素子数： 72 X 72 =約 5000個、
移相回路ビット数： 7 2 X 7 2 X 4 =約 20000ビッ ト
となる。
ここで、 このような高利得で高周波数帯に適用可能なフェーズドアレイアンテ ナを、 前述した従来技術、 例えば図 1 9に示す特開平 1一 290301号公報記 載のフェーズドアレイアンテナで実現しようとした場合、 次のような問題点があ つた。 - すなわち、 このような従来のフェーズドアレイアンテナでは、 図 1 9に示すよ うに 1つのドライバ回路で各移相器内の個々の移相回路を制御する構成となって いるため、 このドライバ回路とすべての移相回路とを個々に接続する必要がある。 したがって、 その接続のための配線は、 放射素子数 X移相回路ビット数の本数 だけ必要となり、 前述した数値を適用すれば、 放射素子 7 2個 X 7 2個のアレイ 配置において、 1列分 （放射素子 7 2個分） の各移相回路 （4ビット） への配線 数は、 7 2 X 4 = 2 8 8本となる。
このような配線を同一平面上に形成した場合、 配線幅 Z配線間隔 （LZ S ) = 5 0 / 5 0 z mとしても、 1列分 （放射素子 7 2個分） の配線束の幅は 0 . l m m X 2 8 8 = 2 8 . 8 mmとなる。
これに対して、 前述したように、 周波数 3 O G H zに適用できるフェーズドア レイアンテナでは、 その放射素子の間隔を 5 mm前後で配置する必要があるが、 従来技術では、 配線束の幅が太すぎて物理的に配置できなくなる。
したがって、 このような従来技術では、 高利得で高周波数帯に適用可能なフ ーズドアレイアンテナを実現できないという問題点があった。
本発明はこのような課題を解決するためのものであり、 高利得で高周波数帯に 適用可能なフェーズドアレイアンテナを提供することを目的としている。 発明の開示
このような目的を達成するために、 本発明によるフェーズドアレイアンテナは、 放射素子および位相制御手段をそれぞれ個別の放射素子層および位相制御層に形 成して全体を多層構造とし、 マトリクス状に設けられた信号線および走査線によ り、 各位相制御手段を移相制御するようにしたものである。 これにより、 位相制 御層から少なくとも放射素子が取り除かれ、 位相制御層上でこれらに占有される 面積が削減される。 また、 複数の位相制御手段で移相制御のための信号線および 走査線の配線が共用されるので、 信号配線の数を大幅に削減できる。
さらに、 移相ュニットを構成する駆動回路をガラス基板上に薄膜トランジスタ で形成するとともに、 移相回路にマイクロマシンスィッチを用い、 これらを同一 チップに納めるたものである。 これにより、 これら回路部品が占める面積を従来 と比べて削減できる。
したがって、 1つの移相ュニットを比較的小さな面積で構成できることから、 3 0 G H z程度の高周波信号に最適な間隔 （5 mm前後） で各放射素子を数千個 単位で多数配置でき、 高利得で高周波数帯に適用可能なフェーズドアレイアンテ ナを実現できる。
さらに、 各位相制御手段のうち繰り返し構成される回路部を第 1の基板に搭載 し、 これを位相制御層が形成された第 2の基板に実装するようにしたものである。 これにより、 従来のように個々の回路部品を個別に実装する場合と比較して、 部 品点数およぴ接続点数が削減される。
したがって、 組立工数が削減されるとともに、 チップ単体での不良検査が実施 でき、 フェーズドアレイアンテナ全体の歩留まりを改善でき、 特に数千個単位の 移相ュニットで構成される高利得のフェーズドアレイアンテナでは、 その製造コ ストを大幅に削減できる。 図面の簡単な説明
図 1は、 本発明の一実施の形態によるフェーズドアレイアンテナのプロック図 である。
図 2は、 多層基板構成例を示す説明図である。
図 3は、 ラジアル導波路を用いた本発明の構成例を説明する図である。
図 4は、 反射型空間給電フェーズドアレイアンテナによる本発明の構成例を説 明する図である。
図 5は、 移相ユニットを示すブロック図である。
図 6は、 位相制御部の動作を示すタイミングチヤ一トである。
図 7は、 位相制御部の他の動作を示すタイミングチヤ一トである。
図 8は、 スィッチの構成例を示す斜視図である。
図 9は、 ベアチップ実装例を示す説明図である。
図 1 0は、 パッケージによるチップ化の例を示す説明図である。
図 1 1は、 チップに含まれる回路の例を示す説明図である。 図 1 2は、 第 1の実施例を示す回路配置図である。 ― 図 1 3は、 チップ内部の構成例を示す回路配置図である。
図 1 4は、 第 2の実施例を示す回路配置図である。
図 1 5は、 第 3の実施例を示す回路配置図である。
図 1 6は、 第 4の実施例を示す回路配置図である。
図 1 7は、 第 5の実施例を示す回路配置図である。
図 1 8は、 第 6の実施例を示す回路配置図である。
図 1 9は、 従来のフェーズドアレイアンテナ構成例を説明する図である。 発明を実施するための最良の形態
次に、 本発明について図面を参照して説明する。
図 1は本発明の一実施の形態であるフェーズドアレイアンテナ 1のブロック図 である。
以下では、 フェーズドアレイアンテナを高周波信号の送信アンテナとして用い た場合を例にして説明するが、 これに限定されるものではなく、 可逆の理より同 様の動作原理から、 高周波信号の受信アンテナとして用いることも可能である。 また、 アンテナ全体が複数のサブアレイで構成されている場合、 各サブアレイ のフェーズドアレイアンテナに本発明を適用してもよい。
図 1は、 フェーズドアレイアンテナ 1の構成を説明する図である。
同図において、 フェーズドアレイアンテナ 1は、 アンテナ放射素子や位相制御 回路等が多層基板に実装された多層基板部 2と、 多層基板部 2に高周波電力を給 電する給電部 1 3と、 多層基板部 2の各放射素子の位相を制御する制御装置 1 1 力 ら構成されている。
図 1では、 m X n (m, nは 2以上の整数） 個の放射素子 1 5がアレイ状に配 置されており、 給電部 1 3から分配合成部 1 4およびストリップ線路 2 4 (図中 太線部分） を介して高周波信号が給電されている。
なお、 放射素子 1 5の配置形状については、 方形格子配列で並べてもよく、 ま た三角配列等のその他の配列で並べてもよい。
各放射素子 1 5には、 それぞれ移相器 1 7と、 これを制御する位相制御部 1 8 が設けられている。
なお、 以下では、 各放射素子 1 5ごとに設けられた移相器 1 7、 この移相器 1 7に接続されるストリップ線路の一部、 および位相制御部 1 8をまとめて移相ュ ニット 1 6とレヽう。
ここで、 各移相ュニット 1 6を構成する回路において、 各移相ュニット 1 6間 または同一移相ュニット 1 6内で繰り返し構成される回路部は、 他の基板上にて 集積形成されてチップ化され、 後述する位相制御層 3 5に実装されている。 なお本明細書では、 同一または類似の単位回路を半導体プロセス等により基板 上に多数一括形成したのち単位毎に切り出した小片 （第 1の基板） をン
と呼び、 さらに別基板 （第 2の基板） に搭載 ·実装するための加工をべ： に施したデバイスをチップと呼ぶ。
また、 最終的なチップを得るために、 多数一括形成された回路を単位毎に切り 出したり、 あるいは別基板 （第 2の基板） に搭載 ·実装するための加工施したり することをチップ化と呼ぶ。
制御装置 1 1は、 所望のビーム放射方向に基づき各放射素子 1 5の給電移相量 を算出する装置である。
算出された各放射素子 1 5の移相量は、 制御信号 1 I X， 1 1 Yにより制御装 置 1 1から信号線駆動部 1 2 Xおよび走査線選択部 1 2 Yに出力される。
信号線駆動部 1 2 Xおよび走査線選択部 1 2 Yの出力である信号線 X：! 〜 X m および走査線 Y 1 〜Y nは、 各位相制御部 1 8と格子状に接続されている。
したがって、 信号線駆動部 1 2 Xおよび走査線選択部 1 2 Υにおいて、 後述す るマトリクス駆動を制御信号 1 I X， 1 1 Υに基づいて行うことにより、 各位相 制御部 1 8に対してその放射素子 1 5の移相量が個別に設定される。
なお、 トリガ信号 T r g ' は、 各位相制御部 1 8に設定された移相量をそれぞ れの移相器 1 7に指示出力するタイミングを決定する信号である。
したがって、 各位相制御部 1 8に対して個別の移相量を設定した後、 制御装置 1 1からこのトリガ信号 T r g ' を出力することにより、 各放射素子 1 5への給 電移相量をすベて同一タイミングで更新でき、 ビーム放射方向を瞬時に変更でき る。 また、 トリガ信号 T r g ' を常時出力することにより、 各放射素子 1 5への給 電位相を逐次更新することも可能である。
この場合は、 移相器 1 7が同時に切り替わることなく一部づっ切り替えられる ので、 放射ビームの瞬断を回避できる。
次に、 図 2を参照して、 本実施の形態によるフェーズドアレイアンテナの多層 基板部 2について説明する。
図 2は多層基板構成例を示す説明図であり、 各層の斜視図と断面の模式図が示 されている。
これら各層は、 フォトリソグラフィ技術， エッチング技術， 印刷技術によって パターン形成された後、 積層され一体として多層化される。
なお、 各層の積層順序は必ずしも図 2に示されている形態に限定されるもので はなく、 電気的 ·機械的要求の条件により、 削除あるいは追加されたり、 積層順 序が一部入れ替わつた場合も本発明は有効である。
分配合成層 3 9には、 図 1の給電部 1 3 (図 2には図示せず） からの高周波信 号を分配する枝状のストリップ線路 2 3が形成されている。
このストリップ線路 2 3としては、 2分岐を繰り返すトーナメント方式や櫛状 に主線路から徐々に分岐させるシリーズ分配方式などが利用できる。
なお、 機械強度等の機械的設計条件、 あるいは不要放射抑圧等の電気的設計条 件に応じて、 分配合成層 3 9の外側にはさらに誘電体層 3 8 Aおよび導体による 接地層 3 9 Aが付加される。
この分配合成層 3 9の上方には、 誘電体層 3 8を介して結合層 3 7 (第 2の結 合層） が設けられている。
結合層 3 7は、 接地プレーンに穴すなわち結合スロット 2 2が形成された導体 パターンから構成されている。
その上方には、 誘電体層 3 6を介して位相制御層 3 5が設けられている。
位相制御層 3 5には、 各移相ュニット 1 6およびこれら移相ュニット 1 6を個 別に制御するための配線 X 1〜X m， Y 1〜Y nが設けられている。
この位相制御層 3 5の上方には、 誘電体層 3 4を介して結合層 3 7と同様の結 合スロッ ト 2 1が形成された結合層 3 3 (第 1の結合層） が設けられている。 その上方には、 誘電体層 3 2を介して放射素子 1 5が形成された放射素子層 3 1が設けられている。
ただし、 無給電素子 1 5 Aは、 広帯域化のために付加されるものであり、 必要 に応じて構成すればよい。
なお、 誘電体層 3 1 B， 3 2， 3 8としては、 比誘電率が 1〜4程度の低誘電 率の基板、 例えばプリント基板、 ガラス基板や発泡材などの材料が用いられる。 また、 これらの誘電体層は、 空間 （空気層） であってもよい。
誘電体層 3 6としては、 比誘電率が 5〜 3 0程度の高誘電率の基板、 例えばァ ルミナ等のセラミック基板やガラス基板， 高誘電率プリント基板などが用いられ る。
誘電体層 3 4としては、 比誘電率が 1〜 1 1程度の基板、 例えばプリント基板、 セラミック基板、 ガラス基板や発泡材などの材料が用いられる。
特に、 位相制御層 3 5にチップ化された回路部が実装されるため、 誘電体層 3 4として空間 （空気層） を形成してもよレ、。
なお、 図 2では簡単のため多層基板部 2を構成する各層を個々に分解して説明 したが、 誘電体層 3 1 B， 3 2， 3 4， 3 6 , 3 8， 3 8 Aに隣接する層、 例え ば放射素子層 3 1， 結合層 3 3などは、 前記の誘電体層の片面もしくは両面にパ ターン形成することにより実現できる。
また、 上記誘電体層は必ずしも単一材料で形成されている必要はなく、 複数の 材料が積層された構成であつてもよい。
以上説明した多層基板部 2において、 給電部 1 3 (図 2には図示せず） からの 高周波信号は、 分配合成層 3 9のストリップ線路 2 3から、 結合層 3 7の結合ス ロット 2 2を介して、 位相制御層 3 5のストリップ線路に伝搬する。
そして、 移相器 1 7で所定の給電移相量が与えられ、 結合層 3 3の結合スロッ ト 2 1を介して、 放射素子層 3 1の放射素子 1 5に伝搬し、 それぞれの放射素子 1 5から所定のビーム方向に放射される。
ここで、 前述したように、 各移相ユニット 1 6を構成する回路 （すなわち各放 射素子 1 5ごとに設けられる移相器 1 7、 移相器 1 7に接続されるストリップ線 路の一部、 および位相制御部 1 8 ) においては、 各移相ュニット 1 6間または同 一移相ュニット 1 6内で共通的に使用される回路部は、 チップ 6 7として位相制 御層 3 5に実装されている。
なお、 後述するように、 チップ化する回路の領域は多種考えられるが、 図 1で は移相ュニット 1 6全体をチップ化した場合について示している。
また、 位相制御層 3 5には、 位相制御層 3 5上であって多層構造領域以外の外 部領域に信号線駆動部 1 2 Xおよび走査線選択部 1 2 Yが配置されており、 これ ら信号線駆動部 1 2 X， 走査線選択部 1 2 Yと各位相制御部 1 8とを接続する信 号線 X 1〜X mの配線パターンおよび信号線 Y 1〜Y mの配線パターンも位相制 御層 3 5上に形成されている。
さらに、 位相制御層 3 5には、 トリガ信号線 T r gの配線パターン、 および各 種回路駆動用の電源パタ一ンゃ接地パターンも形成されている。
ここで、 信号線 X 1〜X mおよび走査線 Y；!〜 Y nは、 互いに交差するように 位相制御層 3 5に形成されており、 各位相制御部 1 8をそれぞれ格子状に接続し ている。
そして、 後述するように、 信号線駆動部 1 2 が信号線 1〜 111を介して駆 動信号を逐次送出する一方、 走査線選択部 1 2 Yが走査線 Y 1〜Y ηを順次選択 することにより、 その交点に位置する位相制御部 1 8に所望の移相量が設定され る。
このように、 本発明は、 各移相ュニット 1 6間または同一移相ュニット 1 6内 で繰り返し構成される回路部を、 他の基板 （第 1の基板） 上に集積形成してチッ プ化した後、 位相制御層 3 5が形成された基板 （第 2の基板） に実装するように した。
これにより、 チップ単体での不良検査が実施でき、 フェーズドアレイアンテナ 全体の歩留まりを改善でき、 特に数千個単位の移相ュニットで構成される高利得 のフェーズドアレイアンテナでは、 その製造コストを大幅に削減できる。
また、 本発明は、 信号線 X l〜X mおよび走査線 Υ 1〜Υ ηにより、 各位相制 御部 1 8をそれぞれ格子状に接続し、 これら信号線 X 1〜X mおよび走査線 Υ 1 〜Y nをマトリクス駆動することにより、 その交点に位置する位相制御部 1 8に 所望の移相量を設定するようにした。 これにより、 各位相制御部 1 8を制御するための信号配線が共用でき、 その配 線数を大幅に削減でき、 これら配線に必要な面積を大幅に削減できる。
また、 本発明は、 放射素子 1 5および移相ュニット 1 6をそれぞれ個別の放射 素子層 3 1および位相制御層 3 5に形成し、 これら両層を結合層 3 3により結合 して、 全体を多層構造とした。
さらには、 分配合成部 1 4を個別の分配合成層 3 9に形成し、 位相制御層 3 5 と分配合成層 3 9を結合層 3 7により結合して、 全体を多層構造とした。
これにより、 位相制御層 3 5上で放射素子 1 5および分配合成部 1 4により占 有される面積を削減し、 一放射素子あたりの専有面積を小さくすることができる。 したがって、 このようにして 1つの移相ュニット 1 6を比較的小さな面積で構 成できることから、 例えば 3 O G H z程度の高周波信号に対し、 5 mm前後の最 適な間隔で各放射素子 1 5を配置でき、 高利得で高周波数帯に適用可能なフュー ズドアレイアンテナを実現できる。
また、 最適な素子間隔を実現できることにより、 グレーティングローブが発生 するビーム走査角度が拡がるので、 アンテナ正面方向を中心として広い範囲でビ ームを走査できる。
なお、 本発明で用いる各ストリップ線路としては、 マイクロストリップ形の他、 トリプレート形、 コプレーナ導波管形、 スロット形などの分布定数線路を利用で さる。
また、 放射素子 1 5としては、 パッチアンテナの他、 プリンテツドダイポール アンテナ、 スロッ トアンテナ、 アパーチャ素子などを利用でき、 特に結合層 3 3 のスロット 2 1の開口部を大きくすることによりスロットアンテナとして利用で き、 この場合は放射素子層 3 1が結合層 3 3で兼用され、 放射素子層 3 1や無給 電素子層 3 1 Aが不要となる。
なお、 結合スロット 2 1の代わりに、 位相制御層 3 5のストリツプ線路と放射 素子 1 5とを接続する導電性の給電ピンを用いて高周波信号を結合してもよい。 さらに、 結合スロット 2 2の代わりに、 位相制御層 3 5のストリツプ線路から 結合層 3 7に設けられた穴を介して誘電体層 3 8内に突出して設けられた導電性 の給電ピンを用いて高周波信号を結合してもよい。 また、 分配合成層 3 9と同一の機能は、 ラジアル導波路を用いても実現可能で ある。
図 3は、 ラジアル導波路を使用した場合の本発明の構成例を示す説明図である c この場合、 分配合成機能は、 図 3に示す多層基板部 2のうち、 誘電体層 3 8， 接地層 3 9 A， プローブ 2 5により実現され、 図 2の形態においては必要であつ た合成分配層 3 9が不要となっている。
なお、 この場合も誘電体層 3 8はプリント基板， 発泡剤， あるいは空間 （空気 層） により構成される。
また、 接地層 3 9 Aとしては、 プリント基板上の銅箔をそのまま利用してもよ いし、 金属板あるいは誘電体 3 8の側面全体を囲む金属筐体などを別途設けても よい。
さらに、 本発明は空間給電フェーズドアレイアンテナにおいても適用可能であ る。
その一例として、 図 4に反射型空間給電フェーズドアレイアンテナの構成例を 示す。
図 4に示されるフェーズドアレイアンテナ 1は、 給電部 1 3， 一次放射部 2 6 からなる放射給電部 2 7と多層基板部 2、 および制御装置 1 1 (図示せず） とか ら構成される。
ここで、 多層基板部 2は図 2に示される形態とは異なり、 放射素子層 3 1， 誘 電体層 3 2， 結合層 3 3， 誘電体層 3 4 , 位相制御層 3 5から構成されている。 また、 図 1に示された分配合成部 1 4の機能は一次放射部 2 6により実現され ているため、 多層基板部 2から分配合成層 3 9が除外されている。
このフェーズドアレイアンテナ 1においては、 放射給電部 2 7から放射された 高周波信号は放射素子層 3 1上の各放射素子 1 5により一度受信され、 結合層 3 3を介して位相制御層 3 5上の移相ュニット 1 6へそれぞれ結合される。
ここで、 高周波信号は各々の移相ュニット 1 6により位相制御されたのち、 結 合層 3 3を介して再び各放射素子 1 5へと伝搬し、 それぞれの放射素子 1 5から 所定のビーム方向に放射される。
以上説明した空間給電型フエ一ズドアレイアンテナのように、 多層基板部 2に 合成分配層 39を含まない形態においても本発明は有効である。 - 次に、 図 5を参照して、 各放射素子 1 5ごとに設けられる移相ユニット 1 6に ついて説明する。
図 5は移相ユニットを示すブロック図であり、 ここでは、 それぞれ異なる移相 量 22. 5° 、 45° 、 90° 、 1 80° を有する 4つの移相回路 1 7 A〜： I 7 Dから移相器 1 7が構成されている。
各移相回路 1 7A〜1 7Dは、 分配合成部 14から放射素子 1 5へ高周波信号 を伝搬させるストリップ線路 1 6 Aに接続されている。
特に、 各移相回路 1 7A〜1 7Dには、 スィッチ 1 7 Sがそれぞれ設けられて いる。
このスィッチ 1 7 S内の各スィッチを切り換えることにより、 後述するように それぞれ所定の給電移相量を与えるものとなっている。
これら各移相回路 1 7A〜1 7Dのスィッチ 1 7 Sを個別に制御する位相制御 部 1 8は、 各移相回路 1 7A〜1 7 Dごとに設けられた駆動回路 1 9A〜1 9D から構成されている。
各駆動回路 1 9 A〜l 9Dには、 直列接続された 2つのラッチ 1 9 1， 1 92 が設けられている。
そのうち、 ラッチ （第 1のラッチ） 1 9 1は、 入力 Dに接続された信号線 X i のレベルを入力 C LKに接続された走査線 Y iの立ち上がりタイミングでラッチ する。
また、 ラッチ （第 2のラッチ） 1 92は、 ラッチ 1 9 1の出力 Qを入力 CLK に接続されたトリガ信号 T r g' の立ち上がりでラッチし、 出力 Qをそれぞれ対 応する移相回路のスィツチ 1 7 Sに出力する。
図 5では、 1つの位相制御部 1 8に対して、 2本の信号線 X i 1， X i 2と 2 本の走査線 Y j 1， Y j 2とを設けて、 4つの駆動回路 1 9 A〜 1 9Dに個別に 各スィツチのオン Zオフデータを設定している。
すなわち、 X i 1， Y j 1で移相回路 1 7 Aの動作を制御し、 X i 1， Y j 2 で移相回路 1 7 Bの動作を制御し、 X i 2， Y j 1で移相回路 1 7 Cの動作を制 御し、 X i 2， Y j 2で移相回路 1 7 Dの動作を制御している。 図 6は位相制御部の動作を示すタイミングチャートであり、 移相回路 1 7 Aに 対応する駆動回路 1 9 Aが例として示されている。
信号線駆動部 1 2 Xは、 図 5における信号線 X i 1に印加する駆動信号として、 駆動回路 1 9 Aのための信号のみならず、 信号線 X i 1に連なる他の駆動回路、 すなわち同一位相制御部 1 8の駆動回路 1 9 Bや他の位相制御部 1 8の駆動回路 のための信号も流しているため、 常に変化している。
—方、 走査線選択部 1 2 Yは周期 T 1の間に Y 1 1〜Y n 2を一本ずつ順次選 択しているので、 走査線 Y j 1にパルスが加えらるのは周期 T 1の間に一度だけ
(図 7の例では t 1 ) である。
ここで、 周期 T 1の時刻 t 1に走査線電圧 Y j 1 ' が Hレベルに変化した場合、 信号線電圧 X i 1 ' のレベルすなわち Hレベルがラッチ 1 9 1の出力 Qから出力 され、 走査線電圧 Y j 1 ' が Lレベルに戻った後もその状態が保持される。
そして、 その後の時刻 t 2においてトリガ信号 T r g ' が Hレベルに変化した ときに、 ラッチ 1 9 1の出力 Qがラッチ 1 9 2の出力 Qから出力されるようにな り、 トリガ信号 T r g ' が Lレベルに戻った後もその状態が保持される。
これにより、 移相回路 1 7 Aのスィッチ 1 7 Sは t 2の瞬間から t 4 (次にト リガ信号 T r g ' が加わる瞬間） までオン状態に維持され、 その間はストリップ 線路 1 6 Aを伝搬する高周波信号に + 2 2 . 5 ° の給電移相量が与えられる。 その後の周期 T 2では、 時刻 t 3において信号線電圧 X i 1 ' の Lレベルがラ ツチ 1 9 1に保持され、 その後の時刻 t 4においてラッチ 1 9 2に保持される。 そして、 移相回路 1 7 Aのスィッチ 1 7 Sはオフ状態に維持され、 ストリップ 線路 1 6 Aを伝搬する高周波信号への給電移相量が 0 ° の状態に戻される。
なお、 図 7に示すように、 トリガ信号 T r g ' を常に Hレベルに維持しておい てもよく、 この場合は、 ラッチ 1 9 1のラッチ出力 Qがすぐにラッチ 1 9 2へと 転送されてスィッチ 1 7 Sに出力される。
このようにして、 スィッチ 1 7 Sを順次切り換えることにより、 スィッチ切り 換え時間にともなう放射ビームの瞬断を回避することができ、 常に安定した動作 を確保することが可能となる。 ，
なお、 ラッチ 1 9 2の出力電圧または電流がスィッチ 1 7 Sを駆動するに十分 でない場合は、 ラッチ 1 9 2の出力側に電圧増幅器あるいは電流増幅器を設けて あよい。
次に、 図 8を参照して、 具体的な寸法の一例を引用しながらスィッチ 1 7 Sの 構成例について説明する。
図 8はスィッチの構成例を示す斜視図である。
このスィッチは、 コンタク ト （微小接点部） 6 4によりストリップ線路 6 2， 6 3を短絡 Z開放するマイクロマシンスィツチから構成されている。 ここでいう マイクロマシンスィツチは、 半導体素子製造プロセスにより集積されるに適した 微小スィツチである。
ストリップ線路 6 2， 6 3 (厚さ 1 / m程度） は僅かな隙間を有して基板 6 1 上に形成されており、 その隙間の上部にはコンタク ト 6 4 (厚さ 2 // m程度） が ストリップ線路 6 2， 6 3と接離自在となるよう支持部材 6 5により支持されて いる。
ここで、 コンタク ト 6 4の下面とストリップ線路 6 2， 6 3の上面との距離は 4 μ m程度であり、 基板 6 1の上面を基準としたコンタク ト 6 4の上面の高さ、 つまりマイクロマシンスィツチ全体の高さは 7 / m程度である。
一方、 基板 6 1上のス トリップ線路 6 2 , 6 3の隙間には、 導体の電極 6 6 (厚さ 0 . 2 / m程度） が形成されており、 この電極 6 6の高さ （厚さ） は、 ス トリップ線路 6 2， 6 3の高さ （厚さ） よりも低い （薄い） 。
このスィツチの動作について以下に説明する。
電極 6 6には、 駆動回路 1 9 A〜 1 9 Dの出力電圧 （例えば、 1 0〜 1 0 0 V 程度） が個別に供給される。
ここで、 電極 6 6に正の出力電圧が印加された場合は、 これにより電極 6 6の 表面に正電荷が発生するとともに、 対向するコンタク ト 6 4の表面には静電誘導 により負電荷が現れ、 両者間の吸引力によりストリップ線路 6 2， 6 3側へ引き 寄せられる。
このとき、 コンタク ト 6 4の長さがストリツプ線路 6 2， 6 3の隙間よりも長 いため、 コンタク ト 6 4がストリップ線路 6 2 , 6 3の両方に接触し、 ストリツ プ線路 6 2 , 6 3がコンタク ト 6 4を介して高周波的に導通状態となる。 また、 電極 6 6への出力電圧の印加が停止された場合は、 吸引力がなくなって 支持部材 6 5によりコンタク ト 6 4が元の離間した位置へ復元され、 ストリップ 線路 6 2， 6 3が開放される。
なお、 以上の説明では、 コンタク ト 6 4に電圧を与えず、 電極 6 6に対して出 力電圧を印加する場合について説明したが、 逆も可能である。
すなわち、 電極 6 6に電圧を与えず、 コンタク ト 6 4に対して導体からなる支 持部材 6 5を介して駆動回路の出力電圧を印加するようにしてもよく、 前述と同 様の作用が得られる。
また、 コンタク ト 6 4は、 少なくとも下面が導体で形成され、 ストリップ線路
6 2 , 6 3とォーミック接触するものであっても、 導体部材の下面に絶縁体薄膜 が形成されストリップ線路 6 2 , 6 3と容量結合するものであってもよい。 ここで、 マイクロマシンスィッチは、 コンタク ト 6 4が可動部分であるため、 本フェーズドアレイアンテナのように多層基板内に位相制御層 3 5を設けた場合 に、 コンタク ト 6 4が自由に可動できるようなスペースを設ける必要がある。 このように、 給電位相の制御を行うスイッチング素子として、 マイクロマシン スィッチを用いるようにしたので、 P I Nダイオードなどの半導体デバイスを用 レ、る場合と比較して、 半導体接合面での電力消費がなくなり、 消費電力が 1 0分 の 1程度まで低減できる。
次に、 チップの構成例および実装形態について説明する。
図 9はベアチップ 6 8をフリップチップ実装する場合の構成例を示す説明図で あり、 （a ) はチップ 6 7 Aの断面図、 （b ) はチップ 6 7 Aの上面図、 （c ) はチップ 6 7 Aのフェイスダウン実装例 （半田法） の断面図、 （d ) はチップ 6
7 Aのフヱイスダウン実装例 （接着法） の断面図を示している。
なお、 このチップ 6 7 Aに含まれる回路の範囲は、 図 1 1を用いて後述するよ うに多種が考えられるが、 以下では、 図 1 1 ( b ) に示す回路部、 すなわち駆動 回路とスィッチをチップ化した場合を例に説明する。
図 9 ( a ) , ( b ) に示すように、 ベアチップ 6 8には、 ガラス基板 8 1上に マイクロマシンスィツチからなるスィツチ 8 2 Aや薄膜トランジスタ （T F T ) からなる駆動回路 8 2 Bが形成されている。 このベアチップ 6 8に、 信号接続用のパッドに半田や金などからなるバンプ 8 3が形成されてチップ 6 7 Aが得られる。
図 9 ( c ) には、 半田法によりチップ 6 7 Aを別基板 8 4へフェイスダウン実 装した場合が示されており、 基板 8 4上に、 絶縁保護膜 8 5 Aに周囲が覆われた 信号接続用のパッド 8 5が形成されている。
そして、 バンプ 8 5 Bを介してパッド 8 5とバンプ 8 3とが半田により固着さ れ、 電気的に接続されている。
ここで、 パッド 8 5， バンプ 8 5 B， バンプ 8 3の形成後の高さをそれぞれ例 えば 2 0 μ πι， 2 0 μ τη, 2 0 μ mとすることにより、 可動部が存在するスイツ チ 8 2 A周囲に高さ 4 0 / mの空間 8 7が最終的な実装後に形成され、 マイクロ マシンスィツチが安定動作する。
また、 基板 8 1の全周またはその一部が榭脂 8 6により基板 8 4と固着されて いる。
これにより、 基板 8 4に対する機械ストレスが発生した場合でも、 バンプ 8 5 Bの接合部分が保護される。
一方、 図 9 ( d ) には、 接着法によりチップ 6 7 Aを別基板 8 4へフェイスダ ゥン実装した場合が示されており、 基板 8 4上に、 絶縁保護膜 8 5 Aに周囲が覆 われた信号接続用のパッド 8 5が形成されている。
そして、 接着剤 8 8を介してガラス基板 8 1と基板 8 4とが接着され、 パッド 8 5とバンプ 8 3とが直接接触して電気的に接続されている。
この場合、 接着剤 8 8は、 スィッチ 8 2 Aの実装領域以外に配置され、 ガラス 基板 8 1 と基板 8 4とを接着している。
これにより、 可動部が存在するスィッチ 8 2 A周囲に空間 8 7が形成され、 マ イクロマシンスィツチが安定動作する。
さらに、 接着剤 8 8により比較的広い範囲でガラス基板 8 1 と基板 8 4とが接 着されているため、 基板 8 4に対する機械ス トレスが発生した場合でも、 バンプ 8 3の接合部分が保護される。
このように、 移相ユニット 1 6のうち、 スイッチング素子を含む所定回路部を チップ化して位相制御層 3 5に実装するようにしたので、 比較的簡素な構成でス イッチング素子を実装することができる。 .
また、 位相制御層 35に実装する前にチップ単体での不良検査が実施でき、 装 置全体の歩留まりを改善できる。
特に、 ベアチップをフリップチップ実装するようにしたので、 位相制御層 35 で必要な高さを抑制でき、 スロッ ト 2 1を介して結合される放射素子 1 5との結 合効率を改善できる。
また、 図 1 0はベアチップをパッケージ化する場合の構成例を示す説明図であ り、
(a) はフェイスアツプ搭載による L C Cパッケージ化例の断面図、
(b) はフェイスダウン搭載による LCCパッケージ化例の断面図、
( c ) はフェイスアツプ搭載による B G Aパッケージ化例の断面図、
( d ) はフェイスダウン搭載による B G Aパッケージ化例の断面図である。 以下では、 図 9 (a) ， (b) で示したベアチップ 68をパッケージ化する場 合を例に説明する。
まず、 図 1 0 (a) には、 LCC (Leadless Chip Carrier) 内にベアチップ 68をフェイスアップ搭載してパッケージ化した場合が示されており、 LCCの 基板 9 1にベアチップ 68のガラス基板 8 1の裏面が接着されている。
この場合、 図 9で示したバンプ 83の代わりにリード 92 Aを介してガラス基 板 8 1上のパターンと基板 9 1の電極 93とが電気的に接続されている。
この電極 93は基板 91内部のビアホール 93 Aおよびパターン 94 Aを介し て外部端子 95まで電気的に接続されている。
そして、 スィツチ 82 Aを構成するマイクロマシンスィツチの可動部のための 上部空間が形成されるように、 高さ （内寸） 80 m〜 1 00 μ mのカバー 96 が基板 9 1上に固着され、 密封されている。
図 1 0 (b) には、 LCC内にベアチップ 68をフェイスダウン搭載してパッ ケージ化した場合が示されており、 図 9で示したバンプ 83と同様のバンプ 92 Bを介してガラス基板 8 1が基板 9 1上に固着されているとともに、 ガラス基板 8 1上のパターンと基板 9 1のパターン 97とが電気的に接続されている。
さらに、 このパターン 97力 ビアホール 93 Aおよび基板 9 1内部のパター ン 9 4 Aを介して外部端子 9 5まで電気的に接続されている。
そして、 ガラス基板 8 1の裏面を覆うように、 基板 9 1上にカバー 9 6が固着 され、 密封されている。
この場合、 スィツチ 8 2 Aを構成するマイクロマシンスィツチの可動部のため の空間が、 高さ 2 0 μ πιのバンプ 9 2 Βによりガラス基板 8 1と基板 9 1との間 に形成されている。
図 1 0 ( c ) には、 B G A (Ball Grid Array)内にベアチップ 6 8をフェイス アップ搭載してパッケージ化した場合が示されており、 B G Aの基板 9 1にベア チップのガラス基板 8 1の裏面が接着されている。
この場合、 図 9で示したバンプ 8 3の代わりにリード 9 2 Aを介してガラス基 板 8 1上のパターンと基板 9 1の電極 9 3とが電気的に接続されている。
さらに、 この電極 9 3は基板 9 1内部のビアホール 9 3 Aを介してボール 9 8 まで電気的に接続されている。
そして、 スィツチ 8 2 Aを構成するマイクロマシンスィツチの可動部のための 上部空間が形成されるように、 基板 9 1上にカバー 9 6が固着され、 密封されて いる。
図 1 0 ( d ) には、 B G A内にベアチップ 6 8をフェイスダウン搭載してパッ ケージ化した場合が示されており、 図 9で示したバンプ 8 3と同様のバンプ 9 2 Bを介してガラス基板 8 1が基板 9 1上に固着されているとともに、 ガラス基板 8 1上のパターンと基板 9 1のパターン 9 7とが電気的に接続されている。
さらに、 このパターン 9 7がビアホール 9 3 Aに電気的に接続されており、 こ のビアホール 9 3 Aの外側には、 外部接続用のボール 9 8が設けられている。 そして、 ガラス基板 8 1の裏面を覆うように、 基板 9 1上にカバー 9 6が固着 され、 密封されている。
この場合、 スィツチ 8 2 Aを構成するマイクロマシンスィツチの可動部のため の空間が、 バンプ 9 2 Bによりガラス基板 8 1と基板 9 1との間に形成されてい る。
なお、 これら L C Cおよび B G Aによりパッケージ化された各チップ 6 7 Bは、 テープに梱包された後にリ一ルに卷かれて供給される。 したがって、 SMD (Surface Mount Device )として位相制御層 35に自動実 装される。
このように、 移相ユニット 1 6のうち、 スイッチング素子を含む所定回路部を チップィヒして位相制御層 35に実装するようにしたので、 比較的簡素な構成でス ィツチング素子を実装することができる。
また、 位相制御層 35に実装する前にチップ単体での不良検査が実施でき、 装 置全体の歩留まりを改善できる。
特に、 ベアチップをパッケージに封入して実装するようにしたので、 高速かつ 簡便な自動実装が可能となり、 組立工数を大幅に削減できる。
次に、 図 1 1を参照して、 チップに含まれる回路について説明する。
各放射素子 1 5ごとに設けられる移相ユニット 1 6 (すなわち移相器 1 7、 移 相器 1 7に接続されるストリップ線路の一部、 および位相制御部 1 8) には、 繰 り返し用いられている回路部分が存在する。
例えば、 図 5では、 駆動回路 1 9A〜1 9 Dが同一回路構成となっている。 また、 移相回路 1 7 Aは、 各放射素子 1 5ごとに設けられる移相器 1 7で共通 の回路構成であり、 他の移相回路 1 7 B〜1 7 Dも同様である。
したがって、 これら回路部分のうち、 各放射素子 1 5または各移相回路 1 7 A 〜1 7Dごとに共通的に用いられる部分をチップ化することにより、 各回路部分 でチップを共用できる。
例えば、 図 1 1 (a) には、 各駆動回路 1 9A〜1 9 Dを単位としてチップ化 した例が示されている。
ここでは、 駆動回路 1 9を構成する 2つのラッチ 1 9 1, 1 92力 ガラス基 板 7 1上に、 薄膜トランジスタ （TFT) により形成され、 その周囲に信号接続 用のパッド 72が設けられている。
これにより、 各チップを各移相回路 1 7A〜1 7 Dに対応するすべての駆動回 路 1 9A〜1 9 Dで共用できる。
また、 図 1 1 (b) には、 駆動回路 1 9 A〜l 9 Dおよびスィツチ 1 7 Sの対 を単位としてチップ化した例が示されている。
特に、 図中破線で囲んだ部分は、 図 1 1 (a) に相当しており、 この他、 スィ ツチ 1 7 Sを構成する 2つのスィツチング素子 73、 このスィツチング素子 73 に高周波信号を供給するためのストリップ線路 74、 およびパッド 72が設けら れている。 これにより、 これらチップをすベての移相回路 1 7 A〜 1 7 Dで共用 できる。
また、 図 1 1 (c) には、 駆動回路 1 9A〜1 9 Dと移相回路 1 7A〜1 7D の対を単位としてチップ化した例が示されている。
特に、 図中破線で囲んだ部分は、 図 1 1 (b) に相当しており、 この他、 スィ ツチ 1 7 Sをストリップ線路 1 6 Aに接続するためのストリップ線路 75と、 こ のストリップ線路とは反対側に接続され、 それぞれの移相量に応じた長さを有す る分布定数線路 76および主線路 70とが設けられている。
これにより、 これらチップを各移相ュニット 1 6の個々の移相回路 1 7 A〜 1 7 Dごとに共用できる。
また、 図 1 1 (d) には、 各移相ユニット 1 6内のすべての駆動回路 1 9 A〜 1 9 Dとすべての移相回路 1 7A〜1 7 Dを単位としてチップ化した例が示され ている。
特に、 図中破線で囲んだ部分は、 図 1 1 (c) に相当しており、 この他、 各移 相回路 1 7 A〜l 7 Dを接続するストリップ線路 1 6 Aが形成されている。
この場合、 すべての駆動回路 1 9A〜1 9 Dが位相制御部 1 8として、 ガラス 基板 7 1上に薄膜トランジスタ （TFT) により一体形成されている。
これにより、 これらチップを各移相ュニット 1 6ごとに共用できる。
また、 図 1 1 ( e ) には、 各移相ユニット 1 6を単位としてチップ化した例が 示されている。
特に、 図中破線で囲んだ部分は、 図 1 1 (d) に相当しており、 この他、 スロ ット 22とストリツプ線路 1 6 Aとを接続するストリツプ線路 77と、 ストリツ プ線路 1 6Aとスロット 2 1とを接続するストリツプ線路 78とが形成されてい る。
これにより、 各チップを各移相ユニット 1 6で共用できる。
このように、 移相ユニット 1 6のうち、 スイッチング素子を含む所定回路部を チップ化して位相制御層 35に実装するようにしたので、 比較的簡素な構成でス イッチング素子を実装することができる。 - したがって、 部品点数および接続点数を削減できるとともに、 組立工数を削減 できる。
なお、 図 1 1では、 ストリップ線路 1 6 Aに対し、 スィッチ 1 7 Sを介して所 定の分布定数線路を分岐接続することにより、 給電位相を制御するローテッドラ イン形の移相回路を例として説明したが、 これに限定されるものではなく、 線路 切換形や反射形など、 他の移相回路でもよい。
一般に、 移相量が比較的小さい場合はローテツドライン形の方が良好な特性が 得られ、 移相量が比較的大きい場合は線路切換形の方が良好な特性が得られる。 例えば、 後述する実施例では、 22. 5° ， 45° ， 90° の各移相回路 1 7 A〜 1 7 Cをローデッドライン形で構成し、 1 80° の移相回路 1 7 Dを線路切 換形で構成している。
以上、 図 9〜図 1 1を引用しながら、 駆動回路 1 9A〜1 9Dとして薄膜トラ ンジスタをガラス基板上に形成した場合を一例として説明したが、 その代わりに 半導体基板上に拡散されたトランジスタを利用しても他の発明は有効である。 また、 スィッチ 1 7 Sに関しても、 マイクロマシンスィッチをガラス基板上に 形成した場合を一例として説明したが、 その代わりに半導体基板上のトランジス タ回路やダイォードを利用しても他の発明は有効である。
(実施例）
次に、 図 1 2〜図 1 8を参照して、 本発明を 30 GHzのフェーズドアレイァ ンテナに適用した場合の第 1〜第 6の実施例 （1放射素子あたりの構成例） につ いて説明する。
ただし、 以下では、 それぞれ異なる移相量 22. 5° 、 45° 、 90° 、 1 8 0° を有する 4つの移相回路 1 7A〜1 7 Dから移相器 1 7を構成した場合を例 に説明する。
また、 移相回路のスイッチング素子としてマイクロマシンスィッチが用いられ ているものとする。
なお、 以下に記載する寸法は、 あくもでも 30 GH zにおけるアンテナの各部 寸法の例示に過ぎず、 周波数が変われば寸法が変わるのはもちろんのこと、 30 GH zであっても別の寸法で実現可能であることをあらかじめ断つ rおく。
まず、 図 1 2を参照して、 第 1の実施例について説明する。
図 1 2は第 1の実施例を示す回路配置図であり、 （a) は移相ユニット全体を 示す位相制御層の回路配置図、 （b) は多層構成を示す模式図である。
以下では、 図 1 1 (b) で示した回路部、 すなわち駆動回路とスィッチをチッ ブイ匕した場合を例に説明する。
図 1 2 (a) に示すように、 移相ユニット 1 6は、 アレイ状に配置された各放 射素子 1 5に対応して設けられており、 ほぼ正方形 （ 5 mm X 5 mm) の領域 (図中破線正方形参照） 内に形成されている。
特に、 その周部には、 信号線駆動部 1 2 Xからの信号線 X i 1， X i 2、 走査 線選択部 1 2 Yからの走査線 Y j 1， Y j 2、 制御装置 1 1力ゝらのトリガ信号線 T r g、 およびスィツチの駆動電源線 Vd r vが格子状に配置されている。
また、 これら配線の内側には、 スロット 22の上部位置からスロット 2 1の下 部位置までを接続するストリップ線路 1 6 Aが設けられている。
さらに、 このストリップ線路 1 6 Aの途中には、 22. 5° ， 45° ， 90° ， 1 80° の各移相回路とこれに対応する駆動回路とがそれぞれ配置されている。 そして、 これら移相回路 1 7A〜1 7Dと駆動回路 1 9 A〜l 9Dの一部、 こ こではスィツチ 1 7 Sと各駆動回路 1 9 A〜 1 9 Dがチップ 67にチップ化され て実装されている。
また、 スロット 2 1の上層の放射素子層 3 1には、 直径 2. 5mm〜4mmの 円形の放射素子 1 5 (図中細線破線） が配置されている。
図 1 3は第 1および第 2の実施例で用いる各チップを示す回路配置図であり、 (a) は 22. 5° ， 45° ， 90° の移相回路で用いられるチップ、 （b) は 1 80° の移相回路で用いられるチップを示している。
特に、 図 1 3 (a) はローテッドライン形の移相回路用として共用でき、 図 1 3 (b) は線路切換形の移相回路用として共用できる。
なお、 これらチップ構成は前述した図 9 (b) および図 1 0 (a) 〜 （d) と 同様であり、 ここでの説明は省略する。
図 1 2 (b) には、 第 1の実施例による多層構造が示されており、 前述した図 2と同じ部分には同一符号を付してある。
なお、 この図は多層構造を模式的に示すものであり、 図 1 2 ( a ) の特定の断 面を示すものではない。
本実施例における多層構成は、 図 1 2 ( b ) の下から上へ順に、 接地層 3 9 A, ラジアル導波路を形成する誘電体層 3 8 (厚さ l mm) ， 接地層 3 7， 誘電体層 3 6 (厚さ 0 . 2 mm) ， 位相制御層 3 5， 誘電体層 3 4 (厚さ 0 . 2 mm) ， 結合スロッ ト 2 1が形成された接地層 3 3， 誘電体層 3 2 (厚さ 0 . 5 mm) ， 放射素子層 3 1， 誘電体層 3 1 B (厚さ l mm) ， 無給電素子層 3 1 Aが積層さ れている。
ここで、 位相制御層 3 5と結合層 3 3との間の誘電体層 3 4は、 厚さ （高さ） が 0 . 2 mmのスぺーサ 3 4 Aにより確保された空間から構成されており、 位相 制御層 3 5上にはチップ 6 7が実装されている。
この場合、 スぺーサ 3 4 Aをスロッ ト 2 1の下部に配置してもよく、 これによ り、 通常、 空き領域となるスロッ ト 2 1の下部をスぺーサ 3 4 Aの配置領域とし て兼用でき、 スぺーサ 3 4 Aによる占有面積を削減できる。
さらに、 スぺーサ 3 4 Aとして、 アルミナなど比誘電率が 5〜 3 0程度の高誘 電率の材料を用いれば、 スロッ ト 2 1と位相制御層 3 5上のス トリップ線路 1 6 Aとが高周波的に効率よく結合される。
また、 位相制御層 3 5のうち、 横方向に配線された走査線 Y j 1， Y j 2と、 縦方向に配線された信号線 X i 1 , X i 2、 トリガ信号線 T r gおよび駆動電源 線 V d r vとが交差する部分については、 ゼロオームのジヤンパ抵抗を用いるこ とにより干渉を回避することが可能となる。
なお、 これら交差部分に関しては、 後述する他の実施例のように交差配線の一 方を位相制御層 3 5以外の層、 あるいは 2層化した位相制御層 3 5の中間層に形 成することにより、 干渉を回避することも可能である。
次に、 図 1 4を参照して、 本発明の第 2の実施例について説明する。
図 1 4は第 2の実施例を示す回路配置図であり、 （a ) は移相ユニット全体を 示す位相制御層の回路配置図、 （b ) は多層構成を示す模式図である。
以下では、 第 1の実施例と同様に、 図 1 1 ( b ) で示した回路部、 すなわち駆 動回路とスィツチをチップ化した場合を例に説明する。
本実施例では、 2層構成の位相制御層 3 5上にチップ 6 7が実装されており、 位相制御層 3 5と結合層 3 3との間の誘電体層 3 4が空間から構成され、 その 0 . 2 mmの厚さ （高さ） が導体からなるスぺーサ 3 4 Bにより確保されている。 特に、 このスぺーサ 3 4 Bをビアホール 3 6 Aの上部に配置して、 接地パター ン、 例えば結合層 3 7の導体パターンと電気的に接続するようにしてもよい。 これにより、 別途、 接地電位を結合する手段を設けることなく、 接地板間不要 モード （パラレルプレートモ一ド） を抑制できる。
また、 位相制御層 3 5を 2層構造としたので、 横方向に配線された走査線 Y j 1， Y j 2と、 縦方向に配線された信号線 X i 1， X i 2、 トリガ信号線 T r g および駆動電源線 V d r vとが交差する部分については、 一方の配線を中間層配 線 3 5 Bとすることにより、 互いに干渉することなく配線することが可能となる。 次に、 図 1 5を参照して、 本発明の第 3の実施例について説明する。
図 1 5は第 3の実施例を示す回路配置図であり、 （a ) は移相ュニット全体を 示す位相制御層の回路配置図、 （b ) は多層構成を示す模式図である。
以下では、 図 1 1 ( d ) で示した回路部、 すなわち移相ユニット内の全ての移 相回路および駆動回路をチップ化した場合を例に説明する。
ここでは、 図 1 2に示した第 1の実施例と同様に位相制御層 3 5は 1層構造で あるが、 誘電体層 3 4、 位相制御層 3 5および誘電体層 3 6が上下入れ替わって 構成されている。
これにより、 結合層 3 7と位相制御層 3 5との間に空間からなる誘電体層 3 4 が設けられ、 その厚さ （高さ） がスぺーサ 3 4 Aにより確保されている一方、 誘 電体層 3 6と結合層 3 3とが密着している。
したがって、 位相制御層 3 5からその下側の誘電体層 3 4に向けてチップ 6 7 が実装されている。
ここで、 スぺーサ 3 4 Aをスロット 2 2の上部に配置してもよく、 これにより、 通常、 空き領域となるスロット 2 2の真上をスぺーサ 3 4 Aの配置領域として兼 用でき、 スぺーサ 3 4 Aによる占有面積を削減できる。
さらに、 スぺーサ 3 4 Aとして、 アルミナなど比誘電率が 5〜 3 0程度の高誘 電率の材料を用いれば、 スロット 2 2と位相制御層 3 5上のストリ プ線路 1 6 Aとが高周波的に効率よく結合される。
なお、 他の実施例と同様、 横方向に配線された走査線 Y j 1， Y j 2と、 縦方 向に配線された信号線 X i 1， X i 2、 トリガ信号線 T r gおよび駆動電源線 V d r vとが交差する部分が発生するが、 本発明においては一方の配線を放射素子 層 3 2上の配線 3 5 Bとすることにより互いに干渉することなく配線することが 可能となっている。
次に、 図 1 6を参照して、 本発明の第 4の実施例について説明する。
図 1 6は第 4の実施例を示す回路配置図であり、 （a ) は移相ユニット全体を 示す位相制御層の回路配置図、 （b ) は多層構成を示す模式図である。
以下では、 図 1 1 ( e ) で示した回路部、 すなわち移相ユニット全体をチップ 化した場合を例に説明する。
ここでは、 第 3の実施例と同様に、 位相制御層 3 5と誘電体層 3 6が上下入れ 替わって構成されている。
特に、 位相制御層 3 5からその下側の空間すなわち誘電体層 3 4に向けて実装 されているチップ 6 7の下面が結合層 3 7に密着しており、 このチップ 6 7の厚 さを 0 . 2 mmとすることにより、 誘電体層 3 4の厚さ （高さ） が確保されてい る。
これにより、 別途、 スぺーサ用の配置領域を確保する必要がなくなり、 比較的 占有面積の大きなチップを実装できる。
次に、 図 1 7を参照して、 本発明の第 5の実施例について説明する。
図 1 7は第 5の実施例を示す回路配置図であり、 （a ) は移相ユニット全体を 示す位相制御層の回路配置図、 （b ) は多層構成を示す模式図である。
以下では、 第 1の実施例と同様に、 図 1 1 ( b ) で示した回路部、 すなわち駆 動回路とスィッチをチップ化した場合を例に説明する。
ここでは、 2層構成の位相制御層 3 5上にチップ 6 7が実装されており、 位相 制御層 3 5と結合層 3 3との間に誘電体基板 3 4 Dからなる誘電体層 3 4が構成 されている。
この基板 3 4 Dには、 その位相制御層 3 5上に実装されているチップ 6 7の位 置に、 高さ 0 . 2 mmのキヤビティー （空間） 3 4 Eが形成されており、 基板密 着時にはチップ 6 7がキヤビティー 3 4 E内に納められる。
基板 3 4 Dへのキヤビティー 3 4 Eの形成方法としては、 ルータなどにより基 板 3 4 Dの表面を切削する機械加工、 あるいは型抜きなどにより貫通穴を設ける 機械加工でもよく、 また有機基板に感光性樹脂を塗布した後、 露光および現像処 理によりキヤビティー 3 4 E部分の樹脂を剥離するようにしてもよく、 各種の形 成方法を利用できる。
次に、 図 1 8を参照して、 本発明の第 6の実施例について説明する。
図 1 8は第 6の実施例を示す回路配置図であり、 （ a ) は移相ュニット全体を 示す位相制御層の回路配置図、 （b ) は多層構成を示す模式図である。
以下では、 第 1の実施例と同様に、 図 1 1 ( b ) で示した回路部、 すなわち駆 動回路とスィッチをチップ化した場合を例に説明する。
本実施例においては、 第 1〜第 5の実施例とは積層の順番が異なり、 下から上 へ順に、 位相制御層 3 5， 誘電体層 3 6， 結合層 3 7， 誘電体層 3 8 A， 分配合 成層 3 9， 誘電体層 3 8 , 結合層 3 3， 誘電体層 3 2， 放射素子層 3 1 , 誘電体 層 3 1 B， 無給電素子層 3 1 A、 となっている。
また、 位相制御層 3 5は 2層構成となっており、 その中間層に配線 3 5 Bが形 成されている。
ここで、 分配合成層 3 9と位相制御層 3 5の間は結合層 3 7上の穴 2 2 Aを貫 通する給電ピン 2 8 Bにより高周波的に接続されており、 位相制御層 3 5と放射 素子 1 5の間は結合層 3 7上の穴 2 2 Aおよび結合層 3 3上の穴 2 1 Aを貫通す る給電ピン 2 8 Aにより高周波的に接続されている。
本実施例のように位相制御層 3 5を外側に配置すると、 チップ 6 7の高さによ らず積層構成が可能となる。
産業上の利用可能性
本発明によるフェーズドアレイアンテナは、 高利得で高周波数帯に適用可能な アンテナであり、 特に衛星通信に使用される衛星追尾車載アンテナや衛星搭載用 アンテナなどにも有用である。

Claims

請 求 の 範 囲
( 1 ) マイクロ波やミリ波などの高周波信号の送受信に用いられ、 各放射素子で 送受信される前記高周波信号の位相を制御することによりそのビーム方向を調整 するフェーズドアレイアンテナにおいて、
少なくとも、
多数の前記放射素子が配置された放射素子層と、
前記各放射素子から送受信される前記高周波信号の位相を制御する多数の位相 制御手段が実装された位相制御層との多層構造を有し、
前記各位相制御手段は、 マトリクス状に設けられた信号線と走査線に基づき位 相制御され、 前記位相制御手段のうち繰り返し構成される回路部を搭載した第 1 の基板が、 前記位相制御層が形成される第 2の基板に実装されることを特徴とす るフェーズドアレイアンテナ。
( 2 ) 前記フェーズドアレイアンテナは、 前記位相制御層と放射素子層との間に 高周波信号結合用の第 1の結合層を設けることを特徴とする請求項 1記載のフユ ーズドアレイアンテナ。
( 3 ) マイクロ波やミリ波などの高周波信号の送受信に用いられ、 各放射素子で 送受信される前記高周波信号の位相を制御することによりそのビーム方向を調整 するフェーズドアレイアンテナにおいて、
前記各放射素子から送受信される前記高周波信号の位相を制御する各位相制御 手段が実装された位相制御層と、 前記高周波信号を結合する第 1の結合層と、 多 数の前記放射素子が配置された放射素子層と、 無給電素子層とが順に積層された 多層構造を有し、
前記各位相制御手段は、 マトリクス状に設けられた信号線と走査線に基づき位 相制御され、 前記位相制御手段のうち繰り返し構成される回路部を搭載した第 1 の基板が、 前記位相制御層が形成される第 2の基板に実装されることを特徴とす るフェーズドアレイアンテナ。
( 4 ) 前記位相制御層は、 前記位相制御手段が実装された面の上部に所定の高さ の空間を有していることを特徴とする請求項 1記載のフェーズドアレイアンテナ
( 5 ) 前記多層構造を構成する各層間に誘電体層を有することを特徴とする請求 項 3記載のフェーズドアレイアンテナ。
( 6 ) 前記フェーズドアレイアンテナは、 送信信号を前記各位相制御手段に分配 するとともに前記各位相制御手段からの受信信号を合成する分配合成部をさらに 具備することを特徴とする請求項 1記載のフェーズドアレイアンテナ。
( 7 ) 前記位相制御手段は、 異なる移相量毎に前記信号線と走査線を受けて高周 波スィツチを駆動する複数の駆動回路と、 前記駆動回路の出力にて前記移相量に 対応した長さの分布定数線路を前記高周波スィツチにて切り替える複数の移相回 路とからなる移相ユニットであることを特徴とする請求項 1記載のフェーズドア
( 8 ) 前記駆動回路は、 薄膜トランジスタ技術により構成されていることを特徴 とする請求項 7記載のフェーズドアレイアンテナ。
( 9 ) 前記駆動回路は、 前記走査線の電圧レベルに基づき前記信号線の電圧レべ ルをラッチする第 1のラッチと、 トリガ信号に基づき前記第 1のラッチの出カレ ベルをラッチして前記高周波スィツチに与える第 2のラツチとからなることを特 徴とする請求項 7記載のフエーズドアレイァンテナ。
( 1 0 ) 前記トリガ信号は、 パルス信号であることを特徴とする請求項 9記載の フェーズドアレイアンテナ。
( 1 1 ) 前記トリガ信号は、 前記第 2のラッチに常時出力されることを特徴とす る請求項 9記載のフェーズドアレイァンテナ。
( 1 2 ) 前記高周波スィッチは、 ス トリ ップ線路から離間して支持されたコンタ ク トを電気的または磁気的に作動させることにより、 前記ストリップ線路と他の ストリップ線路とを前記コンタク トを介して電気的に接続 開放するマイクロマ シンスィッチからなることを特徴とする請求項 7記載のフヱーズドアレイァンテ ナ。
( 1 3 ) 前記移相ュニットのうち繰り返し構成される回路部が搭載された第 1の 基板は、 前記各移相ュニットの繰り返し構成される回路部を多数一括形成された ものから単位毎に切り出し、 前記第 1の基板上に実装してチップとして構成され ていることを特徴とする請求項 7記載のフェーズドアレイアンテナ。
(14) 前記チップは、 前記移相ュニット内の少なくとも 1つの駆動回路を実装 していることを特徴とする請求項 1 3記載のフェーズドアレイアンテナ。
(1 5) 前記チップは、 前記移相ユニット内の少なくとも 1つの駆動回路と、 前 記駆動回路に対応する前記移相回路内の高周波スィツチとを実装していることを 特徴とする請求項 1 3記載のフェーズドアレイアンテナ。
(1 6) 前記チップは、 前記移相ユニット内の 1つの駆動回路と、 前記 1つの駆 動回路に対応する前記移相回路とを実装していることを特徴とする請求項 1 3記 載のフェーズドアレイァンテナ。
(1 7) 前記チップは、 前記移相ユニット内の各駆動回路と、 前記各駆動回路に 対応する前記移相回路とを実装していることを特徴とする請求項 1 3記載のフエ ーズ
(1 8) 前記チップは、 前記移相ユニット内の各駆動回路と、 前記各駆動回路に 対応する前記移相回路と、 前記移相ュニット外のストリップ線路とを実装してい ることを特徴とする請求項 1 3記載のフェーズドアレイアンテナ。
(1 9) 前記チップは、 能動素子面が露出したベアチップ形態で位相制御層にフ リップチップ実装され、 前記ベアチップの一部または全周が接着剤により前記位 相制御層に接着されていることを特徴とする請求項 1 3記載のフェーズドアレイ
(20) 前記チップは、 能動素子面が露出したベアチップ形態で位相制御層にフ リップチップ実装され、 前記能動素子面のうち前記高周波スィッチ以外の領域で 位相制御層と接着剤により接着されていることを特徴とする請求項 1 3記載のフ エーズドアレイアンテナ。
(2 1) 前記チップは、 能動素子面が露出したベアチップが LCC方式または B G A方式のパッケージ内に格納されて前記位相制御層に実装されていることを特 徴とする請求項 1 3記載のフェーズドアレイアンテナ。
(22) 前記放射素子は、 パッチアンテナ若しくはスロットアンテナであること を特徴とする請求項 1記載のフヱーズドアレイアンテナ。
(23) 前記分配合成部は、 ストリップ線路を用いた分岐回路若しくは内部空間 を有する金属筐体を用いたラジアル導波路からなる分配合成層で構成され、 前記 分配合成層は第 2の結合層を介して前記位相制御層に結合して前記多層構造を形 成することを特徴とする請求項 6記載のフェーズドアレイアンテナ。
( 2 4 ) 前記分配合成部は、 前記多層構造とは別に設けられた放射給電部である ことを特徴とする請求項 6記載のフェーズドアレイアンテナ。
( 2 5 ) 前記第 1の結合層は、 結合スロッ ト若しくは導電性の給電ピンを用いて 結合することを特徴とする請求項 2記載のフェーズドアレイァンテナ。
( 2 6 ) 前記第 2の結合層は、 結合スロッ ト若しくは導電性の給電ピンを用いて 結合することを特徴とする請求項 2 3記載のフェーズドアレイアンテナ。
( 2 7 ) 前記第 1の基板の材質は、 ガラスであることを特徴とする請求項 1記載 のフェーズドアレイアンテナ。
( 2 8 ) 前記位相制御層は、 前記位相制御手段が実装された面の上部に所定の高 さの空間を有し、 前記所定の高さは、 前記マイクロマシンスィッチの底面から前 記コンタク トの最大の高さよりも高くすることを特徴とする請求項 1 2記載のフ エーズドアレイアンテナ。
( 2 9 ) 前記所定の高さは、 前記位相制御層上に形成された誘電体のスぺーサに より確保されることを特徴とする請求項 4記載のフェーズドアレイアンテナ。
( 3 0 ) 前記フェーズドアレイアンテナは、 前記位相制御層と放射素子層との間 に高周波信号結合用の第 1の結合層を設け、 前記誘電体のスぺーサは、 前記第 1 の結合層の結合スロットの下に設けられていることを特徴とする請求項 2 9記載 のフェーズドアレイァンテナ。
( 3 1 ) 前記所定の高さは、 前記位相制御層上に形成された導体のスぺーサによ り確保されることを特徴とする請求項 4記載のフェーズドアレイアンテナ。
( 3 2 ) 前記位相制御層は、 前記位相制御手段が実装された面の上部に所定の高 さの空間を有し、 前記所定の高さは、 前記位相制御層上に形成された前記チップ により確保されることを特徴とする請求項請求項 1 3記載のフェーズドアレイァ ンテナ。
( 3 3 ) 前記所定の高さは、 前記位相制御層上に設けられた誘電体層を取り除い たキヤビティ一で確保されることを特徴とする請求項 4記載のフェーズドアレイ ( 3 4 ) マイクロ波やミリ波などの高周波信号の送受信に用いられ、 各放射素子 で送受信される前記高周波信号の位相を制御することによりそのビーム方向を調 整するフェーズドアレイアンテナの製造方法において、
少なくとも、 多数の前記放射素子が配置された放射素子層と、 前記各放射素子 から送受信される前記高周波信号の位相を制御する複数の位相制御手段がチップ 形態で実装された位相制御層とが各々フォトリソグラフィ技術およびエッチング 技術によりパターン形成され、
前記パタ一ン形成された各層がそれぞれ所定の順序で積層され、
前記積層された各層が接着されることを特徴とするフェーズドアレイアンテナ の製造方法。
( 3 5 ) 前記位相制御手段は、 異なる移相量毎に前記信号線と走査線を受けて高 周波スィツチを駆動する複数の駆動回路と、 前記駆動回路の出力にて前記移相量 に対応した長さの分布定数線路を前記高周波スィッチにて切り替える複数の移相 回路とからなる移相ュニットであることを特徴とする請求項 3 4記載のフェーズ ドアレイアンテナの製造方法。
( 3 6 ) 前記位相制御層には、 予め前記移相ユニットのうち繰り返し構成される 回路部が搭載されたチップが実装されることを特徴とする請求項 3 5記載のフェ ーズドアレイァンテナの製造方法。
( 3 7 ) 前記チップは、 前記移相ユニットのうち繰り返し構成される回路部が多 数一括形成され、
前記多数一括形成されたものから単位ごとに切り出され、
基板上に実装されたことを特徴とする請求項 3 6記載のフェーズドアレイアン テナの製造方法。
( 3 8 ) 前記基板の材料は、 ガラスであることを特徴とする請求項 3 7記載のフ エーズドアレイアンテナの製造方法。
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