WO2000007251A1 - Integrierte thermische schaltungsanordnung und verfahren zu deren herstellung - Google Patents

Integrierte thermische schaltungsanordnung und verfahren zu deren herstellung Download PDF

Info

Publication number
WO2000007251A1
WO2000007251A1 PCT/DE1999/001981 DE9901981W WO0007251A1 WO 2000007251 A1 WO2000007251 A1 WO 2000007251A1 DE 9901981 W DE9901981 W DE 9901981W WO 0007251 A1 WO0007251 A1 WO 0007251A1
Authority
WO
WIPO (PCT)
Prior art keywords
strips
region
substrate
doped
strip
Prior art date
Application number
PCT/DE1999/001981
Other languages
English (en)
French (fr)
Inventor
Hermann Fischer
Dirk Schumann
Jürgen Holz
Herbert Eichfeld
Leonhard Reindl
Frank Schmidt
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2000007251A1 publication Critical patent/WO2000007251A1/de

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/81—Structural details of the junction
    • H10N10/817—Structural details of the junction the junction being non-separable, e.g. being cemented, sintered or soldered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device

Definitions

  • the invention relates to an integrated circuit arrangement and a method for the production thereof.
  • thermocouple In a thermocouple, a temperature difference is used to generate an electrical current. The underlying physical effect is the Seebeck effect. At a contact point between two different metals, a contact voltage builds up due to different work functions of the electrons of the metals. The contact voltage is proportional to the temperature of the contact point.
  • thermocouple The proportionality constant is called the Seebeck coefficient and depends on it
  • the contact voltages of which can add up and lead to a current flow and a thermocouple is described in which the first strips in the form of p-doped regions run parallel to one another and deviate from one another a first area of a
  • the first region and the second region are spaced apart from one another in such a way that they are thermally appropriately separated from one another in order to determine their temperature difference.
  • Arranged above the substrate are second strips of aluminum which extend from the first region to the second region and connect two mutually adjacent first strips to one another.
  • the first strips are arranged in an n-doped epitaxially grown layer of the substrate. If the first area has a different temperature than the second area, a current flows through the first Stripes and the second stripes due to a contact voltage, which is calculated as follows:
  • U is the contact stress
  • AT is the temperature difference between the first region and the second region
  • n] _ is the check speed of the first strip and the second strip.
  • thermoelectric element which comprises two insulation layers which are separated from one another by an arrangement of strip-shaped 0.2mm-3mm thick alternating n- and p-doped semiconductors .
  • the semiconductors are electrically connected at their ends via connecting parts so that they are connected in series.
  • the invention is based on the problem of specifying an integrated circuit arrangement which can be used as a thermocouple and which, in comparison with the prior art, better demonstrates temperature differences in the same area. Furthermore, a method for producing such a circuit arrangement is to be specified.
  • the problem is solved by an integrated circuit arrangement according to claim 1 and a method for its production according to claim 8.
  • the circuit arrangement according to the invention has parallel first strips, which comprise semiconductor material doped with a first conductivity type, such as silicon or GaAs, and extend from a first region of a substrate into a second region of the substrate. In order to form a temperature difference between the first area and the second area, these are thermally appropriately separated from one another. For example, they are arranged at a sufficiently large distance from one another. Arranged between the first strips are second strips running parallel to the first strips and comprising semiconductor material doped with a second conductivity type opposite to the first conductivity type. The second stripes also extend from the first area to the second area.
  • a first conductivity type such as silicon or GaAs
  • Conductive third strips run transversely to the first strips or to the second strips, each contacting one of the first strips and an adjacent one of the second strips.
  • Each of the third strips is arranged either in the first area or in the second area.
  • the third strips, which are arranged in the first area connect the first strips and the second strips to one another in pairs.
  • the third strips, which are arranged in the second region, connect those first strips and second strips to one another in pairs which are not connected to one another by the third strips arranged in the first region.
  • a contact voltage which is calculated as follows:
  • U 2 * S 13 * ⁇ T * n 1 + 2
  • U is the contact voltage
  • S13 is the Seebeck coefficient of the contact point between one of the first strips and one of the third strips
  • ⁇ T is the temperature difference between the first region and the second region
  • n] _ + 2 is the number of the first strips and the second Stripes.
  • the calculation is based on the fact that the amount of the Seebeck coefficient between a material and n-doped semiconductor material is equal to the amount of the Seebeck coefficient between the material and p-doped semiconductor material, but has a different sign.
  • the Seebeck coefficient between a first material and a second material is equal in magnitude to the Seebeck coefficient between the second material and the first material, but has the opposite sign.
  • the substrate preferably consists of semiconductor material such as silicon and GaAs.
  • the circuit arrangement can be generated using a standard CMOS process. No additional steps are required, which makes the integration of the circuit arrangement in the semiconductor production particularly easy. No time or costly process steps are required.
  • first stripes and the second stripes are doped regions in the substrate. Since either the first strips or the second strips are doped of the same conductivity type as that of the substrate, the strips concerned are electrically isolated from one another so that there are no electrical short circuits.
  • the first strips and the second Strips arranged in pairs in doped wells of the substrate, which are separated from one another.
  • the wells are doped with a first conductivity type.
  • the substrate is doped with a second conductivity type that is opposite to the first conductivity type. Since only one of the first strips and one of the second strips are arranged in each well, no current can flow across the substrate between the first strips or between the second strips.
  • insulating structures in the substrate which contains semiconductor material doped of the second conductivity type, which laterally surround rectangular regions which each overlap both the first region and the second region.
  • a full-surface implantation creates troughs doped with the first conductivity type in the rectangular areas, which are separated from one another. Masked implantations produce one of the first stripes and one of the second stripes in the form of doped areas in the rectangular areas.
  • An intermediate oxide is then deposited on the substrate, in which two contacts are produced for each of the first and the second strips, one of which lies in the first region and one in the second region.
  • conductive material is deposited and structured so that the third strips overlap the contacts.
  • the insulating structures can e.g. B. by a LOCOS process, that is, by masked thermal oxidation, are generated in which insulating structures for MOS transistors are produced.
  • the wells can be produced simultaneously with wells for the MOS transistors. After the troughs have been produced, thermal oxidation can take place, in which gate dielectrics of the MOS transistors are produced and in which the rectangular regions are covered by a thin insulating layer.
  • the first strips and the second Stripes are generated simultaneously with source / drain regions of n-channel * or p-channel transistors.
  • the third stripes can be generated simultaneously with a metallization level of the MOS transistors.
  • the generation of the intermediate oxide and the contacts are also known steps for the production of MOS transistors.
  • the second stripes are doped regions in the substrate containing silicon, which are arranged in a coherent trough of the substrate.
  • the first strips comprise doped polysilicon and are arranged on the substrate covered with an insulating layer.
  • This embodiment of the circuit arrangement can also be produced using a standard CMOS process or standard bipolar process.
  • the tub is created by implantation in the substrate.
  • the thin insulating layer is then applied to the substrate.
  • polysilicon is deposited on the thin insulating layer and structured.
  • the second strips in the form of doped regions are produced in the tub by masked implantation.
  • An intermediate oxide is then deposited on the substrate, in which two contacts are produced for each of the first and the second strips, one of which lies in the first region and one in the second region.
  • conductive material is deposited and structured so that the third strips overlap the contacts.
  • the trough can be produced simultaneously with the troughs of the MOS transistors.
  • the thin insulating layer can be produced by thermal oxidation, in which the gate dielectrics of the MOS transistors are produced.
  • the first stripes can be generated simultaneously with the gate electrodes of the MOS transistors.
  • the second Stripes can be created simultaneously with the source / drain regions * of the MOS transistors.
  • first strips and the second strips comprise doped polysilicon and are arranged on the substrate covered with an insulating layer.
  • the insulating layer prevents short circuits between the first strip and the second strip across the substrate.
  • This embodiment can also be generated by a standard CMOS process.
  • an insulating layer is applied to the substrate.
  • the insulating layer can be produced, for example, by thermal oxidation, in which the gate dielectrics of the MOS transistors are produced.
  • the insulating layer is created by a LOCOS process, in which insulating structures surrounding the MOS transistors are produced.
  • the first stripes and the second stripes can be generated simultaneously with the gate electrodes of the MOS transistors.
  • the polysilicon that is deposited and structured is implanted during the implantation of the source / drain regions of n-channel and p-channel transistors. After the first strips and the second strips have been produced, an intermediate oxide, contacts and the third strips are produced, as already described.
  • An evaluation or control circuit can be generated simultaneously with the integrated circuit arrangement.
  • the integrated circuit arrangement can be embedded in a CMOS circuit.
  • the polysilicon can be doped in situ or implanted during the implantation of the source / drain regions of the n-channel or p-channel transistors.
  • the circuit arrangement can act as a thermocouple. With such a circuit arrangement, temperature Measure differences, heat flow, thermal conductivity, liquid * flow, vacuum pressure, liquid level, air humidity and infrared radiation.
  • Such a circuit arrangement can be used as a microcalorimeter, as a low pressure meter, as a moisture meter or for true root mean square determinations.
  • the circuit arrangement can be used as a Peltier element.
  • a current is sent through the first strips, the second strips and the third strips, which causes a temperature difference between the first region and the second region due to the Peltier effect.
  • FIG. 1 shows a cross section through a first substrate after insulating structures, wells, first strips, second strips, an intermediate oxide, contacts and third strips have been produced.
  • FIG. 2 shows a top view of the first substrate, in which a first region, a second region, the insulating structures, the troughs, the first strips, the second strips, the third strips and the contacts are shown.
  • FIG. 3 shows a cross section through a second substrate, after a trough, a thin insulating layer, first strips, second strips, an intermediate oxide,
  • FIG. 4 shows a cross section through a third substrate after an insulating layer, first strips, second strips, an intermediate oxide, contacts and third strips have been produced.
  • Figure 5 shows a cross section through a fourth substrate, * after an insulating layer, first strip, second strip, an intermediate oxide, contacts and third strips were produced.
  • a p-doped first substrate 1 made of silicon is provided as the starting material.
  • a strip-like first region G 1 of the first substrate 1 is spaced apart from a strip-like second region G 2 of the first substrate 1 (see FIG. 2).
  • a photoresist mask (not shown), which covers approximately 350 rectangular areas arranged next to one another, each of which overlaps both the first area G1 and the second area G2, an insulating structure II is produced by thermal oxidation (see FIGS. 1 and 2) and 2).
  • the insulating structure II laterally surrounds the rectangular areas.
  • a first dimension of the rectangular areas parallel to the course of the first area G1 and the second area G2 is approximately 1 mm.
  • a second dimension of the rectangular regions perpendicular to the course of the first region G1 and the second region G2 is approximately 100 ⁇ m. Distances between adjacent rectangular areas are approximately 2 ⁇ m.
  • the troughs W have a dopant concentration of approx. 10 ⁇ c ⁇ T ⁇ au f unc j are approx. 1 ⁇ m deep.
  • an n-doped first strip S1 is generated in each of the wells W by implantation.
  • the first strips S1 have a dopant concentration of approx. 10 ⁇ oc - ⁇ ⁇ a depth of approx. 250 nm, a width of approx. 50 ⁇ m and a distance of approx. 1 ⁇ m from one another.
  • the first strips S1 extend from the first region Gl to the second region G2, run parallel to one another and adjoin the insulating structure II (see FIG. 1).
  • a second p-doped strip S2 is produced in each of the tubs W by implantation.
  • the second strips S2 have essentially the same dimensions as the first strips S1 and are each arranged between two of the first strips S1.
  • the second strips S2 likewise extend from the first region G1 to the second region G2 and adjoin the insulating structure II (cf. FIG. 1 and FIG. 2).
  • the number of the first strips and the second strips together is approximately 700.
  • an intermediate oxide 12 is produced on the first substrate 1 (see FIG. 1). Masked etching of the intermediate oxide 12 creates strips for each of the first
  • the contact holes 51 and the second strip S2 produces two contact holes, one of which is located in the first region G1 and the other in the second region G2.
  • the contact holes are filled by depositing tungsten with a thickness of approx. 600 nm and chemical-mechanical polishing, which results in contacts K (see FIG. 2).
  • third strips S3 aluminum is deposited in a thickness of approximately 400 nm and structured using a photolithographic process.
  • the third strips S3 each overlap two mutually adjacent contacts K, both of which lie in the first region G1 or both in the second region G2.
  • the third strips S3, which are arranged in the first region Gl, each connect one of the first strips S1 and one of the second strips S2 to one another in pairs.
  • a second substrate 2 which contains p-doped silicon, is provided as the starting material.
  • the second substrate 2 has a first region and a second region which do not adjoin one another.
  • an insulating structure (not shown) is produced by thermal oxidation.
  • An approximately 1 ⁇ m deep n-doped well W ' is produced by implantation, the insulating structure acting as a mask (see FIG. 3).
  • the dopant concentration of the tub W ' is approximately 10 ⁇ cm " ⁇ .
  • a thin insulating layer I' is produced via the tub W 'by thermal oxidation (see FIG. 3).
  • first strips S1 'running parallel to one another are produced, each extending from the first region Gl' to the second region G2 '.
  • p-doped second strips S2 ' are produced which are parallel to the first strips S1 'run and are each arranged between two of the * first strips S1'.
  • an intermediate oxide 12 ' contacts K' and third strips S3 'are produced.
  • a third substrate 3 made of p-doped silicon is provided as the starting material.
  • a thermal oxidation is carried out, as a result of which an insulating layer I ′′ is produced (see FIG. 4).
  • First strips S1 '' and second strips S2 '' which run parallel to one another are produced on the insulating layer I '' by depositing polysilicon with a thickness of approximately 350 nm and structuring by means of a photolithographic method (see FIG. 4).
  • the first strips S1 "and the second strips S2" are approx. 100 ⁇ m wide and approx. 1 mm long and are at a distance of approx. 1 ⁇ m from one another.
  • the first strips S1 '' are n-doped by a masked implantation.
  • the first strip S '' have a dopant concentration of approximately l ⁇ 20cm "3.
  • the second strip S2 '' is p-doped.
  • the second strip S2 '' have a dopant concentration of approximately l ⁇ 20 cm -3 au f .
  • An intermediate oxide 12 ′′, contacts K ′′ and third strips S3 ′′ are then produced analogously to the second exemplary embodiment (see FIG. 4).
  • a fourth substrate 4 made of p-doped silicon is provided as the starting material.
  • a first insulating structure is produced (not shown).
  • a thin insulating * layer 1 ''' is generated by thermal oxidation and is surrounded by the insulating structure (see FIG. 5).
  • First strips S1 '''and second strips S2''' are produced over the thin insulating layer 1 ''analogously to the third exemplary embodiment.
  • Polysilicon can also be deposited doped in situ.
  • the substrate can be n-doped instead of p-doped. The same applies to the tub and the first and second strips.
  • the substrate can contain germanium instead of silicon.
  • the exemplary embodiments can be expanded in such a way that a circuit arrangement is generated which measures temperature differences, a heat flow, other thermal signals, infrared radiation, a liquid flow, a vacuum pressure, a liquid level or an air humidity, or which measures the type of liquid or true root-mean- square, or which is a microcalorimeter.

Abstract

Die Schaltungsanordnung kann z.B. als Thermoelement oder als Peltier-Element ausgebildet sein. In oder auf einem Substrat sind parallel zueinander verlaufende erste Streifen (S1) angeordnet, zwischen denen zweite Streifen (S2) angeordnet sind. Die ersten Streifen (S1) und die zweiten Streifen (S2) sind von zueinander entgegengesetzten Leitfähigkeitstypen dotiert. Die ersten Streifen (S1) und die zweiten Streifen (S2) erstrecken sich von einem ersten Gebiet (G1) des Substrats bis zu einem zweiten Gebiet (G2) des Substrats, die zur Ausbildung einer Temperaturdifferenz zwischen ihnen thermisch angemessen voneinander getrennt sind. Dritte leitende Streifen (S3), die im ersten Gebiet (G1) angeordnet sind, verbinden die ersten Streifen (S1) und die zweiten Streifen (S2) paarweise miteinander. Weitere dritte Streifen (S3), die im zweiten Gebiet (G2) angeordnet sind, verbinden jene erste Streifen (S1) und zweite Streifen (S2) paarweise miteinander, die zueinander benachbart sind und durch die dritten Streifen (S3) in den ersten Gebieten (G1) nicht miteinander verbunden sind.

Description

Beschreibung
INTEGRIERTE THERMISCHE SCHALTUNGSANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Die Erfindung betrifft eine integrierte Schaltungsanordnung und ein Verfahren zu deren Herstellung.
In A. W. van Herwaarden et al, „Integrated Thermopile Sen- sors", Sensors and Actuators A21-A23 (1989) 621, wird eine integrierte Schaltungsanordnung beschrieben, die ein Thermoelement ist. Bei einem Thermoelement wird eine Temperaturdifferenz zur Erzeugung eines elektrischen Stroms ausgenutzt. Der zugrundeliegende physikalische Effekt ist der Seebeckef- fekt. An einer Berührungsstelle zweier verschiedener Metalle baut sich eine Kontaktspannung aufgrund unterschiedlicher Austrittsarbeiten der Elektronen der Metalle auf. Die Kontaktspannung ist proportional zur Temperatur der Berührungsstelle. Die Proportionalitätskonstante wird als Seebeckkoef- fizient bezeichnet und hängt von der Wahl der Metalle ab. Bei einem Thermoelement existieren zwei solche Berührungsstellen, deren Kontaktspannungen sich addieren und zu einem Stromfluß führen können. Beschrieben wird ein Thermoelement, bei dem erste Streifen in Form von p-dotierten Gebieten parallel zu- einander verlaufen und sich von einem ersten Gebiet eines
Substrats bis in ein zweites Gebiet des Substrats erstrecken. Das erste Gebiet und das zweite Gebiet sind derart voneinander beabstandet, daß sie zur Bestimmung ihrer Temperaturdifferenz thermisch angemessen voneinander getrennt sind. Über dem Substrat sind zweite Streifen aus Aluminium angeordnet, die sich vom ersten Gebiet bis ins zweite Gebiet erstrecken und jeweils zwei zueinander benachbarte erste Streifen miteinander verbinden. Die ersten Streifen sind in einer n- dotierten epitaktisch aufgewachsenen Schicht des Substrats angeordnet. Weist das erste Gebiet eine andere Temperatur als das zweite Gebiet auf, so fließt ein Strom durch die ersten Streifen und die zweiten Streifen aufgrund einer Kontaktspannung, die sich wie folgt berechnet:
ü - S]_2 * Δ T * ni
U ist die Kontaktspannung, Sχ2 ist der Seebeckkoeffizient der Berührungsstelle zwischen einem der ersten Streifen und einem der zweiten Streifen, ΔT ist die Temperaturdifferenz zwischen dem ersten Gebiet und dem zweiten Gebiet, und n]_ ist die An- zahl der ersten Streifen bzw. der zweiten Streifen. Mit einer solchen Schaltungsanordnung lassen sich Temperaturunterschiede, Wärmefluß, thermische Leitfähigkeit, Flüssigkeitsfluß, Vakuumdruck, Flüssigkeitsstand, Luftfeuchtigkeit und Infrarotstrahlung messen. Eine solche Schaltungsanordnung läßt sich als Mikrokalorimeter, als Niedrigdruckmesser, als Feuchtigkeitsmesser oder für true-root-mean-square-Bestimmungen verwenden.
Von Interesse in diesem Zusammenhang ist die japanische Pa- tentanmeldung JP 08032127 A, in der ein thermoelektrisches Element beschrieben wird, das zwei Isolationsschichten umfaßt, die durch eine Anordnung von streifenförmigen 0.2mm - 3mm dicken alternierend n- und p-dotierten Halbleitern voneinander getrennt sind. Die Halbleiter sind an ihren Enden über Verbindungsteile elektrisch miteinander verbunden, so daß sie in Reihe geschaltet sind.
Der Erfindung liegt das Problem zugrunde, eine integrierte Schaltungsanordnung, die als Thermoelement verwendbar ist und im Vergleich zum Stand der Technik Temperaturdifferenzen bei gleicher Fläche besser nachweist, anzugeben. Ferner soll ein Verfahren zur Herstellung einer solchen Schaltungsanordnung angegeben werden.
Das Problem wird gelöst durch eine integrierte Schaltungsanordnung gemäß Anspruch 1 und ein Verfahren zu deren Herstellung gemäß Anspruch 8. Die erfindungsgemäße Schaltungsanordnung weist parallel zueinander verlaufende erste Streifen, die von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial, wie z.B. Si- lizium oder GaAs, umfassen, und sich von einem ersten Gebiet eines Substrats in ein zweites Gebiet des Substrats erstrek- ken. Zur Ausbildung einer Temperaturdifferenz zwischen dem ersten Gebiet und dem zweiten Gebiet sind diese thermisch angemessen voneinander getrennt. Beispielsweise sind sie in ge- nügend großem Abstand voneinander angeordnet. Zwischen den ersten Streifen sind parallel zu den ersten Streifen verlaufende zweite Streifen angeordnet, die von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Halbleitermaterial umfassen. Die zweiten Streifen erstrecken sich ebenfalls vom ersten Gebiet in das zweite Gebiet. Quer zu den ersten Streifen bzw. zu den zweiten Streifen verlaufen leitende dritte Streifen, die jeweils einen der ersten Streifen und einen dazu benachbarten der zweiten Streifen kontaktieren. Jeder der dritten Streifen ist entwe- der im ersten Gebiet oder im zweiten Gebiet angeordnet. Die dritten Streifen, die im ersten Gebiet angeordnet sind, verbinden die ersten Streifen und die zweiten Streifen paarweise miteinander. Die dritten Streifen, die im zweiten Gebiet angeordnet sind, verbinden jene ersten Streifen und zweiten Streifen paarweise miteinander, die durch die im ersten Gebiet angeordneten dritten Streifen nicht miteinander verbunden werden.
Weist das erste Gebiet eine andere Temperatur als das zweite Gebiet auf, so verläuft durch die ersten Streifen, die zweiten Streifen und die dritten Streifen ein Strom. Fließt der Strom in den ersten Streifen vom ersten Gebiet zum zweiten Gebiet, so fließt der Strom in den zweiten Streifen vom zweiten Gebiet zum ersten Gebiet. Der Strom wird durch eine Kon- taktspannung hervorgerufen, die sich wie folgt berechnet:
U = 2 * S13 * ΔT * n1+2 U ist die Kontaktspannung, S13 ist der Seebeckkoeffizient der Berühungsstelle zwischen einem der ersten Streifen und einem der dritten Streifen, ΔT ist die Temperaturdifferenz zwischen dem ersten Gebiet und dem zweiten Gebiet, und n]_+2 ist die Anzahl der ersten Streifen und der zweiten Streifen. Der Rechnung liegt die Tatsache zugrunde, daß der Seebeckkoeffizient zwischen einem Material und n-dotiertem Halbleitermaterial betragsmäßig gleich dem Seebeckkoeffizienten zwischen dem Material und p-dotiertem Halbleitermaterial ist, aber ein anderes Vorzeichen besitzt. Der Seebeckkoeffizient zwischen einem ersten Material und einem zweiten Material ist betragsmäßig gleich dem Seebeckkoeffizienten zwischen dem zweiten Material und dem ersten Material, besitzt aber das entgegen- gesetzte Vorzeichen.
Ein Vergleich mit dem Stand der Technik (Herwaarden, s.o.) zeigt, daß die erfindungsgemäße Schaltungsanordnung sich bei gleicher Kontaktspannung auf der halben Fläche herstellen läßt.
Das Substrat besteht vorzugsweise aus Halbleitermaterial, wie Silizium und GaAs .
Die Schaltungsanordnung kann mit einem Standard-CMOS-Prozeß erzeugt werden. Es sind keine zusätzlichen Schritte erforderlich, was die Einbindung der Schaltungsanordnung in die Halbleiterfertigung besonders leicht macht. Es sind keine zeit- oder kostenaufwendige Prozeßschritte erforderlich.
Es liegt im Rahmen der Erfindung, wenn die ersten Streifen und die zweiten Streifen dotierte Gebiete im Substrat sind. Da entweder die ersten Streifen oder die zweiten Streifen vom selben Leitfähigkeitstyp wie der des Substrats dotiert sind, werden die betroffenen Streifen elektrisch voneinander isoliert, damit sich keine elektrischen Kurzschlüsse ergeben. Dazu sind beispielsweise die ersten Streifen und die zweiten Streifen paarweise in dotierten Wannen des Substrats angeordnet, die voneinander getrennt sind. Die Wannen sind von einem ersten Leitfähigkeitstyp dotiert. Das Substrat ist von einem zweiten Leitfähigkeitstyp dotiert, der entgegengesetzt zum ersten Leitfähigkeitstyp ist. Da in jeder Wanne nur einer der ersten Streifen und einer der zweiten Streifen angeordnet sind, kann kein Strom über das Substrat zwischen den ersten Streifen oder zwischen den zweiten Streifen fließen.
Es liegt im Rahmen der Erfindung, im Substrat, das vom zweiten Leitfähigkeitstyp dotiertes Halbleitermaterial enthält, isolierende Strukturen zu erzeugen, die rechteckige Bereiche, die jeweils sowohl das erste Gebiet als auch das zweite Gebiet überlappen, seitlich umgeben. Durch eine ganzflächige Implantation entstehen in den rechteckigen Bereichen die vom ersten Leitfähigkeitstyp dotierte Wannen, die voneinander getrennt sind. Durch maskierte Implantationen werden in den rechteckigen Bereichen jeweils einer der ersten Streifen und einer der zweiten Streifen in Form von dotierten Gebieten er- zeugt. Anschließend wird ein Zwischenoxid auf das Substrat abgeschieden, in dem für jeden der ersten und der zweiten Streifen zwei Kontakte erzeugt werden, von denen einer im ersten Gebiet und einer im zweiten Gebiet liegt. Zur Erzeugung der dritten Streifen wird leitendes Material abgeschieden und strukturiert, so daß die dritten Streifen die Kontakte überlappen.
Die isolierenden Strukturen können z. B. durch einen LOCOS- Prozeß, d.h. durch maskierte thermische Oxidation, erzeugt werden, bei dem isolierende Stukturen für MOS-Transistoren erzeugt werden. Die Wannen können gleichzeitig mit Wannen für die MOS-Transistoren erzeugt werden. Nach Erzeugung der Wannen kann eine thermische Oxidation erfolgen, bei der Gatedielektrika der MOS-Transistoren erzeugt werden und bei der die rechteckigen Bereiche von einer dünnen isolierenden Schicht bedeckt werden. Nach Erzeugung von Gateelektroden für die MOS-Transistoren können die ersten Streifen und die zweiten Streifen gleichzeitig mit Source/Drain-Gebieten von n-Kanal* bzw. p-Kanal-Transistoren erzeugt werden. Die dritten Streifen können gleichzeitig mit einer Metallisierungsebene der MOS-Transistoren erzeugt werden. Die Erzeugung des Zwi- schenoxids und der Kontakte sind ebenfalls bekannte Schritte zur Erzeugung von MOS-Transistoren.
Es liegt im Rahmen der Erfindung, wenn die zweiten Streifen dotierte Gebiete im Substrat, das Silizium enthält, sind, die in einer zusammenhängenden Wanne des Substrats angeordnet sind. Die ersten Streifen umfassen dotiertes Polysilizium und sind auf dem mit einer isolierenden Schicht bedeckten Substrat angeordnet.
Auch diese Ausführungsform der Schaltungsanordnung ist mit einem Standard-CMOS-Prozeß oder Standard-Bipolar-Prozeß herstellbar. Die Wanne wird durch Implantation im Substrat erzeugt. Anschließend wird die dünne isolierende Schicht auf das Substrat aufgebracht. Zur Erzeugung der ersten Streifen wird auf die dünne isolierende Schicht Polysilizium abgeschieden und strukturiert. Durch maskierte Implantation werden in der Wanne die zweiten Streifen in Form von dotierten Gebieten erzeugt. Anschließend wird ein Zwischenoxid auf das Substrat abgeschieden, in dem für jeden der ersten und der zweiten Streifen zwei Kontakte erzeugt werden, von denen einer im ersten Gebiet und einer im zweiten Gebiet liegt. Zur Erzeugung der dritten Streifen wird leitendes Material abgeschieden und strukturiert, so daß die dritten Streifen die Kontakte überlappen.
Die Erzeugung der Wanne kann gleichzeitig mit der Erzeugung der Wannen der MOS-Transistoren erfolgen. Die dünne isolierende Schicht kann durch thermische Oxidation erzeugt werden, bei der die Gatedielektrika der MOS-Transistoren erzeugt wer- den. Die ersten Streifen können gleichzeitig mit den Gateelektroden der MOS-Transistoren erzeugt werden. Die zweiten Streifen können gleichzeitig mit den Source/Drain-Gebieten * der MOS-Transistoren erzeugt werden.
Es liegt im Rahmen der Erfindung, wenn die ersten Streifen und die zweiten Streifen dotiertes Polysilizium umfassen und auf dem mit einer isolierenden Schicht bedeckten Substrat angeordnet sind. Die isolierende Schicht verhindert Kurzschlüsse zwischen den ersten Streifen und den zweiten Streifen über das Substrat.
Diese Ausführungsform kann ebenfalls durch einen Standard- CMOS-Prozeß erzeugt werden. Dazu wird auf dem Substrat eine isolierende Schicht aufgebracht. Die isolierende Schicht kann beispielsweise durch thermische Oxidation erzeugt werden, bei der die Gatedielektrika der MOS-Transistoren erzeugt werden. Alternativ entsteht die isolierende Schicht durch einen LOCOS-Prozeß, bei dem isolierende, die MOS-Transistoren umgebende Strukturen erzeugt werden. Die ersten Streifen und die zweiten Streifen können gleichzeitig mit den Gateelektroden der MOS-Transistoren erzeugt werden. Das Polysilizium, das dabei abgeschieden und strukturiert wird, wird bei der Implantation der Source/Drain-Gebiete von n-Kanal- und p-Kanal- Transistoren implantiert. Nach Erzeugung der ersten Streifen und der zweiten Streifen werden, wie schon beschrieben, ein Zwischenoxid, Kontakte und die dritten Streifen erzeugt.
Eine Auswerte- oder Ansteuer- Schaltung kann gleichzeitig mit der integrierten Schaltungsanordnung erzeugt werden. Die integrierte Schaltungsanordnung kann in eine CMOS-Schaltung eingebettet sein.
Das Polysilizium kann in situ dotiert abgeschieden werden oder während der Implantation der Source/Drain-Gebiete der n- Kanal-oder p-Kanal-Transistoren implantiert werden.
Die Schaltungsanordnung kann als Thermoelement wirken. Mit einer solchen Schaltungsanordnung lassen sich Temperaturun- terschiede, Wärmefluß, thermische Leitfähigkeit, Flüssig- * keitsfluß, Vakuumdruck, Flüssigkeitsstand, Luftfeuchtigkeit und Infrarotstrahlung messen. Eine solche Schaltungsanordnung läßt sich als Mikrokalorimeter, als Niedrigdruckmesser, als Feuchtigkeitsmesser oder für true-root-mean-square- Bestimmungen verwenden.
Die Schaltungsanordnung läßt sich als Peltier-Element verwenden. Dazu wird ein Strom durch die ersten Streifen, die zwei- ten Streifen und die dritten Streifen geschickt, der aufgrund des Peltier-Effekts einen Temperaturunterschied zwischen dem ersten Gebiet und dem zweiten Gebiet hervorruft.
Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren dargestellt sind, näher erläutert.
Figur 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem isolierende Strukturen, Wannen, erste Streifen, zweite Streifen, ein Zwischenoxid, Kontakte und dritte Streifen erzeugt wurden.
Figur 2 zeigt eine Aufsicht auf das erste Substrat, in dem ein erstes Gebiet, ein zweites Gebiet, die isolierenden Strukturen, die Wannen, die ersten Streifen, die zweiten Streifen, die dritten Streifen und die Kontakte dargestellt sind.
Figur 3 zeigt einen Querschnitt durch ein zweites Substrat, nachdem eine Wanne, eine dünne isolierende Schicht, erste Streifen, zweite Streifen, ein Zwischenoxid,
Kontakte und dritte Streifen erzeugt wurden.
Figur 4 zeigt einen Querschnitt durch ein drittes Substrat, nachdem eine isolierende Schicht, erste Streifen, zweite Streifen, ein Zwischenoxid, Kontakte und dritte Streifen erzeugt wurden. Figur 5 zeigt einen Querschnitt durch ein viertes Substrat, * nachdem eine isolierende Schicht, erste Streifen, zweite Streifen, ein Zwischenoxid, Kontakte und dritte Streifen erzeugt wurden.
Die Figuren sind nicht maßstabsgetreu.
In einem ersten Ausführungsbeispiel ist als Ausgangsmaterial ein p-dotiertes erstes Substrat 1 aus Silizium vorgesehen. Ein streifenförmiges erstes Gebiet Gl des ersten Substrats 1 ist von einem streifenförmigen zweiten Gebiet G2 des ersten Substrats 1 beabstandet (siehe Figur 2) . Mit Hilfe einer Fotolackmaske (nicht dargestellt), die ca. 350 nebeneinander angeordnete rechteckige Bereiche, die jeweils sowohl das er- ste Gebiet Gl als auch das zweite Gebiet G2 überlappen, bedeckt, wird durch thermische Oxidation eine isolierende Struktur II erzeugt (siehe Figuren 1 und 2) . Die isolierende Struktur II umgibt die rechteckigen Bereiche seitlich. Eine zum Verlauf des ersten Gebiets Gl und des zweiten Gebiets G2 parallele erste Abmessung der rechteckigen Bereiche beträgt ca. 1mm. Eine zum Verlauf des ersten Gebiets Gl und des zweiten Gebiets G2 senkrechte zweite Abmessung der rechteckigen Bereiche beträgt ca. lOOμm. Abstände zwischen benachbarten rechteckigen Bereichen betragen ca. 2 um. Durch eine Implan- tation, bei der die isolierende Struktur II als Maske wirkt, werden im ersten Substrat 1 in den rechteckigen Bereichen n- dotierte Wannen W erzeugt. Die Wannen W weisen eine Dotierstoffkonzentration von ca. lO^cπT^ auf uncj sind ca. lμm tief.
Mit Hilfe einer streifenförmigen Fotolackmaske (nicht dargestellt) wird in jeder der Wannen W ein n-dotierter erster Streifen Sl durch Implantation erzeugt. Die ersten Streifen Sl weisen eine Dotierstoffkonzentration von ca. lO^Oc -^^ ei- ne Tiefe von ca. 250nm, eine Breite von ca. 50μm und einen Abstand von ca. lμm voneinander auf. Die ersten Streifen Sl erstrecken sich vom ersten Gebiet Gl bis zum zweiten Gebiet G2, verlaufen parallel zueinander, und grenzen an die isolierende Struktur II an (siehe Figur 1) .
Mit Hilfe einer streifenförmigen Fotolackmaske (nicht darge- stellt) wird durch Implantation in jeder der Wannen W jeweils ein zweiter p-dotierter Streifen S2 erzeugt. Die zweiten Streifen S2 weisen im wesentlichen dieselben Abmessungen wie die ersten Streifen Sl auf und sind jeweils zwischen zwei der ersten Streifen Sl angeordnet. Die zweiten Streifen S2 er- strecken sich ebenfalls vom ersten Gebiet Gl bis zum zweiten Gebiet G2 und grenzen an die isolierende Struktur II an (vgl. Figur 1 und Figur 2) . Die Anzahl der ersten Streifen und der zweiten Streifen zusammen beträgt ca. 700.
Durch Abscheiden von 150nm Siθ2 und 1200nm BPSG
(Borphosphorsilikatglas) wird auf dem ersten Substrat 1 ein Zwischenoxid 12 erzeugt (siehe Figur 1) . Durch maskiertes Ätzen des Zwischenoxids 12 werden für jeden der ersten Streifen
51 und der zweiten Streifen S2 zwei Kontaktlöcher erzeugt, von denen sich der eine im ersten Gebiet Gl und der andere im zweiten Gebiet G2 befindet. Durch Abscheiden von Wolfram in einer Dicke von ca. 600nm und chemisch-mechanisches Polieren werden die Kontaktlöcher gefüllt, wodurch Kontakte K entstehen (siehe Figur 2) .
Zur Erzeugung von dritten Streifen S3 wird Aluminium in einer Dicke von ca. 400nm abgeschieden und durch ein fotolithogra- fisches Verfahren strukturiert. Die dritten Streifen S3 überlappen jeweils zwei zueinander benachbarte der Kontakte K, die beide im ersten Gebiet Gl oder beide im zweiten Gebiet G2 liegen. Die dritten Streifen S3, die im ersten Gebiet Gl angeordnet sind, verbinden jeweils einen der ersten Streifen Sl und einen der zweiten Streifen S2 paarweise miteinander. Die dritten Streifen S3, die im zweiten Gebiet G2 angeordnet sind, verbinden jene ersten Streifen Sl und zweiten Streifen
52 paarweise miteinander, die durch die dritten Streifen S3 in den ersten Gebieten Gl nicht miteinander verbunden werde» (siehe Figur 2) .
In einem zweiten Ausführungsbeispiel ist als Ausgangsmaterial ein zweites Substrat 2, das p-dotiertes Silizium enthält, vorgesehen.
Analog wie im ersten Ausführungsbeispiel weist das zweite Substrat 2 ein erstes Gebiet und ein zweites Gebiet auf, die nicht aneinander angrenzen.
Mit Hilfe einer Fotolackmaske (nicht dargestellt) , die einen rechteckigen Bereich, der das erste Gebiet und das zweite Gebiet überlappt und dessen Abmessungen 1mm und 20mm betragen, bedeckt, wird durch thermische Oxidation eine isolierende Struktur (nicht dargestellt) erzeugt.
Durch Implantation wird eine ca. lμm tiefe n-dotierte Wanne W' erzeugt, wobei die isolierende Struktur als Maske wirkt (siehe Figur 3) . Die Dotierstoffkonzentration der Wanne W' beträgt ca. lO^^cm"^. Durch thermische Oxidation wird über der Wanne W' eine dünne isolierende Schicht I' erzeugt (siehe Figur 3) .
Durch Abscheiden von Polysilizium in einer Dicke von ca.
350nm und anschließendem Strukturieren durch ein fotolitho- grafisches Verfahren werden im wesentlichen parallel zueinander verlaufende erste Streifen Sl' erzeugt, die sich jeweils vom ersten Gebiet Gl' bis zum zweiten Gebiet G2' erstrecken. Die ersten Streifen Sl' sind ca. lOOμm breit und weisen einen Abstand von ca. lμm voneinander auf (siehe Figur 3) . Durch maskierte Implantation werden die ersten Streifen Sl' mit einer Dotierstoffkonzentration von ca. lθ20crrι-3 n-dotiert.
Anschließend werden analog wie im ersten Ausführungsbeispiel p-dotierte zweite Streifen S2' erzeugt, die parallel zu den ersten Streifen Sl' verlaufen und jeweils zwischen zwei der* ersten Streifen Sl' angeordnet sind.
Wie im ersten Ausführungsbeispiel werden ein Zwischenoxid 12', Kontakte K' und dritte Streifen S3' erzeugt.
In einem dritten Ausführungsbeispiel ist als Ausgangsmaterial ein drittes Substrat 3 aus p-dotiertem Silizium vorgesehen.
Es wird eine thermische Oxidation durchgeführt, wodurch eine isolierende Schicht I'' entsteht (siehe Figur 4). Auf der isolierenden Schicht I' ' werden durch Abscheiden von Polysilizium in einer Dicke von ca. 350nm und Strukturierung durch ein fotolithographisches Verfahren parallel zueinander ver- laufende erste Streifen Sl'' und zweite Streifen S2'' erzeugt (siehe Figur 4). Die ersten Streifen Sl'' und die zweiten Streifen S2'' sind ca. lOOμm breit und ca. 1mm lang und weisen einen Abstand von ca. lμm voneinander auf. Durch eine maskierte Implantation werden die ersten Streifen Sl' ' n- dotiert. Die ersten Streifen Sl' ' weisen eine Dotierstoffkonzentration von ca. lθ20cm"3 auf. Durch eine maskierte Implantation werden die zweiten Streifen S2'' p-dotiert. Die zweiten Streifen S2'' weisen eine Dotierstoffkonzentration von ca. lθ20cm-3 auf.
Anschließend werden analog wie im zweiten Ausführungsbeispiel ein Zwischenoxid 12'', Kontakte K' ' und dritte Streifen S3' ' erzeugt (siehe Figur 4).
In einem vierten Ausführungsbeispiel ist als Ausgangsmaterial ein viertes Substrat 4 aus p-dotiertem Silizium vorgesehen.
Mit Hilfe einer Fotolackmaske, die der Fotolackmaske aus dem zweiten Ausführungsbeispiel entspricht, wird eine erste iso- lierende Struktur erzeugt (nicht dargestellt) . Durch eine thermische Oxidation wird eine dünne isolierende* Schicht 1 ' ' ' erzeugt, die von der isolierenden Struktur umgeben wird (siehe Figur 5) . Über der dünnen isolierenden Schicht 1 ' ' ' werden analog wie im dritten Ausführungsbeispiel erste Streifen Sl''' und zweite Streifen S2''' erzeugt.
Anschließend werden analog wie in den vorhergehenden Beispielen ein Zwischenoxid 12''', Kontakte K' ' ' und dritte Streifen S3' ' ' erzeugt.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Beispielsweise können Abmessungen der Streifen, Wannen, Strukturen und Kontakte den jeweiligen Erfordernissen angepaßt werden.
Polysilizium kann auch in situ dotiert abgeschieden werden.
Das Substrat kann statt p-dotiert n-dotiert sein. Das analoge gilt für die Wanne und die ersten und zweiten Streifen.
Statt Aluminium oder Wolfram lassen sich andere leitende Materialien verwenden. Statt Silizium kann das Substrat Germanium enthalten.
Die Ausführungsbeispiele lassen sich so erweitern, daß eine Schaltungsanordnung erzeugt wird, die Temperaturunterschiede, einen Wärmefluß, andere thermische Signale, Infrarotstrahlung, einen Flüssigkeitsfluß, einen Vakuumdruck, einen Flüssigkeitsstand oder eine Luftfeuchtigkeit mißt, oder die die Art der Flüssigkeit oder true root-mean-square bestimmt, oder die ein Mikrokalorimeter ist.

Claims

Patentansprüche *
1. Integrierte Schaltungsanordnung,
- die in einem Substrat (1), das Halbleitermaterial enthält, angeordnet ist,
- bei der das Substrat (1) ein erstes Gebiet (Gl) und ein zweites Gebiet (G2) aufweist, die zur Ausbildung einer Temperaturdifferenz zwischen ihnen thermisch angemessen voneinander getrennt sind, - bei der parallel zueinander verlaufende erste Streifen (Sl) von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfassen und sich vom ersten Gebiet (Gl) in das zweite Gebiet (G2) erstrecken,
- bei der parallel zu den ersten Streifen (Sl) verlaufende zweite Streifen (S2) , die von einem zweiten, zum ersten
Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiertes Halbleitermaterial umfassen, jeweils zwischen zwei der ersten Streifen (Sl) angeordnet sind,
- bei der quer zu den ersten Streifen (Sl) verlaufende lei- tende dritte Streifen (S3) jeweils einen der ersten Streifen (Sl) und einen dazu benachbarten der zweiten Streifen (S2) kontaktieren und jeweils im ersten Gebiet (Gl) oder im zweiten Gebiet (G2) angeordnet sind,
- bei der die dritten Streifen (S3) , die im ersten Gebiet (Gl) angeordnet sind, die ersten Streifen (Sl) und die zweiten Streifen (S2) paarweise miteinander verbinden,
- bei der die dritten Streifen (S3) , die im zweiten Gebiet
(G2) angeordnet sind, die durch die im ersten Gebiet (Gl) angeordneten dritten Streifen (S3) nicht miteinander ver- bundenen ersten Streifen (Sl) und zweiten Streifen (S2) , die zueinander benachbart sind, paarweise miteinander verbinden.
2. Schaltungsanordnung nach Anspruch 1, - bei der die ersten Streifen (Sl) und die zweiten Streifen (S2) dotierte Gebiete im Substrat (1) sind, - bei der die ersten Streifen (Sl) und die zweiten Streifen* (S2) paarweise in dotierten Wannen (W) des Substrats (1) angeordnet sind, die voneinander getrennt sind,
- bei der die Wannen (W) von einem Leitfähigkeitstyp dotiert sind, der entgegengesetzt zu einem Leitfähigkeitstyp des
Substrats (1) ist.
3. Schaltungsanordnung nach Anspruch 1,
- bei der die zweiten Streifen (S2') dotierte Gebiete im Substrat (2), das Silizium enthält, sind, die in einer zusammenhängenden Wanne (W ) des Substrats (2) angeordnet sind,
- bei der die ersten Streifen (Sl' ) dotiertes Polysilizium umfassen und auf dem mit einer isolierenden Schicht (I') bedeckten Substrat (2) angeordnet sind.
4. Schaltungsanordnung nach Anspruch 1,
- bei der die ersten Streifen (Sl'') und die zweiten Streifen (S2'') dotiertes Polysilizium umfassen und auf dem mit ei- ner isolierenden Schicht (I'') bedeckten Substrat (3) angeordnet sind.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4,
- die ein Thermoelement ist.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4,
- die ein Peltierelement ist.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6 - die in eine CMOS-Schaltung eingebettet ist.
8. Verfahren zur Herstellung einer integrierten Schaltungsanordnung,
- bei dem parallel zueinander verlaufende erste Streifen (Sl) erzeugt werden, die von einem ersten Leitfähigkeitstyp dotiertes Halbleitermaterial umfassen und sich von einem ersten Gebiet (Gl) eines Substrats (1) in ein zweites Gebiet (G2) des Substrats (1) erstrecken, wobei das erste Gebiet * (Gl) und das zweite Gebiet (G2) zur Ausbildung einer Temperaturdifferenz zwischen ihnen thermisch angemessen voneinander getrennt sind, - bei dem zwischen den ersten Streifen (Sl) parallel zu den ersten Streifen (Sl) verlaufende zweite Streifen (S2) erzeugt werden, die von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeit dotiertes Halbleitermaterial umfassen, - bei dem quer zu den ersten Streifen (Sl) verlaufende leitende dritte Streifen (S3) erzeugt werden, die jeweils einen der ersten Streifen (Sl) und einen dazu benachbarten der zweiten Streifen (S2) kontaktieren und im ersten Gebiet (Gl) oder im zweiten Gebiet (G2) angeordnet sind, und die dritten Streifen (S3) , die im ersten Gebiet (Gl) angeordnet sind, die ersten Streifen (Sl) und die zweiten Streifen (S2) paarweise miteinander verbinden, und die dritten Streifen (S3), die im zweiten Gebiet (G2) angeordnet sind, die durch die im ersten Gebiet (Gl) angeordneten dritten Streifen (S3) nicht miteinander verbundenen ersten Streifen (Sl) und zweiten Streifen (S2), die zueinander benachbart sind, paarweise miteinander verbinden.
9. Verfahren nach Anspruch 8, - bei dem im Substrat (1), das vom zweiten Leitfähigkeitstyp dotiertes Halbleitermaterial enthält, isolierende Strukturen (II) erzeugt werden, die rechteckige Bereiche, die jeweils sowohl das erste Gebiet (Gl) als auch das zweite Gebiet (G2) überlappen, seitlich umgeben, - bei dem durch Implantation im Substrat (1) in den rechtek- kigen Bereichen vom ersten Leitfähigkeitstyp dotierte Wannen (W) erzeugt werden, - bei dem durch maskierte Implantation in den rechteckigen Bereichen jeweils einer der ersten Streifen (Sl) in Form eines dotierten Gebiets erzeugt wird, - bei dem durch maskierte Implantation in den rechteckigen * Bereichen jeweils einer der zweiten Streifen (S2) in Form eines dotierten Gebiets erzeugt wird,
- bei dem ein Zwischenoxid (12) auf das Substrat (1) abge- schieden wird,
- bei dem für jeden der ersten Streifen (Sl) und der zweiten Streifen (S2) zwei Kontakte (K) erzeugt werden, von denen einer im ersten Gebiet (Gl) und einer im zweiten Gebiet
(G2) liegt, - bei dem zur Erzeugung der dritten Streifen (S3) leitendes Material abgeschieden und strukturiert wird, so daß die dritten Streifen (S3) die Kontakte (K) überlappen.
10. Verfahren nach Anspruch 8, - bei dem durch Implantation im Substrat (2), das Silizium enthält, eine dotierte Wanne (W ) erzeugt wird,
- bei dem auf dem Substrat (2) eine isolierende Schicht (I') erzeugt wird,
- bei dem zur Erzeugung der ersten Streifen (Sl' ) auf die isolierende Schicht (I') dotiertes Polysilizium abgeschieden und strukturiert wird,
- bei dem durch maskierte Implantation in der Wanne (W ) die zweiten Streifen (S2') in Form von dotierten Gebieten erzeugt werden, - bei dem ein Zwischenoxid (12') auf das Substrat (2) abgeschieden wird,
- bei dem für jeden der ersten Streifen (Sl' ) und der zweiten Streifen (S2') zwei Kontakte (K' ) , von denen einer im ersten Gebiet (Gl' ) und einer im zweiten Gebiet (G2) liegt, erzeugt werden,
- bei dem zur Erzeugung der dritten Streifen (S3' ) leitendes Material abgeschieden und strukturiert wird, so daß die dritten Streifen (S3' ) die Kontakte (K' ) überlappen.
11. Verfahren nach Anspruch 8,
- bei dem auf dem Substrat (3) eine isolierende Schicht (I'') aufgebracht wird, - bei dem zur Erzeugung der ersten Streifen (Sl'') und der * zweiten Streifen (S2'') Polysilizium auf die isolierende Schicht (I'') abgeschieden und strukturiert wird,
- bei dem die ersten Streifen (Sl'') und die zweiten Streifen (S2'') durch zwei maskierte Implantationen dotiert werden,
- bei dem ein Zwischenoxid (12'') auf das Substrat (3) abgeschieden wird,
- bei dem für jeden der ersten Streifen (Sl'') und der zweiten Streifen (S2' ' ) zwei Kontakte, von denen einer im er- sten Gebiet (Gl'') und einer im zweiten Gebiet (Ξ2'') liegt, erzeugt werden,
- bei dem zur Erzeugung der dritten Streifen (S3'') leitendes Material abgeschieden und strukturiert wird, so daß die dritten Streifen (S3' ' ) die Kontakte (K' ' ) überlappen.
12. Verfahren nach einem der Ansprüche 8 bis 11, - bei dem die Schaltungsanordnung durch einen Standard-CMOS- Prozeß erzeugt wird.
PCT/DE1999/001981 1998-07-24 1999-07-01 Integrierte thermische schaltungsanordnung und verfahren zu deren herstellung WO2000007251A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19833449 1998-07-24
DE19833449.4 1998-07-24

Publications (1)

Publication Number Publication Date
WO2000007251A1 true WO2000007251A1 (de) 2000-02-10

Family

ID=7875252

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1999/001981 WO2000007251A1 (de) 1998-07-24 1999-07-01 Integrierte thermische schaltungsanordnung und verfahren zu deren herstellung

Country Status (1)

Country Link
WO (1) WO2000007251A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558342A (en) * 1983-05-31 1985-12-10 Rockwell International Corporation Thermoelectric infrared detector array
JPH03196582A (ja) * 1989-03-20 1991-08-28 Nippon Steel Corp シリコン単結晶を使用したサーモパイル及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558342A (en) * 1983-05-31 1985-12-10 Rockwell International Corporation Thermoelectric infrared detector array
JPH03196582A (ja) * 1989-03-20 1991-08-28 Nippon Steel Corp シリコン単結晶を使用したサーモパイル及びその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 015, no. 459 (E - 1136) 21 November 1991 (1991-11-21) *
VAN HERWAARDEN A W ET AL: "INTEGRATED THERMOPILE SENSORS", SENSORS AND ACTUATORS A,CH,ELSEVIER SEQUOIA S.A., LAUSANNE, vol. A22, no. 1 / 03, pages 621-630, XP000358506, ISSN: 0924-4247 *

Similar Documents

Publication Publication Date Title
DE4418207C1 (de) Thermischer Sensor/Aktuator in Halbleitermaterial
DE102012217807B4 (de) Thermoelektrische Vorrichtungen und Verfahren zum Herstellen derselben
DE19857059B4 (de) Verfahren zum Herstellen eines SOI-Bauteils
DE60128028T2 (de) Stapelkondensator und Verfahren zur Herstellung
DE19633849B4 (de) Infrarotdetektor und Herstellungsverfahren für diesen
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE3134110A1 (de) Integrierte halbleiterschaltung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE10238265B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19748847A1 (de) Halbleiterbauelement mit einer Vielschichtverbindungsstruktur und Verfahren zur Herstellung desselben
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE10004390C2 (de) Thermoelektrischer Generator und Verfahren zu seiner Herstellung
DE19654280A1 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102011002580A1 (de) Hall-Sensor und Verfahren zu dessen Herstellung
DE2503864B2 (de) Halbleiterbauelement
DE10119411A1 (de) Selbstausrichtender Double-Gate-Mosfet mit separaten Gates
DE112007000964T5 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einem Kondensator mit hoher Kapazität pro Flächeneinheit
DE102005043270B4 (de) Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren sowie zugehöriges Herstellungsverfahren
DE19720193A1 (de) Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE112020000931B4 (de) Biosensor zum nachweisen von zweierlei oberflächenladungen
DE3127996C2 (de)
DE102015200809A1 (de) Halbleiterbauelement mit Grabenstruktur
WO2000007251A1 (de) Integrierte thermische schaltungsanordnung und verfahren zu deren herstellung
DE1901665B2 (de) Verfahren zur Herstellung und Prüfung monolithisch integrierter Halbleiterschaltungen
DE19845066C2 (de) Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase