WO1999062247A1 - Circuit de deviation horizontale - Google Patents

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WO1999062247A1
WO1999062247A1 PCT/JP1999/002744 JP9902744W WO9962247A1 WO 1999062247 A1 WO1999062247 A1 WO 1999062247A1 JP 9902744 W JP9902744 W JP 9902744W WO 9962247 A1 WO9962247 A1 WO 9962247A1
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WO
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circuit
switching element
horizontal deflection
pulse
parallel
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PCT/JP1999/002744
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French (fr)
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Ken Kikuchi
Junzo Watanabe
Hidetaka Honji
Susumu Otaki
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Sony Corporation
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/16Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
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    • H04N3/22Circuits for controlling dimensions, shape or centering of picture on screen
    • H04N3/23Distortion correction, e.g. for pincushion distortion correction, S-correction
    • H04N3/237Distortion correction, e.g. for pincushion distortion correction, S-correction using passive elements, e.g. diodes
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    • H04N3/23Distortion correction, e.g. for pincushion distortion correction, S-correction
    • H04N3/233Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements

Definitions

  • the present invention relates to a horizontal deflection circuit used in a television receiver, a display device, and the like using a cathode ray tube (CRT).
  • CRT cathode ray tube
  • a horizontal deflection circuit used in a television receiver basically supplies a sawtooth current to a horizontal deflection yoke.
  • a flyback transformer is equivalently parallel to the horizontal deflection yoke.
  • the horizontal deflection circuit includes a pinkish distortion correction transistor 151, a diode 152, and a coil, as shown in Figure 1. It is known to provide a diode modulation circuit composed of a diode 153, a diode 154, a capacitor 155, a pulse modulation transformer 156, and the like.
  • the collector current becomes 0, but the primary coil 1 36 a of the flyback transformer 1 36 and the horizontal deflection yoke 1 3 4 While the inductance and the resonance capacitor 1 3 3 resonate, the charging current flows into the resonance capacitor 1 3 3 from the horizontal deflection yoke 1 3 4 and the flyback transformer 1 3 6, and then the discharge current that discharges it Flows into the horizontal deflection yoke 13 4 and the flyback transformer 13 6.
  • the current flowing through the horizontal deflection yoke 1 34 is changed to a predetermined value. Modulation with a vertical period waveform can correct pinkish distortion. The above-described deflection operation is shown below mathematically.
  • the maximum amplitude (peak-to-peak value, hereinafter referred to as PP value) of the horizontal deflection current I flowing through 1 3 4 is I pp, and the maximum voltage V across both ends of the horizontal deflection yoke 1 3 4 Is V p, the inductance of the horizontal deflection yoke 1 34 is L, and the horizontal retrace (hereinafter referred to as retrace) period is T re.
  • PP value peak-to-peak value
  • V L (d I / dt) (1) If the retrace pulse can be approximated by a sinusoidal curve
  • V p ( ⁇ / 2) L I p p / T r e (2)
  • the energy of the deflection magnetic field required for scanning the electron beam with the horizontal deflection yoke 134 is determined by the shape of the CRT, high-pressure conditions, etc. It is decided uniquely. Since the magnetic energy of the current I flowing through the inductance L is (1/2) LI 2 , LI pp 2 represents the deflection efficiency of the horizontal deflection yoke 1 34. If this deflection efficiency is W,
  • a horizontal deflection circuit includes a first switching element, A first parallel circuit in which one damper diode and a first resonance capacitor are connected in parallel, one end of which is grounded to generate a first pulse; and a second switching circuit.
  • a second parallel circuit in which an element, a second damper diode, and a second resonance capacitor are connected in parallel, one end of which is connected to the other end of the first parallel circuit to generate a second pulse;
  • Occur A second parallel circuit, a horizontal deflection yoke having one end connected to the other end of the second parallel circuit, and one end connected to one end of an S-shaped correction capacitor, and one end connected to a DC power supply.
  • a flyback transformer for supplying an operating current to the first and second switching elements; and a first pulse from the first parallel circuit and a second pulse from the second parallel circuit.
  • a horizontal deflection circuit for generating a deflection current for driving the horizontal deflection yoke, the integration circuit integrating an input horizontal drive signal, and comparing the signal from the integration circuit with a first level.
  • First comparison to latchLatch circuit and second comparison to compare and latch the signal from the integrator circuit with the second levelLatch circuit and first comparison to the above A first drive circuit for driving the first switching element; a second drive circuit for driving the second switching element in accordance with an output of the second comparison / latch circuit; and the second level.
  • control means for controlling the
  • the horizontal deflection circuit includes: a first comparison / latch circuit that compares and latches the integrated waveform with the first reference potential with respect to the integrated waveform obtained by integrating the horizontal drive pulse; A drive signal for the first switching element and a drive signal for the second switching element are generated by a second comparison / latch circuit that compares the second switching element with a second reference potential.
  • the timing of the drive signal for driving the second switching element is adjusted relative to the drive signal for driving the first switching element by controlling the second reference potential.
  • FIG. 1 is a diagram illustrating a conventional horizontal deflection circuit.
  • FIG. 2 is a block diagram showing a schematic configuration of the horizontal deflection circuit.
  • FIG. 3 is a block diagram of a horizontal deflection circuit disclosed in the specification of Japanese Patent Application No. 9-2221366.
  • 4A to 4D are diagrams showing waveforms at various parts of the horizontal deflection circuit shown in FIG.
  • FIG. 5 is a diagram showing a specific configuration of the horizontal deflection circuit.
  • 6A to 6L are diagrams showing waveforms of respective parts of the horizontal deflection circuit shown in FIG.
  • FIG. 7 is a diagram showing a first modification of the horizontal deflection circuit.
  • FIG. 8 is a diagram showing a second modification of the horizontal deflection circuit.
  • An embodiment of the horizontal deflection circuit according to the present invention is configured as shown in FIG.
  • the horizontal deflection circuit shown in FIG. 3 has a first switching element 11 1, one end of which is grounded, a first damper diode 1 12, and a first resonance capacitor 1 13 connected in parallel.
  • the parallel circuit P 11 and the other end are connected in parallel.
  • the second switching element connected to the other end of the parallel circuit P 1 1
  • the horizontal deflection circuit shown in FIG. 3 is connected to the other end of the first parallel circuit P 11 and the
  • a flyback transformer 101 having a primary coil 101a connected between a connection point with one end of one of the two parallel circuits P12 and a power supply line, and a second parallel circuit P12.
  • a resonance capacitor 104 connected at one end to the other end and grounded at the other end;
  • a horizontal deflection yoke 102 connected at one end to the other end of the second parallel circuit P12; It has an S-shaped correction capacitor 103 having one end connected to the other end of the yoke 102 and the other end grounded.
  • the horizontal deflection circuit of FIG. 3 includes a first pulse reading circuit 114 that detects the first pulse from the first parallel circuit P 11, and a second pulse reading circuit 114 that detects the second pulse from the second parallel circuit P 12.
  • a switching element control circuit 140 for driving and controlling the element 121.
  • the switching element control circuit 140 is provided with a subtractor 141, which subtracts signals from the first pulse reading circuit 114 and the second pulse reading circuit 124, and a subtractor 141, A comparator 14 2 for comparing the subtracted data with an externally supplied amplitude control voltage, an integrator 14 3 for integrating the data from the comparator 14 2, and an integrator 14 3 And a drive waveform generator 144 that generates a drive waveform based on the data from the phase adjuster 144.
  • a combined pulse of the first pulse from the first parallel circuit P11 and the second pulse from the second parallel circuit P12 is applied.
  • a deflection current flows through the horizontal deflection yoke 102 by the pulse.
  • the horizontal drive signal is input to the first switching element 111 of the horizontal output, and the first switching element 111 of the horizontal output is turned on.
  • the second switching element 121 is also turned on by the drive signal from the switching element control circuit 140, and the first switching element 111 and the second switching element 121 are turned on. Both are in a conductive state, and a deflection current flows through the horizontal deflection yoke 102.
  • the switching element when the switching element is off, the first switching element 1 1 1 is turned off before the second switching element 1 2 1, which starts a retrace section which is a horizontal retrace period. .
  • the second switching element 122 is turned on / off by the switching element control circuit 140 during this re-release section.
  • FIG. 4A shows the voltage waveform (to ground) of the switching element 121 in FIG. 3
  • FIG. 4B shows the voltage waveform (to ground) of the switching element 111
  • FIG. 4C shows the switching element 1 2
  • FIG. 4D shows the current waveform of the horizontal deflection yoke 102, respectively.
  • a trace section Ta is a state in which both the first switching element 111 and the second switching element 121 in FIG. 3 are conducting.
  • the deflection current flowing through the horizontal deflection yoke 102 and the flyback transformer current flowing through the flyback transformer 101 both increase at a slope corresponding to the voltage across the S-shaped correction capacitor 103 and the power supply voltage. I do.
  • Figure 4D shows the deflection current waveform at this time.
  • the first switching element 111 is first turned off by the horizontal drive signal.
  • the second switching element 121 is still conducting.
  • the current flowing through the flyback transformer 101 and the horizontal deflection yoke 102 flows into the resonance capacitors 104 and 113, and a voltage is applied to both ends of the resonance capacitors 104 and 113. Occurs, causing the current to begin reversing. That is, the resonance operation starts, and the voltage and current waveforms correspond to the section Tb in FIGS. 4A to 4D.
  • the second damper diode 122 is turned on even if the second switching element 122 is turned off, so that the first half of the retrace is performed.
  • another resonance capacitor 1 2 3 is connected in series with the horizontal deflection yoke 102. become.
  • the deflection current also flows into the resonance capacitor 123, so that a voltage is also generated at both ends of the resonance capacitor 123, and as shown in FIG. 4A, at both ends of the horizontal deflection yoke 102, A pulse voltage larger than the pulse at both ends of the first switching element 111 can be applied.
  • the peak value of the retrace pulse voltage at both ends of the first switching element 111 is uniquely determined by the power supply voltage, the ratio of the retrace time and the trace time, and is constant. As shown in FIG. 4B, this pulse can be boosted by the flyback transformer 101 to be a high voltage used for the CRT.
  • the first damper diodes 112 and 112 are ideal diodes for simplicity.
  • the current flowing into the first resonance capacitor 1 13 is always smaller than the current flowing into the second resonance capacitor 1 2 3.
  • the first damper diode 1 1 2 conducts faster than the first damper diode 1 1 2.
  • the pulse generated at both ends of the second switching element 12 1 is the first switching element.
  • the width of the pulse generated at both ends of element 1 1 1 is It becomes thin.
  • the off-timing of the switching element 122 is delayed, the current flowing into the resonance capacitor 123 further decreases, so that the pulse at both ends of the second switching element 122 at this time has a further pulse width. It becomes thinner and the pulse height becomes lower.
  • the retrace pulse voltage applied to both ends of the horizontal deflection yoke 102 can be controlled.
  • the amplitude of the deflection current can also be varied.
  • the horizontal deflection yoke 102 is horizontally deflected in the forward direction of the first damper diode 112 and the second damper diode 122. Electric current flows. During this time, the first switching element 11 1 and the second switching element 12 1 are kept in a conductive state to prepare for the next trace section Ta.
  • the horizontal deflection current repeatedly flows over the sections Ta, Tb, Tc, Td, and Te, so that the horizontal deflection yoke 102 forms a horizontal deflection magnetic field.
  • the maximum horizontal deflection current amplitude (PP value) I pp is proportional to the integrated value of the retrace pulse voltage applied to both ends of the horizontal deflection yoke during the retrace period.
  • this retrace pulse voltage is about 1200 to 220 volts, it is divided into a low voltage that can be processed, and this voltage is compared with a reference voltage representing the amplitude of horizontal deflection. After integrating the difference, feedback is applied to the drive signal of the switching element so that the integrated value becomes 0, and the horizontal deflection current I pp is controlled with high accuracy.
  • One example of this embodiment is a switching element control circuit 140 shown in FIG.
  • the first pulse reading circuit 1 14 reads the first pulse generated in the first parallel circuit P 11, and the second pulse reading circuit 1 2 4 reads the second pulse. Read the second pulse generated by the array circuit.
  • the first pulse reading circuit 114 and the second pulse reading circuit 124 are obtained by dividing a retrace pulse voltage by using a capacitor or the like.
  • the signals detected by the first pulse reading circuit 114 and the second pulse reading circuit 124 are input to the switching element control circuit 140.
  • the switching element control circuit 140 uses a subtractor 141 such as an operational amplifier to calculate the retrace pulse voltage of the first switching element 111 of the first parallel circuit PI1.
  • the difference voltage is obtained by subtracting the divided voltage value of the retrace pulse voltage of the second switching element 12 1 of the second parallel circuit P 12 from the voltage value.
  • This difference voltage and the amplitude control voltage corresponding to the predetermined horizontal amplitude are Are compared by the comparator 14 2.
  • a parabolic voltage for correcting pink distortion is added to the amplitude control voltage.
  • the compared voltage is integrated by the integrator 144 to become a DC voltage, and is used as a signal for adjusting the phase of the drive signal of the second switching element 121, specifically, the timing of turning off, by the phase adjuster. Entered in 1 4 4.
  • the timing pulse generated by the phase adjuster 144 is supplied to the drive waveform generator 144, and a drive signal sufficient to drive the second switching element 122 is formed.
  • the second switching element 121 outputs a deflection current while controlling off timing.
  • the second switching is performed based on the divided voltage value of the voltage waveform of the retrace pulse of the first switching element 111.
  • the area obtained by subtracting the divided voltage value of the voltage waveform of the retrace pulse of element 121 changes linearly with the amplitude of the deflection current.
  • the feedback loop operates so that no retrace pulse is generated at both ends of the second switching element 21 until the area of the deduction reaches a certain size.
  • a retrace pulse at both ends of the first switching element 11 does not generate a retrace pulse at both ends of the second switching element 21 until a certain peak value is reached. It becomes a standing up.
  • the off-time of the second switching element is generally slower than the off-time of the first switching element.
  • the present invention utilizes the main part of the horizontal deflection circuit that generates the horizontal deflection current in the horizontal deflection circuit shown in FIG. 3 so that the off-time of the second switching element is changed to the off-time of the first switching element. This provides a horizontal deflection circuit that can operate stably even when it is faster.
  • a horizontal deflection circuit as an embodiment of the horizontal deflection circuit according to the present invention will be described.
  • the horizontal deflection circuit includes a first switching element 11, one end of which is grounded, a first damper diode 12, and a first resonance capacitor 1. 3 is connected in parallel, a second switching element 21 having one end connected to the other end of the first parallel circuit P1, a second damper diode 22 and A second parallel circuit P 2 in which a second resonance capacitor 23 is connected in parallel.
  • the first switching element 11 is a switching element for horizontal output
  • the second switching element 12 is a switching element for pink distortion correction.
  • the horizontal deflection circuit includes a flyback transformer 1 having a primary coil connected between a power supply line and a connection point between the other end of the first parallel circuit P 1 and one end of the second parallel circuit P 2.
  • a horizontal deflection yoke 2 having one end connected to the other end of the second parallel circuit P2; and an S-shaped correction capacitor 3 having one end connected to the other end of the horizontal deflection yoke 2 and the other end grounded. have.
  • the horizontal deflection circuit includes a first pulse reading circuit 14 for detecting a first pulse from the first parallel circuit P1, and a second pulse reading circuit for reading a second pulse from the second parallel circuit P2. And two pulse reading circuits 24.
  • the horizontal deflection circuit compares the result of comparing the first pulse detected by the first pulse reading circuit 14 with the second pulse detected by the second pulse reading circuit 24 from outside. It has a comparator 31 for processing according to the amplitude control signal of the comparator 31 and an integrating circuit 32 for integrating the signal from the comparator 31.
  • the horizontal deflection circuit further includes a first inversion circuit 15 for inverting the horizontal drive signal, a second inversion circuit 20 for inverting the horizontal drive signal, and a signal from the second inversion circuit 20.
  • a third inversion circuit 25 for inversion, a first integration circuit 16 for integrating the signal from the first inversion circuit 15, and a second integration circuit for integrating the signal from the third inversion circuit 25 And an integration circuit 26.
  • the horizontal deflection circuit compares and latches the signals from the first integration circuit 16 and the second integration circuit 26 with reference to the reference potential V 1 from the reference potential source 18. Comparison ⁇ Latch circuit 17 and first comparison ⁇ First switching element 1 1 according to output from latch circuit 17 And a first drive circuit 19 for driving the first drive circuit.
  • the horizontal deflection circuit compares the signals from the first integration circuit 16 and the second integration circuit 26 with reference to the reference potential V 2 from the reference potential source 28, and performs second latching. Comparison • Latch circuit 27 and second comparison • A second drive circuit 29 that drives the second switching element 21 in accordance with the output from the latch circuit 27 is provided.
  • both the first switching element 11 and the second switching element 21 use transistors.
  • the inverted output is taken out by the collector resistance of the emitter-grounded transistor.
  • the inverted outputs from the first inversion circuit 15 and the third integration circuit 25 are respectively integrated by capacitors and output. I have.
  • the outputs from the first integration circuit 16 and the second integration circuit 26 are respectively compared by the comparator to the first integration circuit.
  • the reference potential V1 and the second reference potential V2 are compared with each other, and the output from the comparator is latched by a latch circuit including a transistor.
  • the first reference potential V 1 from the first reference potential source 18 shown in FIG. 2 is obtained from a 9 V DC power supply by voltage division by resistance division. Also, the second reference potential V 2 from the second reference potential source 28 is 9 V The signal voltage from the integration circuit 32 is superimposed on the potential obtained by voltage division by resistance division from the DC power supply.
  • the first drive circuit 19 and the second drive circuit 29 output the output from the first comparison latch circuit 17 and the second comparison latch circuit 27 by two-stage transistors, respectively. Is supplied to the first switching element 11 and the second switching element 21 via a transformer, and the first switching element 11 and the second switching element 21 are driven.
  • a horizontal drive (HD) signal as shown in FIG. 6A is externally input to the first inversion circuit 15 of the horizontal deflection circuit.
  • This horizontal drive signal is inverted by the first inverting circuit 15 and integrated by the first integrating circuit 16 to have a waveform as shown in FIG. 6C.
  • the horizontal drive signal shown in FIG. 6A is also input from the outside to the second inversion circuit 20 of the horizontal deflection circuit.
  • This horizontal drive signal is inverted by the second inversion circuit 20 as shown in FIG. 6B.
  • the horizontal drive signal inverted by the second inverting circuit 20 is further inverted by a third inverting circuit 25 and integrated by a second integrating circuit 26, as shown in FIG. 6D.
  • the waveform is as follows.
  • the output from the first integration circuit 16 is input to the inverting input of the comparator 17 a of the first comparison latch circuit 17, and at the same time, the comparator 27 of the second comparison latch circuit 27 is input. It is also input to the inverted input of a.
  • the reference potential V 1 from the first reference potential generation source 18 is input to the non-inverting input of the comparator 17 a of the latch circuit 17.
  • the reference potential V 2 from the second reference potential source 28 is input to the non-inverting input of the comparator 27 a of the second comparison and latch circuit 27.
  • the reference potential V 2 is superimposed with the waveform for correcting the horizontal image size, the pin distortion correction, and other image distortions from the integration circuit 32 c .
  • the comparator 17a compares the output from the first integration circuit 16 input to the inverting input with the reference potential V1 input to the non-inverting input, and as a result, a waveform as shown in FIG. Is output.
  • the comparator 27 a of the latch circuit 27 compares the output from the first integration circuit 16 input to the inverting input with the reference potential V 2 input to the non-inverting input.
  • the waveform shown in Fig. 6H is output.
  • the output from the second integrator 26 is input to the inverting input of the comparator 17 b of the first comparison latch circuit 17, and at the same time, the output of the second comparison ⁇ ⁇ ⁇ comparator 27 of the latch circuit 27 is It is also input to the inverted input of b.
  • First comparisonComparator 17 b of latch circuit 17 compares output from second integrator 26 input to inverting input and reference potential V 1 input to non-inverting input.
  • the waveform shown in FIG. 6E is output.
  • the comparator 27 b of the latch circuit 27 compares the output from the second integration circuit 26 input to the inverting input with the reference potential V 2 input to the non-inverting input.
  • the waveform shown in Fig. 6F is output.
  • the waveform shown in FIG. 6H output from the comparator 27 a and the waveform shown in FIG. 6F output from the comparator 27 b are represented by transistors 27 c and 2 It is latched by the latch circuit including 7d, and the signal with the waveform shown in Figure 6I is output.
  • Outputs from the first comparison / latch circuit 17 and the second comparison / latch circuit 27 become drive signals for the first switching element 11 and the second switching element 21 respectively. That is, the first drive circuit 19 and the second drive circuit 29 respond to the output from the first comparison / latch circuit 17 and the second comparison / latch circuit 27, respectively.
  • the switching element 11 and the second switching element 21 are driven.
  • Driving of the first switching element 11 by the first drive circuit 19 generates a first pulse as shown in FIG. 6K.
  • the second switching element 21 driven by the second drive circuit 29 generates a second pulse as shown in FIG. 6L. Then, a pulse obtained by synthesizing the first pulse and the second pulse is applied to the horizontal deflection yoke 2.
  • t 1 and t 2 in FIGS. 6K and L are the storage times of the first switching element 11 and the second switching element 21 (in this horizontal deflection circuit, The horizontal image size and pink distortion are corrected by the off timing of the switching element 21. I have.
  • the off-timing of the second switching element 21 is slower than the off-timing of the first switching element 11, which may be affected by, for example, the storage time of the transistor. May be reversed.
  • the circuit configuration as described above allows the second switching element 21 to be controlled even when the timing is reversed.
  • the drive of the first switching element 11 is directly performed using the timing of the horizontal drive, and the drive of the second switching element 21 is performed by the drive pulse generated by integrating and comparing the horizontal drive.
  • the off timing of the second switching element 21 cannot be controlled unless the off timing of the first switching element 11 is absolutely behind. Therefore, in the horizontal deflection circuit according to the present invention, the integrated waveform obtained by integrating the horizontal drive pulse as the horizontal deflection drive signal is compared with the first reference potential.
  • the latch circuit generates a drive signal for the first switching element and the drive signal for the second switching element by a second comparison / latching circuit that compares the integrated waveform with a second reference potential, By adjusting the timing of the drive signal for driving the second switching element with respect to the drive signal for driving the first switching element by controlling the reference potential of The problem found in the deflection circuit has been eliminated.
  • a drive pulse is supplied to the first switching element 11.
  • the circuit for supplying the drive pulse and the circuit for supplying the drive pulse to the second switching element 21 have the same configuration.
  • the first comparison latch circuit 17 and the second comparison latch circuit 27 are connected to each other even when the power is turned on, when the operation is not normal such as when switching channels, or when other problems occur. Perform the same operation.
  • the horizontal deflection circuit shown in FIG. 3 uses the original horizontal deflection drive pulse directly as a pulse for driving the first switching element 111, and also drives the second switching element 121. This pulse was formed separately from the pulse for driving the first switching element 111.
  • the off-time of the second switching element 121 should be later than the off-time of the first switching element 111. Control can be performed even when the off-timing of the second switching element 1 2 1 is earlier than the off-timing of the first switching element 1 1 1, and can be controlled even under operating conditions other than the steady state.
  • the present invention if the off-timing of the second switching element must be later than the off-timing of the first switching element, there is no restriction on the output, and either off-timing is eliminated. Control is possible even at the earliest. Further, according to the present invention, since the drive pulse generation method of the first switching element and the second switching element is the same, the same operation is performed during non-normal operation, and the operation is stable. is there.
  • the drive waveform for the first switching element and the drive waveform for the second switching element for the horizontal deflection circuit shown in FIG. By making the timing later than that of the drive waveform, it is possible to control even if the off timing of either switching element comes later, and to enable stable operation even when it is not a steady operation. It is.
  • circuit configuration of the above-described horizontal deflection circuit is not limited to the example shown in FIG.
  • the above example is an example, and the circuit characterized in that the circuit configuration for generating the drive pulse of the first switching element and the second switching element is the same as described above,
  • Various other configurations are possible without limitation. Specifically, there can be mentioned a first modified example shown in FIG. 7 and a second modified example shown in FIG.
  • the first modification shown in FIG. 7 is a first modification comprising an FET 22 as a first switching element having one end grounded, a first damper diode 12 and a first resonance capacitor 13.
  • a second parallel circuit P 1 and a transistor 21 having one end connected to the other end of the first parallel circuit P 1, a second damper diode 22, and a second resonance capacitor 23. It comprises a parallel circuit P2 and a flyback transformer 1 having a primary winding 1a connected between the second parallel circuit P2 and a DC power supply.
  • the fly knock transformer 1 has two secondary coils lb and 1c, and a rectifier circuit 8 for generating a DC voltage is connected to the secondary coil 1b.
  • a second modification shown in FIG. 8 is a first parallel circuit comprising a first capacitor 11, one end of which is grounded, a first damper diode 12, and a first resonance capacitor 13.
  • P 1 and a second parallel circuit composed of a second transistor 21 having one end connected to the other end of the first parallel circuit P 1, a second damper diode 22 and a second resonance capacitor 23.
  • a column circuit P 2 a flyback transformer 1 connected between the second parallel circuit P 2 and the DC power supply, and a series circuit from one end to the other end of the second parallel circuit P 2 , A horizontal linearity correction coil and a horizontal deflection yoke 2.
  • the withstand voltage of the switching element for horizontal output can be reduced, while the retrace pulse voltage applied to the horizontal deflection yoke is increased, and the deflection current is reduced to reduce the deflection system.
  • horizontal image size adjustment and distortion correction can be easily performed.
  • the horizontal retrace period can be made shorter than before. Furthermore, since a circuit configuration can be adopted in which an S-shaped correction capacitor connected in series to the horizontal deflection yoke is grounded, components or circuits are added between this S-shaped correction capacitor and ground. And various deflection system corrections can be easily performed.
  • the drive waveform for the first switching element and the drive waveform for the second switching element are formed with the same circuit configuration and at a later timing than the original drive waveform. Accordingly, control can be performed even if the off-timing of either switching element comes later, and the horizontal deflection operation can be stably performed even when the operation is not a steady operation.

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Description

明 細 書
水平偏向回路
技 術 分 野 景
本発明は、 陰極線管 (ca thode ray tube; CRT) を用いたテレビ ジョ ン受像機、 ディスプレイ装置等に用いられる水平偏向回路に関 術
する。
テレビジョン受像機に使用されている水平偏向回路は、 基本的に は、 水平偏向ヨークに鋸歯状波電流を供給するものであり、 一般に, この水平偏向ヨークに等価的に並列にフライバック トランスが負荷 と して接続されている。 また、 ピンクッション歪みと して知られて いる画像の歪みを補正するために、 水平偏向回路に、 図 1に示すよ うに、 ピンクッショ ン歪み補正出力 トランジスタ 1 5 1、 ダイォー ド 1 5 2、 コイル 1 5 3、 ダイォード 1 5 4、 コンデンサ 1 5 5 、 パルスモジュレーシヨントランス 1 5 6等から構成されるダイォー ド変調回路を設けることが知られている。
以下に、 図 1に示すような水平出力用のスィツチング素子と して トランジスタを使用した水平偏向回路を例に挙げて水平偏向の基本 動作の説明をする。
図 1 において、 水平走査期間の後半に、 水平出力 トランジスタ 1 3 1のベースに正極性の水平ドライバパルスが加わり水平出力 トラ ンジスタ 1 3 1がオンすると、 電源からフライバック トランス 1 3 6の 1次コイル 1 3 6 aを介してコレクタ電流が直線的に増加しな がら流れる。 また、 これと同時に、 電源と して作用する S字補正コ ンデンサ 1 3 5 a, 1 3 5 bから水平偏向ヨーク 1 3 4に正の偏向 電流が流れる。 つぎに、 水平帰線期間に、 水平出力 トランジスタ 1 3 1がオフされると、 コ レクタ電流は 0 となるが、 フライバック ト ランス 1 3 6の 1次コィノレ 1 3 6 a と水平偏向ヨーク 1 3 4の合成 インダクタンスと共振コンデンサ 1 3 3が共振しながら、 水平偏向 ヨーク 1 3 4 とフライバック トランス 1 3 6から共振コンデンサ 1 3 3に充電電流が流れ込み、 つぎにはそれを放電する放電電流が水 平偏向ヨーク 1 3 4 とフライバック トランス 1 3 6に流れ込む。 し かし、 ダンバ一ダイォード 1 3 2が水平偏向ヨーク 1 3 4 とフライ バック トランス 1 3 6に接続されているために、 この共振現象はこ の段階で停止して、 水平偏向ヨーク 1 3 4とフライバック トランス 1 3 6からの逆方向電流は共振コンデンサ 1 3 3には流れず、 ダン パーダイォード 1 3 2を流れる。 このとき、 フライバック トランス 1 3 6の 2次コイル 1 3 6 bにはリ ト レースパルスが発生し、 この リ トレースパルスを図示しない整流回路によって整流することによ つて高圧電圧が得られる。
また、 水平走査に同期して、 補正の量に応じた所定のタイ ミング でピンクッショ ン歪み補正出力 トランジスタ 1 5 1をオンさせるこ とによ り、 水平偏向ヨーク 1 3 4に流れる電流を所定の垂直周期の 波形で変調して、 ピンクッショ ン歪みを補正することができる。 上述の偏向動作を数式的に下記に示す。 ここで、 水平偏向ヨーク 1 3 4に流れる水平偏向電流 I の最大振幅 (ピークツーピーク (pe ak to peak) 値、 以下 P P値と記す。 ) を I p p、 水平偏向ヨーク 1 3 4の両端にかかる電圧 Vの最大電圧を V p、 水平偏向ヨーク 1 3 4のィンダクタンスを L、 水平帰線 (以下、 リ トレースと記 す。 ) 期間を T r e とすると、
V= L ( d I / d t ) ··· ( 1 ) リ ト レースパルスが正弦波曲線で近似できる場合は
V p = ( π/2) L I p p /T r e ··· ( 2 ) となる。
一方、 使用する C RTと水平偏向ヨーク 1 3 4が決定されると、 その水平偏向ヨーク 1 3 4で電子ビームを走査するために必要とな る偏向磁界のエネルギーは C R Tの形状や高圧条件等で一義的に決 まってしまう。 インダクタンス Lに流れる電流 I の有する磁気的ェ ネルギ一は ( 1 / 2 ) L I 2 であるから、 L I p p 2 はこの水平偏 向ヨーク 1 3 4の偏向能率を表すものとなる。 この偏向能率を Wと すると、
L I p p 2 = W ··· ( 3 )
( 2 ) 、 ( 3) 式より
I p p V p = ( π / 2 ) W/T r e … ( 4 )
(4 ) 式において、 W、 T r eを一定とすると、 水平偏向電流 I p pは水平偏向ヨーク 1 3 4両端のリ トレースパルス電圧 V pに反 比例する。
図 1 に示すような従来から使用されている水平偏向回路では、 リ トレース期間の V pはスィ ツチング素子の両端電圧より必ず小さく なるので、 V pはスィ ツチング素子の耐圧性能により制約を受ける c 従って、 たとえばフリ ッカーフリーのテレビジョ ン受像機のように 水平偏向周波数が通常の 2倍となる場合、 T r eが 1ノ 2となるの で、 スィ ツチング素子の耐圧性能からみて V pを変えないとすれば: I p pは 2倍になり、 これによる回路の各素子における電力ロスが 増加する。 この対策により、 各素子をはじめ回路コス トの上昇を余 儀なく される。 発 明 の 開 示 本発明は上述のような問題を解決するためになされたもので、 水 平偏向ヨークにかかるリ ト レースパルス電圧を大きく と り、 偏向電 流を小さくすると共に、 水平方向の画サイズ調整、 及び歪み補正を 容易に行うことができる水平偏向回路を提供することを目的とする 上述の課題を解決するために、 本発明に係る水平偏向回路は、 第 1のスィツチング素子、 第 1のダンパーダイォード及び第 1の共振 コンデンサが並列に接続された第 1の並列回路であって、 その一端 が接地され第 1 のパルスを発生する第 1 の並列回路と、 第 2のスィ ツチング素子、 第 2のダンパーダイォード及び第 2の共振コンデン サが並列に接続された第 2の並列回路であって、 その一端が上記第 1の並列回路の他端に接続され第 2のパルスを発生する第 2の並列 回路と、 上記第 2の並列回路の他端に一端が接続され、 S字補正コ ンデンサの一端に他端が接続された水平偏向ヨークと、 直流電源に 一端が接続されて上記第 1及び第 2のスィ ツチング素子に動作電流 を供給するフライバック トランスとを有し、 上記第 1の並列回路か らの第 1のパルス及び上記第 2の並列回路からの第 2のパルスを合 成して上記水平偏向ヨークを駆動する偏向電流を発生する水平偏向 回路であって、 入力される水平ドライブ信号を積分する積分回路と、 上記積分回路からの信号を第 1のレベルと比較してラツチする第 1 の比較 · ラツチ回路と、 上記積分回路からの信号を第 2のレベルと 比較してラツチする第 2の比較 · ラツチ回路と、 上記第 1 の比較 · ラツチ回路の出力に応じて上記第 1 のスィツチング素子を駆動する 第 1の ドライブ回路と、 上記第 2の比較 · ラッチ回路の出力に応じ て上記第 2のスィツチング素子を駆動する第 2の ドライブ回路と、 上記第 2のレベルを制御する制御手段とを有するものである。
すなわち、 本発明に係る水平偏向回路は、 水平ドライブパルスを 積分した積分波形について、 上記積分波形と第 1 の基準電位とを比 較 · ラッチする第 1 の比較 · ラッチ回路と、 上記積分波形と第 2の 基準電位とを比較する第 2の比較 · ラツチ回路とにより上記第 1 の スィツチング素子及ぴ上記第 2のスィ ツチング素子のドライブ信号 を生成する。 ここで、 第 2の基準電位を制御することにより、 第 1 のスィ ツチング素子を駆動する ドライブ信号に対して第 2のスィ ッ チング素子を駆動する ドライブ信号のタイ ミ ングを相対的に調整す る。
また、 第 1 のスイッチング素子と第 2のスィッチング素子を ドラ イブするための異なる 2つのドライブ波形を元の同一波形から同じ 回路構成で生成するように構成し、 元の水平ドライブ波形から時間 的に遅れたタイ ミングで第 1 のスィツチング素子と第 2のスィ ッチ ング素子のオフタイ ミングを決定するためのパルスを形成するもの である。 図面の簡単な説明 図 1は、 従来の水平偏向回路を説明する図である。
図 2は、 水平偏向回路の概略的な構成を示すプロック図である。 図 3は、 特願平 9 - 2 2 1 3 6 6号明細書中に開示された水平偏 向回路のブロック図である。
図 4 A〜Dは、 図 3に示した水平偏向回路の各部の波形を示す図 である。
図 5は、 水平偏向回路の具体的な構成を示す図である。
図 6 A〜 Lは、 図 5に示した水平偏向回路の各部の波形を示す図 である。
図 7は、. 水平偏向回路の第 1の変形例を示す図である。
図 8は、 水平偏向回路の第 2の変形例を示す図である。 発明を実施するための最良の形態 以下、 本発明に係る水平偏向回路の実施の形態について、 図面を 参照しながら詳細に説明する。
本発明に係る水平偏向回路の実施の形態は、 図 2に示すように構 成される。
ここで、 本発明に係る水平偏向回路の説明の便宜のために、 先に 本出願人により、 特願平 9 — 2 2 1 3 6 6号 (U. S. Patent App l i c at i on No. 133992, f i l ed on August 4, 1998) 明細書中に示した水 平偏向回路水平偏向回路について図 3を参照しながら説明する。 こ の図 3に示された水平偏向回路は、 本発明に係る水平偏向回路とそ の主要部分が共通するものである。
図 3 の水平偏向回路は、 一端が接地された第 1 のスィツチング素 子 1 1 1、 第 1 のダンパーダイオード 1 1 2及び第 1 の共振コンデ ンサ 1 1 3が並列に接続された第 1 の並列回路 P 1 1 と、 他端が第
1 の並列回路 P 1 1 の他端に接続された、 第 2のスイ ッチング素子
1 2 1 、 第 2のダンパーダイォー ド 1 2 2及び第 2の共振コンデン サ 1 2 3が並列に接続された第 2の並列回路 P 1 2 とを有している 第 1 のスィツチング素子 1 1 1は水平出力用のスィツチング素子で あり、 第 2のスィツチング素子 1 2 1はピンクッション歪み補正 用のスイッチング素子である。
また、 図 3の水平偏向回路は、 第 1 の並列回路 P 1 1 の他端と第
2の並列回路 P 1 2の一端との接続点と電源ラインとの間に 1次コ ィル 1 0 1 a が接続されたフライバック トランス 1 0 1 と、 第 2の 並列回路 P 1 2の他端に一端が接続されて他端が接地された共振コ ンデンサ 1 0 4 と、 第 2の並列回路 P 1 2の他端に一端が接続され た水平偏向ヨーク 1 0 2 と、 この水平偏向ヨーク 1 0 2の他端に一 端が接続されて他端が接地された S字補正コンデンサ 1 0 3 とを有 している。
そして、 図 3の水平偏向回路は、 第 1の並列回路 P 1 1からの第 1のパルスを検出する第 1 のパルス読み取り回路 1 1 4 と、 第 2の 並列回路 P 1 2からの第 2のパルスを読み取る第 2のパルス読み取 り回路 1 2 4 と、 第 1 のパルス読み取り回路 1 1 4及び第 2のパル ス読み取り回路 1 2 4にてそれぞれ検出したパルスに基づいて第 2 のスィ ツチング素子 1 2 1を駆動制御するスィツチング素子制御回 路 1 4 0とを有している。 上記スィツチング素子制御回路 1 4 0は、 第 1 のパルス読み取り 回路 1 1 4及び第 2のパルス読み取り回路 1 2 4からの信号を引き 算する引き算器 1 4 1 と、 引き算器 1 4 1にて引き算されたデータ と外部から供給される振幅コン トロール電圧との比較を行う比較器 1 4 2 と、 比較器 1 4 2からのデータを積分する積分器 1 4 3 と、 積分器 1 4 3からの出力の位相の調整を行う位相調整器 1 4 4 と、 位相調整器 1 4 4からのデータに基づいてドライブ波形を発生する ドライブ波形発生器 1 4 5 とを備えている。
上記水平偏向ヨーク 1 0 2には、 第 1 の並列回路 P 1 1 からの第 1のパルス及び上記第 2の並列回路 P 1 2からの第 2のパルスの合 成パルスが印加され、 この合成パルスにより水平偏向ヨーク 1 0 2 に偏向電流が流れる。
詳しく説明すると、 水平ドライブ信号が水平出力の第 1 のスイ ツ チング素子 1 1 1に入力され、 水平出力の第 1 のスィ ツチング素子 1 1 1 がオンする。 これと同時に、 スイ ッチング素子制御回路 1 4 0からのドライブ信号により第 2のスイ ッチング素子 1 2 1 もオン し、 これら第 1のスイ ッチング素子 1 1 1及ぴ第 2のスイッチング 素子 1 2 1 ともに導通状態となり、 水平偏向ヨーク 1 0 2に偏向電 流が流れる。
一方、 オフの際には、 第 1 のスィツチング素子 1 1 1は、 第 2の スィ ツチング素子 1 2 1 より先にオフするが、 これによつて水平帰 線期間であるリ ト レース区間が始まる。 このリ トリース区間内に第 2のスィツチング素子 1 2 1 をスィツチング素子制御回路 1 4 0に よりオン/オフ制御する。
これら一連の動作を、 図 4 A〜図 4 Dに示す波形を参照して説明 する。
ここで、 図 4 Aは図 3のスィツチング素子 1 2 1の電圧波形 (対 接地) を、 図 4 Bはスィツチング素子 1 1 1 の電圧波形 (対接地) を、 図 4 Cはスィツチング素子 1 2 1 の長短電圧波形を、 図 4 Dは 水平偏向ヨーク 1 0 2の電流波形をそれぞれ示している。
これらの図 4 A〜図 4 Dにおいて、 ト レース区間 T aは、 図 3の 第 1 のスィツチング素子 1 1 1及び第 2のスィ ツチング素子 1 2 1 の両方が導通している状態である。 この時は、 水平偏向ヨーク 1 0 2を流れる偏向電流及びフライバック トランス 1 0 1 を流れるフラ ィバック トランス電流はともに、 それぞれ S字補正コンデンサ 1 0 3の両端電圧、 電源電圧に応じた傾きで増加する。 この時の偏向電 流の波形を図 4 Dに示す。
リ ト レース区間に入るには、 水平ドライブ信号により、 まず第 1 のスイ ッチング素子 1 1 1をオフする。 この時には、 まだ第 2のス ィツチング素子 1 2 1が導通している。 この時フライバック トラン ス 1 0 1や水平偏向ヨーク 1 0 2に流れていた電流は共振コンデン サ 1 0 4, 1 1 3に流れ込み、 共振コンデンサ 1 0 4 , 1 1 3の両 端に電圧を生じ、 それによつて電流は反転動作を開始する。 すなわ ち、 共振動作を始め、 その電圧、 電流波形が図 4 A〜図 4 Dの区間 T b となる。
リ ト レース区間の後半、 偏向電流が 0に達した後、 第 2のスイ ツ チング素子 1 2 1 をオフにしても第 2のダンパーダイォード 1 2 2 があるために、 リ ト レースの前半まで偏向電流が 0に達する間に第 2のスイ ッチング素子 1 2 1をオフにしたときに、 水平偏向ヨーク 1 0 2に直列にもう一つの共振コンデンサ 1 2 3が接続されたこと になる。
そして、 偏向電流が共振コンデンサ 1 2 3にも流れ込むので共振 コンデンサ 1 2 3の両端にも電圧が生じるようになり、 図 4 Aに示 すように、 水平偏向ヨーク 1 0 2の両端には、 第 1のスイ ッチング 素子 1 1 1の両端のパルスよ り大きなパルス電圧を印加することが できる。
ここで、 第 1 のスィ ツチング素子 1 1 1 の両端のリ ト レースパル ス電圧のピーク値は、 電源電圧、 リ ト レース時間及びト レース時間 の比で一義的に決まり、 一定となるので、 図 4 Bに示すように、 こ のパルスをフライバック トランス 1 0 1で昇圧して、 C R Tに用い る高電圧とすることができる。
リ ト レース区間は共振コンデンサ 1 0 4 , 1 1 4 , 1 2 4に流れ 込んでいた電荷が全て流れ出て両端電圧が 0 となったとき第 1のダ ンパーダイォ一ド 1 1 2及び第 2のダンパーダイォード 1 2 2が自 動的に導通して終了する。 ここで、 第 1のダンパーダイオード 1 1 2及び第 2のダンバ一ダイオー ド 1 2 2は、 簡単のため理想的ダイ オードとする。
ここで、 第 1の共振コンデンサ 1 1 3に流れ込む電流は、 第 2の 共振コンデンサ 1 2 3に流れ込む電流より常に少ないので、 第 2の 共振コンデンサ 1 2 3の方が早く電荷がなくなり、 第 2のダンパー ダイォード 1 2 2の方が第 1のダンパーダイォード 1 1 2より早く 導通する。
このために、 図 4 Bの区間 T b〜丁 d及び図 4 Cの区間 T cに示 すよ うに、 第 2のスィ ツチング素子 1 2 1 の両端に生じるパルスの 方が第 1 のスィ ツチング素子 1 1 1 の両端に生じるパルスより幅が 細くなる。
さらに、 スイッチング素子 1 2 1のオフタイ ミングを遅らせると、 共振コンデンサ 1 2 3に流れ込む電流はさらに少なく なるので、 こ の時第 2のスィ ツチング素子 1 2 1の両端のパルスは、 パルス幅が さらに細くなり、 パルス高も低いものとなる。
つま り、 第 2のスイ ッチング素子 1 2 1のオフタイ ミングの位相 をコントロールすることにより、 水平偏向ヨーク 1 0 2の両端にか かるリ ト レースパルス電圧をコン ト ロールすることができ、 結果的 に偏向電流の振幅を可変することもできる。
さらに、 こ う して第 2のダンパーダイォード 1 2 2が導通してし まう と、 共振コンデンサ 1 0 4 , 1 1 3の両端電圧が 0 となるまで 通常の偏向回路と同様にリ ト レース動作を続け、 リ ト レース終了と 共にト レース区間 T eに入る。
この ト レース区間 T eにおいては、 図 4 Dに示すように、 水平偏 向ヨーク 1 0 2から第 1のダンパーダイォード 1 1 2及び第 2のダ ンパーダイオー ド 1 2 2 の順方向に水平偏向電流が流れる。 そして この間に、 第 1のスィ ッチング素子 1 1 1及び第 2のスイッチング 素子 1 2 1 を導通状態にしておき、 つぎの ト レース区間 T aに備え る。
このように、 水平偏向電流は、 区間 T a , T b , T c , T d, T eにわたつて繰り返して流れることで、 水平偏向ヨーク 1 0 2は水 平偏向磁界を形成する。
つぎに、 スィツチング素子のオフタイ ミングを制御することによ り、 水平偏向電流の振幅を可変して、 ピンク ッショ ン歪みや水平の 画サイズ調整を行う方法について、 詳細な説明を行う。 水平偏向電流の最大振幅 (P P値) I p pはリ トレース期間の水 平偏向ヨークの両端にかかるリ トレースパルス電圧の積分値に比例 する。 ところが、 このリ トレースパルス電圧は 1 2 0 0〜 2 2 0 0 ボルト位あるので、 これを処理可能な低電圧に分圧して、 この電圧 と水平偏向の振幅を表す基準電圧とを比較し、 その差分を積分した 上で、 この積分値が 0 となるように、 スイ ッチング素子のドライブ 信号にフィードバックをかけて、 精度高く、 水平偏向電流の I p p を制御しょう とするものである。 この実施の形態例の一例が図 3に 示すスィ ツチング素子制御回路 1 4 0である。
図 3において、 第 1のパルス読み取り回路 1 1 4にて第 1 の並列 回路 P 1 1にて発生された第 1のパルスを読み取り、 第 2のパルス 読みよ り回路 1 2 4にて第 2の配列回路にて発生された第 2のパル スを読み取る。
なお、 これら第 1 のパルス読み取り回路 1 1 4及び第 2のパルス 読み取り回路 1 2 4は、 コンデンサ分割等を用いて、 リ ト レースパ ルス電圧を分圧したものである。
これら第 1のパルス読み取り回路 1 1 4及び第 2のパルス読み取 り回路 1 2 4にて検出した信号をスィ ツチング素子制御回路 1 4 0 に入力する。
そして、 スイッチング素子制御回路 1 4 0においては、 演算増幅 器等の引き算器 1 4 1 を用いて、 第 1の並列回路 P I 1の第 1 のス ィツチング素子 1 1 1のリ トレースパルス電圧の分圧値から第 2の 並列回路 P 1 2の第 2のスィツチング素子 1 2 1 のリ ト レースパル ス電圧の分圧値を引き算した差電圧を得る。
この差電圧と所定の水平振幅に対応する振幅コン トロール電圧と を比較器 1 4 2で比較する。 この振幅コントロール電圧には、 通常、 ピンク ッション歪みを補正するためのパラボラ状の電圧が加算され ている。
そして、 比較された電圧は積分器 1 4 3で積分されて直流電圧と なり、 第 2のスィッチング素子 1 2 1の ドライブ信号の位相、 具体 的にはオフのタイミングを調整する信号として位相調整器 1 4 4に 入力される。
位相調整器 1 4 4で形成されたタイ ミングパルスはドライブ波形 発生器 1 4 5に供給され、 第 2のスィ ツチング素子 1 2 1 を ドライ ブするのに十分なドライブ信号が形成される。
このようなスィツチング素子制御回路 1 4 0によるフィードバッ クループにより、 第 2のスィ ッチング素子 1 2 1はオフタイ ミング を制御しつつ、 偏向電流を出力する。
以上は、 オフタイ ミングの閉ループ制御系が安定動作の状態にあ る場合の動作であるが、 回路構成によっては、 電源投入時の立ち上 がり時等の過渡期には、 異なる動作をすることがあるので注意を要 する。
すなわち、 このスィツチング素子制御回路 1 4 0を含んで構成さ れるスィ ツチング素子制御系において、 第 1 のスィ ツチング素子 1 1 1のリ トレースパルスの電圧波形の分圧値から第 2のスィ ッチン グ素子 1 2 1のリ トレースパルスの電圧波形の分圧値を差し引いた 面積は、 偏向電流の振幅に対して、 線形に変化する。
そして、 電源の立ち上がり時は、 その差し引きの面積がある大き さに達するまで第 2のスィ ツチング素子 2 1 の両端にリ ト レースパ ルスが生じないようにフィー ドバックループが動作する。 換言すると、 第 1 のスィ ツチング素子 1 1の両端のリ ト レ一スパ ルスがある所定の波高値に達するまでは第 2のスィツチング素子 2 1の両端にリ ト レースパルスは発生しないので、 安定した立ち上が り となる。
しかしながら、 図 3に示した水平偏向回路によると、 一般的に第 2のスイッチング素子のオフタイ ミングが第 1のスィッチング素子 のオフタイ ミングより も遅いはずのものが、 第 2のスイッチング素 子のオフタイ ミングが第 1のスイッチング素子のタイ ミングより も 早くなつた場合の安定性について問題が残っていた。
本発明は、 図 3に示された水平偏向回路の中の水平偏向電流を発 生する回路の要部を利用して、 第 2のスィツチング素子のオフタイ ミングが第 1 のスィ ツチング素子のオフタイ ミングより も早くなつ た場合にも、 安定に動作するよ うな水平偏向回路を提供するもので ある。
本発明に係る水平偏向回路の実施の形態と しての水平偏向回路に ついて説明する。
本発明の実施の形態の水平偏向回路は、 図 2に示したように、 一 端が接地された第 1 のスィ ツチング素子 1 1、 第 1 のダンパーダイ オード 1 2及び第 1の共振コンデンサ 1 3が並列に接続された第 1 の並列回路 P 1 と、 一端が第 1 の並列回路 P 1 の他端に接続された、 第 2のスィツチング素子 2 1、 第 2のダンパーダイォード 2 2及び 第 2の共振コンデンサ 2 3が並列に接続された第 2の並列回路 P 2 とを有している。 第 1のスイッチング素子 1 1は水平出力用のスィ ッチング素子であり、 第 2のスイッチング素子 1 2はピンク ッショ ン歪み補正用のスィ ツチング素子である。 また、 水平偏向回路は、 第 1 の並列回路 P 1 の他端と第 2の並列 回路 P 2の一端との接続点と電源ラインとの間に 1次コイルが接続 されたフライバック トランス 1 と、 第 2の並列回路 P 2の他端に一 端が接続された水平偏向ヨーク 2 と、 この水平偏向ヨーク 2の他端 に一端が接続されて他端が接地された S字補正コンデンサ 3 とを有 している。
さらに、 水平偏向回路は、 第 1の並列回路 P 1からの第 1のパル スを検出する第 1 のパルス読み取り回路 1 4 と、 第 2の並列回路 P 2からの第 2のパルスを読み取る第 2のパルス読み取り回路 2 4 と を有している。
そして、 水平偏向回路は、 第 1 のパルス読み取り回路 1 4にて検 出した第 1 のパルス及び第 2のパルス読み取り回路 2 4にて検出し た第 2のパルスを比較した結果を、 外部からの振幅コントロール信 号に応じて処理する比較器 3 1 と、 比較器 3 1からの信号を積分す る積分回路 3 2 とを有している。
また、 水平偏向回路は、 水平ドライブ信号を反転する第 1 の反転 回路 1 5 と、 上記水平ドライブ信号を反転する第 2の反転回路 2 0 と、 第 2の反転回路 2 0からの信号をさらに反転する第 3の反転回 路 2 5 と、 第 1 の反転回路 1 5からの信号を積分する第 1 の積分回 路 1 6 と、 第 3の反転回路 2 5からの信号を積分する第 2の積分回 路 2 6 とを有している。
さらに、 水平偏向回路は、 第 1 の積分回路 1 6及び第 2の積分回 路 2 6からの信号を基準電位源 1 8からの基準電位 V 1 を基準と し て比較 · ラッチを行う第 1の比較 · ラツチ回路 1 7 と、 第 1の比較 ♦ ラッチ回路 1 7からの出力に応じて第 1 のスィ ツチング素子 1 1 を駆動する第 1 の ドライブ回路 1 9 とを有している。
そして、 水平偏向回路は、 第 1の積分回路 1 6及び第 2の積分回 路 2 6からの信号を基準電位源 2 8からの基準電位 V 2を基準と し て比較 · ラツチを行う第 2の比較 · ラツチ回路 2 7 と、 第 2の比較 • ラツチ回路 2 7からの出力に応じて第 2のスィ ツチング素子 2 1 を駆動する第 2の ドライブ回路 2 9 とを有している。
続いて、 図 2に概略的な構成を示した水平偏向回路の具体的な構 成を、 図 5に示す回路図を参照して説明する。
この水平偏向回路においては、 第 1 のスィ ツチング素子 1 1及び 第 2のスィツチング素子 2 1には、 ともに トランジスタが用いられ ている。
第 1 の反転回路 1 5、 第 2の反転回路 2 0及び第 3の反転回路 2 5においては、 反転出力は、 ェミ ッタ接地された トランジスタのコ レクタ抵抗により取り出されている。
第 1 の積分回路 1 6及び第 2の積分回路 2 6においては、 第 1の 反転回路 1 5及び第 3の積分回路 2 5からの反転出力をそれぞれコ ンデンサにて積分して出力と している。
第 1 の比較 · ラッチ回路 1 7及び第 2の比較 · ラッチ回路 2 7に おいては、 第 1の積分回路 1 6及び第 2の積分回路 2 6からの出力 をそれぞれコンパレータにて第 1 の基準電位 V 1及ぴ第 2の基準電 位 V 2 とそれぞれ比較し、 コンパレータからの出力をそれぞれトラ ンジスタで構成されるラツチ回路でラツチしている。
図 2に示した第 1の基準電位源 1 8からの第 1の基準電位 V 1は、 ここでは 9 Vの直流電源から抵抗分割による分圧により得ている。 また、 第 2の基準電位源 2 8からの第 2の基準電位 V 2は、 9 Vの 直流電源から抵抗分割による分圧により得た電位に積分回路 3 2か らの信号電圧を重畳したものとなっている。
第 1 のドライブ回路 1 9及び第 2の ドライブ回路 2 9は、 第 1 の 比較ラッチ回路 1 7及び第 2の比較ラツチ回路 2 7からの出力をそ れぞれ 2段の トランジスタで増幅した出力を トランスを介して第 1 のスィ ツチング素子 1 1及び第 2のスイ ッチング素子 2 1に与え、 これら第 1 のスィツチング素子 1 1及び第 2のスィ ツチング素子 2 1を駆動している。
続いて、 水平偏向回路の動作について説明する。
水平偏向回路の第 1の反転回路 1 5には、 図 6 Aに示すような水 平ドライブ (H D ) 信号が外部から入力される。 この水平ドライブ 信号は、 第 1 の反転回路 1 5によって反転され、 第 1 の積分回路 1 6にて積分され、 図 6 Cに示すような波形となる。
一方、 水平偏向回路の第 2の反転回路 2 0にも、 図 6 Aに示した 水平ドライブ信号が外部から入力される。 この水平ドライブ信号は、 図 6 Bに示すように第 2の反転回路 2 0にて反転される。 この第 2 の反転回路 2 0にて反転された水平ドライブ信号は、 第 3の反転回 路 2 5にてさらに反転されて、 第 2の積分回路 2 6にて積分され、 図 6 Dに示すような波形となる。
第 1の積分回路 1 6からの出力は、 第 1の比較 ' ラッチ回路 1 7 のコンパレータ 1 7 a の反転入力に入力されると同時に、 第 2の比 較 . ラッチ回路 2 7のコンパレータ 2 7 aの反転入力にも入力され る。
第 1 の比較 · ラツチ回路 1 7のコンパレータ 1 7 a の非反転入力 には、 第 1の基準電位発生源 1 8からの基準電位 V 1が入力される。 同様に、 第 2の比較 · ラツチ回路 2 7のコンパレータ 2 7 a の非反 転入力には、 第 2の基準電位源 2 8からの基準電位 V 2が入力され る。
ここで、 基準電位 V 2には、 積分回路 3 2からの水平画サイズ、 ピン歪補正、 その他の画歪を補正するための波形が重畳されている c 第 1 の比較 ' ラッチ回路 1 7のコンパレータ 1 7 aにおいては、 反転入力に入力された第 1の積分回路 1 6からの出力及び非反転入 力に入力された基準電位 V 1 を比較した結果、 図 6 Gに示すような 波形が出力される。
第 2の比較 · ラッチ回路 2 7のコンパレータ 2 7 aにおいては、 反転入力に入力された第 1の積分回路 1 6からの出力及び非反転入 力に入力された基準電位 V 2を比較した結果、 図 6 Hに示すような 波形が出力される。
第 2の積分回路 2 6からの出力は、 第 1の比較 ' ラッチ回路 1 7 のコンパレータ 1 7 bの反転入力に入力されると同時に、 第 2の比 較 ' ラッチ回路 2 7のコンパレータ 2 7 bの反転入力にも入力され る。
第 1 の比較 · ラッチ回路 1 7のコンパレータ 1 7 bにおいては、 反転入力に入力された第 2の積分回路 2 6からの出力及び非反転入 力に入力された基準電位 V 1を比較した結果、 図 6 Eに示すような 波形が出力される。
第 2の比較 · ラッチ回路 2 7のコンパレータ 2 7 bにおいては、 反転入力に入力された第 2の積分回路 2 6からの出力及び非反転入 力に入力された基準電位 V 2を比較した結果、 図 6 Fに示すような 波形が出力される。 第 1 の比較 · ラッチ回路 1 7において、 コンパレータ 1 7 aから 出力される図 6 Gに示す波形、 及びコンパレータ 1 7 bから出力さ れる図 6 Eに示す波形は、 トランジスタ 1 7 c , 1 7 dを含むラッ チ回路にてラッチされ、 図 6 Jに示す波形が出力される。
第 2の比較 · ラッチ回路 2 7において、 コンパレータ 2 7 aから 出力される図 6 Hに示す波形、 及ぴコンパレータ 2 7 bから出力さ れる図 6 Fに示す波形は、 トランジスタ 2 7 c , 2 7 dを含むラッ チ回路にてラッチされ、 図 6 I に示す波形の信号が出力される。 第 1 の比較 · ラツチ回路 1 7及び第 2の比較 · ラツチ回路 2 7か らの出力は、 それぞれ第 1 のスィ ツチング素子 1 1及び第 2のスィ ツチング素子 2 1のドライブ信号となる。 すなわち、 第 1の ドライ ブ回路 1 9及び第 2の ドライブ回路 2 9は、 それぞれ第 1 の比較 · ラッチ回路 1 7及び第 2の比較 · ラッチ回路 2 7からの出力に応じ て、 第 1 のスィ ツチング素子 1 1及び第 2のスィツチング素子 2 1 を駆動する。
第 1の ドライブ回路 1 9による第 1のスィ ッチング素子 1 1の駆 動により、 図 6 Kに示すような第 1 のパルスが生成される。 また、 第' 2の ドライブ回路 2 9による第 2のスィツチング素子 2 1に駆動 により、 図 6 Lに示すような第 2のパルスが生成される。 そして、 これら第 1 のパルス及び第 2のパルスを合成したパルスが、 水平偏 向ヨーク 2に印加される。
なお、 図 6 K及ぴ L中の t 1及び t 2は、 第 1のスイッチング素 子 1 1及び第 2のスィ ツチング素子 2 1 のス トレージタイムである ( この水平偏向回路では、 第 2のスィ ツチング素子 2 1のオフタイ ミングにより、 水平の画サイズ及びピンクッショ ン歪補正を行って いる。
通常の動作状態では、 第 2のスィツチング素子 2 1のオフタイ ミ ングは、 第 1のスイ ッチング素子 1 1のオフタイ ミングより遅い力 このタイ ミングは例えばトランジスタのス トレージタイムなどの影 響によって場合によっては逆転する場合もある。
このような場合においても、 本発明によれば、 上述したような回 路構成とすることにより、 タイ ミングが逆転した場合でも第 2のス イッチング素子 2 1 の制御が可能となる。
すなわち、 第 1のスイッチング素子 1 1の ドライブを水平ドライ ブのタイ ミングを用いて直接行い、 第 2のスィ ツチング素子 2 1の ドライブを、 その水平ドライブを積分及び比較等によって生成した ドライブパルスのタイ ミングで行う場合には、 第 2のスィツチング 素子 2 1のオフタイ ミングは、 絶対的に第 1 のスィツチング素子 1 1のオフタイ ミングょり も後ろになければ制御が不可能となる。 そこで、 本発明にかかる水平偏向回路においては、 水平偏向 ドラ ィブ信号である水平ドライブパルスを積分した積分波形について、 上記積分波形と第 1 の基準電位とを比較 · ラツチする第 1 の比較 · ラッチ回路と、 上記積分波形と第 2の基準電位とを比較する第 2の 比較 · ラツチ回路とにより上記第 1 のスィ ツチング素子及び上記第 2のスィツチング素子の ドライブ信号をそれぞれ生成し、 第 2の基 準電位を制御することにより、 第 1 のスィ ツチング素子を駆動する ドライブ信号に対して第 2のスィツチング素子を駆動する ドライブ 信号のタイ ミングを相対的に調整することにより、 図 3の水平偏向 回路に見られた不具合を解消している。
また、 第 1 のスィ ツチング素子 1 1に対して ドライブパルスを供 給する回路と第 2のスィツチング素子 2 1に対して ドライブパルス を供給する回路とが同じ構成となっている。
このため、 電源オン時、 チャンネル切り換え時のような通常以外 の動作時、 その他の不具合が発生したときでも、 第 1の比較 ' ラッ チ回路 1 7 と第 2の比較 · ラッチ回路 2 7は互いに同じ動作を行う。
したがって、 第 1のスイッチング素子 1 1 と第 2のスイッチング 素子 2 1の動作はきわめて安定となる。
図 3 の水平偏向回路は、 第 1 のスィ ツチング素子 1 1 1を ドライ ブするためのパルスに元の水平偏向 ドライブパルスを直接用い、 ま た、 第 2のスィツチング素子 1 2 1を ドライブするためのパルスは、 第 1 のスィ ツチング素子 1 1 1 を ドライブするためのパルスとは別 に形成していた。
これに比べて、 上述の水平偏向回路においては、 一般的に第 2の スィ ツチング素子 1 2 1のオフタイ ミングが第 1 のスィ ツチング素 子 1 1 1のオフタイ ミングより遅いはずのものが、 第 2のスィッチ ング素子 1 2 1のオフタイ ミングが第 1のスイ ッチング素子 1 1 1 のオフタイ ミングより も早くなつた場合にも制御を可能と し、 また、 定常状態以外の動作条件下においても第 1 のスィ ツチング素子 1 1 1 と第 2のスィ ツチング素子 1 2 1 の ドライブパルスが同じ条件下 で変動するように構成することにより、 回路動作の安定性を増した 水平偏向回路を提供する。
上述のように、 本発明によると、 第 2のスイ ッチング素子のオフ タイ ミングが第 1 のスィ ツチング素子のオフタイ ミングより も後ろ でなければならないとレヽぅ制約がなくなり、 どちらのオフタイ ミン グが早くても制御が可能である。 また、 本発明によると、 第 1 のスイ ッチング素子と第 2のスイ ツ チング素子との ドライブパルスの生成方法が同じであるため通常以 外の動作のときも同じ動作を行い、 動作が安定である。
以上説明したように、 本発明は、 図 3に示した水平偏向回路に対 して、 第 1 のスィツチング素子に対する ドライブ波形と、 第 2のス イッチング素子に対する ドライブ波形を、 同じ回路構成で、 元の ド ラィブ波形より も遅れたタイ ミングで作ることにより、 どちらのス ィツチング素子のオフタイ ミングが後ろにきても制御可能と し、 ま た、 定常動作以外の時にも安定動作を可能とするものである。
なお、 上述の水平偏向回路の回路構成は、 図 5に示した例には限 定されない。 上述の例は一例であり、 上記のように第 1のスィッチ ング素子と第 2のスィツチング素子の ドライブパルスを生成するた めの回路構成が同じであることを特徴とする回路は、 この構成に限 られず他の様々な構成が可能である。 具体的には、 図 7に示す第 1 の変形例や、 図 8に示す第 2の変形例を挙げることができる。
図 7に示す第 1 の変形例は、 一端が接地された第 1 のスィ ッチン グ素子と しての F E T 2 2、 第 1 のダンバーダイォード 1 2及び第 1 の共振コンデンサ 1 3からなる第 1の並列回路 P 1 と、 上記第 1 の並列回路 P 1の他端に一端が接続された トランジスタ 2 1, 第 2 のダンバーダイォード 2 2及び第 2の共振コンデンサ 2 3からなる 第 2の並列回路 P 2 と、 上記第 2の並列回路 P 2 と直流電源の間に 1次巻線 1 aが接続されたフライバック トランス 1 とを備えている。 フライノ ック トランス 1は、 二つの 2次コィノレ l b、 1 cを備えて おり、 2次コイル 1 bには直流電圧を発生させるための整流回路 8 が接続されている。 また、 上記第 2の並列回路 P 2の一端から他端 までの間には、 直列に接続された第 1の S字補正コンデンサ 3 a及 び第 2の S字補正コンデンサ 3 b と、 水平リニアリティ補正コイル 4 と水平偏向ヨーク 2 とが接続されている。 更に、 第 1 の S字補正 コンデンサ 3 a と第 2の S字補正コンデンサ 3 b との接続点と上記 フライノくック トランス 1 の 2次コイル 1 c との間に、 パルスモジュ レーシヨントランス 5 とコンデンサ 6が直列に接続される。
また、 図 8に示す第 2の変形例は、 一端が接地された第 1 のコン デンサ 1 1、 第 1のダンバ一ダイォード 1 2及び第 1の共振コンデ ンサ 1 3からなる第 1 の並列回路 P 1 と、 上記第 1 の並列回路 P 1 の他端に一端が接続された第 2の トランジスタ 2 1、 第 2のダンバ 一ダイォード 2 2及び第 2の共振コンデンサ 2 3からなる第 2の並 列回路 P 2 と、 上記第 2の並列回路 P 2 と直流電源との間に接続さ れたフライバック トランス 1 と、 上記第 2の並列回路 P 2の一端か ら他端までの間に直列に接続された S字補正コンデンサ 3、 水平リ ニァリティ補正コイル及び水平偏向ヨーク 2 とを有している。
以上説明したように本発明によれば、 水平出力用のスイッチング 素子の耐圧を低く とることができる一方、 水平偏向ヨークにかかる リ ト レースパルス電圧を大きく と り、 偏向電流を小さく して偏向系 の電力ロスを低減できると共に、 水平方向の画サイズ調整や歪み補 正を容易に行う ことができる。
また、 従来の水平偏向回路に比べ、 水平偏向ヨークの両端のリ ト レースパルス電圧を大きくできることを利用して、 水平のリ ト レー ス期間を従来より短くできる。 さらに、 水平偏向ヨークに直列接続 された S字補正コンデンサを接地する回路構成をとることができる ので、 この S字補正コンデンサと接地間に部品または回路を付加し て容易に各種の偏向系補正を行うことができる。
さらに、 本発明によれば、 第 1のスイッチング素子に対する ドラ イブ波形と、 第 2のスイ ッチング素子に対する ドライブ波形を、 同 じ回路構成で、 元のドライブ波形より も遅れたタイ ミングで作るこ とによ り、 どちらのスィツチング素子のオフタイ ミングが後ろにき ても制御可能と し、 また、 定常動作以外の時にも水平偏向動作を安 定に行うことができる。

Claims

請求の範囲
1 . 第 1のスイ ッチング素子、 第 1のダンパーダイオード及び第 1の共振コンデンサが並列に接続された第 1の並列回路であって、 その一端が接地され第 1のパルスを発生する第 1の並列回路と、 第 2のスィ ツチング素子、 第 2のダンパーダイォード及び第 2の共振 コンデンサが並列に接続された第 2の並列回路であって、 その一端 が上記第 1の並列回路の他端に接続され第 2のパルスを発生する第 2の並列回路と、 上記第 2の並列回路の他端に一端が接続され、 S 字補正コンデンサの一端に他端が接続された水平偏向ヨークと、 直 流電源に一端が接続されて上記第 1及び第 2のスィツチング素子に 動作電流を供給するフライバック トランスとを有し、 上記第 1の並 列回路からの第 1のパルス及び上記第 2の並列回路からの第 2のパ ルスを合成して上記水平偏向ヨークを駆動する偏向電流を発生する 水平偏向回路であって、
入力される水平ドライブ信号を積分する積分回路と、
上記積分回路からの信号を第 1のレベルと比較してラツチする第 1の比較 · ラツチ回路と、
上記積分回路からの信号を第 2のレベルと比較してラツチする第 2の比較 · ラツチ回路と、
上記第 1の比較 ' ラツチ回路の出力に応じて上記第 1のスィッチ ング素子を駆動する第 1の ドライブ回路と、
上記第 2の比較 · ラツチ回路の出力に応じて上記第 2のスィッチ ング素子を駆動する第 2の ドライブ回路と、 上記第 2のレベルを制御する制御手段と
を有することを特徴とする水平偏向回路。
2 . 上記フライバック トランスの他端が、 上記第 1の並列回路の 他端と上記第 2の並列回路の他端との接続点に接続されることを特 徴とする請求の範囲第 1項記載の水平偏向回路。
3 . 上記第 1 の比較 · ラツチ回路と上記第 2の比較 · ラツチ回路 が、 同一の回路構成であって、 同一の波形の信号が入力されること を特徴とする請求の範囲第 1項記載の水平偏向回路。
4 . 上記第 2のレベルを制御する制御手段は、 ピンク ッショ ン歪 みを補正するためのパラボラ状の電圧により上記第 2のレベルを可 変することを特徴とする請求の範囲第 1項記載の水平偏向回路。
5 . 第 1 のスィツチング素子は水平出力用のスィ ツチング素子で あり、 第 2のスィ ツチング素子はピンク ッショ ン歪み補正用のスィ ツチング素子である請求の範囲第 1項記載の水平偏向回路。
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