WO1999049449A1 - Afficheur a cristaux liquides, et systeme et procede d'affichage d'images - Google Patents

Afficheur a cristaux liquides, et systeme et procede d'affichage d'images Download PDF

Info

Publication number
WO1999049449A1
WO1999049449A1 PCT/JP1998/001234 JP9801234W WO9949449A1 WO 1999049449 A1 WO1999049449 A1 WO 1999049449A1 JP 9801234 W JP9801234 W JP 9801234W WO 9949449 A1 WO9949449 A1 WO 9949449A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
video signal
digital video
change characteristic
liquid crystal
Prior art date
Application number
PCT/JP1998/001234
Other languages
English (en)
French (fr)
Inventor
Yukio Hiruta
Tatsumi Mori
Masashi Mori
Shigeyuki Nishitani
Hiroshi Kurihara
Toshiaki Ohashi
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to PCT/JP1998/001234 priority Critical patent/WO1999049449A1/ja
Publication of WO1999049449A1 publication Critical patent/WO1999049449A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
    • G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory

Definitions

  • the present invention relates to a liquid crystal image display device using a horizontal synchronizing signal, a vertical synchronizing signal, and an analog video signal, and in particular, performs an analog-to-digital conversion of an analog video signal according to the timing of a dot clock generated from the horizontal synchronizing signal.
  • CRTs cathode-de-ray tubes
  • liquid crystal display devices have been used.
  • the control circuit on the information processing device outputs an analog video signal, a horizontal synchronization signal, and a vertical synchronization signal.
  • liquid crystal display devices are driven by digital signals. Therefore, in order to use the signal for driving the CRT image display device, the analog video signal is A / D converted (Analog-Digital) and the liquid crystal is converted using a dot clock corresponding to one dot of video data. It must be displayed on the display device.
  • FIG. 15 shows a block diagram of the liquid crystal display device in this case.
  • An analog video signal R101, a video signal G102, a video signal B103, a horizontal synchronization signal 104, and a vertical synchronization signal 105 are transmitted from the information processing device as signals for driving the CRT image display device.
  • the horizontal synchronizing signal 104 is divided and transmitted to the variable delay generation circuit 14.
  • the variable delay generation circuit 14 delays the horizontal synchronization signal 104 by an appropriate period, and outputs it as a delayed horizontal synchronization signal 106 to a PLL (Phase-Locked Loop) circuit 15 which is a dot clock generation means.
  • PLL Phase-Locked Loop
  • the shift circuit 15 generates a dot clock 107 synchronized with the delayed horizontal synchronizing signal 106 and outputs it as the conversion timing of the AZD conversion circuits 11, 12, and 13, which are analog-digital conversion means. I do.
  • the AZD conversion circuits 11, 12, and 13 convert the video signal R102, the video signal G103, and the video signal B103 into digital video signals 111, 1, 12, and 13, respectively. Is output.
  • the dot clock is adjusted so that the sampling timing of the AZD conversion circuits 11, 12, and 13 becomes the center of the video signal.
  • the display control circuit 16 inputs the digital video signals 11 1, 11 2, 11 13, the dot clock 107, the horizontal synchronization signal 10, and the vertical synchronization signal 105, and inputs the signals to the liquid crystal display unit 17.
  • the data is converted into a suitable format, and an image is displayed on the liquid crystal display unit 17.
  • Such techniques have a problem with zipper. Jitter refers to the shift in the phase of the dot clock with respect to the video signal.
  • the causes include variations in the cycle of the horizontal synchronization signal and the limit of the adjustment capability of the variable delay generation circuit. This will be described with reference to the timing chart of FIG.
  • (1) and (3) denote a horizontal synchronizing signal 104 and a video signal R 101 output by the information processing apparatus (the same applies to the video signal G 102 and the video signal B 103, so the description is omitted).
  • (2) is a dot clock 107 output from the PLL circuit 15.
  • (4) and (5) are enlargements of the dot clock 107 and the video signal R 101 in the time axis direction.
  • waveform A is a video signal output from the information processing device. If the frequency band of the video signal is sufficiently high, the waveform becomes a rectangular waveform like waveform B, and actually becomes a dull waveform like waveform A. If the adjustment of the variable delay generation circuit 14 is correctly performed, the sampling timing of the AZD conversion circuit 11 coincides with the center of the waveform as indicated by a, b, c, d in (5). I have.
  • the period TH of the horizontal synchronizing signal 104 is not strictly uniform but varies to some extent. Therefore, the dot clock 107 generated based on the horizontal synchronization signal 104 in the? Circuit 15 is not strictly synchronized with the horizontal synchronization signal 104 due to the influence of the variation of the cycle TH, and a slight phase shift occurs. And jitter eventually occurs.
  • (6) shows the dot clock 107 of (4) when there is a relative phase shift (jitter) Tj based on the video signal R101 of (7). Due to the jitter of the dot clock, the conversion timing varies as shown by a, b, c, and d in (7). Where there is no change in the waveform, as at point d, the output value of the A / D converter circuit 11 is not affected by variations in the conversion timing. On the other hand, at points a, b, and c where the waveform changes greatly, the output value of the A / D conversion circuit 11 also varies due to the variation in the conversion timing.
  • the output value of the AZD conversion circuit 11 becomes digital data having a variation corresponding to the voltage Ve.
  • Such a variation in the output value of the A / D conversion circuit 11 is a variation in the display image on the liquid crystal display unit 17, and is recognized as a flicker when a still image is displayed.
  • the flicker is remarkable in a portion where the change in the waveform amplitude is large, such as points a, b, and c shown in Fig. 16 (7).
  • a technique for solving the above-mentioned problem as disclosed in Japanese Patent Application Laid-Open No. H08-161288, a two-stage frame memory for temporarily storing data to be displayed in one frame is provided. There are technologies that make up.
  • the video data is stored in a frame memory that has a memory capacity of one frame at a time between the time when the video signal is A / D converted by the AZD converter and the time when the video signal is displayed as video data on the display unit. And delay the video data by one frame period.
  • the average value is calculated from the data at the same display position from the delayed data and the AZD-converted video data, and the average video data is stored in the second frame memory and displayed on the display unit.
  • the technique described in Japanese Patent Application Laid-Open No. 8-161628 has the following problems.
  • the displayed data is always the data obtained by simply averaging the previous data and the original data.
  • the averaging process is performed even on data that originally changes between frames, so that there are many changes between frames like moving images.
  • Digital video output from an A / D conversion circuit in a liquid crystal display device that displays an image using a horizontal synchronization signal, a vertical synchronization signal, and an analog video signal for driving a CRT image display device.
  • Data holding means for holding signals is provided.
  • a change characteristic detecting means for detecting a change characteristic of the digital video signal output from the AZD conversion circuit using the digital video signal held in the data holding means is provided.
  • a data correction means for correcting the digital video signal is provided, the digital video signal is corrected according to the change characteristic, and the corrected digital video signal output from the data correction means is used to display an image on the liquid crystal display means. Is displayed.
  • FIG. 1 is a configuration diagram of an image display system having a liquid crystal image display device according to the present invention.
  • FIG. 2 is a configuration diagram of a liquid crystal image display device according to one embodiment of the present invention.
  • FIG. 3 is a configuration diagram of a liquid crystal image display device when a latch is used for a data correction circuit.
  • FIG. 4 is a timing chart showing the operation of the AZD conversion circuit of FIG.
  • FIG. 5 shows an embodiment of the data change amount detection and data correction circuit in FIG.
  • FIG. 6 is a timing chart showing the operation of the circuit of FIG.
  • FIG. 7 is an enlarged view of the dot clock and the video signal in FIG.
  • FIG. 8 shows a second embodiment of the data change amount detection circuit and the data correction circuit in FIG.
  • FIG. 9 is a timing chart showing the operation of the circuit of FIG.
  • FIG. 10 shows a third embodiment of the data change amount detection and data correction circuit in FIG.
  • FIG. 11 is a fourth circuit configuration example of the data change amount detection and data correction circuit in FIG.
  • FIG. 12 is a fifth circuit configuration example of the data change amount detection and data correction circuit in FIG.
  • FIG. 13 is a configuration diagram of a liquid crystal image display device according to a second embodiment of the present invention.
  • FIG. 14 is a configuration diagram of a liquid crystal image display device according to a third embodiment of the present invention.
  • FIG. 15 is a block diagram of a conventional liquid crystal image display device.
  • FIG. 16 is a timing chart showing the problems of the conventional liquid crystal image display device.
  • FIG. 17 is a flowchart of a program for realizing the correction in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a configuration of an image display system having a liquid crystal image display device according to the present invention.
  • reference numeral 1 denotes a liquid crystal image display device according to the present invention.
  • 5 is an information processing device main body such as an information processing device, 50 is a CPU for controlling the information processing device 5, 51 is a ROM for storing a program to be executed by the CPU 50, and 52 is for executing this program.
  • 57 is a graphic memory 58 used as a work area from the CPU 50.
  • the information processing device 5 includes a keyboard interface 62 for connecting a keyboard 621 for inputting character information and control information, and a parallel interface for connecting a printer 631 for recording processing results. 63, Modem 61 that modulates signals with analog communication lines 61 1) Serial interface 61 for connecting mouse 6 12 as a pointing device.
  • the CPU 5 of the information processing device 5 receives operation information from the keyboard 621, the mouse 612, the modem 611, and the like, calls a processing program for the operation from the ROM 51, the main memory 52, or the hard disk 55, and performs processing related to drawing. Is output to the graphics interface 57 in the form of bitmap data or a drawing command, and processing is requested.
  • the graphics interface 57 develops bitmap data using the graphics memory 58 as the primary memory. Furthermore, the image data expanded into bitmap data is read out according to the timing of the display synchronization signal generated by the graphics interface 57, and is subjected to digital analog conversion (DZA conversion). Output to 1.
  • DZA conversion digital analog conversion
  • FIG. 1 a configuration diagram of a liquid crystal image display device according to the present invention is shown in FIG. 1
  • the liquid crystal image display device includes a variable delay circuit 14 that applies a fixed delay to the horizontal synchronization signal 104 output from the information processing device 5 via the graphics interface 57, and a variable delay circuit 14 that outputs the same.
  • PLL circuit 15 that generates a dot clock 107 from the delayed horizontal synchronization signal 106, and video signal R 101, video signal G 102, and video signal B 103 that are output from the information processing device 5 dot clock 107
  • the conversion circuits 11, 12, and 13 convert the digital video signals 11 1, 1 12, and 11 3 into digital video signals 11 1, 1 12, and 11 3.
  • a display control circuit 16 including a liquid crystal control LSI to operate, and display data 161 for driving a liquid crystal display unit output from a display control circuit 16 are input, and an image is controlled by controlling pixels arranged in a matrix.
  • a liquid crystal display unit 17 for displaying is provided.
  • the variable delay circuit 14 applies a fixed delay to the horizontal synchronization signal 104 output from the information processing device 5 to adjust the phase of the dot clock 107, and outputs it as a delayed horizontal synchronization signal 106.
  • the PLL circuit 15 generates a dot clock 107 having a frequency synchronized with the input video signals 101, 102 and 103 from the delayed horizontal synchronization signal 106.
  • the A / D conversion circuits 11, 12, 13 are?
  • the video signals 101, 102, and 103 from the information processing device 5 are digitized using the dot clock 107 generated by the digital circuit 15 as a sampling clock, and the digital video signals 111, 112, 113 Is output.
  • the digital video signals 11 1, 1 12, and 113 output from the A / D conversion circuits 11, 12, and 13 are used to determine the temporal change characteristics of the video data. , 22, 23 are held.
  • the data held in the video data holding means 21, 22, and 23 are read out as display data 121, 122, and 123 as change characteristic detection target data and comparison data 124, 125, and 126 for data change characteristic detection.
  • the data correction circuits 41, 42, and 43 require change characteristic information 131, 132, and 133, such as average deviation, change rate, and change amount. Used to calculate.
  • the data correction circuits 41, 42, and 43 provide data change characteristic detection circuits 31, 32 to display data 121, 122, and 123 output from the data holding means 21, 22, and 23 as change characteristic detection target data. , 33 are corrected in accordance with the change characteristic information 131, 132, 133.
  • the change characteristic information 131, 132, 133 is used as a data correction coefficient to perform correction, for example, data at the same dot position between frames It performs processing such as averaging the values and increasing / decreasing the amount of change depending on the data change value between the dots before and after the video data.
  • the display control circuit 16 is composed of the corrected digital video signals 14 1, 14 2, 14 3 output from the data correction circuits 41, 42, 43, the horizontal synchronization signal 104, and the vertical synchronization signal.
  • the output is converted to a format suitable for the liquid crystal display unit 17, and the display data 16 1 for driving the liquid crystal display unit is output.
  • the liquid crystal display unit 17 inputs the liquid crystal display unit driving display data 161 output from the display control circuit 16 and drives the liquid crystal pixels based on the data information to display an image.
  • FIG. 3 shows a case where a one-dot latch is used as the video data holding means 21, 22, 23 of the liquid crystal image display device according to the present invention.
  • the case where a subtractor is used as 32, 33 will be described.
  • the variable delay circuit 14 is provided with a dot clock adjustment switch 18. By operating the adjustment switch 18, the phase of the dot clock 107 generated by the PLL circuit 15 can be adjusted, and the value of the adjustment switch 18 controls the delay amount of the variable delay circuit 14. .
  • the operations of the variable delay circuit 14 and the PLL circuit 15 are the same as those of the liquid crystal image display device of FIG.
  • FIG. 4 is a timing chart showing operations of the variable delay circuit 14 and the PLL circuit 15 of the embodiment of FIG. 4
  • the same components as those in FIG. 16 are denoted by the same reference numerals.
  • the delay circuit 15 receives the delayed horizontal synchronization signal 106 output from the variable delay circuit 14 and generates a dot clock 107 synchronized with the delayed horizontal synchronization signal 106.
  • the dot clock 107 is set to have a frequency synchronized with the video signal. That is, if one cycle of the horizontal synchronization signal 104 output from the information processing device 5 is set to TH and the number of dots of the dot clock 107 during the period TH is set to N, the PLL circuit 15 generates For one cycle TD of the dot clock 107, TH becomes N cycles of TD.
  • the video signal R 101 has a frequency band up to a sufficiently high frequency band.
  • the signal has a rectangular waveform like waveform D, but the video signal actually output from the information processing device 5 has a dull waveform like waveform C. Therefore, if the delay time set in the variable delay circuit 14 is not appropriate and occurs at the phase of the waveform B of the dot clock 107 (4), the conversion timings of the AZD conversion circuit 10 are a 'and b' , C ', d', and the exact voltage level cannot be converted to AZD.
  • the phase of the delayed horizontal synchronizing signal 106 input from the variable delay generation circuit 14 and input to the shunt circuit 15 is adjusted, and the dot clock 107 having the phase of the waveform A is adjusted. Let it happen.
  • the conversion timing of the AZD conversion circuit 11 is as shown by a, b, c, and d, and the accurate voltage level can be converted to AZD.
  • phase relationship between the horizontal synchronizing signal 104 and the dot clock 107 and the phase relationship between the dot clock 107 and the video signals 101, 102, and 103 have variations. Therefore, even if the phase difference between the horizontal synchronization signal 104 and the dot clock 107 can be eliminated by making the period TH of the horizontal synchronization signal 104 uniform, even if the horizontal synchronization signal 104 and the video signals 101, 102, 103 The phase shift is not eliminated, and the conversion timing shifts from positions a, b, c, and d.
  • the digital video signals 111, 112, 113 digitized by the A / D conversion circuits 11, 12, 13 are divided, and one of them is displayed as display data 121, 122, 123.
  • Correction circuits 41, 42, and 43 are provided directly.
  • the other is supplied to arithmetic units 31, 32, and 33 as change characteristic detection target data 151, 152, and 153, and is held in latch circuits 21, 22, and 23 as comparison data for one dot clock period.
  • the subtracters 31, 32, and 33 convert the comparison data 154, 155, and 156 latched in the latch circuits 21, 22, and 23 by the dot clock 107, that is, the video data one dot before, to the change characteristic detection target data.
  • the change amount of the video data from the data one dot before is obtained and output to the data correction circuits 41, 42, 43.
  • the data correction circuits 41, 42, and 43 input this data change amount as data change characteristic information 131, 132, and 133, and output the digital video signals 111, 111 from the AZD conversion circuits 11, 12, and 13. 2, 1 1 and 3 are corrected by the amount of data change from the data one dot before, and the corrected It is output to the display control circuit 16 as a video signal 14 1, 14 2, 14 3. In this manner, by performing the correction using the data one dot before, it is possible to suppress the variation of data between frames and to remove the flicker of the displayed image without affecting the moving image.
  • FIG. 5 shows that the data correction circuits 41, 42, and 43 use a 5-bit digital video signal 11 1 when the data change amount exceeds a certain threshold value V h 1 4 4.
  • FIG. 6 is a circuit configuration diagram of an embodiment using a circuit that fixes the lower two bits of 1, 11, 12, and 11 to “0”, and FIG.
  • FIGS. 5 and 6 are time chart showing the operation of the circuit of FIG. is there.
  • FIGS. 5 and 6 show only the digital video signal R 111, but the same configuration is applied to the digital video signals G and B, so that the video displayed on the liquid crystal display unit 17 is displayed. Correction to the data can be performed in the same way for the R, G, and B data.
  • the video data 111 output from the AZD conversion circuit 111 is divided, input to the latch circuit 211, and further input to the subtracter 310 as change characteristic detection data i1.
  • Latch circuit 211 is the dot clock output from PLL circuit 15.
  • the video signal 111 is latched for one dot clock period by 107, and is output to the subtracter 311 as comparison data i2.
  • the subtractor 311 performs a subtraction using the input data i1 and i2 to determine the amount of change in the data, and the result is input to the data comparator 411 in the data correction circuit. Entered as 1.
  • the data change detection threshold V h1 4 4 is also input to the data comparator 4 11 1 as the threshold i 2 for the data change amount.
  • the data comparator 411 compares the change amount with the magnitude of the data change detection threshold value Vh144, and outputs the result to the selector 144 as a data correction presence / absence determination signal 415.
  • the digital video signal 111 is branched into upper three bits and lower two bits, and the lower two bits are input to the selector 413.
  • the selector 413 performs correction according to the data correction presence / absence determination signal 415. If data correction is required, the lower two bits of digital video signal 1 1 1 are fixed to 0, and if data correction is not required, the data is output as it is. The corrected data is output again as the corrected digital video signal 141 together with the upper 3 bits.
  • FIG. 5 a timing chart showing an operation example when the data change detection threshold value Vh144 for determining whether or not to apply correction is set to "0100" is set.
  • Figure 6 shows.
  • the correction of the digital video signal 1 1 1 is performed by setting the lower bit of the digital video signal 1 1 to “0” when the variation 1 3 1 is larger than a certain threshold value V h 1 4 4. It is determined whether or not the amount of change 13 1 is greater than the threshold value V h 1 4 4.
  • (3) is an A / D converted digital video signal 111.
  • the value of the conversion data D 1 b of the video data at the conversion timing b is “0 0 1 1 0”.
  • the conversion data D 1 c at the conversion timing c is “1 110 1 0”
  • the conversion data D 1 d at the conversion timing d is “1 0 1 1 0”
  • the conversion data D 1 e at the conversion timing e is “1 1 0 1 1 0 ”.
  • the latch data 124 is latch data 124 obtained by latching the digital video signal 111 with the dot clock 107, and is data delayed by one dot clock period from the digital video signal 111.
  • the latch data at the latch timing b is a latched digital video signal 1 1 1 that has been A / D converted at the timing one dot clock before the timing b of the video signal R 101 (not shown).
  • the value is “1 1 0 1 0”.
  • (5) is the data change amount 131 obtained by the subtracter 311 subtracting the latch data value from the video data value.
  • a positive change (D3c, D3e) is obtained at the rise, and a negative change (D3b, D3d) is obtained at the fall.
  • (6) is a data correction presence / absence discrimination signal 415 output from the data comparator 4 1 1 with respect to the variation 1 3 1.
  • the comparison circuit 4 1 1 ignores the sign and makes a decision based on the absolute value.
  • the selector 4 13 adds the logical product 4 13 of the correction presence / absence determination signal 4 15 to the lower 2 bits (bits 1 and 0) of the digital video signal 11 1, and the change amount becomes the threshold V h If the value of 144 is larger, the lower 2 bits are fixed to “0” and output, as in D 4 b of the display data 14 1 after correction.
  • FIG. 7 is an enlarged view of the conversion timing C in FIG. 6 in which the change of the digital video signal 111 is large in the time axis direction.
  • (1) is a dot clock 107 having a jitter of a time width of T j
  • (2) is a video signal R 101.
  • the conversion timing C varies for each display frame due to the influence of jitter.
  • the dispersed timings are, for example, C1, C2, C3, C4, and C5
  • the AZD-converted digital video signal R111 becomes “1 1” as shown in the table of (3). It varies in the range of “0 0 0” to “1 1 0 1 1”.
  • the corrected display data 1 4 1 after passing through the data correction circuit 4 1 in Fig.
  • the variation of the AZD-converted digital video signal 111 (the deviation of the AZD conversion value with respect to the Tj width) with respect to the jitter width T j of the dot clock 107 is the change in the video signal R 101.
  • the larger the amount the larger the value.However, by fixing the lower bit of the display output where the amount of change in the digital video signal 11 1 is large to “0”, the display data 14 In this way, the variation can be suppressed, and the flicker of the displayed data can be reduced.
  • the correction was performed using the data one dot before.However, the latch circuits 21, 22, 23 hold the data for one scanning line, and The correction may be performed using data above and below the display position of 151, 152, 153.
  • FIG. 8 is a circuit diagram showing another embodiment of the data correction circuit 41 according to the liquid crystal display device of the present invention.
  • FIG. 9 shows an operation timing chart thereof.
  • a value of one-fourth of the data change amount (obtained by shifting the change amount data downward by 2 bits) is used as the digital video signal.
  • Number 1 1 Subtract from 1.
  • the amount of change in the digital video signal 111 output from the subtracter 3111 is divided and input to the data comparator 4111 as input 1 (i1), and the data value is further reduced to a quarter.
  • the data is also input to the multiplier 414 and output to the selector 413 as correction operation data 416 having a quarter value in the data value quarter multiplier.
  • the selector 413 outputs the correction data 417 to the subtractor 414 according to the data correction presence / absence determination signal 415 from the data comparator 411.
  • the subtractor 414 subtracts the correction operation data 4 17 from the digital video signal 111 and outputs the digital video signal 141 after correction.
  • FIG. 9 which is a timing chart of the embodiment of FIG. 8, a description will be given of a configuration different from that of FIG.
  • (1) to (6) correspond to (1) to (6) in Figure 6, respectively.
  • (7) is data 415 obtained by reducing the value of the amount of change 131 of the digital video signal 11 1 to 1/4 in the data 1/4 circuit 412.
  • the selector 414 outputs the quarter data 416 as it is when correction is necessary according to the correction presence / absence judgment signal 415 output from the data comparator 411, and when correction is not required, , “00000” are output as correction data 417. Accordingly, the corrected digital video data 141 is output from the subtractor 414 as shown in (9).
  • the operation is performed so as to reduce the amount of change in response to a sudden change in the digital video signal 111, there is an effect that the edge of the display image becomes gentle.
  • the larger the change the more the amount of correction works to suppress the change. Therefore, it is effective as a correction for suppressing the variation of the digital video signal 1111 with respect to the jitter of the dot clock 107.
  • FIG. 10 shows the ratio of the data to be subtracted in the data correction circuit 41 of FIG. 6 according to the change amount 131 of the digital video signal 111 (1/2, 1/4, and 8 minutes of the data change amount). 1, no compensation).
  • the data correction circuit 41 comprises a circuit 412 1, 4122, 4123 for scaling the video data to the respective magnification, and a comparison circuit 4 11 1, 41 12, 41 13 for determining whether or not correction control is performed. It has a configuration. Further, the subtraction data used for correction by the selector 413 is changed according to the value of the change amount 131 of the digital video signal 111.
  • the output data from the multiplier is selected from among 4 16 1, 4 16 2, and 4 16 3. With such a configuration, finer correction can be performed.
  • FIGS. 11 and 12 are circuit diagrams showing still another embodiment of the data correction circuit 41.
  • FIG. 11 is a circuit diagram showing still another embodiment of the data correction circuit 41.
  • Figure 11 shows a data correction circuit 41 that outputs a specific value 4 18 when the change characteristic of the digital video signal 11 1 is larger than a certain threshold value V h 1 4 4 .
  • the selector 4 13 receives the original digital video signal 11 1, the data 4 18 having a specific value, and the data correction presence / absence determination signal 4 15 output from the data comparator 4 11. You. When the change characteristic is larger than a certain threshold value V h1 4 4 according to the data correction presence / absence judgment signal 4 1 5, a specific value 4 1 8 is output from the selector 4 13 as the corrected digital video signal 1 4 1. Is output.
  • Figure 12 shows that when the amount of change in the digital video signal 11 1 is greater than a certain threshold value V h 1 4 4, the digital video signal 1 1 1 to 1/4 of the digital video signal 1 1 1
  • the correction circuit 41 subtracts, that is, converts the data into three quarters of the digital video signal 111.
  • the necessity of data correction is determined in the data comparator 4 11 1 by comparing the change characteristic information 13 1 with the threshold value V h 1 4 4. Is output to The digital video signal 11 1 is output to the selector 4 13 by the data quarter multiplier 4 12, the value of which is reduced to 1/4. If correction is necessary, the subtracter 4 14 subtracts the quarter-value video data 4 17 output from the selector 4 13 from the original digital video signal 1 11 and outputs the result. Is forced.
  • FIG. 13 shows an example of a configuration in which a frame memory for several frames is used as the video data holding means 21, 22, and 23 in FIG. 1.
  • a frame not shown in FIG. 1 is used. It has a configuration with multiple memories.
  • the same components as those in FIG. 3 are denoted by the same reference numerals.
  • the inter-frame change detection circuits 31, 32, and 33 change the display data 121, 122, and 123 output from the frame memories 21, 22, and 23.
  • Read as characteristic target data and The frame data is read out as comparison data 124, 125, 126. Further, an average value and an average deviation are obtained by calculation using the image data at the display position and the values of the data of the frames before and after the display position, and the calculation result is used as data change characteristic information for correcting video data.
  • 132 and 133 are output to the data correction circuits 41, 42 and 43.
  • the data correction circuits 41, 42, and 43 output data from the inter-frame change detection circuits 31, 32, and 33, for example, data change characteristic information 131, 132, 133, and the like, such as average values and average deviations. It is determined whether or not the change in the data changes irregularly within the range of the A / D conversion variation voltage expected to occur due to the dot clock jitter Tj. If the data change characteristic is smaller than a preset value, it is determined that the image data varies due to jitter, and the digital image signals 111, 112, and 113 are corrected.
  • a correction method it is determined whether or not the data change amount is larger than a set value, and only when the data change amount is smaller, the average value is output as the corrected digital video signals 141, 142, and 143. (A change in video data exceeding V e is determined not to be due to clock jitter, but to a change in the input video signal, and to output that data.) In this way, by correcting the digital video signal that does not exceed the preset range, it is possible to suppress the variation of data between frames and remove the flicker of the displayed image without affecting the moving image. In addition, the change characteristic of the video data is obtained, and the correction is performed on the video data only when the change characteristic is within the preset range, so that the data between frames can be corrected. Thus, data correction can be performed without affecting the moving image.
  • the data holding means 21, 22, and 23 the data change characteristic detection circuits 31, 32, and 33 and the data correction circuits 41, 42, and 43 change the data change characteristics of the video data. It is possible to add data correction according to the data correction process, such as averaging the digital video signals 11 1, 1 12, and 11 3, and increasing and decreasing the amount of data change. By performing the combined correction processing, it is possible to improve the display quality of the image displayed on the liquid crystal display module and improve the expressiveness, such as flicker reduction edge enhancement and smoothing. It is also possible to replace the data correction circuit 41 with a digital signal processor (DSP) 41 controllable by a data correction program as shown in FIG. The data correction program is stored in the LSI in the DSP. Figure 14 shows the processing flow in that case.
  • DSP digital signal processor
  • step 701 when the data correction program is started, in step 701, the change characteristic detection target data and the comparison data are obtained. In step 702, the obtained change characteristic detection target data and the comparison data are compared. Then, change characteristic information of the video data is calculated.
  • step 703 it is determined from the calculated change characteristic information whether or not correction is necessary for the video data. If correction is required, the process proceeds to step 704 to perform data correction, and then proceeds to step 705. If no data correction is required, proceed to step 705.
  • step 705 it is determined whether or not there is a video signal to be corrected. If so, the above steps are repeated. If not, the program ends.
  • the correction method realized by hardware in FIGS. 2 to 13 can be realized by a program. Further, by modifying the contents of the program, it is possible to perform data correction as needed. Industrial applicability
  • a data holding means for holding a digital video signal in a liquid crystal image display device, a data change characteristic detecting means for detecting a change characteristic of a digital video signal, and a data change output from the data change characteristic detecting means
  • data correction means for performing data correction on display data output from the data holding means according to the characteristic information, it is possible to apply appropriate correction to the input video data according to the change characteristics As a result, it is possible to improve the display quality of the image displayed on the liquid crystal display module and improve the expressive power.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

明 細 書 液晶画像表示装置、 画像表示 画像表示方法 技術分野
本発明は、 水平同期信号、 垂直同期信号及びアナログ映像信号を用い る液晶画像表示装置に関し、 特に、 水平同期信号より生成したドッ トク ロックのタイミングにより、 アナログ映像信号をアナログ 'ディジタル 変換し、 変換したディジタル映像信号を表示する液晶画像表示装置の ディジタル映像信号の補正に関わる。 背景技術
今まで、 パーソナルコンピュータやワークステ一ションなどの情報処 理装置の表示装置として CRT (C a t h o— d e Ra y Tu b e) 用いられることが多かったが、 近年液晶表示装置が用いられるように なってきた。 これまでの CRT画像表示装置を用いる場合、 情報処理装 置側の制御回路は、 アナログ映像信号、 水平同期信号、 垂直同期信号と を出力していた。 それに対して、 液晶表示装置はディジタル信号で駆動 する。 このため、 CRT画像表示装置駆動用の信号を用いるには、 アナ ログ映像信号を A/D変換 （An a l o g— D i g i t a l ) 変換し、 映像データ 1 ドッ トに対応したドッ トクロックを用いて液晶表示装置に 表示する必要がある。
この場合の液晶表示装置のブロック図を図 15に示す。 CRT画像表 示装置駆動用の信号として、 情報処理装置からアナログ映像信号 R 1 0 1、 映像信号 G 102、 映像信号 B 103、 水平同期信号 1 04、 垂直 同期信号 105が送信される。 水平同期信号 104は分割され、 一部可 変遅延生成回路 14に送信される。 可変遅延生成回路 14は、 水平同期 信号 104を適当な期間分遅延し、 遅延水平同期信号 106としてドッ トクロック生成手段である P L L (Ph a s e -L o c k e d L o o p) 回路 1 5に出力する。 ？しし回路1 5は、 遅延水平同期信号 1 0 6に同期したドッ トクロック 1 07を生成し、 アナログ ·ディジタル変 換手段である AZD変換回路 1 1、 12、 1 3の変換タイミ ングとして 出力する。 AZD変換回路 1 1、 12、 1 3では、 映像信号 R 1 02、 映像信号 G 103、 映像信号 B 103がそれぞれディジタル映像信号 1 1 1、 1 12, 1 13に変換され、 表示制御回路 16に出力される。 可変遅延回 路 14では、 AZD変換回路 1 1、 12、 1 3のサンプリングタイミン グが映像信号のセンタになるようにドッ トクロックを調整している。 表 示制御回路 1 6は、 ディジタル映像信号 1 1 1、 1 1 2、 1 1 3と、 ドッ トクロック 107、 水平同期信号 10と、 垂直同期信号 105を入 力し、 液晶表示ュニッ ト 17に適合したフォーマツ トにデータ変換し、 液晶表示ュニッ ト 17に画像を表示させる。
し力、しなカ ら、 このような技術にはジッ夕の問題がある。 ジッ夕とは 映像信号に対するドッ トクロックの位相のずれをいうカ、 この要因とし ては、 水平同期信号の周期のばらつきと、 可変遅延生成回路の調整能力 の限界が挙げられる。 これを図 16のタイミングチヤ一トを用いて説明 する。
図 16において、 （1) 、 （3) は情報処理装置が出力する水平同期 信号 104、 映像信号 R 1 01である （映像信号 G 102、 映像信号 B 103についても同様であるため省略する） 。 また、 （2) は PL L回 路 15が出力するドッ トクロック 107である。 （4) 、 （5) はドッ トクロック 107及び映像信号 R 101を時間軸方向に拡大したもので ある。
(5) において、 波形 Aは情報処理装置から出力される映像信号であ る。 映像信号の周波数帯域が十分に高域まで確保されている場合は、 波 形 Bの様な矩形波状になるカ、 実際には波形 Aの様に鈍った波形となる。 また、 可変遅延生成回路 14の調整が正しく行われている場合は、 AZ D変換回路 1 1のサンプリングタイミングは、 （5) の a、 b、 c . d のように波形のセンタと一致している。 し力、し、 水平同期信号 1 04の 周期 THは厳密には均一ではなく、 ある程度ばらつきがある。 従って、 ? 回路1 5において水平同期信号 104を基準として生成される ドッ トクロック 107は、 周期 THのばらつきの影響によって、 厳密に は水平同期信号 104に同期しておらず、 僅かな位相のずれが生じ、 最 終的にジッタが発生する。
また、 水平同期信号 1 04とドッ トクロック 1 07との位相のずれを ゼロに抑えることが出来たとしても、 可変遅延生成回路 14での調整が 正確に行なわれていないと、 実際の水平同期信号 1 04と映像信号 1 0 1の位相関係もばらつきが生じる。 このため、 変換タイミング a、 b、 c、 dは波形のセンタからずれることになり、 最終的にジッタが発生す o
( 6 ) は、 （ 7 ) の映像信号 R 1 0 1を基準とした場合の相対的な位 相ずれ （ジッタ） T jがある場合の （ 4 ) のドッ トクロック 1 0 7を示 す。 ドッ トクロックのジッ夕のために、 変換タイミングは （ 7 ) の a、 b、 c、 dに示すようにばらつきが生じることになる。 d点のように波 形の変化量がないところでは、 変換タイミングのばらつきによって A/ D変換回路 1 1の出力値に影響は生じない。 一方、 波形の変化が大きい a、 b、 c点では、 変換タイミングのばらつきによって A/ D変換回路 1 1の出力値にもばらつきが生じる。
例えば a点では、 映像信号 R 1 0 1の波形に対して、 電圧が V eの幅 だけばらつくことになる。 従って、 AZ D変換回路 1 1の出力値は、 電 圧 V eに対応したばらつきをもつディジタルデータとなる。
A / D変換回路 1 1の出力値のこのようなばらつきは、 液晶表示ュ ニッ ト 1 7での表示画像のばらつきとなるため、 静止画像を表示した場 合にはちらつきとして認識される。 そのちらつきは、 図 1 6 ( 7 ) に示 す a、 b、 c点の様な波形振幅の変化が大きい部分において顕著となる。 以上のような問題を解決するための技術としては、 特開平 8— 1 6 1 2 8号公報に示されるように、 1フレームに表示するデータを一時的に 記憶するためのフレームメモリを 2段構成にしている技術がある。 この 技術では、 AZ D変換器で映像信号を A/ D変換してから表示ュニッ ト に映像信号をビデオデータとして表示するまでの間に、 一度 1フレーム 分のメモリ容量を持つフレームメモリにビデオデータを記憶させ、 1フ レーム期間分ビデオデータを遅延させる。 遅延したデータと AZ D変換 されたビデオデータとから表示位置が同じデータから平均値を算出し、 その平均のビデオデータを第二のフレームメモリに記憶させ、 表示ュ ニッ トに表示する。 このようにすることで、 AZD変換器の出力の不安 定さによる表示のちらつきを削減することができる。
しかしながら、 特開平 8— 1 6 1 2 8号公報記載の技術においては、 以下のような問題がある。 この方式では、 表示されるデータは、 常に 1 フレーム前のデータと本来のデータが単純に平均化されたデータとなつ ている。 つまり、 本来フレーム間で変化のあるデータに対しても平均化 処理が行なわれてしまうため、 動画像のようにフレーム間での変化が多 いデータの場合には、 適切なデータが表示されないという問題があった。 そこで本発明の目的は、 動画像のようにフレーム間での変化が多い データにおいてもジッタの補正を行なうことが可能な技術を提供するこ と V あ 。 発明の開示
C R T画像表示装置駆動用の水平同期信号、 垂直同期信号およびァナ 口グ映像信号を用いて画像を表示するようにした液晶表示装置にお 、て、 A/ D変換回路から出力されるディジタル映像信号を保持するデータ保 持手段を設ける。 データ保持手段に保持したディジタル映像信号を用い て、 AZ D変換回路から出力されたディジタル映像信号の変化特性を 検出する変化特性検出手段を設ける。 さらに、 ディジタル映像信号を補 正するデータ補正手段を設け、 変化特性に応じてデジタル映像信号の補 正を行い、 データ補正手段が出力する補正後のディジタル映像信号を用 、て液晶表示手段に画像を表示する。
このような構成によつて、 変化特性検出手段で検出される変化特性に 応じた補正をすることが可能となるので、 適切なデータ補正を行なうこ とカヾ出来る。
さらに、 データを補正するかどうかを判定する条件となる変化特性の レベルを調節する手段を設ける。 こうすることで、 それぞれの状態に応 じたより適切な調節が可能となる。 図面の簡単な説明
図 1は、 本発明に関わる液晶画像表示装置を有する画像表示システム の構成図である。
図 2は、 本発明の一実施例である液晶画像表示装置の構成図である。 図 3は、 データ補正回路にラッチを用いた場合の液晶画像表示装置の 構成図である。
図 4は、 図 3の AZ D変換回路の動作を示すタイミングチヤ一トであ る。
図 5は、 図 3におけるデータ変化量検出とデータ補正回路の一実施例 である。
図 6は、 図 5の回路の動作を示すタイミングチヤ一トである。
図 7は、 図 6におけるドッ トクロックと映像信号の拡大図である。 図 8は、 図 3におけるデータ変化量検出回路とデータ補正回路の第二 の実施例である。
図 9は、 図 8の回路の動作を示すタイミングチャートである。
図 1 0は、 図 3におけるデータ変化量検出とデータ補正回路の第三の 実施例である。
図 1 1は、 図 5におけるデータ変化量検出とデータ補正回路の第四の 回路構成例である。
図 1 2は、 図 5におけるデータ変化量検出とデータ補正回路の第五の 回路構成例である。
図 1 3は、 本発明の第二の実施例である液晶画像表示装置の構成図で あ O o
図 1 4は、 本発明の第三の実施例である液晶画像表示装置の構成図で あ O o
図 1 5は、 従来の液晶画像表示装置のブロック構成図である。
図 1 6は、 従来の液晶画像表示装置の課題を示すタイミングチヤ一ト である。
図 1 7は、 図 1 4において補正を実現するためのプログラムのフロー チャートである。 発明を実施するための最良の形態
以下、 本発明の実施例について図面によって説明する。
図 1は、 本発明に係わる液晶画像表示装置を有する画像表示システム の構成を示すブロック図である。 図 1において、 1は本発明に係る液晶 画像表示装置である。 5は情報処理装置などの情報処理装置本体で、 5 0は情報処理装置 5の制御を実行する C P U、 5 1は C P U 5 0が実行 するプログラムを格納する R O M、 5 2はこのプログラム実行の際に C P U 5 0がワークエリアとして用いるメインメモリ、 5 3は C P U 5 0 を介さずにメインメモリ 5 2と情報処理装置 5を構成する各種機器との 間で直接データの転送を行なう D M Aコントローラ、 5 4は情報処理装 置 5を構成する機器からのプログラム制御要求割り込みの調停を行なう 割り込みコントロ一ラ、 5 5及び 5 6は外部記憶装置としてのハード ディスク装置とフロッピーディスク装置、 5 8は液晶画像表示装置 1に 出力するための映像情報を一時的に格納しておくグラフィックメモリ、 5 7はグラフィ ックメモリ 5 8をワークエリアとして C P U 5 0からの 描画命令や D M A転送などにより与えられる表示情報を同期信号と共に 出力するグラフィ ックスィンタフヱ一ス、 59は情報処理装置 5の時計 機能を管理するリアルタイムクロックである。 また、 情報処理装置 5に は、 キャラクタ情報や制御情報などを入力するためのキーボード 621 を接続するためのキーボードインタフェース 62、 処理結果を記録する ためのプリンタ 631を接続するためのパラレルインタフヱース 63、 アナログ通信回線との間で信号変調を行なうモデム 61 1ゃポインティ ングデバイスとしてのマウス 6 1 2を接続するためのシリアルインタ フェース 61を備えている。
情報処理装置 5の CPU 5は、 キーボード 621やマウス 61 2ゃモ デム 61 1などからの操作情報を受け、 その操作に対する処理プログラ ムを ROM51やメインメモリ 52またはハードディスク 55から呼び 出し、 描画に関する処理をグラフィ ックスィンタフヱ一ス 57にビッ ト マップデータまたは、 描画コマンドの形で出力し、 処理を要求する。 グ ラフィ ックスインタフヱ一ス 57は、 グラフイクメモリ 58をヮ一クメ モリとして、 ビッ トマップデータを展開する。 さらに、 ビッ トマップ データに展開した画像データを、 グラフィックスインタフヱ一ス 57で 生成する表示用同期信号タイミ ングに合わせて読み出し、 デジタルーァ ナログ変換 （DZA変換） して、 アナログ信号として液晶画像表示装置 1に出力する。
次に、 本発明に係わる液晶画像表示装置の構成図を図 1に示す。
図 2において、 液晶画像表示装置は、 情報処理装置 5からグラフィ ッ クスインターフェース 57を介して出力される水平同期信号 104に一 定の遅延を与える可変遅延回路 14と、 可変遅延回路 14から出力され る遅延された水平同期信号 1 06からドッ トクロック 1 07を生成する PLL回路 15と、 情報処理装置 5から出力される映像信号 R 101、 映像信号 G 102、 映像信号 B 103 ドッ トクロック 1 07でサンプリ ングしてディジタル映像信号 1 1 1、 1 12、 1 1 3に変換する八 0 変換回路 1 1、 12、 13と、 ディジタル映像信号 1 1 1、 1 12、 1 1 3を所定の期間保持しておくデータ保持手段 2 1、 22、 23と、 データ保持手段 21、 22、 23から出力される変化特性検出対象デ一 夕としての表示データ 12 1、 122、 123と比較用データ 124、 125、 126からディジタル映像信号 1 1 1、 1 12、 1 13の変化 特性を検出するデータ変化特性検出手段 31、 32、 33と、 データ変 化特性検出手段 31、 32、 33から出力されるデータ変化特性情報 1 31、 132、 133に応じて、 ディジタル映像信号 1 1 1、 1 12、 1 13に補正を加えるデータ補正回路 41、 42、 43と、 データ補正 回路 41、 42、 43から出力される補正された表示データ 141、 1 42、 143、 ドッ トクロック 107、 水平同期信号 104、 垂直同期 信号 1 05から表示用の画像データに変換する液晶制御 L S Iを含む表 示制御回路 16と、 表示制御回路 1 6から出力される液晶表示ュニッ ト 駆動用表示データ 1 61を入力し、 マトリックス状に配置された画素を 制御することで画像を表示する液晶表示ュニッ ト 17を備えている。 可変遅延回路 14は、 ドッ トクロック 107の位相を調整するために、 情報処理装置 5から出力される水平同期信号 1 04に一定の遅延を与え、 遅延水平同期信号 106として出力する。
P L L回路 15は、 遅延水平同期信号 106から入力映像信号 101、 102、 103に同期する周波数のドッ トクロック 107を生成する。
A/D変換回路 1 1、 1 2、 1 3は、 ？ し回路1 5で生成された ドッ トクロック 107をサンプリングクロックとして、 情報処理装置 5 からの映像信号 1 0 1、 1 02、 1 03をディジタル化し、 ディジタル 映像信号 1 1 1、 1 12、 1 13を出力する。
A/D変換回路 1 1、 12、 13より出力されるディジタル映像信号 1 1 1、 1 12、 1 13は、 その映像データの時間的な変化特性を求め るために、 映像データ保持手段 2 1、 22、 23に保持される。 映像 データ保持手段 21、 22、 23に保持されたデータは、 変化特性検出 対象データとしての表示データ 12 1、 122、 1 23及びデータ変化 特性検出のための比較用データ 124、 125、 126として読み出さ れ、 データ変化特性検出回路 31、 32、 33において、 データ補正回 路 41、 42、 43の必要とする、 例えば、 平均偏差や変化率や変化量 などの変化特性情報 131、 132、 1 33を算出するために用いられ 。
データ補正回路 4 1、 42、 43は、 データ保持手段 21、 22、 2 3から出力される変化特性検出対象データとしての表示データ 121、 122、 1 23に対し、 データ変化特性検出回路 31、 32、 33から 出力される変化特性情報 131、 132、 133に応じて補正を行なう。 補正方法としては、 変化特性情報 1 31、 1 32、 133をデータ補正 の係数として補正を掛け、 例えばフレーム間の同じドッ ト位置のデータ 値の平均化や、 映像データの前後の位置のドッ 卜とのデータ変化値に よって、 その変化量を増加 ·減少させるなどの処理を行なう。
表示制御回路 1 6は、 データ補正回路 4 1、 4 2、 4 3から出力され る補正後のディジタル映像信号 1 4 1、 1 4 2、 1 4 3および水平同期 信号 1 0 4、 垂直同期信号 1 0 5力、ら、 液晶表示ュニッ ト 1 7に適応す るフォーマツ 卜に変換して液晶表示ュニッ ト駆動用表示データ 1 6 1を 出力する。
液晶表示ュニッ ト 1 7は、 表示制御回路 1 6が出力する液晶表示ュ ニッ ト駆動用表示データ 1 6 1を入力し、 そのデータ情報により液晶画 素を駆動して画像を表示する。
図 3は、 本発明に係わる液晶画像表示装置の映像データ保持手段 2 1、 2 2、 2 3として、 1 ドッ ト分のラツチを用いてたものであり、 さらに、 データ変化特性検出回路 3 1、 3 2、 3 3として減算器を用いた場合に ついて説明する。
また、 可変遅延回路 1 4にはドッ トクロックの調整スィッチ 1 8が設 けられている。 調整スィッチ 1 8を操作することによって、 P L L回路 1 5で生成されるドッ トクロック 1 0 7の位相が調整可能となり、 調整 スィッチ 1 8の値によって可変遅延回路 1 4の遅延量が制御される。 可 変遅延回路 1 4と P L L回路 1 5の動作は、 前記図 1の液晶画像表示装 置と同様である。
図 3における実施例のデータ補正について説明する前に、 図 4を用い て、 図 3の実施例における映像信号 1 0 1、 1 0 2、 1 0 3の出力のば らつきについての説明を行なう。 図 4は、 図 3の実施例の可変遅延回路 1 4と P L L回路 1 5の動作を示すタイミング図である。 図 4において、 図 1 6と同じ構成のものには同じ符号を用いている。
図 4において、 しし回路1 5は、 可変遅延回路 1 4が出力する遅延 水平同期信号 1 0 6を入力し、 遅延水平同期信号 1 0 6に同期したドッ トクロック 1 0 7を生成するが、 前述のように、 ドッ トクロック 1 0 7 が映像信号と同期する周波数となるように設定されている。 即ち、 情報 処理装置 5から出力される水平同期信号 1 0 4の 1周期を T H、 周期 T Hの期間中のドッ トクロック 1 0 7のドッ ト数を Nと設定すると、 P L L回路 1 5によって生成される ドッ トクロック 1 0 7の 1周期 T Dに対 して、 T Hは T Dの N周期分となる。
( 5 ) において、 映像信号 R 1 0 1は、 周波数帯域が十分に高域まで 確保できている場合は波形 Dの様な矩形波状になるが、 実際に情報処理 装置 5が出力する映像信号は波形 Cの様に鈍った波形となっている。 従って、 可変遅延回路 14に設定された遅延時間が適切でなく、 ドッ トクロック 107力 （4) の波形 Bの位相で発生した場合には、 AZD 変換回路 10の変換タイミングは a' 、 b' 、 c' 、 d ' のようになり、 正確な電圧レベルを AZD変換することができなくなる。 そこで、 調整 スィッチ 1 8を調整することで、 可変遅延生成回路 14から出力される ?し 回路15に入力する遅延水平同期信号 106の位相を調整し、 波 形 Aの位相のドッ トクロック 107が発生するようにする。 波形 Aの位 相のドッ トクロック 107が発生すれば、 AZD変換回路 1 1の変換タ イミングは a、 b、 c、 dのようになり、 正確な電圧レベルを AZD変 換することができる。
前述したように、 水平同期信号 104とドッ トクロック 107の位相 関係と、 ドッ トクロック 1 07と映像信号 101、 102、 103の位 相関係にはそれぞればらつきがある。 従って、 水平同期信号 104の周 期 THを均一にして水平同期信号 104とドッ トクロック 1 07との位 相ずれを解消できたとしても、 水平同期信号 104と映像信号 101、 102、 103との位相ずれは解消されず、 変換タイミ ングは a、 b、 c、 dの位置からずれることになる。
図 3において、 Aノ D変換回路 1 1、 12、 13でディジタル化され たディジタル映像信号 1 1 1、 1 12、 1 1 3は分割されて、 一方は表 示データ 121、 122、 123としてデータ補正回路 41、 42、 4 3に直接与えられる。 他方は演算器 31、 32、 33に変化特性検出対 象用データ 151、 152、 1 53として与えられ、 ラッチ回路 21、 22、 23に比較用データとして 1 ドッ トクロック期間分保持される。 減算器 31、 32、 33は、 ドッ トクロック 1 07によりラッチ回路 21、 22、 23にラッチされた比較用データ 154、 155、 156、 即ち 1 ドッ ト前の映像データを変化特性検出対象用データ 1 51、 1 5 2、 153から減算し、 1 ドッ ト前のデータからの映像データの変化量 を求め、 データ補正回路 41、 42、 43に出力する。
データ補正回路 41、 42、 43は、 このデータ変化量をデータ変化 特性情報 1 31、 1 32、 133として入力し、 AZD変換回路 1 1、 12、 13からのディジタル映像信号 1 1 1、 1 1 2、 1 1 3に 1 ドッ ト前のデータからのデータ変化量による補正を加え、 補正後のディジタ ル映像信号 1 4 1、 1 4 2、 1 4 3として表示制御回路 1 6に出力する。 このように、 1 ドッ ト前のデータを用いて補正を行なうことで、 動画 像に影響を与えることなく、 フレーム間のデータのばらつきを抑え、 表 示画像のちらつきを除去できる。
上記したちらつき除去補正のほかに、 ディジタル映像信号 1 1 1、 1
1 2 , 1 1 3に対して、 その映像データの前後の位置にあたる映像デ一 夕や上下の位置にあたる映像デ一夕との変化量を検出して、 その変化量 があるしきい値 V t hを超えないように補正することも可能である。 こ うすることで、 表示画像のエッジを鈍らせたり、 逆にあるしきい値 V t hを超えた場合、 その変化を大きくするように補正することで表示画像 のエツジを強調することなどの制御も可能である。 以下にその例を示す。 図 5は、 データ補正回路 4 1、 4 2、 4 3として、 データの変化量が あるしきい値 V h 1 4 4より大きい値となった場合に、 5ビッ 卜のディ ジタル映像信号 1 1 1、 1 1 2、 1 1 3の下位 2ビッ トを 「0」 に固定 する回路を用いた実施例の回路構成図であり、 図 6は、 図 5の回路の動 作を示すタイムチャートである。 図 5、 6においては、 ディジタル映像 信号 R 1 1 1についてのみ示しているが、 ディジタル映像信号 G、 Bに 対しても同様の構成とすることで、 液晶表示ュニッ ト 1 7に表示する映 像データに対する補正を、 R、 G、 B各データに対して同様におこなう ことができる。
図 5において、 図 3と同じ構成については同じ符号を用いる。 AZD変 換回路 1 1から出力された映像データ 1 1 1は分割されて、 ラッチ回路 2 1 1に入力され、 さらに減算器 3 1 1に変化特性検出用データ i 1と して入力される。
ラッチ回路 2 1 1は、 P L L回路 1 5から出力されるドッ トクロック
1 0 7によって映像信号 1 1 1を 1 ドッ トクロック期間分ラッチし、 減 算器 3 1 1に比較用データ i 2として出力する。
減算器 3 1 1は、 入力されたデータ i 1と i 2を用いて減算を行いつ てデータの変化量を求め、 その結果は、 データ補正回路中のデータ比較 器 4 1 1に入力データ i 1として入力される。 データ比較器 4 1 1には、 データ変化検出しきい値 V h 1 4 4もデータの変化量に対するしきい値 i 2として入力される。 データ比較器 4 1 1は変化量とデータ変化検出 しきい値 V h 1 4 4の大きさを比較し、 その結果をデータ補正有無判別 信号 4 1 5としてセレクタ 1 4 3に出力する。 データ補正回路 4 1において、 ディジタル映像信号 1 1 1は上位 3 ビッ 卜と下位 2 ビッ トとに分岐され、 下位 2ビッ トはセレクタ 4 1 3に 入力される。 セレクタ 4 1 3では、 データ補正有無判別信号 4 1 5に応 じて補正を行なう。 データ補正の必要がある場合、 ディジタル映像信号 1 1 1の下位 2ビッ トを 0に固定し、 データ補正の必要がない場合は、 そのままデータを出力する。 補正だれたデータは再び上位 3ビッ トとと もに、' 補正後のディジタル映像信号 1 4 1として出力される。
次に、 図 5の実施例において、 補正を加えるか否かを判定するデータ 変化検出しきい値 V h 1 4 4を 「0 0 1 0 0」 としたときの動作例を示 したタイミングチャートを図 6に示す。 本実施例では、 ディジタル映像 信号 1 1 1の補正を変化量 1 3 1があるしきい値 V h 1 4 4より大きい ときにディジタル映像信号 1 1 1の下位ビッ トを 「0」 にするため、 変 化量 1 3 1がしきい値 V h 1 4 4より大きいか否かを判断する。
( 1 ) 、 （2 ) については図 1 6の （6 ) 、 （7 ) にそれぞれ対応し ている。 （3 ) は、 A/ D変換されたディジタル映像信号 1 1 1である。 変換タイミング bにおける映像データの変換データ D 1 bの値を 「0 0 1 1 0」 とする。 同様に、 変換タイミング cにおける変換データ D 1 c を 「1 1 0 1 0」 、 変換タイミング dにおける変換データ D 1 dを 「1 0 1 1 0」 、 変換タイミング eにおける変換データ D 1 eを 「1 0 1 1 0」 とする。
( 4 ) はディジタル映像信号 1 1 1をドッ トクロック 1 0 7でラッチ したラツチデータ 1 2 4であり、 ディジタル映像信号 1 1 1に対し、 1 ドッ トクロック期間分タイミングが遅れたデータとなる。 ラッチタイミ ング bでのラッチデータは、 図示されてない映像信号 R 1 0 1のタイミ ング bの 1 ドッ トクロック前のタイミングで A/ D変換されたディジタ ル映像信号 1 1 1がラッチされたものであり、 ここではその値を 「1 1 0 1 0」 とする。
( 5 ) は、 減算器 3 1 1が映像データの値からラッチデータの値を減 算して得られるデータの変化量 1 3 1である。 その結果、 立ち上がりの ところでは正の変化量 （D 3 c、 D 3 e ) となり、 立ち下がりのところ では負の変化量 （D 3 b、 D 3 d ) が求められる。
( 6 ) は変化量 1 3 1に対してデータ比較器 4 1 1から出力される データ補正有無判別信号 415である。 比較回路 4 1 1は、 符号を無視し て絶対値で判断し、 データ変化量 1 2 4がしきい値 V h 1 4 4 (ここで W
12 は、 「 0 0 1 0 0」 ） より大きいか判断し、 大きい場合は 「0」 が出力 され、 小さい場合は 「1」 が出力される。 セレクタ 4 1 3では、 この補 正有無判別信号 4 1 5をディジタル映像信号 1 1 1の下位 2ビッ ト （b i t 1、 0 ) に論理積 4 1 3を加え、 変化量がしきい値 V h 1 4 4をよ り大きい値である場合は、 補正後の表示データ 1 4 1の D 4 bのように 下位 2 ビッ トを 「0」 に固定し出力する。
図 7は、 図 6においてディジタル映像信号 1 1 1の変化が大きい変換 タイミング Cを時間軸方向に拡大して示したものである。 （ 1 ) は T j の時間幅のジッタを有する ドッ トクロック 1 0 7であり、 （2 ) は映像 信号 R 1 0 1である。 変換タイミング Cは、 ジッタの影響により表示フ レーム毎にばらつきが生じる。 そのばらついたタイミングを例えば C 1、 C 2、 C 3、 C 4、 C 5とすると、 AZ D変換されたディジタル映像信 号 R 1 1 1は （ 3 ) の表に示すように、 「 1 1 0 0 0」 〜 「 1 1 0 1 1」 の範囲でばらつく。 し力、し、 図 5のデータ補正回路 4 1を通過した 後の補正後の表示データ 1 4 1は全て 「1 1 0 0 0」 となり、 データの ばらつき成分を除去でき、 表示画像のちらつきを防ぐことができる。 このように、 1 ドッ ト前のデータからの変化量の大きいデータに対し て、 下位ビッ 卜の変化をキャンセルさせることで、 前記した生成ドッ ト クロック 1 0 7のジッタによる変換データばらつきの影響を抑えること ができる。 つまり、 ドッ トクロック 1 0 7のジッタ幅 T j に対し、 AZ D変換されたディジタル映像信号 1 1 1のばらつき （T j幅に対する A Z D変換値のずれ） は、 映像信号 R 1 0 1の変化量が大きいほど大きく なるが、 ディジタル映像信号 1 1 1の変化量が大きいところの表示出力 の下位ビッ トを 「0」 固定とすることで、 そのタイミングで補正後の表 示データ 1 4 1のようにばらつきを抑え、 表示されるデータのちらつき を減少することができる。
上記の例では、 1 ドッ ト前のデータを用いて補正を行なったが、 ラッ チ回路 2 1、 2 2、 2 3に 1走査線分のデータを保持するようにして、 変化特性検出対象データ 1 5 1、 1 5 2、 1 5 3の表示位置の上下の データを用いて補正するようにしてもよい。
図 8は本発明の液晶表示装置に係わるデータ補正回路 4 1の別の実施 例を示す回路構成図である。 また、 図 9はその動作タイミングチャート を示す。 この実施例では、 データ変化量の 4分の 1 (変化量データを 2 ビッ ト下位方向にシフトすることで得られる） の値をディジタル映像信 号 1 1 1から減算する。
図 8において、 減算器 3 1 1から出力されたディジタル映像信号 1 1 1の変化量は、 分割されてデータ比較器 41 1に入力 1 ( i 1) として 入力され、 さらにデータ値 4分の 1倍器 414にも入力され、 データ値 4分の 1倍器において 4分の 1の値の補正用演算データ 41 6としてセ レクタ 413に出力される。
セレクタ 41 3は、 データ比較器 4 1 1からのデータ補正有無判定信 号 41 5に応じて、 補正用データ 4 17を減算器 414に出力する。 減 算器 414では、 ディジタル映像信号 1 1 1から補正用演算データ 4 1 7を減算し、 補正後のディジタル映像信号 141として出力する。
次に、 図 8の実施例のタイミングチヤ一トである図 9において、 図 6 と異なる構成についての説明を行なう。
(1) から （6) については、 図 6の （1) から （6) にそれぞれ対 応じている。 （7) は、 データ 4分の 1回路 412においてディジタル 映像信号 1 1 1の変化量 131の値を 4分の 1にしたデータ 415であ る。 セレクタ 4 14は、 データ比較器 4 1 1から出力される補正有無判 別信号 41 5に応じて、 補正が必要な場合は、 4分の 1データ 416を そのまま出力し、 補正が必要でない場合は、 「00000」 を補正用 データ 417として出力する。 従って、 （9) に示されるように、 減算 器 414から補正後のディジタル映像データ 141が出力される。
以上のように、 この実施例では、 ディジタル映像信号 1 1 1の急激な 変化に対し、 変化量を小さくするように動作するため、 表示画像のエツ ジが緩やかになる効果がある。 また、 変化の大きいところほど、 補正す る量が多く変化を抑えるように働くため、 前記のドッ トクロック 107 のジッタに対するディジタル映像信号 1 1 1のばらつきを抑える補正と しても有効である。
図 10は、 図 6のデータ補正回路 41において、 ディジタル映像信号 1 1 1の変化量 13 1に応じて、 減算するデータの割合 （データ変化量 の 2分の 1、 4分の 1、 8分の 1、 補正なし） を切り替えられる構成に したものである。 この実施例では、 データ補正回路 41は、 映像データ をそれぞれの倍率に変倍する回路 412 1、 4122、 4123と補正 制御の実施の有無を判定する比較回路 4 1 1 1、 41 12、 41 13を 持つ構成となっている。 さらに、 ディジタル映像信号 1 1 1の変化量 1 31の値によって、 セレクタ 4 13が補正に用いる減算用データを各変 倍器からの出力データ 4 1 6 1、 4 1 6 2、 4 1 6 3から選択する構成 となっている。 このような構成にすることで、 より細やかな補正を加え ることが可能となる。
図 1 1および図 1 2はデータ補正回路 4 1のさらに別の実施例を示す 回路構成図である。
図 1 1は、 ディジタル映像信号 1 1 1の変化特性があるしきい値 V h 1 4 4より大きい場合に、 特定の値 4 1 8が出力されるようにしたデー 夕補正回路 4 1である。 この回路では、 セレクタ 4 1 3に、 もともとの ディジタル映像信号 1 1 1と特定の値をとるデータ 4 1 8、 データ比較 器 4 1 1から出力されるデータ補正有無判定信号 4 1 5が入力される。 データ補正有無判定信号 4 1 5に応じて、 変化特性があるしきい値 V h 1 4 4より大きいときは、 セレクタ 4 1 3から補正後のディジタル映像 信号 1 4 1として特定値 4 1 8が出力される。
図 1 2は、 ディジタル映像信号 1 1 1の変化量があるしきい値 V h 1 4 4より大きいとき、 ディジタル映像信号 1 1 1からディジタル映像信 号 1 1 1の 4分の 1の値を減算する、 つまりディジタル映像信号 1 1 1 の 4分の 3のデータにする補正回路 4 1である。
図 1 2では、 まず、 変化特性情報 1 3 1としきい値 V h 1 4 4を比較 することによってデータ比較器 4 1 1においてデータ補正の必要性が判 定され、 その結果がセレクタ 4 1 3に出力される。 また、 ディジタル映 像信号 1 1 1はデータ 4分の 1倍器 4 1 2によって、 その値が 4分の 1 となってセレクタ 4 1 3に出力される。 補正が必要な場合は減算器 4 1 4によってセレクタ 4 1 3から出力された 4分の 1の値の映像データ 4 1 7が本来のディジタル映像信号 1 1 1から減算されて、 その結果が出 力される。
次に、 本発明に関わる映像データ保持手段としてフレームメモリを用 いた実施例について説明する。 図 1 3は、 図 1における映像データ保持 手段 2 1、 2 2、 2 3として、 数フレーム分のフレームメモリを用いた 場合の構成例であり、 この例では、 図 1で図示されていないフレームメ モリを複数個備えた構成となっている。 図 3と同じ構成のものには同じ 符号を用いている。
図 1 3において、 フレーム間変化検出回路 3 1、 3 2、 3 3は、 フ レームメモリ 2 1、 2 2、 2 3から出力される表示データ 1 2 1、 1 2 2、 1 2 3を変化特性対象データとして読み出し、 またその前後のフ レームのデータを比較用データ 124、 125、 126として読み出す。 さらに、 その表示位置の画像データとその前後のフレームのデータの値 を用いて平均値や平均偏差を演算により求め、 その演算結果を映像デ一 タを補正するためのデータ変化特性情報 13 1、 132、 133として データ補正回路 41、 42、 43に出力する。
データ補正回路 4 1、 42、 43は、 フレーム間変化検出回路 31、 32、 33から出力される、 例えば平均値や平均偏差などのデータ変化 特性情報 131、 132、 133力、ら、 フレーム間でのデータの変化が、 ドッ トクロックジッタ T jによって発生すると予想される A/D変換の ばらつき電圧の範囲内で不規則に変化しているかどうかの判定を行なう。 データ変化特性が予め設定されている値より小さい場合は、 ジッタによ る映像データのばらつきと判断し、 ディジタル映像信号 1 1 1、 1 12、 1 13に補正を行なう。
補正方法としては、 データの変化量が設定値よりも大きいかどうかを 判断し、 小さい場合にのみ、 その平均値を補正後のディジタル映像信号 14 1、 142、 143として出力する。 （V eを超えるような映像 データの変化は、 クロックのジッタによるものではなく、 もともと入力 映像信号に変化があるために生じていると判断し、 そのデータを出力す るようにする） 。 このように、 予め設定した範囲を超えないディジタル 映像信号に対して補正をかけることで、 動画像に影響を与えることなく、 フレーム間のデータのばらつきを抑え、 表示画像のちらつきを除去でき このように、 映像データの変化特性をもとめ、 その変化特性が予め設 定された範囲内である場合にのみ、 映像データに補正を行なうことで、 フレーム間のデータに対しても補正を行なうことが可能となり、 動画像 に影響を行なうことなくデータ補正を行なうことができる。
以上で説明したように、 データ保持手段 2 1、 22、 23とデータ変 化特性検出回路 31、 32、 33とデータ補正回路 41、 42、 43に よって、 映像データに対してそのデータの変化特性に応じたデータ補正 を加えることが可能となり、 ディジタル映像信号 1 1 1、 1 12、 1 1 3の平均化やデータ変化量の増加 ·減少などのデータ補正処理、 また、 それらのデータ補正処理を組み合わせた補正処理を行うことで、 ちらつ き低減ゃェッジ強調やスムージング化など、 液晶表示モジュールに表示 される画像の表示品質の改善や表現力を向上させることができる。 また、 これらのデータ補正回路 4 1を図 1 4に示すようにデータ補正 プログラムにより制御可能なディジタル · シグナル ·プロセッサ （D S P ) 4 1に置き換えることも可能である。 データ補正プログラムは、 D S Pのなかの L S Iに格納されている。 その場合の処理フローを図 1 4 に示す。
図 1 7において、 データ補正プログラムが起動すると、 ステップ 7 0 1において、 変化特性検出対象データと比較用データを取得し、 ステツ プ 7 0 2において、 取得した変化特性検出対象データと比較用データか ら映像データの変化特性情報を算出する。
次に、 ステップ 7 0 3において、 算出した変化特性情報より映像デ一 夕に補正が必要かどうかを判断する。 補正が必要な場合は、 ステップ 7 0 4において進んでデータ補正を行い、 ステップ 7 0 5に進む。 データ 補正が必要でない場合は、 ステップ 7 0 5に進む。
ステップ 7 0 5では、 補正対象となる映像信号があるかどうかを判定し、 ある場合は以上のステップを繰り返し、 ない場合はプログラムを終了す る。
ステップ 7 0 4におけるデータ補正の方法としては、 図 2〜図 1 3に おいてハードウエアで実現した補正方法を、 プログラムで実現すること が可能である。 さらに、 プログラムの内容を変更することで、 必要に応 じたデータ補正を行なうことが可能となる。 産業上の利用可能性
本発明によれば、 液晶画像表示装置にディジタル映像信号を保持する データ保持手段と、 ディジタル映像信号の変化特性を検出するデータ変 化特性検出手段と、 データ変化特性検出手段から出力されるデータ変化 特性情報に応じて、 データ保持手段から出力される表示データに対して データ補正をかけるデータ補正手段とを設けることによって、 入力映像 データに対し、 変化特性に応じた適切な補正を加えることが可能となり、 液晶表示モジュールに表示される画像の表示品質の改善や、 表現力の向 上が可能となる。

Claims

1 .水平同期信号、 垂直同期信号およびアナログ映像信号を受信する信 号受信手段と、
前記水平同期信号からドッ トクロックを生成するドッ トクロック生成手 段と、
前記ドッ トクロックの前記アナログ映像信号をディジタル映像信号に変 換するアナログ ·ディジタル変換手段と、
前記ディジタル映像信号と前記ドッ トクロックと前記垂直同期信号とを 用いて液晶表示ュニッ 卜に表示する表示制御手段とを備える液晶表示装 置において、
前記アナログ ·ディジタル変換手段から出力される前記ディジタル映像 信号の変化特性を検出するデータ変化特性検出手段と、
前記変化特性検出手段によって検出された変化特性に応じて前記ディジ タル映像信号を補正するデータ補正手段とを更に備えることを特徴とす る液晶画像表示装置。
2 .請求項 1に記載された液晶画像表示装置において、 更に前記アナ口 グ ·ディジタル変換手段から出力される前記ディジタル映像信号を保持 するデータ保持手段を備え、
前記データ変化特性検出手段は、 前記アナログ ·ディジタル変換手段か ら出力される前記デイジタル映像信号を変化特性検出対象データとし、 前記ディジタル信号保持手段に保持された前記ディジタル映像信号を比 較用データとし、
前記変化特性検出対象データと前記比較用データから前記ディジタル映 像信号の変化特性を検出することを特徴とする液晶画像表示装置。
3 .請求項 1記載の液晶画像表示装置にお L、て、
前記ディジタル ·アナログ変換手段から出力される前記ディジタル映像 信号を保持する第一、 第二のデータ保持手段を更に備え、
前記データ変化特性検出手段は、 前記第一のデータ保持手段から前記 ディジタル映像信号を補正対象となる変化特性検出対象データとして読 み出し、
さらに前記第二のデータ保持手段から前記ディジタル映像信号を所定期 間分遅延した前記ディジタル映像信号を比較用データとして読み出し、 前記変化特性検出対象データと前記比較用デー夕から前記デイジタル映 像信号の変化特性を検出することを特徴とする液晶画像表示装置。
4 .前記液晶画像表示装置は、 前記変化特性と所定の補正条件に応じて 前記デイジタル映像信号を補正するかどうかを判定するデ一タ補正有無 判定手段をさらに備え、
前記データ補正手段は、 前記デ一タ補正有無判定手段の出力に応じて前 記ディジタル映像信号を補正することを特徴とする請求項 1乃至請求項 3記載の液晶表示装置。
5 .前記データ補正手段は、 前記変化特性検出対象データの値を所定の 値に変換することを特徴とする請求項 1乃至請求項 4記載の液晶画像表 示装置。
6 .前記データ補正手段は、 前記変化特性検出対象デー夕から所定の値 を減算する補正を行なうことを特徴とする請求項 1乃至請求項 4記載の
7 .前記データ補正手段は、 前記変化特性検出対象データに所定の値を 加算する補正を行なうことを特徴とする請求項 1乃至請求項 4記載の液
8 .前記液晶画像表示装置は、 さらに前記補正条件を調節する補正条件 調節手段を備えることを特徴とする請求項 4乃至請求項 7記載の液晶画
9 .前記データ補正手段は、 前記変化特性の大きさに応じて、 データ補 正量を変化させる補正量選択手段をさらに備えることを特徴とする請求 項 1乃至請求項 8記載の液晶画像表示装置。
1 0 . C R T画像表示装置駆動用の水平同期信号、 垂直同期信号、 アナ 口グ映像信号を送信するためのグラフィックスインタフェースで接続さ れた情報処理装置と液晶画像表示装置からなる画像表示システムにおい て、
前記情報処理装置は映像情報を格納するメモリと、
前記水平同期信号と前記垂直同期信号を生成し前記メモリから前記映像 情報を読み出し前記アナログ映像信号として前記水平動黄信号と前記垂 直同期信号とともに前記液晶画像表示装置に送信する手段を備え、 前記液晶画像表示装置は前記水平同期信号からドッ トクロックを生成す るドッ トクロック生成手段と、
前記ドッ 卜クロックの前記アナログ映像信号をディジタル映像信号 に変換するアナログ ·ディジタル変換手段と、
前記ディジタル映像信号と前記ドッ トクロックと前記垂直同期信号とを 用いて液晶表示ュニッ トに表示する表示制御手段と、
前記アナログ，ディジタル変換手段から出力される前記ディジタル映像 信号の変化特性を検出するデータ変化特性検出手段と、
前記変化特性検出手段によって検出された変化特性に応じて前記ディジ タル映像信号を補正するデータ補正手段とを備えることを特徴とする画
1 1 .請求項 1 0に記載された画像表示システムにおいて、
前記液晶表示装置は前記データ変化特性検出手段は更に前記アナログ · ディジタル変換手段から出力される前記ディジタル映像信号を保持する データ保持手段を備え、
前記アナログ ·ディジタル変換手段から出力される前記ディジタル映像 信号を変化特性検出対象データとし、
前記ディジタル信号保持手段に保持された前記ディジタル映像信号を比 較用データとし、
前記変化特性検出対象デー夕と前記比較用データから前記デイジタル映 像信号の変化特性を検出することを特徴とする請求項 1 0記載の面像表
1 2 .請求項 1 0記載の画像表示システムにおいて、
前記液晶画像表示装置は前記ディジタル ·アナログ変換手段から出力さ れる前記ディジタル映像信号を保持する第一、 第二のデータ保持手段を 更に備え、
前記データ変化特性検出手段は、 前記第一のデータ保持手段から前記 ディジタル映像信号を補正対象となる変化特性検出対象データとして読 み出し、
さらに前記第二のデータ保持手段から前記ディジタル映像信号を所定期 間分遅延した前記ディジタル映像信号を比較用データとして読み出し、 前記変化特性検出対象データと前記比較用データから前記デイジタル映 像信号の変化特性を検出することを特徴とする画像表；
1 3 .前記液晶画像ひよ時装置は、 前記変化特性と所定の補正条件に応 じて前記デイジタル映像信号を補正するかどうかを判定するデー夕補正 生む判定手段を更に備え、 前記データ補正手段は、 前記データ補正生む 判定手段の出力に応じて前記デイジタル映像信号を補正することを特徴 とする請求項 1 0乃至請求項 1 2記載の画像表；
1 4 .前記データ補正手段は、 前記変化特性検出対象データの値を所定 の値にクランプすることを特徴とする請求項 1 0乃至請求項 1 3記載の
1 5 .前記データ補正手段は、 前記変化特性検出対象データから所定の 値を減算する補正を行なうことを特徴とする請求項 1 0乃至請求項 1 3 記載の画像表；
1 6 .前記データ補正手段は、 前記変化特性検出対象データに所定の値 を加算する補正を行なうことを特徴とする請求項 1 0乃至 1 3記載の画
1 7 .前記液晶画像表示装置は、 さらに前記補正条件を設定する補正条 件設定手段を備えることを特徴とする請求項 1 3乃至請求項 1 6記載の
1 8 .前記データ補正手段は、 補正が必要な場合に、 前記変化特性情報 の大きさに応じて、 データ補正量を変化させる補正量選択手段をさらに 備えることを特徴とする請求項 1 0乃至請求項 1 6記載の画像表示シス テム。
1 9 .水平同期信号と垂直同期信号とアナ口グ映像信号とを受信して液 晶表示ュニッ トに映像を表示する画像表示方法において、
前記水平同期信号から生成したドッ トクロックに同期して前記アナログ 映像信号をディジタル映像信号に変換し、
前記デイジ夕ル映像信号をデー夕保持手段に所定の期間保持し、 前記ディジタル映像信号または前記データ保持手段に保持されたディジ タル映像信号から前記ディジタル映像信号の変化特性を検出し、 し、 前記変化特性に応じて前記デイジタル映像信号を補正するかどうかを判 定し、
補正が必要な場合は、 前記ディジタル映像信号に補正を加え、 前記補正後のディジタル映像信号を前記液晶表示ュニッ トに表示するこ とを特徴とする画像表示方法。
PCT/JP1998/001234 1998-03-23 1998-03-23 Afficheur a cristaux liquides, et systeme et procede d'affichage d'images WO1999049449A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP1998/001234 WO1999049449A1 (fr) 1998-03-23 1998-03-23 Afficheur a cristaux liquides, et systeme et procede d'affichage d'images

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1998/001234 WO1999049449A1 (fr) 1998-03-23 1998-03-23 Afficheur a cristaux liquides, et systeme et procede d'affichage d'images

Publications (1)

Publication Number Publication Date
WO1999049449A1 true WO1999049449A1 (fr) 1999-09-30

Family

ID=14207868

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/001234 WO1999049449A1 (fr) 1998-03-23 1998-03-23 Afficheur a cristaux liquides, et systeme et procede d'affichage d'images

Country Status (1)

Country Link
WO (1) WO1999049449A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07222037A (ja) * 1994-02-02 1995-08-18 Matsushita Electric Ind Co Ltd 映像信号処理回路
JPH0816128A (ja) * 1994-06-27 1996-01-19 Oki Electric Ind Co Ltd ディスプレイ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07222037A (ja) * 1994-02-02 1995-08-18 Matsushita Electric Ind Co Ltd 映像信号処理回路
JPH0816128A (ja) * 1994-06-27 1996-01-19 Oki Electric Ind Co Ltd ディスプレイ装置

Similar Documents

Publication Publication Date Title
EP0805430B1 (en) Video adapter and digital image display apparatus
JP2004173262A (ja) デジタルディスプレイ装置のサンプリング位置調整装置及び調整方法
JP3622270B2 (ja) 映像信号処理装置、情報処理システム及び映像信号処理方法
JP2004004640A (ja) 色特性補償機能と応答速度補償機能を有する液晶表示装置
JP2007310097A (ja) 表示装置、表示パネルドライバ、及び表示パネルの駆動方法
EP0379212A2 (en) Jitter compensation circuit for processing jitter components of reproduced video signal
US6333762B1 (en) Method for making look-up tables for video format converter using the look-up tables
US6340993B1 (en) Automatic clock phase adjusting device and picture display employing the same
EP0953963B1 (en) Clock generation circuit for a display device capable of displaying an image independently of the number of dots in a horizontal period of the input signal
WO1999049449A1 (fr) Afficheur a cristaux liquides, et systeme et procede d'affichage d'images
KR100339459B1 (ko) 액정표시장치
JP4910254B2 (ja) 画像処理装置及び方法
JPH10161600A (ja) 液晶表示制御装置
JP3801189B2 (ja) ビットリダクション装置
JP2957989B1 (ja) 表示装置
JP3518317B2 (ja) 画像表示装置におけるドットクロック自動再生装置
JP2001051640A (ja) 画素対応表示装置におけるクロック位相自動調整装置
JPH11167365A (ja) 画像処理装置、画像処理方法及びコンピュータ読み取り可能な記憶媒体
JP3515441B2 (ja) 表示装置
JP3322635B2 (ja) 表示装置
JPH1079022A (ja) 画像処理装置
JPH1049103A (ja) 表示制御装置
JP2000047644A (ja) 液晶表示装置
KR960005208B1 (ko) 필터링에 따르는 영상신호의 가장자리 에러 보상방법과 장치
JP3409844B2 (ja) クロック位相自動調整システムおよび方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: KR

122 Ep: pct application non-entry in european phase