WO1999035696A1 - Procede de production d'un dispositif a circuit integre a semi-conducteur - Google Patents

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WO1999035696A1
WO1999035696A1 PCT/JP1998/000058 JP9800058W WO9935696A1 WO 1999035696 A1 WO1999035696 A1 WO 1999035696A1 JP 9800058 W JP9800058 W JP 9800058W WO 9935696 A1 WO9935696 A1 WO 9935696A1
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silicon
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forming
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Katsuhiko Ichinose
Fumio Ootsuka
Kenichi Kikushima
Masaya Iida
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Hitachi, Ltd.
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    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Definitions

  • the present invention relates to a semiconductor integrated circuit device, and more particularly to a technology that is effective when applied to a technology for converting a semiconductor integrated circuit device into a silicide (Silicide).
  • Silicide silicide
  • a field-effect transistor mounted on a semiconductor integrated circuit device using a semiconductor substrate made of single-crystal silicon includes a pair of semiconductor regions that are a channel formation region, a gate insulating film, a gate electrode, a source region, and a drain region. It is configured to be the subject.
  • the channel formation region is formed on the surface layer of the element formation region of the semiconductor substrate
  • the gate insulating film is formed on the channel formation region
  • the good electrode is formed on the good insulating film
  • the pair of semiconductor regions are formed on the semiconductor substrate. It is formed on the surface of the formation region.
  • As a material of the gate electrode a polycrystalline silicon film that can withstand the high temperature of the semiconductor manufacturing process is generally used.
  • the field-effect transistor has been miniaturized as the degree of integration of a semiconductor integrated circuit device has increased.
  • the miniaturization of the field-effect transistor is caused by an increase in gate resistance due to a reduction in gate length, and a decrease in source resistance and drain resistance due to a shallow junction (uniform opening) of a pair of semiconductor regions serving as a source region and a drain region.
  • the contact resistance increases, which hinders high-speed operation. Therefore, a gate electrode is formed with a structure in which a silicide layer having a lower sheet resistance than that of the base layer is provided on the surface layer of the base layer made of the polycrystalline silicon film, and the gate electrode is formed on the surface layer of the semiconductor region.
  • the source region and the drain region are configured with a structure in which a silicide layer having a lower sheet resistance than the semiconductor region is provided, thereby increasing the operating speed of the field effect transistor.
  • This field effect transistor is formed by a manufacturing process using salicide (Self Aligned Silicide) technology. The general manufacturing process of a field effect transistor using salicide technology is described below.
  • the element formation region of the semiconductor substrate made of single crystal silicon is electrically separated, and then a thermal oxidation treatment is performed to form a gate insulating film made of a silicon oxide film on the surface of the element formation region of the semiconductor substrate. Form a film.
  • a polycrystalline silicon film in which an impurity for reducing the resistance value is introduced is formed on the entire surface of the surface of the semiconductor substrate, and then the polycrystalline silicon film is patterned into a gate electrode pattern shape to form a matrix. Form a layer.
  • impurities are ion-implanted into an element formation region of the semiconductor substrate to form a pair of semiconductor regions which are a source region and a drain region.
  • the side wall sensor is formed by forming an insulating film over the entire surface of the semiconductor substrate and then performing anisotropic etching on the insulating film.
  • a titanium (T i) film, a cobalt (C 0) film, and a nickel (Co) film are formed on the entire surface of the semiconductor substrate including the surface of the base layer and the surfaces of the pair of semiconductor regions.
  • Refractory metals such as Ni) film, molybdenum (Mo) film, and tungsten (W) film Form a film.
  • a first heat treatment is performed to cause the silicon (S i) of the base layer and the silicon (S i) of the pair of semiconductor regions to react with the metal of the refractory metal film.
  • a silicide layer is formed on the surface of the pair of semiconductor regions.
  • the unreacted high-melting-point metal film other than the region where the silicide layer is formed is selectively removed, and then a second heat treatment is performed to activate the silicide layer.
  • a base layer made of a silicon film and a gate electrode mainly composed of a silicide layer provided on the surface of the base layer are formed, and a semiconductor region and a silicide layer provided on the surface of the semiconductor region are formed.
  • a main source region and a drain region are formed.
  • a titanium film is widely used as a refractory metal film.
  • a titanium silicide layer formed of this titanium film has a line width (a gate length direction) of a gate electrode. As the gate width becomes smaller, the sheet resistance increases and the “fine line effect” exists. As gate lengths become smaller, techniques for suppressing the fine line effect are required.
  • the first heat treatment that is, the titanium silicide layer silicided by performing silicidation, contains a myriad of high-resistance phase crystal grains called C49.
  • the high-resistance phase crystal grains undergo a phase transition to a low-resistance phase called C54 by a second heat treatment for activating the silicide layer.
  • arsenic ions are ion-implanted into the entire surface of a semiconductor substrate to amorphize a surface layer of a base layer of a gate electrode pattern shape made of a polycrystalline silicon film.
  • Arsenic is a Group V element and is an impurity for forming an n-type semiconductor region used to form an n-type semiconductor region.
  • the impurities for forming the n-type semiconductor region inhibit the phase transition from the high-resistance phase crystal grains (C49) to the low-resistance phase crystal grains (C54) due to the activation of the second heat treatment.
  • impurities for forming an n-type semiconductor region are implanted into the surface layer of the p-type semiconductor region, which is a source region and a drain region. Highly likely to occur.
  • An object of the present invention is to provide a technique capable of sufficiently suppressing a thin line effect of a silicide layer.
  • Another object of the present invention is to provide a technique capable of sufficiently suppressing the thin wire effect of the silicide layer without affecting the characteristics of the p-channel conductivity type field effect transistor.
  • Another object of the present invention is to increase the operating speed of a semiconductor integrated circuit device. It is to provide a technology that can.
  • a method for manufacturing a semiconductor integrated circuit device having a field effect transistor comprising forming a gate electrode pattern-shaped base layer made of a silicon film on a surface of an element formation region of a silicon substrate with a gate insulating film interposed therebetween. Forming a pair of semiconductor regions, which are a source region and a drain region, on a surface layer of an element formation region of the silicon substrate; and forming silicon on a surface layer of the base layer and a surface layer of the semiconductor region. Ion-implanting a heavier group IV element to form an amorphous layer; and forming a refractory metal film on the surface of the silicon substrate including on the surface of the amorphous layer. Forming a silicide layer by performing the following heat treatment, and then selectively removing the refractory metal film, and then performing a second heat treatment to activate the silicide layer.
  • FIG. 1 shows a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 3 is a schematic plan view showing a configuration of an inverter circuit.
  • FIG. 2 is a cross-sectional view taken along a line A_A shown in FIG.
  • FIG. 3 is a cross-sectional view for explaining a method of manufacturing the semiconductor integrated circuit device.
  • FIG. 4 is a cross-sectional view for explaining a method of manufacturing the semiconductor integrated circuit device.
  • FIG. 5 is a cross-sectional view for explaining a method of manufacturing the semiconductor integrated circuit device.
  • FIG. 6 is a cross-sectional view for explaining a method for manufacturing the semiconductor integrated circuit device.
  • FIG. 7 is a cross-sectional view for explaining a method of manufacturing the semiconductor integrated circuit device.
  • FIG. 8 is a cross-sectional view for explaining a method of manufacturing the semiconductor integrated circuit device.
  • FIG. 9 is a correlation diagram showing the relationship between the ion implantation energy of germanium and the gate resistance of the field-effect transistor.
  • FIG. 10 is a correlation diagram showing the relationship between the ion implantation dose of germanium and the current driving capability of the field effect transistor.
  • FIG. 11 is a cross-sectional view for explaining a conventional manufacturing method. BEST MODE FOR CARRYING OUT THE INVENTION
  • the semiconductor integrated circuit device of the present embodiment includes an inverter circuit including a p-channel conductivity type field effect transistor Qp and an n-channel conductivity type field effect transistor Qn. It is on the tower.
  • the semiconductor integrated circuit device has a configuration mainly including a p-type semiconductor substrate 1 made of single crystal silicon.
  • the element formation region of the p-type semiconductor substrate 1 is surrounded by a groove 4 formed in the element isolation region of the p-type semiconductor substrate 1 and a buried insulating film 7 buried in the groove 4. It is electrically separated from the formation area.
  • a silicon oxide film 5 formed by thermal oxidation is interposed between the groove 4 and the buried insulating film 7.
  • This silicon oxide film 5 is formed for the purpose of removing crystal defects generated during the processing of the groove 4.
  • the silicon oxide film 5 makes the upper edge of the groove 4 gentle, so that when a voltage is applied to the gate electrode G, the electric field concentrates on the upper edge of the groove 4 and the transistor characteristics fluctuate. It is formed for the purpose of suppressing.
  • n-type well region 8 is formed in the first element formation region of the p-type semiconductor substrate 1, and a p-type well region 9 is formed in the second element formation region. That is, the semiconductor integrated circuit device of the present embodiment is not limited to this structure, but has a twin-well structure.
  • a p-channel conductivity type field effect transistor Qp is formed in the first element forming region of the p-type semiconductor substrate 1, a p-channel conductivity type field effect transistor Qp is formed.
  • the p-channel conductivity type field effect transistor Qp is composed of, for example, a p-channel conductivity type MISFET (Metal Insulator Semiconductor Conductor Tied Effect Transistor) and has a channel forming region (n-type well region 8). ), Gate insulating film 10, a gate electrode G, a source region and a drain region.
  • the channel formation region is formed on the surface of the first element formation region, the gate insulating film 10 is formed on the channel formation region, and the gate electrode G is formed on the gate insulating film 10.
  • an n-channel conductivity type field effect transistor Qn is formed in the second element formation region of the p-type semiconductor substrate 1, an n-channel conductivity type field effect transistor Qn is formed.
  • This n-channel conductivity type field effect transistor Qn is composed of, for example, an n-channel conductivity type MISFET, and includes a channel formation region (P-type well region 9), a gate insulating film 10, a gate electrode G, a source region and a drain region. It is configured to be the main subject.
  • the channel formation region is formed on the surface of the second element formation region, the gate insulating film 10 is formed on the channel formation region, and the gate electrode G is formed on the gate insulating film 10.
  • the current flowing between the source region and the drain region is controlled by the gate voltage applied to the gate electrode G.
  • the gate electrode G is composed of a base layer 11 made of a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced, and a titanium silicide (Ti) formed on a surface portion of the base layer 11.
  • Six) Layer 20 A is mainly used.
  • Each of the source region and the drain region is mainly composed of a low impurity concentration p-type semiconductor region 12, a high impurity concentration p-type semiconductor region 15 and a titanium silicide layer 20 B. .
  • the low impurity concentration p-type semiconductor region 12 and the high impurity concentration p-type semiconductor region 15 are formed in the surface layer of the n-type well region 8, and the titanium silicide layer 20B is the high impurity concentration p-type semiconductor region 1. 5 is formed on the surface layer .
  • the low-impurity-concentration P-type semiconductor region 12 is formed in self-alignment with the base layer 11, and the high-impurity-concentration P-type semiconductor region 15 is provided so as to cover the side surface of the base layer 11. It is formed in a self-aligned manner with the side walls 14.
  • the field effect transistor QP of the present embodiment is not limited to this structure, but the LDD (L) is formed such that a part of the drain region on the channel forming region side is formed with a lower impurity concentration than the other regions. i ght ly D_oped_rain) structure.
  • the gate electrode G is composed of a base layer 11 made of a polycrystalline silicon film into which an impurity for reducing a resistance value is introduced, and a titanium silicide (T) formed on a surface portion of the base layer 11.
  • a Six) Layer 20 A is mainly used.
  • each of the source region and the drain region is mainly composed of an n-type semiconductor region 13 having a low impurity concentration, an n-type semiconductor region 16 having a high impurity concentration, and a titanium silicide layer 20B.
  • the low impurity concentration n-type semiconductor region 13 and the high impurity concentration n-type semiconductor region 16 are formed on the surface of the p-type well region 9, and the titanium silicide layer 20 B is a high impurity concentration n-type semiconductor region 1. 6 is formed on the surface layer.
  • the low impurity concentration n-type semiconductor region 13 is formed in a self-aligned manner with respect to the base layer 11, and the high impurity concentration n-type semiconductor region 16 is provided so as to cover the side surface of the base layer 11. It is formed in a self-aligned manner with the side wall spacers 14.
  • the field effect transistor Qn of the present embodiment has an LDD structure in which a part of the drain region on the channel forming region side is formed with a lower impurity concentration than the other regions.
  • each of the titanium silicide layers 20 A and 20 B is formed in a self-aligned manner with respect to the side wall spacer 14. Have been.
  • each of the titanium silicide layers 2 OA and 2 OB is formed in a self-alignment with the side wall spacer 14. That is, each of the field effect transistors Qp and Qn of the present embodiment is formed by a manufacturing process using a salicide technique.
  • Each of the field effect transistors Qp and Qn is covered with a silicon nitride film 21 formed by a plasma CVD (C_hemi ca 1 V_apor Reposition) method, and the silicon nitride film 21 is For example, it is covered with an interlayer insulating film 22 made of a silicon oxide film.
  • interlayer insulating film 22 made of a silicon oxide film.
  • the titanium silicide layer 20 B formed on the surface of the one P-type semiconductor region 15 is connected to the conductive buried plug 25 buried in the connection hole 24.
  • Wiring 26 A is electrically connected.
  • the conductive buried plug (buried in the connection hole 24) is formed in the titanium silicide layer 20 B formed on the surface of the other P-type semiconductor region 15.
  • Wiring 26 B is electrically connected via 25).
  • a conductive buried plug 25 buried in the connection hole 24 is provided in the titanium silicide layer 20 B formed in the surface layer of one n-type semiconductor region 16.
  • Wiring 26 A is electrically connected via
  • a conductive buried plug (buried in the connection hole 24) is formed in the titanium silicide layer 20 B formed in the surface layer of the other n-type semiconductor region 16. 2 5) Wiring through 2 6 C is electric Connected.
  • Both ends of the gate electrode G of the field-effect transistor Qp and ⁇ ends of the good electrode G of the field-effect transistor Qn are led out onto the element isolation region of the p-type semiconductor substrate 1.
  • One end of each of the two gate electrodes G is integrated on an element isolation region between the first element formation region and the second element formation region of the p-type semiconductor substrate 1 and electrically connected to each other. It is connected.
  • the titanium silicide layer 2OA is formed for the purpose of reducing the gate resistance of the gate electrode G
  • the titanium silicide layer 20B is formed for the purpose of reducing the resistance of the source region and the drain region and the contact resistance.
  • the titanium silicide layers (20 A, 20 B) are formed by a reaction between titanium (T 1) and silicon (S i).
  • This titanium silicide layer has a lower sheet resistance than a silicide layer formed by the reaction of silicon with a high melting point metal film such as molybdenum (Mo) or tungsten (W), and has a lower cobalt (Co) property.
  • Ni 1 silicide layer Since it has higher heat resistance than nickel (N 1) silicide layer, it is most suitable for lowering the resistance of the gate electrode and lowering the resistance of the source and drain regions.
  • the sheet resistance of the titanium silicide layer is a few ⁇ , and the sheet resistance of the polycrystalline silicon film into which the impurity is introduced and the semiconductor region formed by the introduction of the impurity is several hundred ⁇ / port.
  • the gate electrodes G of the p-channel conductivity type field effect transistor Qp and the n-channel conductivity type field effect transistor Qn are connected to a host made of a polycrystalline silicon film into which impurities are introduced.
  • the gate resistance of the gate electrode 11 can be reduced by using the structure mainly composed of the layer 11 and the titanium silicide layer 20 A provided on the surface of the base layer 11, so that the electric field can be reduced.
  • the operating speed of each of the effect transistors Qp and Qn can be increased.
  • the source region and the drain region of the field-effect transistor Qp have a structure in which the titanium silicide layer 20B is provided on the surface layer of the p-type semiconductor region 15, and the source region and the drain region of the field-effect transistor Qn are formed. Since the source region and the drain region have a structure in which the titanium silicide layer 20B is provided on the surface of the n-type semiconductor region 16, the resistance of the source region and the drain region and the contact resistance can be reduced. The operation speed of each of the field-effect transistors Qp and Qn can be increased. As a result, the speed of the semiconductor integrated circuit device can be increased.
  • the contact resistance of the source region and the drain region can be reduced, the number of contacts of wiring connected to each of the source region and the drain region can be reduced.
  • a large number of contacts for example, five to ten
  • the source region and the drain region have a structure having a titanium silicide layer, and therefore have substantially low contact resistance. Therefore, since it is not necessary to form a large number of contacts, a wiring 26D crossing over the field effect transistor Qp and a wiring 26E crossing over the field effect transistor Qn are arranged as shown in FIG. Can be placed.
  • a p-type semiconductor substrate 1 made of single crystal silicon is prepared.
  • a thermal oxidation treatment is performed to cover the entire surface on the surface of the p-type semiconductor substrate 1.
  • a silicon oxide film 2 having a thickness of about 0 [nm] is formed, and then a silicon nitride film 3 having a thickness of about 100 [nm] is formed on the silicon oxide film 2 by a CVD method. The steps so far are shown in FIG. 3 (A).
  • the resist mask is used as an etching mask, and the silicon nitride film 3, the silicon oxide film 2, the p-type semiconductor substrate
  • An etching process is sequentially performed on the element isolation region 1 to form a groove 4 having a depth of about 350 [nm] in the element isolation region of the p-type semiconductor substrate 1.
  • the etching process is performed by anisotropic dry etching such as RIE (Reactive_I_on ⁇ _tching). Thereafter, the etching mask is removed by asking. The steps so far are shown in Fig. 3 (B).
  • a thermal oxidation treatment is performed to oxidize the inner surface of the groove 4 to form a silicon oxide film 5 having a thickness of about 30 [nm]. This thermal oxidation treatment is performed for the purpose of removing crystal defects generated during the processing of the groove 4 and for making the upper edge of the groove 4 smooth.
  • the silicon nitride film 3 is used as an antioxidant film.
  • a silicon oxide film 6 having a thickness of about 360 [nm] is formed on the entire surface of the p-type semiconductor substrate 1 including the inside of the trench 4 by the CVD method.
  • the process up to this point is shown in Fig. 3 (C).
  • the silicon oxide film 6 on the surface of the p-type semiconductor substrate 1 is removed using a CMP (Chemical mechanical ⁇ _olishing) method, and a buried insulating film 7 is formed in the trench 4.
  • CMP Chemical mechanical ⁇ _olishing
  • the silicon nitride film 3 is used as a stopper during CMP.
  • the element formation region of the p-type semiconductor substrate 1 is formed into an element isolation region of the p-type semiconductor substrate 1.
  • the periphery is defined by the formed groove 4 and the buried insulating film 7 buried in the groove 4, and is electrically isolated from other element formation regions.
  • the silicon nitride film 3 remaining on the surface of the p-type semiconductor substrate 1 is removed.
  • phosphorus (P) ion is ion-implanted into the first element formation region of the p-type semiconductor substrate 1 to form an n-type well region 8.
  • the ion implantation of phosphorus ions is performed in a state where the second element formation region of the p-type semiconductor substrate 1 is covered with a resist mask.
  • Phosphorus ion implantation is performed in three steps.
  • the first ion implantation is performed under the condition that the energy amount is about 700 [KeV] and the dose amount is about 1 ⁇ 10 13 [atoms / cm 2 ].
  • the second ion implantation is performed under the condition that the energy amount is about 180 [KeV] and the dose amount is about 5 ⁇ 10 11 [atoms / cm 2 ].
  • the third ion implantation is performed under the condition that the energy amount is about 20 [K eV] and the dose amount is about 2 ⁇ 10 11 [atomsZcm 2 ].
  • ion implantation is a technique in which impurity ions are accelerated at a high voltage and implanted into a crystal.
  • polon (B) ions are ion-implanted into the second element formation region of the p-type semiconductor substrate 1 to form a p-type well region 9.
  • the ion implantation of the polon ions is performed while the first element formation region of the p-type semiconductor substrate 1 is covered with a resist mask.
  • Boron ion implantation is performed three times.
  • the first ion implantation is performed under the condition that the energy amount is about 300 [KeV] and the dose amount is about 1.5 ⁇ 10 13 [atoms / cm 2 ].
  • the second ion implantation is performed under the condition that the energy amount is about 60 [KeV] and the dose amount is about 5 ⁇ 10 11 [atoms / cm 2 ].
  • the third ion implantation Nerugi one weight 1 0 [K e V] around, it dose conducted under the conditions of about 2 X 1 0 11 [atoms / cm 2]. The steps so far are shown in FIG. 4 (F).
  • the silicon oxide film 2 remaining on the surface of the p-type semiconductor substrate 1 is removed by a wet etching method, and then subjected to a thermal oxidation treatment to form a first element of the p-type semiconductor substrate 1.
  • a gate insulating film 10 made of a silicon oxide film having a thickness of about 4 [nm] is formed on the surface of the region and the surface of the second element formation region, and then the surface of the gate insulating film 10 is formed.
  • a polycrystalline silicon film 11A having a thickness of about 300 [nm] is formed on the entire surface of the p-type semiconductor substrate 1 including the substrate.
  • Phosphorus (P) is introduced into the polycrystalline silicon film 11A at an impurity concentration of about 2 ⁇ 102 ° [atoms / cm 3 ] as an impurity for reducing the resistance value.
  • the steps so far are shown in FIG. 5 (G).
  • the polycrystalline silicon film 11 A is patterned into a gate electrode pattern shape to form a base layer 11 on the first element formation region and the second element formation region of the p-type semiconductor substrate 1. I do. This patterning is performed using a resist mask as an etching mask. The steps so far are shown in Fig. 5 (H).
  • boron fluoride (BF 2 ) ions are ion-implanted into the first element formation region of the p-type semiconductor substrate 1 to form a pair of low impurity concentration P-type semiconductors serving as a source region and a drain region. A region 12 is formed.
  • the ion implantation of the fluorinated fluoride ions is performed under the conditions that the energy amount is about 5 [KeV] and the dose amount is about 2 ⁇ 10 14 [atoms / cm 2 ].
  • the ion implantation of boron fluoride ions is performed while the second element formation region of the p-type semiconductor substrate 1 is covered with a resist mask.
  • arsenic (As) is formed in the second element formation region of the P-type semiconductor substrate 1.
  • Ions are implanted to form a pair of low impurity concentration n-type semiconductor regions 13 which are a source region and a drain region.
  • the arsenic ion implantation is performed under the condition that the energy amount is about 20 [K eV] and the dose amount is about 2 ⁇ 10 14 [at oms / cm 2 ].
  • the arsenic ion implantation is performed while the first element formation region of the p-type semiconductor substrate 1 is covered with a resist mask. The steps so far are shown in Fig. 5 (I).
  • the side wall spacer 14 is formed by forming an insulating film made of a silicon oxide film having a thickness of about 200 [nm] on the entire surface of the p-type semiconductor substrate 1 by the CVD method. Formed by anisotropic etching.
  • the side wall spacer 14 is formed with a width (thickness in the lateral direction) of about 0.13 [ ⁇ m]. The steps so far are shown in Fig. 6 (J).
  • boron fluoride (BF 2 ) ions are ion-implanted into the first element formation region of the p-type semiconductor substrate 1 to form a pair of high impurity concentration p-type semiconductors serving as a source region and a drain region.
  • An area 15 is formed.
  • the ion implantation of the fluorinated fluoride ion is performed under the conditions that the energy amount is about 50 [KeV] and the dose amount is about 2 ⁇ 10 15 [atoms / cm 2 ].
  • the ion implantation of boron fluoride is performed while the second element formation region of the p-type semiconductor substrate 1 is covered with a resist mask.
  • arsenic (As) ions are ion-implanted into the second element formation region of the P-type semiconductor substrate 1 to form a pair of high impurity concentration n-type semiconductor regions 16 serving as a source region and a drain region.
  • the amount of energy 8 0 [K e V] or so, a dose of 2 X 1 0 15 [at oms / cm 2 ].
  • the ion implantation of arsenic ions is performed in a state where the first element formation region of the p-type semiconductor substrate 1 is covered with a resist mask.
  • a heat treatment is applied to the p-type semiconductor region 12 and the p-type semiconductor region. 15, the n-type semiconductor region 13 and the n-type semiconductor region 16 are activated.
  • the heat treatment is performed for about 10 seconds in a nitrogen atmosphere of 950 [° C]. The steps so far are shown in FIG. 6 (K).
  • germanium (G e) ions 17, which are a group IV element heavier than silicon, are ion-implanted into the entire surface of the P-type semiconductor substrate 1, and the surface layer portion of the base layer 11 and the p-type semiconductor region 1
  • An amorphous layer (amorphous layer) 18 is formed on the surface layer portion 5 and the surface layer portion of the n-type semiconductor region 16. Ion implantation of germanium ions 1 7, the amount of energy 8 0 [K e V] around, dose conducted under the conditions of about 4 XI 0 14 [atoms / cm 2].
  • the range of the germanium ions 17 is 51.4 [nm], so that the surface portions of the base layer 11, the surface portions of the p-type semiconductor regions 15 and the n-type semiconductor regions 16 are formed.
  • the thickness of the amorphous layer 18 formed on the surface layer is about 50 [nm].
  • a titanium (T i) film 19 as a melting point metal film is formed by a sputtering method.
  • the titanium film 19 is formed with a thickness of about 40 [nm]. The steps so far are shown in FIG. 7 (M).
  • a first heat treatment is performed to react silicon (S i) of the amorphous layer 18 formed on the surface layer of the base layer 11 with titanium (T i) of the titanium film 19.
  • TiSix titanium silicide
  • TiSix silicon and n-type semiconductor regions 16 of the amorphous layer 18 formed on the surface of the p-type semiconductor region 15
  • the first heat treatment is performed for about 30 seconds in a nitrogen atmosphere at 65O [° C].
  • the unreacted titanium film 19 other than the region where the titanium silicide layers (20A, 20B) are formed is selectively removed, and then a second heat treatment is performed to perform the silicidation. Activate the layers (20A, 20B).
  • the second heat treatment is performed in a nitrogen atmosphere at 850 ° C. for about 10 seconds.
  • a base layer 11 made of a polycrystalline silicon film and a gate electrode G mainly composed of a titanium silicide layer 20A provided on the surface of the base layer 11 are formed.
  • a P-type semiconductor region 12 having a low impurity concentration, a p-type semiconductor region 15 having a high impurity concentration, and a titanium silicide layer 20B provided on a surface portion of the p-type semiconductor region 15 are mainly formed.
  • a source region and a drain region are formed.
  • the n-type semiconductor region 13 having a low impurity concentration, the n-type semiconductor region 16 having a high impurity concentration, and a titanium silicide layer 20 B provided on the surface of the n-type semiconductor region 16 are mainly used.
  • a source region and a drain region are formed.
  • the p-channel conductivity type field effect transistor QP and the n-channel conductivity type field effect transistor Qn are almost completed. The process up to this point is shown in Fig. 7 (O).
  • a silicon nitride film 21 having a thickness of about 50 [nm] is formed on the entire surface of the p-type semiconductor substrate 1 including the field effect transistor Qp and the field effect transistor Qn by a plasma CVD method. And then forming the silicon nitride An interlayer insulating film 22 made of a silicon oxide film is formed on the entire surface of the film 21 by a CVD method, and then the surface of the inter-brows insulating film 22 is planarized by a CMP method. Next, an etching process is performed on the interlayer insulating film 22 under the condition that a selectivity can be obtained with respect to the silicon nitride film 21 to form a connection hole 23. The etching process is performed using a resist mask as an etching mask. The steps so far are shown in Fig. 8 (P).
  • connection holes 24 connection holes 24.
  • FIG. 8 (Q) The steps so far are shown in FIG. 8 (Q).
  • a first tungsten (W) film having a thickness of about 100 [nm] is formed on the entire surface of the interlayer insulating film 22 including the inside of the connection hole 24 by a sputtering method.
  • a second tungsten film having a thickness of about 400 [nm] is formed on the entire surface of the first tungsten film by a CVD method, and then the first tungsten film on the interlayer insulating film 22 is formed.
  • the second tungsten film is removed by a CMP method to form a conductive embedded plug 25 in the connection hole 24.
  • an aluminum film having a thickness of about 500 [nm] is formed on the entire surface of the interlayer insulating film 22 including the surface of the buried plug 25 by a sputtering method.
  • a sputtering method By performing pattern jung on the film and forming wirings 26A to 26E, which are the first-layer metal wirings, the state shown in FIGS. 1 and 2 is obtained.
  • the amorphous layer 18 is formed by ion implantation of germanium ions 17 as shown in FIG. 6 (L).
  • Germanium is the same group IV element as silicon, and is not a p-type semiconductor, but an impurity used to form the n-type semiconductor region used to form the n-type semiconductor region. Since it is a neutral impurity which is not a P-type semiconductor region forming impurity used to form the body region, the titanium silicide layer 20 A formed on the surface layer of the base layer 11 in the first heat treatment is removed.
  • the phase transition from the high-resistance phase crystal grains (C49) to the low-resistance phase crystal grains (C54) is not hindered. Therefore, the number of high-resistance phase crystal grains (C49) remaining in the activated titanium silicide layer 20A can be reduced, so that the fine wire effect of the titanium silicide layer can be sufficiently suppressed.
  • germanium ions are implanted into the surface layer of each of the pair of P-type semiconductor regions, which are the source region and the drain region. Since the impurity is a conductive impurity, even if germanium ions are implanted to form the amorphous layer 18, the characteristics of the p-channel conductivity type field effect transistor Qp do not change. Therefore, the fine wire effect of the titanium silicide layer can be sufficiently suppressed without affecting the characteristics of the p-channel conductivity type field effect transistor Qp.
  • germanium is a Group IV element heavier than silicon
  • germanium ions are implanted to form the amorphous layer 18 so that silicon crystals can be efficiently destroyed and the amorphous layer 18 is formed.
  • the ion implantation dose required to perform the ion implantation can be minimized.
  • the crystal defects in the pair of p-type semiconductor regions 15 that are the source and drain regions of the field-effect transistor Qp and the pair of n-type semiconductors that are the source and drain regions of the field-effect transistor Qn The crystal defects in the region 16, that is, the occurrence of crystal defects in the substrate are minimized, and the redistribution of the impurity concentration caused by the crystal defects (the diffusion coefficient of the impurities is large when the defects are mediated). Therefore, fluctuations in the characteristics of the field-effect transistor due to the change in the impurity distribution shape can be suppressed.
  • the silicidation reaction between the silicon of the amorphous layer 18 formed on the surface of the base layer 11 and the titanium of the titanium film 19 is performed by the amorphous layer 18 and the titanium. Arising from the interface with the membrane 19.
  • recrystallization of the amorphous layer 18 occurs from the interface between the amorphous layer 18 and the underlying polycrystalline silicon film. Since the silicidation reaction is performed at a temperature higher than the recrystallization temperature of the amorphous layer 18, the recrystallization of the amorphous layer 18 proceeds during the silicidation reaction.
  • the amorphous layer 18 it is necessary to secure a certain thickness of the amorphous layer 18 in order to sufficiently bring out the effect of making the silicidation reaction uniform by amorphization.
  • To form the amorphous layer 18 with this required thickness it was experimentally demonstrated that it was necessary to set the ion implantation energy amount to a range not less than the thickness of the titanium film 19 to be formed. Confirmed. Therefore, by setting the amount of ion implantation energy for amorphization so that the range of the ions to be implanted is equal to or greater than the thickness of the titanium film to be formed later, the silicidation reaction is made uniform and the titanium silicide is formed. The thin line effect of the doped layer can be suppressed.
  • Fig. 9 shows an example.
  • the horizontal axis is the ion implantation energy (K eV) of germanium
  • the vertical axis is the gate sheet resistance ( ⁇ ⁇ ) of the field-effect transistor.
  • the ion implantation energy of germanium ions decreases, that is, the gate sheet resistance increases as the thickness of the amorphous layer decreases, and the thickness of the amorphous layer increases. Film thickness of 40 [nm]
  • the gate sheet resistance sharply increases at the same ion implantation energy of 60 [KeV].
  • Fig. 10 shows an example of the results of an experiment conducted with the germanium ion implantation energy set to 80 [KeV] for the relationship between the ion implantation dose of germanium and the current drive capability of the field effect transistor. Shown in the first 0 diagram, the horizontal axis represents the ion implantation dose of germanium (X 1 0 14 [atoms / cm 2]), the vertical axis represents the current drivability of the field effect transistor (m AZ 1 5 ⁇ m) outcome You.
  • the titanium silicide layer 20 B Silicon atoms in the semiconductor region are diffused and formed on the titanium film 19 side.
  • the bonds between silicon atoms are weakened, so that the silicon atoms are easily diffused, and a thicker titanium silicide layer 20B is formed as compared to a case where the amorphous state is not performed. Is done. This effect is remarkable in a place where the amount of the diffused silicon source is small, such as the end of the element isolation region of the p-type semiconductor substrate 1, and if the amorphous state is not performed, as shown in FIG. 11 (A), The thickness of the titanium silicide layer 30 is reduced at the end of the element isolation region.
  • the titanium silicide layer 30 is thin, when the silicon nitride film 21 is formed by the plasma CVD method, as shown in FIG. 11 (B), plasma damage 31 enters the p-type semiconductor region 15 and This causes a junction leak current. Further, as shown in FIG. 11 (C), damage 31 is also caused during the film formation by the sputtering method and the CVD method for forming the embedded plug 25. Therefore, when the field effect transistor is formed by using the salicidation technique in the element formation region of the semiconductor substrate 1 whose periphery is defined by the groove 4 and the buried insulating film 7 buried in the groove 4, the source region and the It is particularly important to form a silicide layer by making the surface layer of the semiconductor region that is the drain region amorphous.
  • germanium is used as an IV element heavier than silicon to perform amorphization.
  • amorphization may be performed using another IV element heavier than silicon. Good.
  • a cobalt (Co) film A refractory metal film selected from a nickel (Ni) film, a molybdenum (Mo) film, and a tungsten (W) film is used, and the metal of the refractory metal film, silicon of the base layer 11 and each semiconductor are used.
  • Area The silicide layer (CoSix layer, NiSix layer, MoSix layer, WSix layer) may be formed by reacting with silicon.
  • the suppression of the fine wire effect the suppression of the fine wire effect due to the non-uniformity of the phase transition has been described. It can be carried out.
  • the silicidation reaction is performed after being made amorphous, the crystal grains in the silicide layer become small, so that cracks at the crystal grain boundaries due to agglomeration of the crystal grains can be suppressed.
  • the present invention can be applied to a semiconductor integrated circuit device having a field-effect transistor having a single-drain structure.
  • the operation speed of the semiconductor integrated circuit device can be increased.

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Description

明 細 書 半導体集積回路装置の製造方法 技術分野
本発明は、 半導体集積回路装置に関し、 特に、 半導体集積回路装置の シリサイ ド（S i l i c i de ) 化技術に適用して有効な技術に関するものであ る。 背景技術
単結晶珪素からなる半導体基板を用いた半導体集積回路装置に塔載さ れる電界効果トランジスタは、 チャネル形成領域、 ゲート絶縁膜、 ゲ一 ト電極、 ソース領域及びドレイ ン領域である一対の半導体領域を主体と する構成になっている。 チャネル形成領域は半導体基板の素子形成領域 の表層部に形成され、 ゲート絶縁膜はチャネル形成領域上に形成され、 グート電極はグート絶縁膜上に形成され、 一対の半導体領域は半導体基 板の素子形成領域の表層部に形成されている。 ゲート電極の材料と して は、 一般的に半導体製造プロセスの高温度に耐える多結晶珪素膜が用い られている。
前記電界効果トランジスタは、 半導体集積回路装置の高集積化に伴つ て微細化されている。 この電界効果トランジスタの微細化は、 ゲー ト長 の縮小によるゲート抵抗の増加やソース領域及びドレイン領域である一 対の半導体領域の浅接合化（シャ口一化）によるソース抵抗、 ドレイ ン抵 抗及びコンタク ト抵抗の増加を招き、 高速動作の妨げになっている。 そこで、 多結晶珪素膜からなる母体層の表層部にこの母体層より もシ 一ト抵抗が低いシリサイ ド層を設けた構造でゲ一ト電極を構成し、 半導 体領域の表層部にこの半導体領域よりもシート抵抗が低いシリサイ ド層 を設けた構造でソース領域及びドレイ ン領域を構成して、 電界効果トラ ンジスタの動作速度の高速化を図っている。 この電界効果トランジスタ においては、 サリサイ ド（S alicide : S elf Aligned S ilicide) 技術 を用いた製造プロセスで形成される。 以下、 サリサイ ド技術を用いた電 界効果トランジスタの一般的な製造プロセスを示す。
まず、 単結晶珪素からなる半導体基板の素子形成領域間を電気的に分 離し、 その後、 熱酸化処理を施して前記半導体基板の素子形成領域の表 面上に酸化珪素膜からなるゲ一ト絶縁膜を形成する。
次に、 前記半導体基板の表面上の全面に抵抗値を低減する不純物が導 入された多結晶珪素膜を形成し、 その後、 前記多結晶珪素膜をゲート電 極パターン形状にパターンニングして母体層を形成する。
次に、 前記母体層を不純物導入用マスクとして使用し、 前記半導体基 板の素子形成領域に不純物をイオン注入してソース領域及びドレイン領 域である一対の半導体領域を形成する。
次に、 前記母体層の側面を絶縁膜からなるサイ ドウオールスぺーサで 被覆する。 サイ ドウオールスぺ一サは、 前記半導体基板の表面上の全面 に絶縁膜を形成した後、 この絶縁膜に異方性エッチングを施すことによ つて形成される。
次に、 前記母体層の表面上及び一対の半導体領域の表面上を含む半導 体基板の表面上の全面に、 チタン（T i )膜、 コバル ト （C o )膜、 -ッケ ル（N i )膜、 モ リ ブデン（M o )膜、 タングステン（W)膜等の高融点金属 膜を形成する。
次に、 第 1の熱処理を施し、 前記母体層の珪素（S i )及び一対の半導 体領域の珪素（S i )と高融点金属膜の金属とを反応させ、 母体層の表層 部及び一対の半導体領域の表層部にシリサイ ド層を形成する。
次に、 前記シリサイ ド層が形成された領域以外の未反応の高融点金属 膜を選択的に除去し、 その後、 第 2の熱処理を施して前記シリサイ ド層 を活性化することにより、 多結晶珪素膜からなる母体層及びこの母体層 の表層部に設けられたシリサイ ド層を主体とするゲート電極が形成され ると共に、 半導体領域及びこの半導体領域の表層部に設けられたシリサ ィ ド層を主体とするソース領域及びドレイ ン領域が形成される。
ところで、 前述のサリサイ ド技術においては高融点金属膜としてチタ ン膜が広く用いられているが、 このチタン膜で形成されたチタンシリサ ィ ド層には、 ゲート電極の線幅（ゲ一ト長方向の幅）が細くなるに従いシ ート抵抗が増加するという 「細線効果」 が存在し、 ゲート長の微細化に 伴い、 細線効果を抑制する技術が必要となってきている。
そこで、細線効果を抑制する技術が、 1 9 9 2 Symposium on V L S I Technology Digest oi 丄' echnical Papers, p 6 6〜 6 7 A New S alicide P rocess ( P A S E T ) for S ub-half Micron CMO S " に記載されている。 この技術は、 チタン膜を形成する前の段階にお いて、 半導体基板全面に砒素（A s )イオンをイオン注入し、 ゲート電極 パターン形状の母体層（多結晶珪素膜）の表層部を非晶質化（ァモルファ ス化）しておく ことにより、シリサイ ド化反応を均一化してチタンシリサ ィ ド層の細線効果を抑制している。
しかしながら、 本発明者等は、 前述の技術について検討した結果、 以 下の問題点を見出した。
第 1の熱処理、 即ちシリサイ ド化ァ二一ルを施してシリサイ ド化され たチタンシリサイ ド層には、 C 4 9 と呼ばれる高抵抗相の結晶粒が無数 に存在する。 この高抵抗相結晶粒は、 シリサイ ド層を活性化する第 2の 熱処理によって C 5 4 と呼ばれる低抵抗相に相転移される。
前述の細線効果抑制技術では、 半導体基板全面に砒素イオンをイオン 注入し、 多結晶珪素膜からなるゲート電極パターン形状の母体層の表層 部を非晶質化している。 砒素は V族元素であり、 n型半導体領域を形成 するのに用いられる n型半導体領域形成用不純物である。 この n型半導 体領域形成用不純物は、 第 2の熱処理の活性化による高抵抗相結晶粒（ C 4 9 )から低抵抗相結晶粒（C 5 4 )への相転移を阻害する。
即ち、 第 2の熱処理を施して活性化してもチタンシリサイ ド層には沢山 の高抵抗相結晶粒が残存するので、 細線効果を充分に抑制するのは困難 である。
また、 pチャネル導電型の電界効果トランジスタの場合、 ソース領域 及ぴドレイン領域である p型半導体領域の表層部に n型半導体領域形成 用不純物が注入されるため、 電界効果トランジスタの特性変動を引き起 こす可能性が高い。
本発明の目的は、 シリサイ ド層の細線効果を充分に抑制することが可 能な技術を提供することにある。
本発明の他の目的は、 pチャネル導電型電界効果トランジスタの特性 に影響を与えることなく、 シリサイ ド層の細線効果を充分に抑制するこ とが可能な技術を提供することにある。
本発明の他の目的は、 半導体集積回路装置の動作速度の高速化を図る ことが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述 及び添付図面によって明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記のとおりである。
( 1 ) 電界効果トランジスタを有する半導体集積回路装置の製造方法で あって、 珪素基板の素子形成領域の表面上にゲート絶縁膜を介在して珪 素膜からなるゲート電極パターン形状の母体層を形成し、 その後、 前記 珪素基板の素子形成領域の表層部にソース領域及びドレイ ン領域である 一対の半導体領域を形成する工程と、 前記母体層の表層部及び前記半導 体領域の表層部に珪素よりも重い IV族元素をイオン注入して非晶質層を 形成する工程と、 前記非晶質層の表面上を含む前記珪素基板の表面上に 高融点金属膜を形成し、 その後、 第 1の熱処理を施してシリサイ ド層を 形成し、 その後、 前記高融点金属膜を選択的に除去し、 その後、 第 2の 熱処理を施して前記シリサイ ド層を活性化する工程を備える。
( 2 ) 前記珪素よりも重い IV族元素のイオン注入は、 注入するイオンの 飛程が前記高融点金属膜の厚さ以上となるエネルギー量で行う。
( 3 ) 前記珪素より も重い IV族元素のイオン注入は、 1 X I 0 14 [atom s/cm2] 以上、 1 X 1 0 15 [atoms/cm2] 以下のドーズ量で行う。 図面の簡単な説明
第 1図は、 本発明の一実施形態である半導体集積回路装置に塔載され たィンバータ回路の構成を示す模式的平面図である。
第 2図は、 第 1図に示す A _ A線の位置で切った断面図である。
第 3図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 4図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 5図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 6図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 7図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 8図は、 前記半導体集積回路装置の製造方法を説明するための断面 図である。
第 9図は、 ゲルマニウムのイオン注入エネルギー量と電界効果トラン ジスタのゲ一トシ一ト抵抗との関係を示す相関図である。
第 1 0図は、 ゲルマニウムのイオン注入ドーズ量と電界効果トランジ スタの電流駆動能力との関係を示す相関図である。
第 1 1図は、 従来の製造方法を説明するための断面図である。 発明を実施するための最良の形態
以下、 本発明の構成について、 半導体集積回路装置に本発明を適用し た実施の形態とともに説明する。 なお、 実施形態を説明するための全図 において、 同一機能を有するものは同一符号を付け、 その繰り返しの説 明は省略する。
第 1図及び第 2図に示すように、 本実施形態の半導体集積回路装置は 、 pチャネル導電型の電界効果トランジスタ Q p及び nチャネル導電型 の電界効果トランジスタ Q nで構成されたィンバータ回路を塔載してい る。
前記半導体集積回路装置は、 単結晶珪素からなる p型半導体基板 1 を 主体とする構成になっている。 p型半導体基板 1 の素子形成領域は、 p 型半導体基板 1 の素子分離領域に形成された溝 4及びこの溝 4内に埋め 込まれた埋込絶縁膜 7によって周囲を規定され、 他の素子形成領域と電 気的に分離されている。 溝 4 と埋込絶縁膜 7 との間には、 熱酸化処理に よつて形成された酸化珪素膜 5が介在されている。 この酸化珪素膜 5は 、 溝 4の加工時に生じた結晶欠陥を除去する目的と して形成されている 。 更に、 酸化珪素膜 5は、 溝 4の上縁部をなだらかな形状にし、 ゲー ト 電極 Gに電圧を印加した時に溝 4の上縁部に電界が集中して トランジス タ特性が変動するのを抑制する目的として形成されている。
前記 p型半導体基板 1の第 1 の素子形成領域には n型ゥエル領域 8が 形成され、 第 2の素子形成領域には p型ゥエル領域 9が形成されている 。 即ち、 本実施形態の半導体集積回路装置は、 この構造に限定されない が、 ツインゥエル構造で構成されている。
前記 p型半導体基板 1 の第 1 の素子形成領域には pチャネル導電型の 電界効果トランジスタ Q pが構成されている。 この pチャネル導電型の 電界効果トランジスタ Q pは、 例えば pチャネル導電型 M I S F E T ( M etal I nsu lator S emi conductor t i e l d E ffect T ran s i st or) で構成され、 チャネル形成領域（n型ゥエル領域 8 )、 ゲート絶縁膜 1 0、 ゲート電極 G、 ソース領域及びドレイン領域を主体とする構成に なっている。 チャネル形成領域は第 1の素子形成領域の表層部に形成さ れ、 ゲート絶縁膜 1 0はチャネル形成領域上に形成され、 ゲート電極 G はゲ一ト絶縁膜 1 0上に形成されている。
前記 p型半導体基板 1の第 2の素子形成領域には nチャネル導電型の 電界効果トランジスタ Q nが構成されている。 この nチャネル導電型の 電界効果トランジスタ Q nは、 例えば nチャネル導電型 M I S F E Tで 構成され、 チャネル形成領域（P型ゥエル領域 9 )、 ゲート絶縁膜 1 0 、 ゲート電極 G、 ソース領域及びドレイン領域を主体とする構成になって いる。 チャネル形成領域は第 2の素子形成領域の表層部に形成され、 ゲ ート絶縁膜 1 0はチャネル形成領域上に形成され、 ゲート電極 Gはゲー ト絶縁膜 1 0上に形成されている。
前記電界効果トランジスタ Q p、 電界効果トランジスタ Q nの夫々は 、 ゲート電極 Gに印加されるゲ一ト電圧によってソース領域一 ドレイン 領域間に流れる電流が制御される。
前記電界効果トランジスタ Q Pにおいて、 ゲート電極 Gは、 抵抗値を 低減する不純物が導入された多結晶珪素膜からなる母体層 1 1及びこの 母体層 1 1の表層部に形成されたチタンシリサイ ド（T i S i x )層 2 0 Aを主体とする構成になっている。 また、 ソース領域、 ドレイン領域の 夫々は、 低不純物濃度の p型半導体領域 1 2、 高不純物濃度の p型半導 体領域 1 5及びチタンシリサイ ド層 2 0 Bを主体とする構成になってい る。 低不純物濃度の p型半導体領域 1 2及び高不純物濃度の p型半導体 領域 1 5は n型ゥエル領域 8の表層部に形成され、 チタンシリサイ ド層 2 0 Bは高不純物濃度の p型半導体領域 1 5の表層部に形成されている 。 低不純物濃度の P型半導体領域 1 2は母体層 1 1に対して自己整合で 形成され、 高不純物濃度の P型半導体領域 1 5は母体層 1 1の側面を被 覆するように設けられたサイ ドウオールスぺ一サ 1 4に対して自己整合 で形成されている。 即ち、 本実施形態の電界効果トランジスタ Q Pは、 この構造に限定されないが、 ドレイ ン領域のチャネル形成領域側の一部 がその他の領域の不純物濃度に比べて低い不純物濃度で形成された L D D ( L i ght l y D_oped _rain)構造で構成されている。
前記電界効果トランジスタ Q nにおいて、 ゲート電極 Gは、 抵抗値を 低減する不純物が導入された多結晶珪素膜からなる母体層 1 1及びこの 母体層 1 1 の表層部に形成されたチタンシリサイ ド（T i S i x )層 2 0 Aを主体とする構成になっている。 また、 ソース領域、 ドレイ ン領域の 夫々は、 低不純物濃度の n型半導体領域 1 3、 高不純物濃度の n型半導 体領域 1 6及びチタンシリサイ ド層 2 0 Bを主体とする構成になってい る。 低不純物濃度の n型半導体領域 1 3及び高不純物濃度の n型半導体 領域 1 6は p型ゥエル領域 9の表層部に形成され、 チタンシリサイ ド層 2 0 Bは高不純物濃度の n型半導体領域 1 6の表層部に形成されている 。 低不純物濃度の n型半導体領域 1 3は母体層 1 1に対して自己整合で 形成され、 高不純物濃度の n型半導体領域 1 6は母体層 1 1の側面を被 覆するように設けられたサイ ドウォールスぺーサ 1 4に対して自己整合 で形成されている。 即ち、 本実施形態の電界効果トランジスタ Q nは、 ドレイ ン領域のチャネル形成領域側の一部がその他の領域の不純物濃度 に比べて低い不純物濃度で形成された L D D構造で構成されている。 前記電界効果トランジスタ Q pにおいて、 チタンシリサイ ド層 2 0 A 、 2 0 Bの夫々はサイ ドウォールスぺーサ 1 4に対して自己整合で形成 されている。 また、 前記電界効果トランジスタ Q nにおいて、 チタンシ リサイ ド層 2 O A、 2 O Bの夫々はサイ ドウォールスぺーサ 1 4に対し て自己整合で形成されている。 即ち、 本実施形態の電界効果 トランジス タ Q p、 Q nの夫々は、 サリサイ ド技術を用いた製造プロセスで形成さ れている。
電界効果 トランジスタ Q p、 Q nの夫々はプラズマ C V D ( C_hemi c a 1 V_apor Repo s i t i on： プラズマ化学気相成長） 法で形成された窒化珪 素膜 2 1 で被覆され、 この窒化珪素膜 2 1 は例えば酸化珪素膜からなる 層間絶縁膜 2 2で被覆されている。 層間絶縁膜 2 2上には、 第 1層目の 金属配線である配線 2 6 A、 配線 2 6 B、 配線 2 6 C、 配線 2 6 D、 配 線 2 6 E等が延在している。
前記電界効果トランジスタ Q Pにおいて、 一方の P型半導体領域 1 5 の表層部に形成されたチタンシリサイ ド層 2 0 Bには、 接続孔 2 4内に 埋め込まれた導電性の埋込プラグ 2 5を介して配線 2 6 Aが電気的に接 続されている。 また、 他方の P型半導体領域 1 5の表層部に形成された チタンシリサイ ド層 2 0 Bには、 詳細に図示していないが、 接続孔 2 4 内に埋め込まれた導電性の埋込プラグ（2 5 )を介して配線 2 6 Bが電気 的に接続されている。
前記電界効果トランジスタ Q nにおいて、 一方の n型半導体領域 1 6 の表層部に形成されたチタンシリサイ ド層 2 0 Bには、 接続孔 2 4内に 埋め込まれた導電性の埋込プラグ 2 5を介して配線 2 6 Aが電気的に接 続されている。 また、 他方の n型半導体領域 1 6の表層部に形成された チタンシリサイ ド層 2 0 Bには、 詳細に図示していないが、 接続孔 2 4 内に埋め込まれた導電性の埋込プラグ（2 5 )を介して配線 2 6 Cが電気 的に接続されている。
前記電界効果トランジスタ Q pのゲ一ト電極 Gの両端部及び前記電界 効果トランジスタ Q nのグート電極 Gの两端部は p型半導体基板 1 の素 子分離領域上に引き出されている。 この 2つのゲート電極 Gの夫々の一 端部は、 p型半導体基板 1 の第 1 の素子形成領域と第 2の素子形成領域 との間の素子分離領域上において一体化され、 互いに電気的に接続され ている。
前記チタンシリサイ ド層 2 O Aはゲート電極 Gのゲート抵抗を低減す る目的で形成され、 前記チタンシリサイ ド層 2 0 Bはソース領域及びド レイン領域の抵抗、 及びコンタク ト抵抗を低減する目的で形成されてい る。 チタンシリサイ ド層（2 0 A， 2 0 B )は、 チタン（T 1 )と珪素（S i )との反応によつて形成される。 このチタンシリサイ ド層は、 モリブデン (M o ) , タングステン（W)等の高融点金属膜と珪素との反応によって形 成されるシリサイ ド層に比べて低いシート抵抗が得られ、コバルト（C o )、 二ッケル（N 1 )のシリサイ ド層に比べて耐熱性が高いので、 ゲート電 極の低抵抗化やソース領域及びドレイン領域の低抵抗化に最適である。 なお、 チタンシリサイ ド層のシート抵抗は数 Ωノロであり、 不純物が導 入された多結晶珪素膜及び不純物の導入によって形成された半導体領域 のシート抵抗は数百 Ω /口である。
このよ う に、 pチャネル導電型の電界効果トランジスタ Q p、 nチヤ ネル導電型の電界効果トランジスタ Q nの夫々のゲ一ト電極 Gを、 不純 物が導入された多結晶珪素膜からなる母体層 1 1及びこの母体層 1 1 の 表層部に設けられたチタンシリサイ ド層 2 0 Aを主体とする構造で構成 することにより、 ゲート電極 1 1のゲート抵抗を低減できるので、 電界 効果トランジスタ Q p 、 Q nの夫々の動作速度の高速化を図ることがで さる。
また、 電界効果トランジスタ Q p のソース領域及びドレイン領域を、 p型半導体領域 1 5の表層部にチタンシリサイ ド層 2 0 Bが設けられた 構造で構成し、 電界効果トラジスタ Q nのソース領域及びドレイ ン領域 を、 n型半導体領域 1 6 の表層部にチタンシリサイ ド層 2 0 Bが設けら れた構造で構成することにより、 ソース領域及びドレイ ン領域の抵抗、 及びコンタク ト抵抗を低減できるので、 電界効果トランジスタ Q p 、 Q nの夫々の動作速度の高速化を図ることができる。 この結果、 半導体集 積回路装置の高速化を図ることができる。
また、 ソース領域及ぴドレイ ン領域のコンタク ト抵抗を低減できるの で、 ソース領域、 ドレイン領域の夫々に接続される配線のコンタク ト数 を低減することができる。 通常、 ソース領域、 ドレイ ン領域の夫々に接 続される配線のコンタク トは、 接触抵抗の低減化を図る目的と して、 多 数個（例えば五〜十個）形成されるが、 本実施形態においてソース領域及 ぴドレイン領域はチタンシリサイ ド層を有する構成になっているので、 実質的なコンタク ト抵抗は低い。 従って、 コンタク トを多数形成する必 要が無いので、 図 1に示すように、 電界効果トランジスタ Q p上を横切 る配線 2 6 D及び電界効果トランジスタ Q n上を横切る配線 2 6 Eを配 置することができる。
次に、 前記半導体集積回路装置の製造方法について、 第 3図乃至第 8 図を用いて説明する。
まず、 単結晶珪素からなる p型半導体基板 1 を用意する。
次に、 熱酸化処理を施して前記 p型半導体基板 1の表面上の全面に 1 0 [ n m] 程度の厚さの酸化珪素膜 2を形成し、 その後、 前記酸化珪素 膜 2上に C V D法で 1 0 0 [n m] 程度の厚さの窒化珪素膜 3を形成す る。 ここまでの工程を第 3図（A)に示す。
次に、 前記 p型半導体基板 1の素子形成領域上にレジス トマスクを形 成した後、 前記レジス トマスクをエッチングマスクと して使用し、 前記 窒化珪素膜 3、 酸化珪素膜 2、 p型半導体基板 1 の素子分離領域にエツ チング処理を順次施して、 p型半導体基板 1の素子分離領域に 3 5 0 [ n m ] 程度の深さの溝 4を形成する。 エッチング処理は、 例えば R I E ( Reactive _I_on ^_tching) 等の異方性ドライエッチングで行う。 この後 、 前記エッチングマスクをアツシングして除去する。 ここまでの工程を 第 3図（B)に示す。
次に、 熱酸化処理を施し、 前記溝 4の内面を酸化して 3 0 [ n m] 程 度の厚さの酸化珪素膜 5を形成する。 この熱酸化処理は、 溝 4の加工時 において生じた結晶欠陥を除去する目的、 及び溝 4の上縁部をなだらか な形状にする目的で行う。 この工程において、 窒化珪素膜 3は酸化防止 膜と して使用される。
次に、 前記溝 4内を含む p型半導体基板 1の表面上の全面に C VD法 で 3 6 0 [ n m] 程度の厚さの酸化珪素膜 6を形成する。 ここまでのェ 程を第 3図（C)に示す。
次に、 CMP (Chemical echanical ^_olishing： 化学的機械研磨 ) 法を使用し、 前記 p型半導体基板 1の表面上の酸化珪素膜 6を除去し て、 前記溝 4内に埋込絶縁膜 7を形成する。 この工程において、 窒化珪 素膜 3は CM P時のス トッパとして使用される。 この工程により、 p型 半導体基板 1 の素子形成領域は、 p型半導体基板 1 の素子分離領域に形 成された溝 4及びこの溝 4内に埋め込まれた埋込絶縁膜 7によって周囲 を規定され、 他の素子形成領域と電気的に分離される。
ここまでの工程を第 4図（D)に示す。
次に、 第 4図（E)に示すように、 前記 p型半導体基板 1 の表面上に残 存する窒化珪素膜 3を除去する。
次に、 前記 p型半導体基板 1 の第 1の素子形成領域に例えば燐（P)ィ オンをィオン注入して n型ゥエル領域 8を形成する。 燐イオンのイオン 注入は p型半導体基板 1 の第 2の素子形成領域上をレジス トマスクで覆 つた状態で行う。 燐イオンのイオン注入は 3回に分けて行う。
1 回目のイオン注入は、 エネルギー量が 7 0 0 [K e V] 程度、 ドーズ 量が 1 X 1 0 13 [atoms/cm2] 程度の条件下で行う。 2回目のイオン注 入は、 エネルギー量が 1 8 0 [K e V] 程度、 ドーズ量が 5 X 1 0 11 [ atoms/cm2] 程度の条件下で行う。 3回目のイオン注入は、 エネルギー 量が 2 0 [K e V] 程度、 ド一ズ量が 2 X 1 0 1 1 [atomsZcm2] 程度の 条件下で行う。 ここで、 イオン注入とは、 不純物イオンを高電圧で加速 して結晶中に打ち込む技術である。
次に、 前記 p型半導体基板 1 の第 2の素子形成領域に例えばポロン（ B)イオンをイオン注入して p型ゥエル領域 9を形成する。ポロンイオン のイオン注入は、 p型半導体基板 1 の第 1の素子形成領域上をレジス ト マスクで覆った状態で行う。 ボロンイオンのイオン注入は 3回に分けて 行う。 1 回目のイオン注入は、 エネルギー量が 3 0 0 [K e V] 程度、 ドーズ量が 1 . 5 X 1 0 13 [atoms/cm2] 程度の条件下で行う。 2回目 のイオン注入は、 エネルギー量が 6 0 [K e V] 程度、 ドーズ量が 5 X 1 0 11 [atoms/cm2] 程度の条件下で行う。 3回目のイオン注入は、 ェ ネルギ一量が 1 0 [K e V] 程度、 ドーズ量が 2 X 1 0 11 [atoms/cm2 ] 程度の条件下で行う。 ここまでの工程を第 4図（F)に示す。
次に、 前記 p型半導体基板 1の表面上に残存する酸化珪素膜 2をゥェ ッ トエッチング法で除去し、 その後、 熱酸化処理を施して p型半導体基 板 1の第 1の素子形成領域の表面上及び第 2の素子形成領域の表面上に 4 [ n m] 程度の厚さの酸化珪素膜からなるゲート絶縁膜 1 0を形成し 、 その後、 前記ゲート絶縁膜 1 0の表面上を含む p型半導体基板 1の表 面上の全面に 3 0 0 [ n m] 程度の厚さの多結晶珪素膜 1 1 Aを形成す る。 この多結晶珪素膜 1 1 Aには、 抵抗値を低減する不純物と して燐（ P)が 2 X 1 02° [atoms/cm3] 程度の不純物濃度で導入されている。 ここまでの工程を第 5図（G)に示す。
次に、 前記多結晶珪素膜 1 1 Aをゲート電極パターン形状にパターン ユングして、 p型半導体基板 1の第 1 の素子形成領域上及び第 2の素子 形成領域上に母体層 1 1を形成する。 このパターンニングは、 レジス ト マスクをエッチングマスクにして行う。 ここまでの工程を第 5図（H)に 示す。
次に、 前記 p型半導体基板 1の第 1 の素子形成領域に例えばフッ化ボ ロン（B F 2 )イオンをイオン注入して、 ソース領域及びドレイ ン領域で ある一対の低不純物濃度の P型半導体領域 1 2を形成する。 フッ化ポロ ンイオンのイオン注入は、 エネルギー量が 5 [K e V] 程度、 ドーズ量 が 2 X 1 0 14 [atoms/cm2] 程度の条件下で行う。 フッ化ボロンイオン のイオン注入は、 p型半導体基板 1の第 2の素子形成領域上をレジス ト マスクで覆った状態で行う。
次に、前記 P型半導体基板 1の第 2の素子形成領域に例えば砒素（A s ) イオンをイオン注入して、 ソース領域及びドレイ ン領域である一対の 低不純物濃度の n型半導体領域 1 3を形成する。 砒素イオンのイオン注 入は、 エネルギー量が 2 0 [K e V] 程度、 ドーズ量が 2 X 1 0 14 [at oms/cm2] 程度の条件下で行う。 砒素イオンのイオン注入は、 p型半導 体基板 1の第 1の素子形成領域上をレジス トマスクで覆った状態で行う 。 ここまでの工程を第 5図（ I )に示す。
次に、 前記母体層 1 1 の側面を絶縁膜からなるサイ ドウォ一ルスぺー サ 1 4で被覆する。 サイ ドウォールスぺーサ 1 4は、 p型半導体基板 1 の表面上の全面に C VD法で 2 0 0 [ n m] 程度の厚さの酸化珪素膜か らなる絶縁膜を形成した後、 この絶縁膜に異方性エッチングを施すこと によって形成される。 サイ ドウォールスぺ一サ 1 4は、 0. 1 3 [ μ m ] 程度の幅（横方向の厚さ）で形成する。 ここまでの工程を第 6図（J )に 示す。
次に、 前記 p型半導体基板 1 の第 1の素子形成領域に例えばフッ化ボ ロン（B F 2 )イオンをイオン注入して、 ソース領域及びドレイ ン領域で ある一対の高不純物濃度の p型半導体領域 1 5を形成する。 フッ化ポロ ンイオンのイオン注入は、 エネルギー量が 5 0 [ K e V] 程度、 ドーズ 量が 2 X 1 0 15 [atoms/cm2] 程度の条件下で行う。 フッ化ボ口ンィォ ンのイオン注入は、 p型半導体基板 1の第 2の素子形成領域上をレジス トマスクで覆った状態で行う。
次に、前記 P型半導体基板 1の第 2の素子形成領域に例えば砒素（A s ) イオンをイオン注入して、 ソース領域及びドレイ ン領域である一対の 高不純物濃度の n型半導体領域 1 6を形成する。 砒素イオンのイオン注 入は、 エネルギー量が 8 0 [K e V] 程度、 ドーズ量が 2 X 1 015 [at oms/cm2] 程度の条件下で行う。 砒素イオンのイオン注入は、 p型半導 体基板 1 の第 1 の素子形成領域上をレジス トマスクで覆った状態で行う 次に、 熱処理を施し、 前記 P型半導体領域 1 2、 p型半導体領域 1 5 、 n型半導体領域 1 3及ぴ n型半導体領域 1 6を活性化する。 熱処理は 、 9 5 0 [°C] の窒素雰囲気中で約 1 0秒間行う。 ここまでの工程を第 6図（K)に示す。
次に、 前記 P型半導体基板 1 の全面に珪素より も重い IV族元素である ゲルマニウム（G e )イオン 1 7をイオン注入して、 前記母体層 1 1の表 層部、 p型半導体領域 1 5の表層部及び n型半導体領域 1 6の表層部に 非晶質層（アモルファス層） 1 8を形成する。 ゲルマニウムイオン 1 7の イオン注入は、 エネルギー量が 8 0 [K e V] 程度、 ドーズ量が 4 X I 014 [atoms/cm2] 程度の条件下で行う。 この工程において、 ゲルマ二 ゥムイオン 1 7の飛程は 5 1 . 4 [ n m] であるので、 母体層 1 1の表 層部、 p型半導体領域 1 5の表層部及び n型半導体領域 1 6の表層部に 形成された非晶質層 1 8の厚さは、 約 5 0 [ n m] となる。 ここまでの 工程を第 6図（L)に示す。
次に、 自然化膜等を除去して前記非晶質層 1 8の表面を露出させた後 、 前記非晶質層 1 8の表面上を含む p型半導体基板 1の表面上の全面に 高融点金属膜であるチタン（T i )膜 1 9をスパッタ法で形成する。
チタン膜 1 9は 4 0 [ n m] 程度の厚さで形成する。 ここまでの工程を 第 7図（M)に示す。
次に、 第 1 の熱処理を施し、 前記母体層 1 1 の表層部に形成された非 晶質層 1 8の珪素（S i )と前記チタン膜 1 9のチタン（T i )とを反応さ せてチタンシリサイ ド（T i S i X )層 2 0 Aを形成すると共に、 前記 p 型半導体領域 1 5の表層部に形成された非晶質層 1 8の珪素及び n型半 導体領域 1 6の表層部に形成された非晶質層 1 8の珪素と前記チタン膜 1 9のチタンとを反応させてチタンシリサイ ド （T i S i X ) 層 2 0 B を形成する。 第 1の熱処理は、 6 5 0 [°C] の窒素雰囲気中で約 3 0秒 間行う。
次に、 前記チタンシリサイ ド層（2 0 A， 2 0 B)が形成された領域以 外の未反応のチタン膜 1 9を選択的に除去し、 その後、 第 2の熱処理を 施して前記シリサイ ド層（2 0 A， 2 0 B)を活性化する。 第 2の熱処理 は、 8 5 0 [°C] の窒素雰囲気中で約 1 0秒間行う。 この工程により、 多結晶珪素膜からなる母体層 1 1及びこの母体層 1 1の表層部に設けら れたチタンシリサイ ド層 2 0 Aを主体とするゲート電極 Gが形成される 。 また、 低不純物濃度の P型半導体領域 1 2、 高不純物濃度の p型半導 体領域 1 5及ぴこの p型半導体領域 1 5の表層部に設けられたチタンシ リサイ ド層 2 0 Bを主体とするソース領域及びドレイ ン領域が形成され る。 また、 低不純物濃度の n型半導体領域 1 3、 高不純物濃度の n型半 導体領域 1 6及びこの n型半導体領域 1 6の表層部に設けられたチタン シリサイ ド層 2 0 Bを主体とするソース領域及びドレイ ン領域が形成さ れる。 また、 pチャネル導電型の電界効果トランジスタ Q P及び nチヤ ネル導電型の電界効果トランジスタ Q nがほぼ完成する。 ここまでのェ 程を第 7図（O)に示す。
次に、 前記電界効果トランジスタ Q p上及び電界効果トランジスタ Q n上を含む p型半導体基板 1の表面上の全面に 5 0 [ n m] 程度の厚さ の窒化珪素膜 2 1 をプラズマ CVD法で形成し、 その後、 前記窒化珪素 膜 2 1上の全面に酸化珪素膜からなる層間絶縁膜 2 2を C V D法で形成 し、 その後、 前記眉間絶縁膜 2 2の表面を C M P法により平坦化する。 次に、 前記窒化珪素膜 2 1 に対して選択比がとれる条件で前記層間絶 縁膜 2 2にェツチング処理を施して接続孔 2 3を形成する。 ェツチング 処理はレジス トマスクをエッチングマスクにして行う。 ここまでの工程 を第 8図（P )に示す。
次に、 前記チタンシリサイ ド層（2 0 A， 2 0 B )及ぴ酸化珪素膜に対 して選択比がとれる条件で前記窒化珪素膜 2 1にエッチング処理を施し て接続孔 2 4を形成する。 ここまでの工程を第 8図（Q )に示す。
次に、 前記接続孔 2 4内を含む層間絶縁膜 2 2の表面上の全面に 1 0 0 [ n m ] 程度の厚さの第 1のタングステン（W)膜をスパッタ法で形成 し、 その後、 前記第 1のタングステン膜の表面上の全面に 4 0 0 [ n m ] 程度の厚さの第 2のタングステン膜を C V D法で形成し、 その後、 前 記層間絶縁膜 2 2上の第 1及ぴ第 2のタングステン膜を C M P法で除去 して前記接続孔 2 4内に導電性の埋込プラグ 2 5を形成する。
次に、 前記埋込プラグ 2 5の表面上を含む前記層間絶縁膜 2 2の表面 上の全面に 5 0 0 [ n m ] 程度の厚さのアルミニウム膜をスパッタ法で 形成し、 その後、 前記アルミニウム膜にパターンユングを施して第 1層 目の金属配線である配線 2 6 A〜配線 2 6 E等を形成することにより、 第 1図及び第 2図に示す状態となる。
本実施形態の製造プロセスにおいて、 非晶質層 1 8は、 第 6図（L )に 示すように、 ゲルマニウムイオン 1 7のィオン注入によって形成されて いる。 ゲルマニウムは珪素と同じ IV族元素であり、 n型半導体領域を形 成するのに用いられる n型半導体領域形成用不純物ではなく、 p型半導 体領域を形成するのに用いられる P型半導体領域形成用不純物でもない 中性の不純物であるため、 第 1の熱処理で母体層 1 1 の表層部に形成さ れたチタンシリサイ ド層 2 0 Aを第 2の熱処理によって活性化する際、 高抵抗相結晶粒（C 4 9 )から低抵抗相結晶粒（C 5 4 )への相転移が阻害 されることはない。 従って、 活性化されたチタンシリサイ ド層 2 0 Aに 残存する高抵抗相結晶粒（C 4 9 )の数を低減できるので、 チタンシリサ ィ ド層の細線効果を充分に抑制することができる。
また、 pチャネル導電型電界効果トランジスタ Q pの場合、 ソ一ス領 域及ぴドレイン領域である一対の P型半導体領域の夫々の表層部にゲル マニウムイオンがイオン注入されるが、 ゲルマニウムは中性の不純物で あるため、 ゲルマニウムイオンを注入して非晶質層 1 8を形成しても p チャネル導電型電界効果トランジスタ Q pの特性が変動することはない 。 従って、 pチャネル導電型電界効果トランジスタ Q pの特性に影響を 与えることなく、 チタンシリサイ ド層の細線効果を充分に抑制すること ができる。
また、 ゲルマニウムは珪素より重い IV族元素であるので、 ゲルマニウ ムイオンをイオン注入して非晶質層 1 8を形成することにより、 珪素の 結晶を効率良く破壊でき、 非晶質層 1 8を形成するのに必要なイオン注 入のドーズ量を最小限とすることができる。 これにより、 電界効果トラ ンジスタ Q pのソース領域及びドレイン領域である一対の p型半導体領 域 1 5内における結晶欠陥並びに電界効果トランジスタ Q nのソース領 域及びドレイン領域である一対の n型半導体領域 1 6内における結晶欠 陥、 即ち基板内における結晶欠陥の発生を最小限と し、 結晶欠陥に起因 する不純物濃度の再分布 （欠陥を媒介すると不純物の拡散係数が大きく なり、 不純物分布形状が変動する現象） による電界効果トランジスタ特 性の変動を抑制することができる。
本実施形態の製造プロセスにおいて、 母体層 1 1の表層部に形成され た非晶質層 1 8の珪素とチタン膜 1 9のチタンとのシリサイ ド化反応は 、 非晶質層 1 8 とチタン膜 1 9 との界面から生じる。 一方、 非晶質層 1 8の再結晶化は、 非晶質層 1 8 とその下層の多結晶珪素膜との界面から 生じる。 シリサイ ド化反応は非晶質層 1 8の再結晶化温度より も高い温 度で行なわれるので、 シリサイ ド化反応中に非晶質層 1 8の再結晶化が 進行する。 このため、 非晶質化によるシリサイ ド化反応均一化の効果を 充分に引き出すには、 非晶質層 1 8の厚さをある程度確保する必要があ る。 この確保すべき厚さで非晶質層 1 8を形成するには、 成膜するチタ ン膜 1 9の厚さ以上の飛程にイオン注入のエネルギー量を設定する必要 があることを実験的に確認した。 従って、 注入するイオンの飛程がその 後に成膜されるチタン膜の厚さ以上となるように非晶質化のイオン注入 エネルギー量を設定することにより、 シリサイ ド化反応を均一化してチ タンシリサイ ド層の細線効果を抑制することができる。 ゲルマニウムの イオン注入エネルギー量と電界効果トランジスタのゲ一トシ一ト抵抗と の関係について、 ゲルマニウムのィオン注入ドーズ量を 4 X 1 0 1 4 [ at oras/ cm2 ] に設定して行った実験結果の一例を第 9図に示す。 第 9図に おいて、 横軸はゲルマニウムのイオン注入エネルギー量 （K e V ) であ り、 縦軸は電界効果トランジスタのゲートシート抵抗（Ωノロ）である。 第 9図に示すように、 ゲルマニウムイオンのィオン注入エネルギー量が 小さくなる、 即ち非晶質層の厚さが薄くなるに従ってゲートシート抵抗 が増加し、 非晶質層の厚さが成膜するチタン膜の厚さ 4 0 [ n m ] とほ ぼ同一となる 6 0 [K e V ] のイオン注入エネルギー量を境にして急激 にゲートシート抵抗が増加している。
本実施形態の製造プロセスにおいて、 珪素より重い IV族元素であるゲ ルマニウムをイオン注入する場合、 珪素の結晶を充分に破壊して非晶質 化するには、 1 X 1 0 14 [atoms/cm2] 以上の ドーズ量が必要である。 一方、 必要以上にドーズ量を増加させると、 電界効果トランジスタ Q p のソース領域及びドレイ ン領域である一対の p型半導体領域 1 5内にお ける結晶欠陥並びに電界効果トランジスタ Q nのソース領域及びドレイ ン領域である一対の n型半導体領域 1 6内における結晶欠陥、 即ち基板 内における結晶欠陥が大量に発生して、 前述したように結晶欠陥に起因 する不純物の再分布 （欠陥を媒介すると不純物の拡散係数が大きくなり 、 不純物分布形状が変動する現象） によって電界効果トランジスタの特 性変動を引き起こし、 その変動はドーズ量の増加に伴い大きくなる。 ゲ ルマニウムのイオン注入ドーズ量と電界効果トランジスタの電流駆動能 力との関係について、 ゲルマニウムのイオン注入エネルギー量を 8 0 [ K e V] に設定して行った実験結果の一例を第 1 0図に示す。 第 1 0図 において、 横軸はゲルマニウムのイオン注入ドーズ量（X 1 0 14 [atoms /cm2] )であり、縦軸は電界効果トランジスタの電流駆動能力（m AZ 1 5 μ m )でめる。
細線効果抑制には 4 X 1 0 14 [atoms/cm2] 程度のドーズ量で充分な ので、 ドーズ量を 1 X 1 0 15 [atoms/cm2] 以下に抑えることにより、 電界効果トランジスタ特性への影響を抑えつつ、 チタンシリサイ ド層の 細線効果を抑制することができる。
本実施形態の製造プロセスにおいて、 チタンシリサイ ド層 2 0 Bは、 チタン膜 1 9側に半導体領域の珪素原子が拡散して形成される。 珪素の 結晶を非晶質化すると、 珪素原子間の結合が弱くなるため、 珪素原子が 拡散し易く なり、 非晶質化を行なわなかった場合に比べて厚いチタンシ リサイ ド層 2 0 Bが形成される。 この効果は、 p型半導体基板 1 の素子 分離領域端部のように拡散する珪素源が少ない場所において顕著となり 、 非晶質化を行なわないと、 第 1 1図（A )に示すように、 素子分離領域 端部においてチタンシリサイ ド層 3 0の膜厚が薄くなる。
チタンシリサイ ド層 3 0が薄いと、 プラズマ C V D法で窒化珪素膜 2 1 を形成する際、 第 1 1図（B )に示すように、 プラズマによる損傷 3 1が p型半導体領域 1 5に入り、 接合リーク電流の原因となる。 また、 第 1 1図（C )に示すように、 埋込プラグ 2 5を形成するためのスパッタ法ゃ C V D法による成膜時にも損傷 3 1が入る。 従って、 溝 4及びこの溝 4 内に埋め込まれた埋込絶縁膜 7によって周囲が規定された半導体基板 1 の素子形成領域にサリサイ ド化技術を用いて電界効果トラジスタを形成 する場合、 ソース領域及びドレイン領域である半導体領域の表層部を非 晶質化してシリサイ ド層を形成することは特に重要である。
なお、 本実施形態では、 珪素より重い IV元素と してゲルマニウムを用 いて非晶質化を行った例について説明したが、 珪素より重い他の IV元素 を用いて非晶質化を行ってもよい。
また、 本実施形態では、 母体層 1 1の珪素及び各半導体領域の珪素と チタン膜 1 9のチタンとを反応させてチタンシリサイ ド層を形成した例 について説明したが、 コバルト（C o )膜、 ニッケル（N i )膜、 モリブデ ン（M o )膜、 タングステン（W )のうちのいずれかの高融点金属膜を用い 、 これらの高融点金属膜の金属と母体層 1 1の珪素及び各半導体領域の 珪素とを反応させてシリサイ ド層 （C o S i x層， N i S i x層， M o S i x層， W S i x層） を形成してもよい。
また、 本実施形態では、 細線効果抑制と して、 相転移の不均一性によ る細線効果抑制について説明したが、 本発明は結晶粒の凝集による結晶 粒界の亀裂によって生じる細線効果抑制も行うことができる。 非晶質化 してシリサイ ド化反応を行う と、 シリサイ ド層の結晶粒が小さくなるの で、 結晶粒の凝集による結晶粒界の亀裂を抑制できる。
また、 本実施形態では、 単結晶珪素からなる半導体基板を用いた例に ついて説明したが、 単結晶珪素からなる基板上にェピタキシャル層が形 成された半導体基板であってもよい。
以上、 本発明者によってなされた発明を、 前記実施形態に基づき具体 的に説明したが、 本発明は、 前記実施形態に限定されるものではなく、 その要旨を逸脱しない範囲において種々変更可能であることは勿論であ る。
例えば、 本発明は、 シングル ' ドレイ ン構造で構成された電界効果ト ランジスタを有する半導体集積回路装置に適用できる。 産業上の利用可能性
シリサイ ド層の細線効果を充分に抑制することが可能となる。
また、 p チャネル導電型電界効果トランジスタの特性に影響を与える ことなく、 シリサイ ド層の細線効果を充分に抑制することが可能となる また、 電界効果トランジスタの特性変動を抑制することが可能となる また、 半導体集積回路装置の動作速度の高速化を図ることが可能とな る。

Claims

B肓 求 の 範 囲
1 . 電界効果トランジスタを有する半導体装置の製造方法であって、 珪素基板の素子形成領域の表面上にゲ一ト絶縁膜を介在して珪素膜か らなるゲート電極パターン形状の母体層を形成し、 その後、 前記珪素基 板の素子形成領域の表層部にソース領域及びドレイン領域である一対の 半導体領域を形成する工程と、
前記母体層の表層部及び前記半導体領域の表層部に珪素より も重い IV 族元素をイオン注入して非晶質層を形成する工程と、
前記非晶質層の表面上を含む前記珪素基板の表面上に高融点金属膜を 形成し、 その後、 第一の熱処理を施してシリサイ ド層を形成し、 その後 、 前記高融点金属膜を選択的に除去し、 その後、 第二の熱処理を施して 前記シリサイ ド層を活性化する工程を備えたことを特徴とする半導体装 置の製造方法。
2 . 前記珪素より も重い IV族元素のイオン注入は、 注入するイオンの 飛程が前記高融点金属膜の厚さ以上となるエネルギー量で行うことを特 徴とする請求の範囲第 1項に記載の半導体装置の製造方法。
3 . 前記珪素よりも重い IV族元素のイオン注入は、 1 X 1 0 1 4 [ atom s/ cm2 ] 以上、 1 X 1 0 1 5 [ atoms/ cm 2 ] 以下のドーズ量で行うことを 特徴とする請求の範囲第 1項又は請求の範囲第 2項に記載の半導体装置 の製造方法。
4 . 第 1導電型電界効果トランジスタ及び第 2導電型電界効果トラン ジスタを有する半導体装置の製造方法であって、
珪素基板の第 1の素子形成領域、 第 2の素子形成領域の夫々の表面上 にゲート絶縁膜を介在して珪素膜からなるゲ一ト電極パターン形状の母 体層を形成し、 その後、 前記珪素基板の第 1の素子形成領域にソース領 域及びドレイ ン領域である一対の第 1導電型半導体領域を形成すると共 に、 前記珪素基板の第 2の素子形成領域にソース領域及びドレイ ン領域 である一対の第 2導電型半導体領域を形成する工程と、
前記母体層の表層部、 前記第 1導電型半導体領域の表層部及び前記第 2導電型半導体領域の表層部に珪素よりも重い IV族元素をイオン注入し て非晶質層を形成する工程と、
前記非晶質層の表面上を含む前記珪素基板の表面上に高融点金属膜を 形成し、 その後、 第 1の熱処理を施してシリサイ ド層を形成し、 その後 、 前記高融点金属膜を選択的に除去し、 その後、 第 2の熱処理を施して 前記シリサイ ド層を活性化する工程を備えたことを特徴とする半導体装 置の製造方法。
5 . 前記珪素より も重い IV族元素のイオン注入は、 注入するイオンの 飛程が前記高融点金属膜の厚さ以上となるエネルギー量で行うことを特 徴とする請求の範囲第 4項に記載の半導体装置の製造方法。
6 . 前記珪素より も重い IV族元素のイオン注入は、 1 X 1 0 1 4 [ atom s/ cm2 ] 以上、 1 X 1 0 1 5 [ atoms/ cm2 ] 以下のドーズ量で行うことを 特徴とする請求の範囲第 4項又は請求の範囲第 5項に記載の半導体装置 の製造方法。
7 . 電界効果トランジスタを有する半導体装置の製造方法であって、 珪素基板の素子分離領域に溝を形成し、 その後、 前記溝内に絶縁膜を 埋め込んで前記珪素基板の素子形成領域間を電気的に分離する工程と、 前記珪素基板の素子形成領域の表面上にゲート絶縁膜を介在して珪素 膜からなるゲート電極パターン形状の母体層を形成し、 その後、 前記珪 素基板の素子形成領域の表層部にソース領域及びドレイ ン領域である一 対の半導体領域を形成する工程と、
前記母体層の表層部及び前記半導体領域の表層部に珪素より も重い IV 族元素をイオン注入して非晶質層を形成する工程と、
前記非晶質層の表面上を含む前記珪素基板の表面上に高融点金属膜を 形成し、 その後、 第 1の熱処理を施してシリサイ ド層を形成し、 その後 、 前記高融点金属膜を選択的に除去し、 その後、 第 2の熱処理を施して 前記シリサイ ド層を活性化する工程と、
前記シリサイ ド層の表面上を含む前記珪素基板の表面上に窒化珪素膜 をプラズマ C V D法で形成する工程を備えたことを特徴とする半導体装 置の製造方法。
8 . 前記高融点金属膜は、 チタン膜、 コバル ト膜、 ニッケル膜、 タ ン ダステン膜、 モリブデン膜のうちのいずれかであることを特徴とする請 求の範囲第 1乃至請求の範囲第 7項のうちいずれか 1項に記載の半導体 装置の製造方法。
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