WO1999029075A1 - Demodulateur numerique pour transmission hierarchisee - Google Patents

Demodulateur numerique pour transmission hierarchisee Download PDF

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WO1999029075A1
WO1999029075A1 PCT/JP1998/005379 JP9805379W WO9929075A1 WO 1999029075 A1 WO1999029075 A1 WO 1999029075A1 JP 9805379 W JP9805379 W JP 9805379W WO 9929075 A1 WO9929075 A1 WO 9929075A1
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carrier
signal
value
output
czn
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PCT/JP1998/005379
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Hisakazu Katoh
Akinori Hashimoto
Kenichi Shiraishi
Akihiro Horii
Shoji Matsuda
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Kabushiki Kaisha Kenwood
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Definitions

  • the present invention provides a hierarchical transmission digital demodulator that demodulates a digital modulated wave in which modulated waves of a plurality of modulation schemes requiring different CZN (carrier power to noise power) values are transmitted in a time-division multiplexed manner.
  • CZN carrier power to noise power
  • Digital modulated waves such as 8PSK modulated waves, QPSK modulated waves, and BPSK modulated waves, transmitted by multiple modulation methods with different required CZN values are combined for each time and repeatedly transmitted for each frame.
  • Hierarchical transmission schemes are known.
  • the BPSK modulated wave (including burst symbol signal) is received at the time of synchronization acquisition because the BPSK modulated wave (including burst symbol signal) has a wide pull-in range and facilitates synchronization acquisition.
  • the BPSK modulated wave, the burst tones signal (BPSK modulated wave), the QPSK modulated wave, and the 8 PSK modulated wave, which are sequentially and sequentially input when the synchronization is captured, are performed in accordance with the input order.
  • Demodulation also referred to as continuous demodulation
  • An object of the present invention is to provide a hierarchical transmission digital demodulator capable of performing stable synchronization acquisition, setting a demodulation operation based on a received CZN value, and performing stable demodulation.
  • the hierarchical transmission digital demodulator comprises: first carrier recovery means for performing carrier recovery based on demodulated outputs obtained by demodulating a modulated wave of a header section and a modulated wave of a burst symbol signal; Means for measuring the ZN value; second carrier recovery means for performing carrier recovery based on the continuous demodulation output when the measured reception CZN value is equal to or greater than a predetermined first threshold value after the synchronization capture; and When the post-measurement reception CZN value is less than the first threshold value and is equal to or greater than a second threshold value lower than the first threshold value, carrier recovery is performed based on demodulated outputs of layers other than the higher layers. It is characterized by having a third carrier regenerating means.
  • the hierarchical transmission digital demodulator provides a carrier based on a demodulated output obtained by demodulating a modulated wave in a header section and a modulated wave of a burst symbol signal by a first carrier regenerating means during a period until synchronous acquisition. Regeneration is performed, and reliable carrier regeneration is performed.
  • the received CZN value is measured by the CZN measuring means, and the measured after synchronization acquisition
  • carrier reproduction is performed by the second carrier reproducing means based on the continuous demodulated output. Done.
  • the third carrier Carrier regeneration is performed by the reproducing means on the basis of the demodulated outputs of the hierarchies other than the higher hierarchies, and reliable carrier reproduction can be performed.
  • the hierarchical transmission digital demodulator according to the present invention is characterized in that the carrier reproduction loop characteristics are different between the carrier regeneration by the first carrier regeneration unit and the carrier regeneration by the carrier regeneration unit other than the first carrier regeneration unit. And a reproduction loop characteristic switching means for switching the reproduction loop characteristics.
  • the hierarchical transmission digital demodulator according to the present invention has a reproduction loop characteristic having different carrier reproduction loop characteristics during carrier reproduction by the first carrier reproduction means and during carrier reproduction by the carrier reproduction means other than the first carrier reproduction means. Is switched to. For this reason, the optimum loop gain and the like are set by the received CZN value, and stable carrier reproduction can be performed.
  • FIG. 1 is a block diagram showing a configuration of a hierarchical transmission digital demodulation circuit according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a frame configuration and waveform diagrams of signals A I and A O in the hierarchical transmission system according to one embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of an arithmetic circuit, a numerically controlled oscillator, and an AFC circuit in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a relationship between a transmission mode of a transmission mode determination circuit and a hierarchical combination in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 5 shows a hierarchical transmission digital signal according to an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram of a demodulation ROM table in a demodulation circuit.
  • FIG. 6 is a diagram showing a relationship between a loop gain and a logic of a gain control circuit in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 7 is an explanatory diagram of a phase error table (in the case of a BPSK signal) in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 8 is an explanatory diagram of a phase error table (in the case of a QPSK signal) in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 9 is an explanatory diagram of a phase error table (in the case of an 8 PSK signal) in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 10 is a characteristic diagram for explaining CNR measurement in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 11 is a diagram showing a relationship between an output CNR code of a CNR measurement circuit and a C / N value in a hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 12 is a block diagram showing a configuration of a logic gate circuit in the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 13 is a flowchart for explaining the operation of the hierarchical transmission digital demodulation circuit according to one embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a hierarchical transmission digital demodulator according to an embodiment of the present invention.
  • FIG. 2 (a) is a diagram showing an example of a frame configuration in the hierarchical transmission scheme.
  • One frame is composed of one header 1992 symbol and 3993 symbol formed by a plurality of pairs of 203 symbols and 4 symbols.
  • the eight frames are referred to as super one frame
  • the super one frame identification information pattern is information for super frame identification.
  • the 192 symbols from the frame synchronization pattern to the end of the superframe identification information pattern are also called a header.
  • the hierarchical transmission digital demodulator has a raised cosine characteristic consisting of an arithmetic circuit 1, a numerically controlled oscillator 2, and a digital filter.
  • Roll-off filter 3 Frame synchronization timing circuit 4
  • Transmission mode discrimination circuit 5 Carrier recovery phase error detection circuit 6
  • Carrier filter 7 consisting of low-bus digital filter
  • Gain control circuit 8 Automatic frequency control (AFC) circuit 9. Equipped with CNR measurement circuit 10 and logic gate circuit 11.
  • the AFC circuit 9 includes a cumulative adder 91 and a latch circuit 92 for latching the output of the cumulative adder 91 and outputting the latched output to the cumulative adder 91 for addition.
  • the numerically controlled oscillator 2 receives the latch output of the latch circuit 92, outputs sine wave data 23a and 23b of opposite polarities to each other, A cosine wave table 24 which receives the latch output of 92 and outputs cosine wave data 24a and 24b, and outputs sine wave data 23a of opposite polarities based on the output of the latch circuit 92. , 23 b, and cosine wave data 24 a, 24 b to output sine and cosine signals of opposite polarities that cooperate with the AFC circuit 9 to form a substantially reproduced carrier. .
  • the arithmetic circuit 1 includes a multiplier 1a for multiplying the quasi-coherently detected one-axis baseband signal i and the sine wave data 23a, a baseband signal i and a cosine wave data E 2 Multiplier 1 b for multiplying by 4 a, Multiplier 1 d for multiplying quasi-synchronously detected Q-axis baseband signal Q and sine wave data 23 b of opposite polarity, and baseband signal Q And the cosine wave data 2 4 b, an adder 1 c, which adds the output of the multiplier lb and the output of the multiplier 1 d to output as a baseband signal 1, and a multiplier 1 and an adder 1 f that adds the output of a and the output of the multiplier 1 e and outputs the result as a baseband signal Q.
  • Band signals i and q are frequency-tuned, and frequency-tuned baseband signals 1 and Q are sent to roll-off filter 3 respectively.
  • the frame synchronization timing circuit 4 receives the baseband signals ID and QD output from the roll-off filter 3 and sends the TMCC pattern to the transmission mode determination circuit 5.
  • the transmission mode determining circuit 5 combines the hierarchical combination shown in FIG. 4 based on the result of decoding the TMCC pattern, and describes the 8 PSK signal which is a higher hierarchical signal (the demodulated output obtained by demodulating the 8 PSK modulated wave is referred to as 8 PSK signal).
  • QPSK signal which is a lower layer signal (demodulated output of QPSK modulated wave is referred to as QPSK signal)
  • 8 PSK signal and QPSK signal 8 PSK signal and BPSK signal (demodulated output of BPSK modulated wave Is referred to as a BPSK signal) to the frame synchronization timing circuit 4 as a 2-bit transmission mode signal.
  • the transmission mode signal is "00” for an 8PSK signal, "01” for a QPSK signal, “10” for an 8PSK signal and a QPSK signal, and "10” for an 8PSK signal. It is “1 1" for the BPSK signal.
  • the frame synchronization timing circuit 4 receives the baseband signal ID and QD, detects a synchronization pattern, outputs the frame synchronization signal FS YNC, and receives the transmission mode signal, and receives a high potential of the header section and the burst symbol signal section.
  • the signal AI shown in Fig. 2 (b) of Fig. 2 and the signal AO shown in Fig. 2 (c) of the high potential of the QPSK signal section are output.
  • the carrier reproduction phase error detection circuit 6 receives the baseband signal ID, QD and the signals AI, AO, detects a phase error, and sends out a phase error voltage based on the phase error.
  • the phase error detection circuit 6 includes a demodulation ROM table shown in FIG.
  • phase error table for the BPSK signal shown in FIG. 7 a phase error table for the QPSK signal shown in FIG. 8, and an 8 PSK signal shown in FIG.
  • the transmission mode is determined based on the signals AI and AO, and the phase error table is selected based on the determined transmission mode 0.
  • the signal point arrangement of the baseband signal ID and QD is provided.
  • a phase error voltage for the phase is calculated and transmitted.
  • the carrier reproduction phase error detection circuit 6 determines that the transmission mode is the BPSK signal (signals AI and A ⁇ are "1, 0")
  • the reference position of the signal point of the BPSK signal is 0 (2 ⁇ ) radians and ⁇ radians
  • the phase error table shown in Fig. 7 is selected
  • the phase error table is selected.
  • the negative phase error voltage shown in Fig. 7 (a) is in the decreasing direction from less than 2 radians to 0 (2 ⁇ ) radians
  • phase error voltage is output and the phase is in the increasing direction from ⁇ no 2 radians or more to ⁇ radian
  • the negative phase error voltage shown in FIG. Phase when the phase is decreasing from less than 2 radians to ⁇ radians
  • Positive phase error voltage shown in FIG. 7 (a) is outputted for.
  • the phase error voltage is the maximum value in the + direction or the maximum value in one direction when the phase is 3 ⁇ / 2 radians and ⁇ / 2 radians.
  • the carrier reproduction phase error detection circuit 6 determines, for example, that the transmission mode is a QPS ⁇ signal (signals AI and AO are “0, 1”)
  • the phase error table shown in FIG. 8 is selected.
  • QPSK signal The signal signal reference positions are ⁇ Z 4 radians, 3 ⁇ ⁇ ⁇ 4 radians, 5 ⁇ / 4 radians, and 7 ⁇ 4 radians.
  • the phase error voltage has a phase of 0 (2 ⁇ ) radians, 7 ⁇ / 2 radians, ⁇ radians, and 3 ⁇ 4 radians are the maximum value in the + direction or the maximum value in the ⁇ direction, which is 1 Z2 with respect to the maximum value in the case of the BPSK signal.
  • a description of the transmission of the phase error voltage when the transmission mode is determined to be a QPS ⁇ signal is omitted, but it will be easily understood from the description when the transmission mode is a BPS ⁇ signal.
  • the phase error table shown in Fig. 9 is selected, and the reference position of the signal point of the 8PSK signal is selected.
  • the phase error voltage is When the phase is ⁇ / 8 radians, 3 ⁇ radians, 5 ⁇ 8 radians, 7 ⁇ / 8 radians, 9 ⁇ 8 radians, 11 CZ 8 radians, 13 pits 8 radians, 15 ⁇ 5 8 radians
  • the maximum value in the + direction or the maximum value in one direction which is 14 with respect to the maximum value for the BPSK signal.
  • the phase error voltage output from the carrier reproduction phase error detection circuit 6 is supplied to a carrier filter 7 composed of a digital low-pass filter to smooth the phase error voltage.
  • the CNR code and signals AI and AO output from the logic gate circuit 11 described later Selects the fill operation by the carrier fill control signal (CRFLGP) that follows the mode 0 determined by the above.
  • the output from the carrier filter 7 is supplied to the gain control circuit 8, and the gain output from the logic gate circuit 11 described later in the gain control circuit 8 when the C / N value is high or medium C / N value.
  • the gain control signal (GC ONT) when the gain control signal (GC ONT) is at a high potential, the output of the carrier filter 7 is doubled by the control signal (GC ONT).
  • (GCOT) when (GCOT) is at a low and high potential, the output of the carrier filter 7 is controlled to a low gain, such as being output as it is, and the output from the gain control circuit 8 is supplied to the AFC circuit 9 to be generated by the AFC circuit 9.
  • the accumulator 91 of the AFC circuit 9 to speed up the change of the oscillation frequency of the numerically controlled oscillator 2.
  • the CNR measurement circuit 10 receives the baseband signal ID and QD, calculates the variance of the signal point arrangement data obtained from the baseband signal ID and QD, compares the variance with a predetermined threshold, and calculates the variance exceeding the threshold. Count the number of occurrences (DSMS) of the value within the specified unit time, and
  • the CZN value is obtained by referring to the table shown in FIG. 10 obtained by experiments based on (DSMS), and is output as a 2-bit CNR code.
  • this CNR code 0, for example, as shown in FIG. 11, when it is 9 dB or more, it is set to “0 0” as a high CNR, and when it is 4 dB or more and less than 9 dB, it is set to “0 0 1 ", and if it is less than 4 dB, it is set to" 10 "as a low CNR.
  • Logic gate circuit 1 1 is output from frame synchronization timing circuit 4. It receives the signals AI, AO and the CNR code output from the CNR measurement circuit 10 and outputs a carrier filter control signal (CRFLGP) and a gain control signal (GC ONT).
  • CRFLGP carrier filter control signal
  • GC ONT gain control signal
  • the logic gate circuit 11 receives the CNR code and outputs the signals based on the high CZN, the medium CZN, and the low CZN as shown in FIG. 1 1 3, OR gate that receives the signals AI and AO and outputs a signal G that generates a high-potential output in the case of a BPSK signal, burst signal, or QPSK signal as shown in Fig. 2 (d).
  • the discrimination mode is low (in any of the header period, the burst symbol signal period, the QPSK signal period, and the 8 PSK signal period).
  • the control signal (CRFLGP) is output.
  • the high potential carrier fill control signal (CRFLGP) is output during the header period, burst symbol signal period, and QPSK signal period, and the low CZN
  • a high-potential carrier filter control signal (CRFLGP) is output during both the header period and the burst symbol signal period. At other times Outputs a low-potential carrier-fill control signal (CRFLGP).
  • the logic gate circuit 11 outputs a high-potential gain control signal (GC ONT) at high CZN or medium C / N, and outputs a low-potential gain control signal (GC ONT) at low CZN.
  • GC ONT high-potential gain control signal
  • GC ONT low-potential gain control signal
  • the arithmetic circuit 1 multiplies the baseband signals i and q by the orthogonal reproduction carrier output from the numerically controlled oscillator 2.
  • the sband signals i and Q are tuned in frequency and sent to the frame synchronization timing circuit 4 via the roll-off filter 3 as baseband signals ID and QD.
  • the TMCC pattern is supplied from the frame synchronization timing circuit 4 to the transmission mode determination circuit 5, where the TMCC pattern is decoded and the transmission mode signal is sent to the frame synchronization timing circuit 4.
  • the frame synchronization timing circuit 4 which has received the baseband signal ID, QD and the transmission mode signal detects the frame synchronization pattern.
  • the frame synchronization signal SYNC and the signals AI and AO are transmitted.
  • the frame synchronization signal SYNC is sent to the gain control circuit 8, and the operation of the gain control circuit 8 is reset every time frame synchronization is detected.
  • Signals AI and A ⁇ are sent to carrier recovery phase error detection circuit 6 and logic gate circuit 11.
  • the phase error table is selected based on the baseband signal and the signals AI and AO, and the phase error voltage is detected. Then, the detected phase error voltage is sent to the carrier filter 7 and is smoothed.
  • the CNR measurement circuit 10 receiving the baseband signal ID and QD, the DSMS is counted based on the signal point arrangement of the baseband signal ID and QD, the CZN value is obtained based on the counted DSMS, and the CNR code is obtained. Is output.
  • the logic gate circuit 11 that has received the CNR code and the signals AI and AO detects whether it is high CZN, medium CZN, or low CZN. If it detects high CZN or medium CZN, the gain control signal ( GCONT) is sent to the gain control circuit 8, the gain control circuit 8 is controlled to have a high loop gain, and the phase error voltage output from the carrier filter 7 is doubled and sent out. When low CZN is detected in the logic gate circuit 11, the gain control signal (GC ONT) controls the gain control circuit 8 to a low loop gain, and the phase error voltage output from the carrier filter 7 is transmitted as it is. Is done.
  • the AFC circuit 9 receives the output from the gain control circuit 8, and the AFC circuit 9 generates the output voltage from the gain control circuit 8
  • the voltage value that determines the scan ninth step frequency is cumulatively added in the accumulator 91, the oscillation frequency from the numerically controlled oscillator 2 is changed, the frequency scanning width is changed, and reproduction is performed.
  • the carrier frequency is changed.
  • step SI When the power is turned on, a frequency scan is performed based on the action of the AFC circuit 9 to change the reproduction carrier frequency (step SI), the gain control circuit 8 is controlled to a low loop gain, and the frame synchronization pattern is changed. It executes from step SI until it is detected, and waits until a frame synchronization pattern is detected (step S2). When a frame synchronization pattern is detected, burst demodulation mode 0 is performed and demodulation of the BPSK signal and burst symbol signal is performed (step S3). Subsequent to step S3, the received CZN is measured (step S4).
  • step S5 it is checked whether or not the frame synchronization signal FSYNC has been continuously detected a plurality of times. If the frame synchronization signal FSYNC is not continuously detected a plurality of times in step S5, the process is executed again from step SI without determining the frame synchronization. If the frame synchronization signal FS YNC is detected a plurality of times in succession in step S5, it is determined that frame synchronization has been confirmed, and the transmission mode is determined based on the decoded output of the TMC C pattern following step S5. Decryption is performed (step S6).
  • step S6 it is determined whether the received C / N has a high C value. Checked (step S7). If it is determined in step S7 that the C / N value is high, demodulation according to hierarchy, that is, continuous demodulation is performed following step S7 (step S8), and then the gain of the gain control circuit 8 is determined. Is set to a high loop gain (step S 9), and then the process is executed from step S 4.
  • the high-potential signal output from the inverter 115 is transmitted as a carrier fill control signal (CRFLGP), and the carrier fill 7 is controlled to an operation state, and the header interval, The burst symbol signal section, QPSK signal section and 8 PSK signal section are sequentially demodulated in the order of input.
  • the high potential signal is sent out from the NAND gate 119 as a gain control signal (G CONT), and the gain control circuit 8 is controlled to the high gain state.
  • G CONT gain control signal
  • step S10 If it is determined in step S7 that the received CZN is not a high CZN value, it is checked whether it is a middle CZN value (step S10). If it is determined in step S10 that the value is not the middle C value, the process is executed again from step S2 following step S10. If it is determined in step S10 that the value is not the middle C / N value, it is a low CZN value, and the low potential signal is sent out as the gain control signal (GC ONT) from the NAND gate 1 19, and the gain control is performed. Circuit 8 is controlled to a low gain state.
  • GC ONT gain control signal
  • the high-potential signal output from the NAND gate 117 is transmitted as a carrier fill control signal (CRFLGP), and the carrier fill signal 7 is controlled to an operating state and output.
  • the burst symbol signal section that is, the BPSK signal section (including the burst symbol signal section) is demodulated. If it is determined in step S10 that the received CZN has the medium CZN value, it is checked whether or not the low-layer signal is a QPSK signal following step S10 (step S11).
  • step S11 If it is determined in step S11 that the low-layer signal is a QPSK signal, the high-potential signal output from the NAND gate 116 is transmitted as a carrier-fill control signal (CRFLGP), and the carrier-filter signal is output. Is controlled and output in the operating state, and the header section, burst symbol signal section and QPSK signal section, that is, the G timing section shown in FIG. 2 (d) are demodulated sequentially (step S13).
  • CRFLGP carrier-fill control signal
  • a high-potential signal is sent out from the NAND gate 119 as a gain control signal (GC ONT), and the gain control circuit 8 is controlled to a high gain state. (Step S14).
  • step S11 If it is determined in step S11 that the low-level signal is not a QPSK signal, it is an 8PSK signal, and a low-potential carrier filter control signal (CRFLGP) is output from the OR gate 118 to output a carrier signal.
  • CRFLGP low-potential carrier filter control signal
  • the filtering operation of the filter is stopped, a high potential signal is sent out from the NAND gate 119 as a gain control signal (GC ONT), the gain control circuit 8 is controlled to a high gain state, and then the processing is executed from step S4. (Step S1 2).
  • the carrier is determined based on the header section and the demodulation output of the burst symbol signal during the period until the synchronization acquisition is determined. Regeneration is carried out, and carrier regeneration with reliable and good capture performance is performed.
  • the received CZN value is measured by the CNR measurement circuit 10 and synchronized. When the CZN value is high after capture, carrier reproduction is performed based on the continuous demodulation output, and the occurrence of jitter due to frequency fluctuations during carrier hold in burst demodulation mode is prevented. When the CZN value is in the middle after synchronization acquisition, carrier reproduction is performed based on the demodulated output of the layer excluding the 8 PSK signal, and stable carrier reproduction can be performed with the main signal (QP SK) as described above. .
  • the carrier reproduction loop characteristics are switched to different reproduction loop characteristics during carrier reproduction until synchronization acquisition and during subsequent carrier reproduction. Optimum and stable carrier reproduction can be ensured.
  • the hierarchical transmission digital demodulator According to the hierarchical transmission digital demodulator according to the present invention, reliable carrier reproduction can be performed before the frame synchronization acquisition, and when the CZN value is high after the synchronization acquisition, the carrier is determined based on the continuous demodulation output. Since the reproduction is performed, the effect of preventing the occurrence of jitter and the like is obtained. In addition, when the medium CZN value is obtained after synchronization acquisition, carrier recovery is performed based on the demodulated output of layers other than the higher layers, and there is an effect that stable carrier reproduction without jitter can be performed at the required layer. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 書
階層伝送ディジタル復調器
技術分野
本発明は、 必要とする CZN (搬送波電力対雑音電力比） 値が異 なる複数の変調方式による被変調波が時間軸多重されて伝送される デジタル被変調波を復調する階層化伝送ディジタル復調器に関する。 背景技術
必要とする CZN値が異なる複数の変調方式で伝送されてくるデ ジ夕ル被変調波、 例えば 8 P S K変調波、 Q P S K変調波、 B P S K変調波が時間毎に組み合わされ、 フレーム毎に繰り返し伝送され る階層化伝送方式が知られている。 かかる階層化伝送方式では、 B P S K変調波 （バース トシンボル信号を含む） では引込み範囲が広 く同期捕捉が容易なために、 同期捕捉のときに B P S K変調波 （バ —ス トシンポル信号を含む） を受信して同期捕捉を行い、 同期捕捉 されたときは連続して順次入力される B P S K変調波、 バース トシ ンポル信号 （B P S K変調波） 、 Q P S K変調波、 8 P S K変調波 の各信号を入力順序にしたがって復調 （連続復調とも記す） を行う ようにしていた。
しかし、 上記したような連続復調中において受信 C ZN値が悪化 すると、 必要 CZN値が高い 8 P S K変調波の受信状態が悪化し、 この悪化のために低階層である Q P S K変調波もしくは B P S K変 調波の受信可能な限界 C / N値において、 8 P S K変調波の区間で キャリアスリ ップが発生し、 システムのフレーム同期がはずれるた め実質的に高くなつて受信動作が不安定になったりするという問題 点があった。 本発明は、 安定した同期捕捉ができ、 かつ受信 CZN値に基づい て復調動作の設定が行えて安定した復調ができる階層化伝送ディジ タル復調器を提供することを目的とする。
発明の開示
本発明にかかる階層化伝送ディジ夕ル復調器は、 ヘッダ区間の被 変調波およびバーストシンポル信号の被変調波を復調した復調出力 に基づいてキャリア再生を行う第 1のキャリア再生手段と、 受信 C ZN値を測定する手段と、 同期捕捉後測定受信 CZN値が予め定め た第 1の閾値以上の CZN値のときには連続復調出力に基づいてキ ャリア再生を行う第 2のキャリア再生手段と、 同期捕捉後測定受信 CZN値が前記第 1の閾値未満であってかつ前記第 1の閾値より低 い第 2の閾値以上の CZN値のときは高階層を除く階層の復調出力 に基づいてキャリア再生を行う第 3のキャリア再生手段を備えたこ とを特徴とする。
本発明にかかる階層化伝送ディジタル復調器は、 同期捕捉までの 期間、 第 1のキャリア再生手段によってヘッダ区間の被変調波およ びバーストシンポル信号の被変調波を復調した復調出力に基づいて キャリア再生が行われて、 確実なキャリア再生が行われる。 一方、 CZN測定手段によって受信 CZN値が測定され、 同期捕捉後測定 受信 CZN値が予め定めた第 1の閾値以上の CZN値のときには第 2のキャリア再生手段により連続復調出力に基づいてキヤリア再生 が行われる。 したがって、 キャリア再生を行わない区間の周波数変 動に追従できないために発生するジッ夕などが防止される。 同期捕 捉後測定受信 CZN値が前記第 1の閾値未満であってかつ前記第 1 の閾値より低い第 2の閾値以上の CZN値のときは第 3のキャリア 再生手段により高階層を除く階層の復調出力に基づいてキャリア再 一 生が行われ、 確実なキヤリァ再生が行えることになる。
本発明にかかる階層化伝送ディジタル復調器は、 第 1のキャリア 再生手段によるキャリア再生中と第 1 のキャリア再生手段以外のキ ャリア再生手段によるキャリア再生中とでキヤリァ再生ループ特性 を異なる再生ループ特性に切り換える再生ループ特性切り換え手段 を備えたことを特徴とする。
本発明にかかる階層化伝送ディジタル復調器は、 第 1のキャリア 再生手段によるキャリア再生中と第 1 のキャリア再生手段以外のキ ャリア再生手段によるキャリア再生中とでキャリア再生ループ特性 が異なる再生ループ特性に切り換えられる。 このために、 受信 C Z N値によって最適なループゲイン等が設定され、 安定したキャ リア 再生が行える。
図面の簡単な説明
第 1図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路の構成を示すブロック図である。
第 2図は、 本発明の実施の一形態にかかる階層化伝送方式におけ るフレーム構成図および信号 A I 、 A Oの波形図である。
第 3図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路における演算回路、 数値制御発振器および A F C回路の構 成を示すブロック図である。
第 4図は、 本発明の実施の一形態にかかる階層化伝送ディジ夕ル 復調回路における伝送モード判定回路の伝送モードと階層組み合わ せとの関係を示す図である。
第 5図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路における復調 R OMテーブルの説明図である。
第 6図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路におけるゲインコントロール回路のループゲインと論理と の関係を示す図である。
第 7図は、 本発明の実施の一形態にかかる階層化伝送ディジ夕ル 復調回路における位相誤差テーブル （B P S K信号の場合） の説明 図である。
第 8図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路における位相誤差テーブル （Q P S K信号の場合） の説明 図である。
第 9図は、 本発明の実施の一形態にかかる階層化伝送ディジタル 復調回路における位相誤差テーブル （ 8 P S K信号の場合） の説明 図である。
第 1 0図は、 本発明の実施の一形態にかかる階層化伝送ディジ夕 ル復調回路における C NR測定の説明に供する特性図である。
第 1 1図は、 本発明の実施の一形態にかかる階層化伝送ディジタ ル復調回路における C N R測定回路の出力 C NRコードと C/N値 との関係を示す図である。
第 1 2図は、 本発明の実施の一形態にかかる階層化伝送ディジ夕 ル復調回路における論理ゲ一ト回路の構成を示すブロック図である。 第 1 3図は、 本発明の実施の一形態にかかる階層化伝送ディジ夕 ル復調回路の作用の説明に供するフローチャートである。
発明の実施の形態
以下、 本発明にかかる階層化伝送ディジタル復調器を実施の形態 によって説明する。 第 1図は本発明の実施の一形態にかかる階層化伝送ディジタル復 調器の構成を示すプロック図である。
本発明の実施の一形態にかかる階層化伝送ディジタル復調器の説 明の前に階層化伝送方式のフレーム構成について説明する。 第 2図 ( a ) は階層化伝送方式におけるフレーム構成の一例を示す図であ る。 1 フレームはヘッダ部 1 9 2シンポル 1つと、 2 0 3シンボル および 4シンポルからなる対が複数対で形成された 3 9 9 3 6シン ポルで構成されている。
さらに詳細には、 フレーム同期パターン （B P S K) 3 2シンポ ル、 伝送多重構成識別のための T M C C ( Transmission and Multiplexing Configuration Control ) パターン （B P S K) 1 2 8シンボル、 スーパ —フレーム識別情報パターン 3 2シンボル、 主信号 （T C 8 P S K) 2 0 3シンボル、 バース トシンボル信号 （B P S K) 4シンボル (第 2図 （ a) において B Sと記載してある） 、 主信号 （T C 8 P S K) 2 0 3シンボル、 バース トシンボル信号 4シンポル、 ……、 主信号 （Q P S K) 2 0 3シンボル、 バーストシンボル信号 4シン ポル、 主信号 （Q P S K) 2 0 3シンボル、 バース トシンポル信号 4シンポルの順序で形成されている。 ここで、 8フレームをスーパ 一フレームと称し、 スーパ一フレーム識別情報パターンはスーパー フレーム識別のための情報である。 なお、 フレーム同期パターンか らス一パーフレーム識別情報パターン終了までの 1 9 2シンボルは ヘッダとも称される。
本発明の実施の一形態にかかる階層化伝送ディ ジタル復調器に 戻って説明する。 階層化伝送ディジタル復調器は演算回路 1、 数値 制御発振器 2、 デジタルフィル夕からなるレイズドコサイン特性の ロールオフフィルタ 3、 フレーム同期タイミング回路 4、 伝送モー ド判別回路 5、 キャリア再生用位相誤差検出回路 6、 ローバスディ ジ夕ルフィルタからなるキャリアフィル夕 7、 ゲインコントロール 回路 8、 自動周波数制御 （A F C ) 回路 9、 C N R測定回路 1 0お よび論理ゲート回路 1 1 を備えている。
A F C回路 9は第 3図に示すように、 累積加算器 9 1 と累積加算 器 9 1 の出力をラッチしラッチ出力を累積加算器 9 1へ出力して加 算させるラッチ回路 9 2 とを備えている。 数値制御発振器 2は第 3 図に示すように、 ラッチ回路 9 2のラッチ出力を受けて互いに逆極 性の正弦波データ 2 3 a、 2 3 bを出力する正弦波テーフル 2 3 と、 ラッチ回路 9 2のラッチ出力を受けて余弦波データ 2 4 a、 2 4 b を出力する余弦波テーブル 2 4とを備えて、 ラッチ回路 9 2の出力 に基づいて互いに逆極性の正弦波データ 2 3 a、 2 3 bおよび余弦 波データ 2 4 a、 2 4 bを出力して、 A F C回路 9 と協働して実質 的に再生キャリアを形成する互いに逆極性の正弦波信号および余弦 波信号を出力する。
演算回路 1は第 3図に示すように、 準同期検波された 1軸のベー スバンド信号 i と正弦波データ 2 3 aとを乗算する乗算器 1 aと、 ベースバンド信号 i と余弦波デ一夕 2 4 aとを乗算する乗算器 1 b と、 準同期検波された Q軸のベースバンド信号 Qと逆極性の正弦波 データ 2 3 bとを乗算する乗算器 1 dと、 ベースバンド信号 Q と余 弦波データ 2 4 bとを乗算する乗算器 l e と、 乗算器 l bの出力と 乗算器 1 dの出力とを加算してベースバンド信号 1 として出力する 加算器 1 c と、 乗算器 1 aの出力と乗算器 1 eの出力とを加算して ベースバンド信号 Qとして出力する加算器 1 f とを備えて、 ベース バンド信号 i、 qを周波数同調させ、 周波数同調した出力であるべ —スバンド信号 1、 Qをそれぞれロールオフフィル夕 3へ送出する。
フレーム同期タイミング回路 4は、 ロールオフフィル夕 3から出 力されるべ一スバンド信号 I D、 QDを受けて、 TMC Cパターン を伝送モード判定回路 5へ送出する。 伝送モード判定回路 5は TM C Cパターンをデコードした結果に基づいて第 4図に示す階層組み 合わせ、 高階層信号である 8 P S K信号 （ 8 P S K被変調波を復調 した復調出力を 8 P S K信号と記す） 、 低階層信号である Q P S K 信号 （QP S K被変調波を復調した復調出力を Q P S K信号と記す） 、 8 P S K信号と Q P S K信号、 8 P S K信号と B P S K信号 （B P S K被変調波を復調した復調出力を B P S K信号と記す） を 2 ビッ 卜の伝送モード信号としてフレーム同期タイミング回路 4へ送出す る。
伝送モード信号は第 4図に示すごとく、 8 P S K信号のときは " 0 0 " 、 Q P S K信号のときは " 0 1 " 、 8 P S K信号と Q P S K信号のときは " 1 0 " 、 8 P S K信号と B P S K信号のときは " 1 1 " である。
フレーム同期タイミング回路 4は、 ベースバンド信号 I D、 QD を受けて同期パターンを検出してフレーム同期信号 F S YN Cを出 力すると共に、 伝送モード信号を受けて、 ヘッダ区間およびバース トシンポル信号区間高電位の第 2図 （ b) に示す信号 A I と、 Q P S K信号区間高電位の第 2図 （ c ) に示す信号 AOとを出力する。 キヤリァ再生用位相誤差検出回路 6はベースバンド信号 I D、 Q Dおよび信号 A I、 A Oを受けて、 位相誤差を検出し位相誤差に基 づく位相誤差電圧を送出する。 さらに詳細には、 キャリア再生用位 相誤差検出回路 6には第 5図に示す復調 R OMテーブル、 第 7図に 一 示す B P S K信号に対する位相誤差テーブル、 第 8図に示す Q P S K信号に対する位相誤差テーブルおよび第 9図に示す 8 P S K信号 に対する位相誤差テーブルを備えて、 信号 A I、 AOに基づいて伝 送モードを判別し、 判別された伝送モード 0 こ基づいて位相誤差テ 一ブルを選択し、 ベースバンド信号 I D、 QDの信号点配置から位 相を求め、 該位相に対する位相誤差電圧を求めて送出する。
キヤリァ再生用位相誤差検出回路 6において、 例えば伝送モード が B P S K信号 （信号 A I、 A〇が " 1、 0 " ) であると判別され たときは、 B P S K信号の信号点の基準位置は 0 ( 2 π) ラジアン および πラジアンであり、 第 7図に示す位相誤差テーブルが選択さ れ、 位相が 3 2ラジアン以上から 0 ( 2 π) ラジアンまでの増 加方向の位相のときは位相に対して第 7図 （ a) に示す負の位相誤 差電圧が、 位相が 2ラジアン未満から 0 ( 2 π) ラジアンまで の減少方向の位相のときは位相に対して第 7図 （ a ) に示す正の位 相誤差電圧が出力され、 位相が πノ 2ラジアン以上から πラジアン までの増加方向の位相のときは位相に対して第 7図 （ a ) に示す負 の位相誤差電圧が、 位相が 3 πΖ 2ラジアン未満から πラジアンま での減少方向の位相のときは位相に対して第 7図 （ a ) に示す正の 位相誤差電圧が出力される。 この場合において位相誤差電圧は位相 が 3 π/ 2ラジアン、 π/ 2ラジアンのときが +方向最大値または 一方向最大値である。
キヤリァ再生用位相誤差検出回路 6において、 例えば伝送モード が Q P S Κ信号 （信号 A I、 AOが " 0、 1 " ) であると判別され たときは、 第 8図に示す位相誤差テーブルが選択され、 Q P S K信 号の信号点の基準位置は π Z 4ラジアン、 3 πΖ 4ラジアン、 5 π / 4ラジアン、 7 πΖ 4ラジアンであり、 この場合において位相誤 差電圧は位相が 0 ( 2 π) ラジアン、 7Τ/ 2ラジアン、 πラジアン、 3 πΖ4ラジアンのときが +方向最大値または—方向最大値であつ て、 B P S K信号のときの最大値に対して 1 Z2である。 伝送モー ドが Q P S Κ信号であると判別されたときの位相誤差電圧の送出に ついての説明は省略するが、 伝送モードが B P S Κ信号の場合の説 明から容易に理解されよう。
伝送モードが 8 P S Κ信号 （信号 A I、 AOが " 0、 0 " ) であ ると判別されたときは、 第 9図に示す位相誤差テーブルが選択され、 8 P S K信号の信号点の基準位置は 0 ( 2 π) ラジアン、 π 4ラ ジアン、 π/ 2ラジアン、 3 4ラジアン、 πラジアン、 5 πΖ 4ラジアン、 3 πΖ 2 ラジアンおよび 7 πΖ 4ラジアンであり、 こ の場合において位相誤差電圧は位相が π/ 8ラジアン、 3 πハ ラ ジアン、 5 πΖ 8ラジアン、 7 π/ 8ラジアン、 9 πΖ 8ラジアン、 1 1 CZ 8ラジアン、 1 3 兀ノ 8ラジアン、 1 5 πΖ 8 ラジアンの ときが +方向最大値または一方向最大値であって、 B P S K信号の ときの最大値に対して 1 4である。
伝送モードが 8 P S Κ信号であると判別されたときの位相誤差電圧 の送出についての説明は省略するが、 伝送モードが B P S Κ信号の 場合の説明から容易に理解されよう。
キヤリァ再生用位相誤差検出回路 6から出力された位相誤差電圧 は、 ディジタルローバスフィル夕からなるキャリアフィルタ 7 に供 給して位相誤差電圧を平滑化する。 この場合において後記する論理 ゲート回路 1 1から出力される C N Rコードおよび信号 A I 、 AO によって求めたモード 0 こ従うキャリアフィル夕制御信号 （C R F L G P) によって選択的にフィル夕動作を行わせる。
キャリアフィル夕 7からの出力はゲインコントロール回路 8に供 給して、 ゲインコントロール回路 8において後記する論理ゲート回 路 1 1から高 C/N値、 中 C/N値のときに出力されるゲイン制御 信号 （G C ONT) によって、 例えば第 6図に示すように、 ゲイン 制御信号 （G C ONT) が高電位のときにはキャリアフィル夕 7の 出力を 2倍するなどの高ゲインに制御し、 ゲイン制御信号 （G C O T) が低高電位のときにはキヤリアフィル夕 7の出力をそのまま 出力するなどの低ゲインに制御し、 ゲインコントロール回路 8から の出力を A F C回路 9に供給して A F C回路 9にて生成されている スキャンニングステップ周波数を定める電圧値に加算するべく、 A F C回路 9の累積加算器 9 1 に供給して、 数値制御発振器 2の発振 周波数の変化を早める。
C N R測定回路 1 0はベースバンド信号 I D、 QDを受けて、 ベ ースバンド信号 I D、 QDから求めた信号点配置データの分散値を 求め、 該分散値を所定の閾値と比較し、 閾値を超える分散値の所定 単位時間中における発生回数 （D S M S ) を計数して、 発生回数
(D S M S ) に基づいて実験にて求めた第 1 0図に示すテーブルを 参照して CZN値を求め 2ビッ トの C N Rコードとして出力する。 この C N Rコード 0よ、 例えば第 1 1図に示すように、 9 d B以上 のときは高 C NRとして " 0 0 " に定め、 4 d B以上 9 d B未満の ときは中 C NRとして " 0 1 " に定め、 4 d B未満のときは低 C N Rとして " 1 0 " に定めてある。
論理ゲート回路 1 1 はフレーム同期タイミング回路 4から出力さ れる信号 A I、 AOと C N R測定回路 1 0から出力される C N Rコ —ドとを受けて、 キャリアフィルタ制御信号 （C R F L G P) およ びゲイン制御信号 （G C ONT) を出力する。
さらに詳細には、 論理ゲート回路 1 1は第 1 2図に示すように、 C N Rコードとを受けて、 高 CZN、 中 CZN、 低 CZNに基づく 信号を出力するナンドゲート 1 1 1、 1 1 2、 1 1 3、 信号 A I、 AOを受けて第 2図 （ d) に示すように B P S K信号、 バース トシ ンポル信号、 または Q P S K信号のときに高電位出力を発生する信 号 Gを出力するオアゲート 1 1 4、 高 CZNのときに高電位出力を 発生するインバー夕 1 1 5、 中 CZNのとき信号 Gを送出するナン ドゲート 1 1 6、 低 CZNのとき信号 A I を送出するナンドゲート 1 1 7、 インバ一夕 1 1 5の出力とナンドゲート 1 1 6の出力とナ ンドゲート 1 1 7の出力を入力としてキャリアフィルタ制御信号 (C R F L G P) を出力するオアゲート 1 1 8、 高 C N Rまたは低 C N Rのときに高電位のゲイン制御信号 （G C ONT) を出力する ナンドゲート 1 1 9から構成してある。
したがって、 論理ゲート回路 1 1から高 CZNのときには識別モ ード Lこ無関係に （ヘッダ期間、 バース トシンポル信号期間、 Q P S K信号期間、 8 P S K信号期間の何れの期間においても） 高電位 のキャリアフィル夕制御信号 （C R F L G P) が出力され、 中 CZ Nのときにはヘッダ期間、 バース トシンポル信号期間、 Q P S K信 号期間期間の何れの期間においても高電位のキャリアフィル夕制御 信号 （C R F L G P) が出力され、 低 CZNのときにはヘッダ期間、 バーストシンボル信号期間の何れの期間においても高電位のキヤリ ァフィルタ制御信号 （ C R F L G P) が出力される。 その他のとき には低電位のキャリアフィル夕制御信号 （C R F L G P) が出力さ れる。 さらに、 論理ゲート回路 1 1から高 CZNまたは中 C/Nの ときに高電位のゲイン制御信号 （G C ONT) が出力され、 低 CZ Nのときには低電位のゲイン制御信号 （G C ONT) が出力される。 高電位のキャリアフィル夕制御信号 （C R F L G P) が出力され るときはキャリアフィル夕 8はフィル夕動作を行って、 位相誤差電 圧が平滑化されて出力される。 低電位のキヤリアフィル夕制御信号 (C R F L G P ) が出力されるときはキャリアフィル夕 8はフィル 夕動作を停止し、 その直前における出力がホールドされて、 出力さ れる。 高電位のゲイン制御信号 （G C ONT) が出力されるときは、 ゲインコントロール回路 8はキャリアフィル夕 7からの出力が 2倍 されて送出される。 低電位のゲイン制御信号 （G C ONT) が出力 されるときは、 ゲインコントロール回路 8はキャリアフィル夕 7か らの出力がそのまま出力される。
以上のように構成された本発明にかかる階層化伝送ディジタル復 調器において、 ベースバンド信号 i、 qに数値制御発振器 2から出 力される直交する再生キヤリァが演算回路 1 において乗算されてべ —スバンド信号 i、 Qが周波数同調され、 ベースバンド信号 I D、 QDとしてロールオフフィルタ 3を介してフレーム同期タイミング 回路 4に送出される。 フレーム同期タイミング回路 4から TM C C パターンが伝送モード判定回路 5に供給されて TMC Cパターンが デコードされて伝送モ一ド信号がフレーム同期タイミング回路 4へ 送出される。
ベースバンド信号 I D、 Q Dおよび伝送モード信号を受けたフレ —ム同期タイミング回路 4からはフレーム同期パターンを検出して フレーム同期信号 S Y N Cと信号 A I、 AOが送出される。 フレー ム同期信号 S YN Cはゲインコントロール回路 8へ送出され、 フレ ーム同期検出ごとにゲインコントロール回路 8の動作がリセッ トさ れる。 信号 A I、 A〇はキャリア再生用位相誤差検出回路 6および 論理ゲート回路 1 1へ送出される。
ベースバンド信号 I D、 QDと信号 A I、 AOとを受けたキヤリ ァ再生用位相誤差検出回路 6ではベースバンド信号と信号 A I、 A Oとに基づいて位相誤差テーブルが選択され、 位相誤差電圧が検出 されて、 検出された位相誤差電圧はキャリアフィル夕 7へ送出され て、 平滑化される。 一方、 ベースバンド信号 I D、 QDを受けた C N R測定回路 1 0ではベースバンド信号 I D、 QDの信号点配置に 基づき D S M Sが計数され、 計数された D S M Sに基づいて CZN 値が求められ、 C N Rコードで出力される。
C NRコードおよび信号 A I、 AOを受けた論理ゲート回路 1 1 では、 高 CZN、 中 CZN、 低 CZNであるかが検出され、 高 CZ N、 又は中 CZNと検出されたときはゲイン制御信号 （G C O NT) がゲインコントロール回路 8に送出され、 ゲインコントロール回路 8が高ループゲインに制御されて、 キャリアフィル夕 7から出力さ れる位相誤差電圧が 2倍されて送出される。 論理ゲート回路 1 1に おいて低 CZNと検出されたときはゲイン制御信号 （G C ONT) によってゲインコントロール回路 8が低ループゲインに制御され、 キャリアフィル夕 7から出力される位相誤差電圧がそのまま送出さ れる。
ゲインコントロール回路 8からの出力を受けて A F C回路 9は、 ゲインコントロール回路 8からの出力電圧に A F C回路 9にて生成 されているスキャンニンダステツプ周波数を定める電圧値が累積加 ― 算器 9 1 において累積加算されて、 数値制御発振器 2からの発振周 波数が変更されて周波数スキヤンニング幅が変化させられて、 再生 キャリア周波数が変化させられる。
次に、 以上のように構成された本発明にかかる階層化伝送ディジ タル復調器の作用について第 1 3図に示すフローチヤ一トに基づい て説明する。
電源が投入されると、 A F C回路 9の作用に基づいて周波数スキ ヤンが行われて再生キャリア周波数が変動させられ （ステップ S I ) 、 ゲインコントロール回路 8が低ループゲインに制御され、 フレーム 同期パターンが検出されるまでステップ S Iから実行してフレーム 同期パターンが検出されるのを待つ （ステップ S 2 ) 。 フレーム 同期パターンが検出されるとバースト復調モード 0 こされて、 B P S K信号およびバース トシンボル信号の復調が行われる （ステップ S 3 ) 。 ステップ S 3に続いて受信 CZNが測定される （ステップ S 4 ) 。
ステップ S 4における受信 C Z N値の測定に続いてフレーム同期 信号 F S YN Cが連続して複数回検出されたか否かがチエツクされ る （ステップ S 5 ) 。 ステップ S 5においてフレーム同期信号 F S YN Cが連続して複数回検出されないときフレーム同期確定せずと してステップ S Iから再び実行される。 ステップ S 5においてフレ —ム同期信号 F S YN Cが連続して複数回検出されたときはフレー ム同期確定とされて、 ステップ S 5に続いて TMC Cパターンのデ コード出力に基づいて伝送モードの解読がなされる （ステップ S 6 ) 。
ステップ S 6に続いて、 受信 C /Nは高 C 値であるか否かが チェックされる （ステップ S 7 ) 。 ステップ S 7において高 C/N 値であると判別されると、 ステップ S 7に続いて階層別復調、 すな わち連続復調がなされ （ステップ S 8 ) 、 続いてゲインコントロー ル回路 8のゲインが高ループゲインに設定され （ステップ S 9 ) 、 続いてステップ S 4から実行される。
ステップ S 7〜ステップ S 9では、 インバー夕 1 1 5から出力さ れる高電位信号がキャリアフィル夕制御信号 （C R F L G P) とし て送出され、 キャリアフィル夕 7は動作状態に制御され、 ヘッダ区 間、 バース トシンポル信号区間、 Q P S K信号区間および 8 P S K 信号区間が入力順に順次復調される。 この場合、 ナンドゲート 1 1 9から高電位信号がゲイン制御信号 （G C ONT) として送出され て、 ゲインコントロール回路 8は高ゲイン状態に制御される。
ステップ S 7において受信 C ZNが高 C ZN値でないと判別され たときは、 中 C Z N値か否かがチェックされる （ステップ S 1 0 ) 。 ステップ S 1 0において中 Cノ N値でないと判別されたときはステ ップ S 1 0に続いてステップ S 2から再び実行される。 ステップ S 1 0において中 C / N値でないと判別されたときは低 C Z N値のと きであって、 ナンドゲート 1 1 9から低電位信号がゲイン制御信号 (G C ONT) として送出されて、 ゲインコントロール回路 8は低 ゲイン状態に制御される。
また、 低 CZN値のときには、 ナンドゲート 1 1 7から出力され る高電位信号がキャリアフィル夕制御信号 （C R F L G P) として 送出され、 キャリアフィル夕 7は動作状態に制御され出力され、 へ ッダ区間およびバース トシンポル信号区間、 すなわち B P S K信号 区間 （バース トシンボル信号区間を含む） が復調されることになる。 ステップ S 1 0において受信 C Z Nが中 C Z N値であると判別さ れたときは、 ステップ S 1 0に続いて低階層信号が Q P S K信号あ るか否かがチェックされる （ステップ S 1 1 ) 。 ステップ S 1 1 に おいて低階層信号が Q P S K信号であると判別されたときは、 ナン ドゲート 1 1 6から出力される高電位信号がキャリアフィル夕制御 信号 （C R F L G P) として送出され、 キャリアフィルタ 7は動作 状態に制御され出力され、 ヘッダ区間、 バース トシンポル信号区間 および Q P S K信号区間、 すなわち第 2図 （ d ) に示す Gタイミン グ区間が順次復調されることになる （ステップ S 1 3 ) 。
ステップ S 1 3に続いて、 ナンドゲート 1 1 9から高電位信号が ゲイン制御信号 （G C ONT) として送出されて、 ゲインコント口 ール回路 8は高ゲイン状態に制御され、 次いでステップ S 4から実 行される （ステップ S 1 4 ) 。
ステップ S 1 1 において低階層信号が Q P S K信号でないと判別 されたときは、 8 P S K信号のときであって、 オアゲート 1 1 8力、 ら低電位のキャリアフィルタ制御信号 （C R F L G P ) が出力され てキャリアフィルタのフィル夕動作は停止され、 ナンドゲート 1 1 9から高電位信号がゲイン制御信号 （G C ONT) として送出され て、 ゲインコントロール回路 8は高ゲイン状態に制御され、 次いで ステップ S 4から実行される （ステップ S 1 2 ) 。
上記において説明したように、 本発明の実施の一形態にかかる階 層化伝送ディジ夕ル復調器によれば、 同期捕捉確定までの期間へッ ダ区間およびバース トシンポル信号の復調出力に基づいてキャリア 再生が行われて、 確実で捕捉性能のよいキヤリア再生が行われる。 一方、 C NR測定回路 1 0によって受信 CZN値が測定され、 同期 捕捉後高 CZN値のときには連続復調出力に基づいてキヤリア再生 が行われ、 バース ト復調モードのキャリアフィル夕ホールド時の周 波数変動に基づくジッ夕発生などが防止される。 同期捕捉後中 CZ N値のときは 8 P S K信号を除く階層の復調出力に基づいてキヤリ ァ再生が行われ、 上記と同様に主信号 （QP S K) で安定したキヤ リア再生が行えることになる。
本発明の実施の一形態にかかる階層化伝送ディジタル復調器によ れば、 同期捕捉までのキヤリァ再生中とそれ以後のキヤリア再生中 とでキャリア再生ループ特性が異なる再生ループ特性に切り換えら れて、 最適で安定したキヤリァ再生が確実に行えることになる。 産業上の利用可能性
以上説明したように本発明にかかる階層化伝送ディジタル復調器 によれば、 フレーム同期捕捉までの期間には確実なキヤリァ再生が 行え、 同期捕捉後において高 CZN値のときには連続復調出力に基 づきキヤリァ再生が行われるため、 ジッタ発生などが防止されると いう効果が得られる。 また、 同期捕捉後において中 CZN値のとき は高階層を除く階層の復調出力に基づいてキャリア再生が行われ、 その必要とする階層においてジッ夕のない安定したキャリア再生が 行えるという効果が得られる。

Claims

請 求 の 範 囲
1. ヘッダ区間の被変調波およびバーストシンポル信号の被変調波 を復調した復調出力に基づいてキヤリア再生を行う第 1のキヤリ ァ再生手段と、 受信 CZN値を測定する CZN測定手段と、 同期 捕捉後測定受信 CZN値が予め定めた第 1の閾値以上のときには 復調出力に基づいてキャリア再生を行う第 2のキャリア再生手段 と、 同期捕捉後測定受信 CZN値が前記第 1の閾値未満であって かつ前記第 1の閾値より低い第 2の閾値以上のときは高階層を除 く階層の復調出力に基づいてキャリア再生を行う第 3のキャリア 再生手段を備えたことを特徴とする階層化伝送ディジ夕ル復調器。
2. 請求の範囲第 1項記載の階層化伝送ディジ夕ル復調器において、 第 1のキャリア再生手段によるキャリア再生中と第 1のキャリア 再生手段以外のキャリア再生手段によるキャリア再生中とでキヤ リア再生ループ特性を異なる再生ループ特性に切り換える再生ル ープ特性切り換え手段を備えたことを特徴とする階層化伝送ディ ジタル復調器。
3. 被変調波を復調してキヤリァ再生を行う階層化伝送ディジタル 復調器において、 同期捕捉後のキャリア再生が、 受信 CZN値を 測定する CZN測定手段よつて得られた、 同期捕捉後の測定 C/ N値に対応した復調出力に基づいて行われることを特徴とする階 層化伝送ディジタル復調器。
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