WO1999008314A1

WO1999008314A1 - Dispositif de circuit integre a semi-conducteur et procede de fabrication correspondant

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Publication number: WO1999008314A1
Application number: PCT/JP1998/003514
Authority: WO
Inventors: Yoshihiko Okamoto
Original assignee: Hitachi, Ltd.
Priority date: 1997-08-08
Filing date: 1998-08-06
Publication date: 1999-02-18

Description

明細書半導体集積回路装置の製造方法および半導体集積回路装置技術分野

本発明は、半導体^積回路装置の製造方法および半導体集積回路装置技術に関し、特に、露光処理時におけるフォトマスク（レチクルを含む；以下、単にマスクという）と半導体ウェハ（半導体染稂回路製造用ウェハ）との位置合わせ技術に適用して有効な技術に関するものである。背景技術

半導体集積回路装置の製造工程である縮小投影露光には、マスクと半導体ゥェ八との位置合せが行われている。マスクと半導体ウェハ上にはそれぞれ位置合せマークが形成されており、マスクと半導体ウェハ上の位置合せマークを直接的に観察し、そのままの位置で露光する直接合せ方式と、マスクと露光装置に対して位置決めされ、半導体ウェハは露光装置のァライメントセンサでその位置を検出して位置決めする問接方式とがある。問接方式では、露光装置のマスクとウェハステージとの位置はレーザ干渉計によつて計測され、半導体ゥェハ上の位置合せマークは、ァライメントセンサでその位 [1が検出され、位置合せが行われる。半導体ウェハ上の位置合せマークは、凸または凹の段差を設けるか、マーク部の材料を変更したものが一般的である。位置合せは、露光処理に先立ち、合せマーク領域に対して、例えばレーザビームを用いて走査し、マーク部またはその両側の段差部からの反射光、散乱光を検出する。この光検出信号により、ウェハステージの位置がレーザ干渉計により計測され、マ一ク位置座標を測定することができる。このレーザビームは、一般的にマーク検出時にレジスト膜を感光させることがないように、露光光より長波長のビームが用いられる。

縮小投影露光装置では、マスクのマークとウェハステージ上でのウェハマーク位置座標を基に、半導体ウェハ上の回路パターンとマスクパターンとを位置合せを行う。その後、マスク上の回路パターンを半導体ウェハ上に転写する。半導体ウェハ上に回路パターンが配列されており、半導体ウェハ上の複数の位置合せマーク位置の計測から、回路パターンの配列精度を求め、その座標に従って、露光装置のステージ精度で露光することも行われている。続いて、現像処理してレジストパターンを形成する。その後レジストパターンをエッチングマスクとして、半導体ウェハ上の絶縁膜または金属膜のエッチング加工を施し、半導体ウェハ上に配線パタ一ン等を形成する。

このような半導体^積回路装置の露光工程における位置合せ技術については、例えば特開昭 6 3— 6 2 3 1 8号公報、特開昭 6 3— 2 7 0 1 3号公報、特開平 1 - 1 7 1 2 2 6号公報、特開平 5— 3 1 4 3号公報、特開平 5— 6 7 6 1 1号公報、特開平 6— 1 1 2 3 0 1号公報または特開平 6— 1 2 4 9 4 8号公報等に記載がある。

上記した特開昭 6 3 - 6 2 3 1 8号公報には、合せマークの位置検出に先立ち、マーク部を覆うレジストを部分的に露光、現像してレジスト膜を部分的に除去し、レジスト膜に起因する位置合せ精度の低下を回避する技術について説明されている。

また、特開昭 6 3— 2 7 0 1 3号公報、特閲平 1— 1 7 1 2 2 6号公報には位置検出に先立ち、合せマークを被覆する絶縁膜をエッチング除去することにより、絶縁膜に起因する位置合せ拮度の低下を回避する技術について説明されている。また、特開平 5— 3 1 4 3号公報には、レーザビームによるガスアシストエツチによりマークを覆う金属膜、レジスト膜をエッチング除去することにより、金属膜、レジスト胶に起因する位置合せ精度の低下を回避する技術について説明されている。

また、特開平 5— 6 7 6 1 1号公報には、マーク領域の補助金属を部分的に露光し、エッチ除去することにより、平坦化されないマークを形成する技術について説明されている。

さらに、特開平 6—1 1 2 3 0 1号公報には、マーク領域にレーザ光を照射して、配線層を平坦化する工程を経ても合せマークが配線層の金属により埋め込まれないようにしたマークを形成する技術について説明されている。

また、特開平 6 _ 1 2 4 9 4 8号公報には、合せマーク以外の凹部に金属材料を埋め込み、その後研磨を行う配線形成技術について説明されている。

ところで、半導体染積回路素子や配線等はサブミクロン域に入り、マスク上の集積回路パターンを半導体ウェハに転写するフォトリソグラフイエ程では、パタ一ン転写精度の不足が深刻な問題となっている。回路パターンの寸法の微細化に伴って、僅かな位置ずれでも素子の電気特性が劣化する結果、製品の電気的特性が劣化し、製品の歩留りおよび信頼性が低下するからである。すなわち、マスクと半導体ウェハとの位置合せ技術は、回路パターンの形成位置を決定する重要な技術であり、半導体^積回路装置の製造においては、マスクと半導体ウェハとの位置合せ精度を如何にして向上させるかが重要な課題となっている。

上記した公報に記載のフォトリソグラフィー工程における位置合せ技術においては、位置合せマークを覆う被加工膜およびレジスト膜によって位置合せ検出信号が低下してしまい、位置合せマークの検出精度が低下する問題を解決する手段として提案されたものである。し力しながら、公報の提案方式は、被加工膜を加ェするのとは異なる処理を位置合せマーク部に対して行っており、処理工程が複雑になる問題や、その処现によつて露光ェ稅で最も問題となる微小異物が発生する問題がある。

本発明の目的は、半導体桀積回路装置の製造処理工程を複雑にすることなく、微小異物を発生させることなく、マスクと半導体ウェハとの位置合わせ精度を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。発明の開示

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置の製造方法は、（a ) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の溝を形成する工程と、

( b ) 前記溝を形成した後の半導体ウェハ上に導体膜を堆積した後、その導体膜を下層の絶縁膜が露出するまで除去することにより、前記溝内に導体膜を埋め込む工程（プラグ形成）と、

(c) 前記導体膜の埋め込み工程後、前記絶縁膜の上部をエッチング除去することにより、前記導体膜の上而高さを前記絶緣膜の上面高さよりも突出させ微小段差を形成する工程とを有するものである。

本発明の半導体^積回路装置の製造方法は、（a) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の溝を形成する工程と、

(b) 前記溝を形成した後の半導体ウェハ上に導体膜を堆積した後、その導体膜を下層の絶縁膜が露出するまで除去することにより、前記溝内に導体膜を埋め込む工程と、

(c) 前記導体膜の现め込み工程後、前記 iffiめ込まれた導体膜の上部をエツチング除去することにより、前記導体膜の上面高さを前記絶縁膜の上面高さよりも窪ませて微小段差を形成する工程とを有するものである。

本願のその他の発明の概要を項に分けて簡舉に示せば以下のごとくである。

1. (a) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の溝を形成する工程と、

(c) 前記導体膜の埋め込み工程後、前記絶縁膜の上部をエッチング除去することにより、前記導体膜の上而高さを前記絶縁膜の上面高さよりも突出させ微小段差を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

2. (a) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の溝を形成する工程と、

(c) 前記導体膜の埋め込み工程後、前記通め込まれた導体膜の上部をエツチング除去することにより、前記導体膜の上面高さを前記絶縁膜の上面高さよりも窪ませて微小段差を形成する工程とを冇することを特徴とする半導体集嵇回路装^ の製造方法。

3 . ( a ) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の溝および回路パタ一ン形成用の溝を同時に形成する工程と、

( b ) 前記位置合せに関するマーク形成用の溝および回路パタ一ン形成用の溝を形成した後の半導体ウェハ上に導体膜を堆積した後、その導体膜を下層の絶縁膜が露出するまで除去することにより、前記位置合せに関するマーク形成用の溝および回路パタ一ン形成用の溝内に導体胶を埋め込む工程と、

( c ) 前記導体膜の埋め込み工程後、前記絶縁膜の上部をエッチング除去することにより、前記導体膜の上面高さを前記絶縁膜の上面高さよりも突出させ微小段差を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

4 . ( a ) 半導体ウェハ上の絶縁膜に位置合せに関するマーク形成用の滞および回路パタ一ン形成用の溝を同時に形成する工程と、

( b ) 前記位置合せに関するマーク形成用の溝および回路パターン形成用の溝を形成した後の半導体ウェハ上に導体膜を堆钺した後、その導体膜を下層の絶縁膜が露出するまで除去することにより、前記位置合せに関するマーク形成用の溝および回路パタ一ン形成用の溝内に導体膜を现め込む工程と、

( c ) 前記導体膜の埋め込み工程後、前記埋め込まれた導体膜の上部をエツチング除去することにより、前記導体膜の上面高さを前記絶縁膜の上面高さよりも窪ませて微小段差を形成する工程とを冇することを特徴とする半導体集積回路装置の製造方法。

5 . 上記項 1記載の半導体集積回路装置の製造方法において、

( a ) 前記微小段差を形成した後、前記半導体ウェハ上に被加工膜を堆積するェ程と、

( b ) 前記被加工膜上にフォトレジスト膜を堆積する工程と、

( c ) 前記フォトレジスト膜を堆稻した後の半導体ウェハを露光装置に収容した後、前記位置合せに関するマークの形成領域に光を照射した場合に検出される検出光に基づいて、前記半導体ウェハとフォトマスクとの相対的な位置を合わせる工程と、

( d ) 前記位置合せ工程後、露光光をフォトマスクを介して半導体ウェハ上のフォトレジスト膜に照射することにより、フォトマスクのパターンをフォトレジスト膜に転写する工程と、

( e ) 前記フォトレジスト膜に現像処理を施すことにより、レジストパターンを形成する工程と、

( f ) 前記レジストパターンをエッチングマスクとして、レジストパターンから露出する被加工膜部分をエッチング除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。

6 . 上記項 5記載の半導体集積回路装置の製造方法において、前記被加工膜が導体膜であり、前記レジストパターンを用いたエッチング工程で形成されるパターンが配線パターンおよび位置合せに関するマークのパターンであることを特徴とする半導体集積回路装置の製造方法。

7 . 上記項 5記載の半導体染稻回路装置の製造方法において、前記被加工膜が絶縁膜であり、前記レジストパターンを用いたエッチング工程で形成されるパターンが埋込配線形成用の溝および位置合せに関するマーク形成用の溝であることを特徴とする半導体桀積回路装置の製造方法。

8 . 上記項 5記載の半導体； |¾積回路装置の製造方法において、前記露光処理に際してはフォトマスクを透過した光に位相差を生じさせるように露光処理を施すことを特徴とする半導体集積回路装置の製造方法。

9 . 上記項 8記載の半導体染積回路装置の製造方法において、前記露光処理に用いるフォトマスクが、マスク基板上に、前記露光処理に際してフォトレジスト膜に明像を形成しないような半透明膜からなる位相シフタを設けてなることを特徴とする半導体集積回路装置の製造方法。

1 0 . 上記項 8記載の半導体鬼積回路装置の製造方法において、前記露光処理に用いるフォトマスクは、マスク基板上に互いに隣接するように設けられた光透過領域のうちの一方の光透過領域に溝からなる位相シフタを設けてなることを特徴とする半導体粲積回路装置の製造方法。

1 1 . 上記項 8記載の半導体鬼積回路装置の製造方法において、前記露光処理に際してフォトマスクの主面に対して斜め方向から露光光を照射することでフォトマスクを透過する光に位相差を生じさせることを特徴とする半導体集積回路装置の製造方法。

1 2 . 上記項 1記載の半導体集積回路装置の製造方法において、前記微小段差が 0. 1力ら 0. 3 / mの段差 (位置合わせ光の波長と比較して十分に小さくなレ、必要がある）であることを特徴とする半導体集積回路装置の製造方法。

1 3 . 上記項 1記載の半導体柒積回路装置の製造方法において、前記導体膜はバリァ導体膜上に単体元素からなる導体膜を順次堆積してなることを特徴とする半導体集積回路装置の製造方法。

1 4 . 上記項 1記載の半導体^積回路装置の製造方法において、前記位置合せに関するマークが、

( a ) 次工程の露光によるパターン形成の際に半導体ウェハとフォトマスクとの位置合せのために用いる位置合せマークと、

( b ) 下層の位置合せずれ測定用基準マークとの組合せにより、当該位置合せに関するマークの形成層における回路パタ一ンの位置が、下層のパターンからどの程度ずれてしまつたかを図るための位置合せずれ測定用マークと、

( c ) 次工程の露光処理によって転写されたパターンの位置合せずれ量を図る場合に基準となる位置合せずれ測定用基'準マークとを有することを特徴とする半導体集積回路装置の製造方法。

1 5 . 上記項 1 4記載の半導体鬼稻回路装置の製造方法において、

( a ) 前記下層の位置合せずれ測定用基準マークと、前記位置合せずれ測定用マークとの組合せにより、当該位置合せに関するマークの形成層における回路バターンの位置が下層のパターンからどの程度ずれてしまつたかを図る位置合せずれ量測定工程と、

( b ) 前記次工程の露光処理に際して、前記位置合せずれ量測定工程で得られた位置合せずれ量に基づいて半導体ウェハとフォトマスクとの相対的な位置を補正する工程とを有することを特徴とする半導体藥積回路装置の製造方法。

1 6 . 上記項 1記載の半導体桀嵇回路装置の製造方法において、前記位置合せに関するマークの平面寸法は、それと同時に形成される集積回路パターンの寸法の 5倍以下であることを特徴とする半導体集積回路装置の製造方法。

1 7 . 半導体基板上の絶縁膜に形成された溝内に回路パターン形成用の導体膜が埋め込まれてなる半導体集積回路装置であって、前記溝内に埋め込まれた回路パターン形成用の導体膜の上而高さが前記絶縁膜の上面高さよりも突出されていることを特徴とする半導体集積回路装置。

1 8 . 半導体基板上の絶縁膜に形成された溝内に回路パターン形成用の導体膜が埋め込まれてなる半導体橥積回路装 itであって、前記溝内に埋め込まれた回路パターン形成用の導体膜の上面高さが前記絶縁膜の上面高さよりも窪んでいることを特徴とする半導体集積回路装置。

本願の更にその他の発明の概要を項に分けて簡単に示せば以下のごとくである。

1 . 以下の工程よりなる半導体集積回路装置の製造方法：

(a)半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及ぴ第 2のホール内に第] の金属層を形成する工程；

(b)上記第 1の主面を平坦化して、上記第 1及ぴ第 2のホール内の上記第 1の金属層を孤立させることにより、それぞれ第 1及び第 2の埋め込み導電体を形成する工程；

(c)上記第 1の絶縁膜をェツチングすることにより、上記第 2の埋め込み導電体との境界部に段差を形成する工程；

(d)上記工程 (c)の後、上記第 1の主而上に、上記第 1の埋め込み導電体と電気的に接続された第 1の導電膜を形成する工程；

(e)上記第 1の導電膜が形成された上記ウェハの上記第 1の主面上にフォトレジスト膜を形成する工程；

(f)上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、上記第 1の導電膜を実質的に透過しない位置合わせ光により、上記第 2の埋め込み導電体の上面パターンを位置合わせマ一クとして、マスクとの間で直接又は間接に位置合わせする工程；

(g)位置合わせしたウェハの上記第 1の主面上の上記フォトレジスト膜に上記マスク上の集積回路パターンを露光転写する工程。

2 . 上記第 1項において、上記平坦化は化学機械研磨（Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。 3 . 上記第 1項において、上記平坦化は化学機械研削（Chemical Mechan ical Lap ping)により行われることを特徴とする半導体集嵇回路装置の製造方法。

4 . 上記第 1項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるエッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

5 . 上記第 2項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体集稻回路装置の製造方法。

6 . 以下の工程よりなる半導体集嵇回路装^の製造方法：

(a)半導体集積回路製造用ウェハの第 1の主而上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及び第 2のホール内に第 1の金属層を形成する工程；

(b)上記第 1の主面を平坦化して、上記第 1及び第 2のホール内の上記第 1の金属層を孤立させることにより、それぞれ第 1及び第 2の埋め込み導電体を形成する工程；

(c)上記第 1及び第 2の埋め込み導電体の上面をェツチングすることにより、周辺の上記第 1の絶縁膜との境界部に段差を形成する工程；

(d)上記工程 (c)の後、上記第 1の主面上に、上記第 1の埋め込み導電体と電気的に接続された第 1の導電膜を形成する工程；

(f)上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、上記第 1の導電膜を実質的に透過しない位置合わせ光により、上記第 2の埋め込み導電体の上面パターンを位置合わせマークとして、マスクとの問で直接又は間接に位置合わせする工程；

(_g)位置合わせしたウェハの上記第 1の主而上の上記フォトレジスト膜に上記マスク上の集積回路パターンを露光転写する工程。

7 . 上記第 6項において、上記平坦化は化学機械研磨（Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。

8 . 上記第 6項において、上記平坦化は化学機械研削（Chemical Mechanical Lap Ping)により行われることを特徴とする半導体集積回路装置の製造方法。

9 . 上記第 6項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるェッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

1 0 . 上記第 7項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体柒積回路装置の製造方法。

1 1 . 以下の工程よりなる半導体染積回路装置の製造方法：

(a) 半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及ぴ第 2のホール内に第] の金屈層を形成する工程；

(b) 上記第 1の主面を平坦化して、上記第 1及び第 2のホール内に上記第 1の金属層を残すことにより、それぞれ第 1及び^ 2の埋め込み導電体を形成する工程；

(c) 上記第 1の絶縁膜をエッチングすることにより、上記第 2の埋め込み導電体との境界部に段差を形成する工程；

(d) 上記工程 (c)の後、上記第 1の主而上に、第 2の絶緣胶を形成する工程；

(e) 上記第 2の絶縁膜が形成された上記ウェハの上記第 1の主面上にフォトレジスト膜を形成する工程；

(f) 上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、位置合わせ光により、上記第 2の埋め込み導電体又はその上面パターンを位置合わせマークとして、マスクとの問で直接又は問接に位置合わせする工程；

(g)位置合わせしたウェハの上記第 1の主而上の上記フォトレジスト膜に上記マスク上の集積回路パタ一ンを露光転写する工程。

1 2 . 上記第 1 1項において、上記平 ffl.化は化学機械研磨 (Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。 1 3 . 上記第 1 1項において、上記平坦化は化学機械研削 (Chemical Mechanical Lapping)により行われることを特徴とする半導体集積回路装置の製造方法。 1 4 . 上記第 1 1項において、上記平 ill化はスピンオングラスの塗布とドライエッチングによるエッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。 1 5 . 上記第 1 2項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体積回路装置の製造方法。

1 6 . 以下の工程よりなる半導体集積回路装置の製造方法：

(a) 半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及び第 2のホール内に第 1の金属層を形成する工程；

(b) 上記第 1の主面を平坦化して、上記第 1及び第 2のホール内に上記第 1の金属層を残すことにより、それぞれ第 1及び笫 2の埋め込み導電体を形成する工程；

(c) 上記第 1及び第 2の埋め込み導電体上部をエッチングすることにより、周辺の上記第 1の絶縁膜との境界部に段差を形成する工程；

(d) 上記工程 (c)の後、上記第 1の主而上に、第 2の絶縁膜を形成する工程；

(g)位置合わせしたウェハの上記第 1の主面上の上記フォトレジスト膜に上記マスク上の集積回路パタ一ンを露光転写する工程。

1 7 . 上記第 1 6項において、上記平坦化は化学機械研磨（Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。

1 8 . 上記第 1 6項において、上記平坦化は化学機械研削（Chemical Mechanical Lapping)により行われることを特徴とする半導体集積回路装置の製造方法。

1 9 . 上記第 1 6項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるエッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

2 0 . 上記第 1 7項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体染積回路装置の製造方法。図面の簡単な説明図 1は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 2は図 1の半導体集積回路装置の位置合せマークの平面図である。

図 3は図 1の半導体集稻回路装 {1の位置合せマークの平面図である。

図 4は図 1の半導体集稻回路装 [Sの位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図である。

図 5は図 1の半導体集積回路装置の位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図である。

図 6は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 7は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 8は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 9は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 1 0は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 1 1は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 1 2は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 1 3は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 1 4は図 1 3の半導体集積回路装置の位置合せマークの平面図である。図 1 5は図 1 3の半導体集積回路装置の位置合せマークの平面図である。図 1 6は図 1 3の半導体集積回路装置の位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図である。

図 1 7は図 1 3の半導体集積回路装置の位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図である。

図 1 8は本発明の一実施の形態である半導体^積回路装置の製造工程中における要部断面図である。

図 1 9は本発明の一実施の形態である半導体猿積回路装置の製造工程中における要部断面図である。

図 2 0は本発明の一実施の形態である半導体^積回路装置の製造工程中における要部断面図である。

図 2 1の（a ) は本発明の一突施の形態である半導体槳積回路装置の製造ェ程中における位置合せマークの要部拡大断而図、（b ) はその検出信号波形図である。

図 2 2の（a ) は本発明者が検討した位 ίδ合せマークの要部拡大断面図、（ b ) はその検出信号波形図である。

図 2 3は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 2 4は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 2 5は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 2 6は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 2 7は本発明の一実施の形態である半導体集積回路装置の製造工程中で用いる露光装置の説明図である。

図 2 8の（a ) から（c ) は図 2 7の露光装置を用いた露光プロセスの説明図である。

図 2 9は露光処现に用いるフォトマスクの平面図である。

図 3 0の（a ) はフォトマスクの要部断面図であり、（b ) はそのフォトマスクを透過した露光光の振幅波形図であり、（c ) はそのフォトマスクを透過した露光光の半導体ウェハ面上における露光光強度の振幅波形図である。

図 3 1の（a ) はフォトマスクの要部断面図であり、（b ) はそのフォトマスクを透過した露光光の振幅波形図であり、（c ) はそのフォトマスクを透過した露光光の半導体ウェハ面上における露光光強度の振幅波形図である。

図 3 2の（a ) はフォトマスクの要部断面図であり、（b ) はそのフォトマスクを透過した露光光の振幅波形図であり、（c ) はそのフォトマスクを透過した露光光の半導体ウェハ面上における露光光強度の振幅波形図である。

図 3 3は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 4は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 5は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 6は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 7は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 8は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 3 9は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 0は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 1は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 2はフロー化した露光プロセス · フロー図である。

図 4 3は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 4は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 5は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 6は本発明の一実施の形態である半導体菜積回路装置の製造工程中における要部断面図である。

図 4 7は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 4 8は本発明の一実施の形態である半導体 ½積回路装置の製造工程中における要部断面図である。

図 4 9は本発明の一実施の形態である半導体; 積回路装置の製造工程中における要部断面図である。

図 5 0は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 1は本発明の一実施の形態である半導体; ¾積回路装置の製造工程中における要部断面図である。

図 5 2は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 3は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 4は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 5は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 6は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 7は木発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 8は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 5 9は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。図 6 0は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 1は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 2は本発明の他の実施の形態である半導体桀積回路装置の製造工程中における要部断面図である。

図 6 3は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 4は本発明の他の実施の形態である半導体^積回路装置の製造工程中における要部断面図である。

図 6 5は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 6は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 7は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 6 8は本発明の他の突施の形 i である半導体集積回路装置の製造工程中 (こおける要部断面図である。

図 6 9は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 7 0は本発明の他の実施の形態である半導体集積回路装置の製造工程中おける要部断面図である。

図 7 1は本発明の他の実施の形態である半導体集積回路装置の製造工程中おける要部断面図である。

図 7 2は本発明の他の実施の形態である半導体集積回路装置の製造工程中おける要部断面図である。

図 7 3は本発明の他の実施の形態である半導体集積回路装置の製造工程中 (；: おける要部断面図である。

図 7 4は本発明の他の荬施の形態である半導体集積回路装置の製造工程中おける要部断面図である。

図 7 5は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 7 6は本発明のさらに他の実施の形態である半導体集積回路装置の製造ェ程中における要部断面図である。

図 7 7は本発明のさらに他の実施の形態である半導体集積回路装置の製造ェ程中における要部断面図である。

図 7 8は本発明のさらに他の実施の形態である半導体集積回路装置の製造ェ程中における要部断面図である。

図 7 9は本発明の他の実施の形態である半導体粜積回路装置の製造工程中における要部断面図である。

図 8 0は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 8 1は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。発明を実施するための最良の形態

以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。

(実施の形態 1 )

図 1は本発明の一実施の形態である半導-体渠積回路装置の製造工程中における要部断面図、図 2および図 3は図 1の半導体集積回路装置の位置合せマークの平面図、図 4および図 5は図 1の半導体集積回路装置の位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図、図 6から図 1 3は図 1に続く半導体集積回路装置の製造工程中における要部断面図、図 1 4および図 1 5は図 1 3の半導体粲積回路装置の位置合せマークの平面図、図 1 6および図 1 7は図 1 3の半導体集積回路装置の位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの平面図、図 1 8から図 2 0は図 1 3に続く半導体集積回路装置の製造工程中における要部断面図、図 2 1 ( a ) ， ( b ) はそれぞれ図 1 4から図 1 7のマークの断面図およびマーク検出信号波形、図 2 2 ( a ) , ( b ) はそれぞれ本発明者が検討したのマークの断面図およびマーク検出信号波形、図 2 3から図 2 6は図 2 0に続く半導体集積回路装置の製造工程中における要部断面図、図 2 7は本発明の一実施の形態である半導体狼積回路装置の製造工程中に用いる露光装置の一例を説明するための説明図、図 2 8は図 2 7の露光装置を用いた露光プロセスの説明図、図 2 9は露光処理に用いるフォトマスクの平面図、図 3 0から図 3 2は露光処理に用いるフォトマスクの説明図、図 3 3から図 4 2は具体的な半導体集積回路装置の製造工程中における要部断面図、図 4 2はフ口一化した露光プロセス ·フロー図である。

本実施の形態 1の半導体- 積回路装置の製造方法を図 1から図 2 6によって説明する。図 1は半導体集積回路装置の製造工程中における半導体ウェハ 1の要部断面図を示している。

半導体ウェハ 1は、例えば所定導電形のシリコン（S 1 ) 単結晶からなり、その素子形成領域 2には、例えば MO S · F E T (Metal Oxide Semiconductor ) 等のような所定の集積回路素子が既に形成されている。また、半導体ウェハ 1の各チップ形成領域において素子形成 ®域 2以外の領域には、複数の位置合せマーク 3 aおよび位置合わせずれ測定用芘準マーク 3 bが形成されている。そして、このような半導体ウェハ 1の主面上には、絶縁膜 4が形成されており、これにより、集積回路素子、位置合せマーク 3 aおよび位置合わせずれ測定用基準マーク 3 bが被覆されている。この絶縁膜 4は、例えば酸化シリコンからなり、特に限定されないが、例えばプラズマ C V D法等によって形成されている。この絶縁膜 4上には、例えばフォトレジスト膜 5 aが难積されている。フォトレジスト膜 5 aは、例えば紫外線（ 1線等）用のポジ形のフォトレジストが用いられている。上記した位置合せマーク 3 aは、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせに用いるマークである。この位置合せマーク 3 aの一例を図 2および図 3に示す。図 2には、例えば平面十字状の位置合せマーク 3 aが示されている。また、図 3には、例えば平面 L字状の位置合せマーク 3 aが示されている。すなわち、互いに平行に延在する 2木の带状パターンで構成されるパターン対が互いに垂直になるように配置されて構成された 1つの位置合わせマーク 3 aが示されている。図 2およぴ図 3においてパターン幅は、例えば 4 / m程度、長さは、例えば 1 0 0 μ m程度である。

また、位置合わせずれ測定用基準マ一ク 3 bは、このマーク 3 bの上層に転写した所定のパターンが、このマーク 3 bと同層のパターンに対して、どの程度位置ずれしてしまつたかを測定するために用いるマークである。この位置合せずれ測定用基準マーク 3 bの一例を図 4および図 5に示す。図 4には、例えば平面正方形状の位置合わせずれ測定用基準マーク 3 bが示されている。また、図 5には、バーニアパターンを形成するように配^された帯状パターンで構成される位置合わせずれ測定用基準マーク 3 bが示されている。

本実施の形態 1においては、このような図 1の半導体ウェハ 1上のフォトレジスト膜 5 aに、所定のパターンを転写する場合を例として、そのための露光工程を説明する。

まず、後述するような縮小投影露光装置の所定位置にフォトマスクを搭載した後、そのフォトマスクに形成された位置合せマークを検出することで、フォトマスクと縮小投影露光装置との位置合せを行う。

続いて、図 6に示すように、半導体ウェハ 1を縮小投影露光装置のウェハステージ上に搭載した後、半導体ウェハ 1の位置合せマーク 3 aを検出する。すなわち、位置合せマーク 3 aの領域に所定の検出光を走査した場合に位置合せマーク 3 aからの反射光あるいは散乱光を検出する。この光検出信号により、ウエノ、ステージの位置をレーザ干渉計により計測することでウェハステージの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 3 aの位置がウェハステージ座標に換算される。上記した検出光としては、一般的にマーク検出時にフォトレジスト膜を感光させることがないように、例えばヘリウムネオン（H e N e ) レーザ光等のような露光光より長波長のビームが用いられている。この位置合せマーク 3 aの位置座標を測定することで、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。

その後、上記位置検出工程で換算されたウェハステージ座標に基づいてウェハステージを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 7に示すように、露光光 6を半導体ウェハ 1に照射することで露光処理を行う。

本実施の形態 1においては、フォトマスクとして、例えば位相シフトマスクを用いている。位相シフトマスクは、マスク ffi板を透過した光に位相差を生じさせることでパターン転写精度を向上させることが可能なフォトマスクである。その具体的な構造例については後述する。転写されるパターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 μ mパターンをフォトレジスト膜 5 aに転写する。

また、この露光処理に際しては、回路パターンと同時に、位置合せマーク、位置合せずれ測定用マークおよび位 i :合せずれ測定用基準マークのパターンが同時に転写されている。この場合の位置合せマークは、次工程のパターンを転写する場合の位置合わせのマークである。また、位 {5合せずれ測定用マークは、この露光処理で形成された配線パターンが、どの ¾度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マークと上記した半導体ウェハ 1上の位置合せずれ測定用基準マークとの組合せで測定される。すなわち、位置合わせずれ測定川マークと、位置合わせずれ測定用基準マーク 3 bとの相対的な位置ずれ量により測定される。さらに、上記した露光工程でフォトレジスト膜 5 aに転写された位 ©合せずれ測定用基準マ一クは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマークである。

このような露光処理の後、露光を施したフォトレジスト膜 5 aに対して所定の現像液を用いて現像処理を施すことにより、図 8に示すように、フォトレジストパターン 5 a 1 を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストパターン 5 a 1 をエッチングマスクとして、フォトレジストパターン 5 a 1 から露出する絶縁膜 4部分をェッチング除去する。このェッチング処理においては、例えば C ₄ F ₈等のガスを用いる。これにより、図 9に示すように、絶縁膜 4 に溝 7 a〜7 dを形成する。溝 7 aは、回路パターン形成用の溝である。溝 7 b 〜7 dは、位置合せに係わるマーク形成用の溝である。その後、フォトレジストパターン 5 a 1 を除去した後（図 1 0参照）、図 1 1 に示すように、例えばタングステン等のような金属膜 8をスパッタリング法等によって半導体ウェハ 1の主面全面に成膜する。これにより、上記の工程で形成した溝 7 a 〜 7 d内に、金属膜 8を埋め込むことができる。

次いで、この金属膜 8を、例えば化学的機械的研磨法（Chemical Mechanical Pol ishing ； C M P ) 〖こより、全面平坦化する。この際、金属膜 8のエッチ液としては、例えばりん酸等を用いて回転研磨する。これにより、溝 7 a〜 7 d以外の領域において金属膜 8を全てェツチング除去して絶縁膜 4の上面を露出させる。これにより、図 1 2に示すように、溝 7 a 〜 7 d内にタングステン等からなる金属膜 8を埋め込む。この溝 7 a 〜 7 d内の金属膜 8は、それぞれ回路パターン用の埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cを形成するものである。ただし、この段階においては、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さと、絶縁膜 4の上面の高さとは一致している。ただし、金属膜 8の平坦化処理法としては、 CM Pに限定されるものではなく、その他の化学的機械的平坦化処理を用いても良い。

続いて、本実施の形態 1においては、上記のような CM P等による平坦化処理後に、半導体ウェハ 1に対して、例えばフッ酸等を用いたウエットエッチング処理を施すことにより、絶縁膜 4の上部を均一な厚さで軽くエッチング除去する。これにより、図 1 3に示すように、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さが、絶縁膜 4の上面の高さよりも僅かに高く突出されて形成される。本実施の形態 1においては、このウエットエッチング処理により、位置合せマーク 8 a 、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの完全な状態を形成する。このように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を突出させた理由は、それらマークの検出精度を向上させるためである。この微小段差は、例えば 0. 1から 0. 3 / m程度で良い。 0. 1 // mより低いと位置検出が難しくなり、 0. 3 / m り高いと下地の平坦化に反するようになるからである。ところで、 CM P工程後の一般的な洗浄工程によっても、例えば 0. 0 1 // m程度の極微小の段差が形成されるが、その程度の段差ではマーク検出には適さない。従来方式においては、例えばマークを覆う所定の膜を、露光、現像、エッチング処理によって除去してマークを露出させることが提案されているが、この場合には、処理工程が増加するとともに、微小異物が発生して、プロセス欠陥の増加させる。本実施の形態 1によれば、工程数の増加を抑え、微小異物の発生をも抑えてプロセス欠陥を低減した状態で、高い位置検出精度を実現可能な次工程用の位置合せマークを形成することができる。

特に、本実施の形態 1においては、微小段差を形成するためのウエットエッチング処理を施すことにより、 CM P工程で発生した微小異物を除去することができるとともに、埋め込まれた金属膜 8 (図 1 2参照）の上面の損傷等を除去することができる。これにより、埋込金属膜 8 p、位置合せマ一ク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの機械的な信頼性や位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マ一ク 8 cの位置検出精度を向上させることができる。また、 CM P工程で発生した微小異物に起因するプロセス欠陥を低減することができる。

この位置合せマーク 8 aは、半導体ウェハ 1と、次工程のフォトマスクとの相対的な位置を合わせるために用いるマークである。この位置合せマーク 8 aの一例を図 1 4および図 1 5に示す。図 1 4には、例えば平面十字状の位置合せマーク 8 aが示されている。また、図 1 5には、例えば平面 L字状の位置合せマーク 8 aが示されている。すなわち、互いに平行に延在する 2本の帯状パターンで構成されるパターン対が互いに垂直になるように配置されて構成された 1つの位置合わせマーク 8 aが示されている。図 1 4および図 1 5のマークの長さは、例えば 1 0 0 / m程度であるが、パターン幅は、例えば 1 / m程度まで細くしている。これにより、回路パターン部の溝と寸法が大きく異なることがないので、回路パターン部の金属パターンの断面形状とマーク部の金属パターンの断面形状とをほぼ同等の形状に形成することができる。

また、位置合せずれ測定用マーク 8 bは、この露光処理で形成された回路パターンが、下層のパターンに対してどの程度位ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マーク 8 bと上記した半導体ウェハ 1上の位置合せずれ測定用基準マーク 3 bとの組合せで測定される。すなわち、位置合わせずれ測定用マーク 8 bと、位置合わせずれ測定用基準マーク 3 bとの相対的な位置ずれ量により測定される。さらに、位置合せずれ測定用基準マーク 8 cは、この露光工程の次工程のパターン転写工程で得られたパタ一ンの位置合せずれ量を測定するのに用いられるマークパターンである。すなわち、上記した位置合せずれ測定用基準マーク 3 bに対応するものである。この位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 c の一例を図 1 6および図 1 7に示す。図 1 6には、例えば平面枠状の位置合わせずれ測定用マーク 8 bと、その近傍に配置された平面正方形状の位置合せずれ測定用基準マーク 8 cとが示されている。この合は、下層の位置合せずれ測定用基準マーク 3 bと、位置合せずれ測定用マーク 8 bとの中心位置座標が一致するように露光してある。この位置合せずれ測定用マーク 8 bと、その下層の位置合せずれ測定用基準マーク 3 bとの距離（X 1, X 2, Y l， Y2 ) により位置合わせずれ量、すなわち、位置合せ精度を測定することができる。

また、図 1 7には、パターンを形成するように均等間隔で配置された帯状バターンで構成される位置合せずれ測定用マーク 8 bと、その近傍に配置され、かつ、位置合せずれ測定用マーク 8 bと同じ形状に形成された位置合せずれ測定用基準マーク 8 cとが示されている。この位置合せずれ測定用マーク 8 bと、その下層の位置合せずれ測定用基準マーク 3 bとのパターンずれ量を光学顕微鏡でパターンチェックすることで、位置合せ精度を測定することができる。

次いで、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を突出させるためのゥエツトエッチング処理後に、図 1 8に示すように、半導体ウェハ 1上に、例えば銅 ( C u ) 等からなる金属膜 9をスパッタリング法等によって堆積する。上記したように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部は僅かに突出されているので、金属膜 9の上面にもその突出部の形状を反映するように凸部が形成されている。

続いて、図 1 9に示すように、金属膜 9上に、例えば紫外線（ i線等）用のポジ形フォトレジスト膜 5 bを塗布した後、前記した露光工程と同様にして、フォト 5 bに配線パターンを転写するための露光処理を施す。

すなわち、フォトレジスト膜 5 bの塗布された半導体ウェハ 1を、縮小投影露光装置のウェハステージ上に搭載した後、半導体ウェハ 1の位置合せマーク 8 a の領域に所定の検出光を走査した場合に位置合せマーク 8 a直上の金属膜 9の凸部からの反射光あるいは散乱光を検出する。

この際、本実施の形態 1においては、図 2 1 ( a ) に示すように、位置合せマ —ク 8 a自体は金属膜 9に被覆されているが、その上部が絶縁膜 4の上面よりも突出されているので、金属膜 9において位置合せマーク 8 aの被覆部分に凸部が形成されている。これにより、図 2 1 ( b ) に示すように、ノイズが少なくマ一ク検出信号のピーク値が鮮明になり、マーク検出信号を良好に検出できる。したがって、ウェハステージの位置座標の検出精度を向上させることが可能となっている。

この位置合せマーク 8 aのパターン幅は、例えば 1 / m程度であり、回路パターン部の溝に比べ寸法差が小さくなつている。また、重ね合わせ精度は、例えば ± 0. 0 5 /z m以下とすることができ、非常に高精度にすることが可能である。比較のため、本発明者が検討した位置合せマーク 5 0の断面図とそれによつて得られるマーク検出信号の波形をそれぞれ図 2 2 ( a ) , ( b ) に示す。位置合せマーク 5 0のパターン幅は、例えば 4 / m程度であり、回路パターン部の溝 7 a (図 9参照）に比べて 1 0倍以上寸法差が大きくなつている。この場合は、位置合せマーク 5 0の上面高さが絶縁膜 5 1の上面高さとほぼ一致している。ただし、金属を埋め込み回転研磨加工すると、一般的にマークを形成する埋込金属の上部中央が窪む構造となる。し力し、これを被覆する金属膜 5 2およびフオトレジスト膜 5 3の上面には囬凸がほとんどない状態である。この位置合せマーク 5 0の領域にレーザ光を走査し、マーク検出すると窪み部で信号検出することはできるが、ノイズが多くマーク検出信号の波形のピーク値も不鮮明であり、重ね合わせ精度は、例えば ±0. 1 / m以上となってしまう。

この位置合せマーク 8 aからの光検出信号により、ウェハステージの位置をレ一ザ干渉計により計測することでウェハの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 8 aの位置がウェハステージ座標に換算される。上記した検出光としては、一般的にマーク検出時にフォトレジスト膜を感光させることがないように、例えば H e N eレーザ光等のような露光光より長波長のビームが用いられている。この位置合せマーク 8 aの位置座標の測定結果に基づいて、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。ただし、この位置合せ工程では、上記した位置合せずれ測定用基準マーク 3 bと位置合せずれ測定用マーク 8 bとの合わせずれ測定結果も参照し、その合わせずれ量を考慮して半導体ウェハ 1とフォトマスクとの相対的な位置合わせを合わせるようにしても良レ、。これにより、位置合わせ精度をさらに向上させることが可能となる。

その後、上記位置検出工程で換算されたウェハステージ座標に基づいてウェハステージを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 2 3に示すように、露光光 6を半導体ウェハ 1 に照射することで露光処理を行う。なお、露光光 6 aは配線パターン形成のための露光光、露光光 6 bは次工程位置合せマーク形成のための露光光、露光光 6 c はマーク保護露光を示している。また、この工程で用いる縮小露光装置は前記した露光工程で用いた縮小露光装置でも良いし、別の縮小露光装置を用レ、ても良い。本実施の形態 1においては、この段階で用いたフォトマスクとして、例えば位相シフトマスクを用いている。配線パターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 μ πιパターンをフォトレジスト膜 5 bに転写する。

また、この露光処理に際しては、配線パターンと同時に、位置合せマーク、位置合せずれ測定用マークおよび位置合せずれ測定用基準マークのパターンが転写されている。この場合の位置合せマークは、次工程のパターンを転写する場合の位置合わせのマークである。また、位置合せずれ測定用マークは、この露光処理で形成された配線パターンが、どの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マークと上記した半導体ウェハ 1上の位置合せずれ測定用基準マークとの組合せで測定される。すなわち、位置合わせずれ測定用マークと、位置合わせずれ測定用基準マーク 8 bとの相対的な位置ずれ量により測定される。さらに、上記した露光工程でフォトレジスト膜 5 bに転写された位置合せずれ測定用基準マークは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマークである。

このような露光処理の後、露光を施したフォトレジスト膜 5 bに対して所定の現像液を用いて現像処理を施すことにより、図 2 4に示すように、フォトレジストパターン 5 b l を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストパターン 5 b 1 をエッチングマスクとして、フォトレジストパターン 5 b 1 から露出する金属膜 9部分をエッチング除去する。これにより、図 2 5に示すように、例えば C u等からなる配線パターン 9 L、位置合せマーク 9 a、位置合せずれ測定用マークおよび位置合せ測定用基準マーク等を形成する。

その後、フォトレジストパターン 5 b 1 を除去して図 2 6に示す断面構造を得る。これ以降は、半導体集稂回路装置の製造方法における露光工程に際しては上記した工程を繰り返し、所定の半導体集積回路装置を製造する。

上記方法により、半導体狼積回路装置の製造工程における、例えば多層配線パターンの形成工程において、金属膜または絶縁膜を平坦化した後の露光時におけるァライメント工程に際して、位置合せマークを精度良く検出し、次工程のバターンを精度良く形成することができる。

また、例えば半導体集積回路装置の製造工程において、半導体ウェハ 1に形成した集積回路素子を結線するためのコンタクトホ一ルを介して第一層目の金属配線を形成する場合に適用することで、下地の集積回路素子と金属配線との重ね合せ精度を向上させることができる。

次に、本実施の形態 1の半導体集積回路装 igの製造工程において用いる露光装置の一例を図 2 7および図 2 8によって説明する。

露光装置 1 0は、例えば縮小率が 1ノ 5、コヒーレンシが 0. 3および投影光学レンズの開口特性が 0. 5の縮小投影露光装置である。この露光装置 1 0の光学系は、露光光源 1 0 aと、試料ステージ 1 0 bとを結ぶ露光上に配置されており、ミラー 1 0 c 1， 1 0 c 2 、シャッタ 1 0 d、フライアイレンズ 1 0 e、コンデンサレンズ 1 0 f および縮小投影光学レンズ系 1 0 gを有している。上記したマスク Mは、露光装置 1 0のコンデンサレンズ 1 0 f と、縮小投影光学レンズ系 1 0 gとの間に、ァライメント光学系 1 0 hによって半導体ウェハ 1 との位置合わせが行われた状態で載置されている。なお、半導体ウェハ 1の上面には感光性のフォトレジスト膜がスピン塗布法等によって塗布されている。

露光光源 1 0 aは、例えば i線等のような光 L pを放射する高圧水銀ランプである。露光光源 1 0 aから放射された光 L pは、ミラー 1 0 c l， 1 0 c 2 、コンデンサレンズ 1 0 f 、位相シフトマスク Mおよび縮小投影光学レンズ 1 0 gを介して試料ステージ 1 0 b上の半導体ウェハ 1の主面に照射されるようになっている。すなわち、このマスク Mを透過した光によって形成されるパターンは、縮小投影光学レンズ 1 0 gを通じて縮小され、半導体ウェハ 1上のフォトレジスト膜に結像され転写されるようになっている。露光は、通常、半導体ウェハに形成した集積回路チップ単位で行う。半導体ウェハのマーク検出と露光とを複数回繰り返す方式を採る場合もある。

この露光方式としては、例えばステップ &スキャン露光方式を採用しても良い。ステップ &スキャン露光方式は、縮小投影露光の一種であるが、同一の縮小投影レンズを用いて有効となる露光領域を得ることを目的としている。

この場合、位相シフトマスク Mと半導体ウェハ 1とをそれぞれレーザ干渉により高い精度で位置座標の測定を行いながら同期させて共に動かしつつ、位相シフトマスク Mの主面に、例えばエキシマレーザ光等を照射することにより、位相シフトマスク M上の露光領域を走杏する。これに対応して、半導体ウェハ 1上のフォトレジスト膜面に位相シフトマスク M上のパターンが縮小投影される。

すなわち、縮小投影光学レンズ 1 0 gの直径に対応して露光するので、実効的に露光チップサイズが 2 1 Z 2倍になる。し力、し、この方法を採用する場合は、露光スループットが低下するので、その対策として、縮小率を X 5から X 4にする方式が採用されれている。光源としては、例えば K r Fエキシマレ一ザ（波長 2 4 8 n m) が採用されている。

露光に先立つ半導体ウェハ 1とマスクとの位置合せは、ァライメント光学系とウェハステージのレーザ干渉計とが用いられて行われている。すなわち、半導体ウェハ 1の位置合せマークの位置がウェハステージの位置座標に換算され、この換算結果に基づいてウェハステージが移動されて半導体ウェハ 1とマスクとの位置合わせが行われている。

図 2 7では説明の都合上、マスク上の位置合せマークと半導体ウェハ上の位置合せマークとが一対一対応となっている。一般的には、マスクを縮小投影露光装置にァライメントし、同装置のウェハステージ座標を測定するレ一ザ干渉計を基準に半導体ウェハを位置合わせするので、一対一対応でなくても良い。半導体ゥェハ上の位置合せマ一クを数点測定し、場合によっては統計処理して、ウェハステージ座標のレーザ干渉計を基準として、ウェハステージを移動させて順次露光処理が行われる。

半導体ウェハ 1上にポジ形のフォトレジスト膜を塗布した場合は、光が当たつた領域が除去され、光が当たらなかった領域がパターンとして残る。したがって、マスク上の透過領域がポジ形のフォトレジスト膜においては溝として形成される。このフォトレジストパターンをエッチングマスクとして用い、半導体ウェハを加ェする。この半導体ウェハ 1上に絶縁膜を成膜させると位置合せマーク上においても微小段差をつけることができる。したがって、従来方式でもマーク検出は可能であるが、段差が極めて小さく検出精度が劣化する。本実施の形態 1においては、上記した方式によって次工程のマーク検出精度を向上させることができるので、精度良くマスクパターンを重ね合わせることが可能となっている。

図 2 8はマスクの透過光に位相差を設けて半導体ウェハ 1上のポジ形のフォトレジスト膜を露光し、エッチング処现によって絶縁膜に溝を形成するプロセスを示している。この方式によって、溝幅または溝間隔の少なくとも一方を露光波長より微細な寸法に加工することができる。従来、金属膜を半導体ウェハ 1上に堆積した後、ネガ形のフォトレジスト膜を塗布し、位相差露光して配線パターンを形成するのに対し、本実施の形態 1においては、半導体ウェハ 1上にポジ形のフオトレジスト膜を塗布し、位相差露光する。これによつて、金属からなる配線パターンに対応した溝を絶縁膜に形成することができる。

次に、マスク Mの全体構成の一例を図 2 9に示す。なお、図 2 9においては、図面を見易くするため、遮光帯に斜線のハツチングを付けている。

このマスク Mは、例えば実寸の 5倍の寸法の半導体集積回路パターンの原画を縮小投影光学系等を通して半導体ウェハに転写するためのレチクルである。マスクパターンは電子線描画装置を用いて描画することができる。精度に関しては、パターンの位置精度、寸法精度を、例えば 0, 1 /zm以下にすることができるので、この方式は、例えば縮小率 1Z 5の露光装置のマスク（レチクル）に適用可能である。

このマスク Mを構成するマスク基板 M Bは、例えば四角形状の透明な合成石英ガラス等からなり、その中央には、例えば長方形状の 2つの転写パターン形成領域 Al, A2 が配置されている。この 2つの転写パターン形成領域 Al, A2 は、互いの長辺を平行にして隣接配置されており、その各々には、例えば実寸の 5倍の寸法の転写パターンが形成されている。なお、転写パターン形成領域 Al， A2 を 2つにしているのは、スループット向上のためと、マスク Mの検査をダイ · トウ •ダイで行えるためと、一方にダメージが生じても他方が残る可能性があるため等からである。また、位相シフトマスクの場合には、位相シフト手段に応じてマスク基板上のパタ一ンの配置あるいは形状等が異なる。

また、マスク基板 MB上において、転写パターン形成領域 Al， A2 の外周には、それらの外周を取り囲むように遮光带 NBがパターン形成されている。この遮光帯 NBは、例えばクロム（C r) 等のような遮光材料によって形成されている。また、マスク基板 MB上において、転写パターン形成領域 Al, A2 の外側には、位置合せマーク Bl〜B4，C1〜C4，D1〜D4，E1〜E4 が形成されている。この位置合せマーク Bl〜B4, CI〜C4, Dl〜D4，E1〜E4 は、使用する縮小投影露光装置によって指定されるものである。

このうち、位置合せマーク B1〜B4 は、マスク Mと露光装置との粗ァライメントおよび精密ァライメントに用いられるマークであり、例えば十字状に形成され、遮光帯 N Bの外側においてマスク基板 M Bの各辺のほぼ中心に当たる位置に配置されている。

また、位置合せずれ測定用マーク CI〜C4, D1〜D4 は、位置合わせずれ測定用のマークを転写するためのマークであり、遮光帯 NBよりも内側の角部に配置されている。すなわち、位置合せずれ測定用マーク CI〜C4 は、図 1 6の位置合せずれ測定用マーク 8 bを形成するためのパターンであり、位置合せずれ測定用マーク D 1〜D4 は、図 1 6の位置合せずれ測定用基準マーク 8 cを形成するためのパターンである。

また、位置合せマーク E 1〜E4 は、このマスクを用いた露光処理の後のパターン転写工程時にマスクと半導体ウェハとの位置合わせのために用いるパターンを転写するためのマークであり、遮光带 N Bよりも内側において転写パターン形成領域 Al, A2 の一辺のほぼ中心に当たる位置に配置されている。

これらの位置合せマーク B 1〜B 4, C 1〜C4, D 1〜D4， E 1〜E4 によって、半導体ウェハ上の集積回路素子とその上に形成する配線パターン等との重ね合せの測定評価が可能となっている。そして、この測定によって、半導体集積回路装置そのものの評価ができるだけでなく、露光装置の高精度の重ね合せ精度管理評価も可能となっている。

したがって、露光処理によって形成された配線パターン上にさらに配線層を高精度に重ね合わせることが可能となっている。また、形成するパターンによっては、上記の重ね合わせ測定結果により、形成されたパターンの層ではなく、さらにその下層のパターンの層に精度良く位置合せした状態で重ね合わせることがでさる。

露光処理に際しては、マスク Mを上記した露光装置に搭載した後、ァライメントした状態で、露光光をブラインドを介してマスクの回路パターンが形成された所定領域に照射する。この際、図 2 9のマスク Mにおいては、位置合せマーク B 1 〜 B 4を除く、遮光帯 N Bの内側の領域に照射される。転写パターン形成領域 A 1, A2を透過した光は、縮小投影レンズを介して半導体ウェハの主面に入射される。続いて、半導体ウェハを搭載した Χ , Υステージを移動させて、半導体ウェハを水平方向に移動し、第 1の転写パターン形成領域を透過した光は第 1の露光領域に入射されるようになっている。以後、このような操作を繰り返し、マスクに形成された半導体粜積回路パターンを半導体ウェハ上に転写する。

次に、本実施の形態 1の露光工程で用いるフォトマスクの一例を図 3 0〜図 3 2によって説明する。

図 3 0 ( a ) のマスクは、例えば合成石英からなるマスク基板 MBの主面上に、例えばモリブデンシリサイド（M o S i ) 等からなる半透明の位相シフタ 1 1を設け、さらにその位相シフタ 1 1上の所定の領域に、例えばクロム等からなる遮光膜 1 2を設けることで形成されている。なお、 Lは配線パターン転写領域を示しており、位相シフタ 1 1が除去されている。この位相シフタ 1 1は、縮小投影露光に用いる露光波長に対応させて膜の除去部と膜の被覆部とで透過光の位相が反転する膜厚とし、かつ、膜の被覆部の透過率が 3〜 1 5%程度となるようにしたものである。

図 30 (a) では、図 29に示した転写パターン形成領域 Al, A2 および位置合せマーク E1〜E4 の一部を示している。ただし、図 29に示した位置合せマーク C1〜C4，D1〜D4 のマークは省略してある。露光に際しては位置合せマーク B1〜B4 には光が透過していない。転写パターン形成領域 Al, A2 では、マスクの透過光の位相を反転させることによって、露光波長よりも微細なパターンを半導体ウェハ上に転写することができる。図 30 (b) ， (c) に露光の原理説明として半導体ウェハ上における露光光の振幅と光高度分布とを示す。このマスク Mにおいては、露光光が透過する透明領域パターンと、その周囲に半透明領域パターンとが配置されており、それらを透過する露光光の位相を反転させることによって、露光波長よりも微細なホールのパターンをフォトレジスト膜に転写することができる。

図 31 (a) のマスク Mは、例えば合成石英からなるマスク基板 MBの主面上に、例えばクロム等からなる遮光膜 1 2を設け、かつ、所定の透過光領域においてマスク基板 MBの厚さ方向に掘られた溝 13が設けられて構成されている。この溝 1 3の形成された透過光領域と溝 1 3の無い透過光領域とで透過した光の位相に差が生じるようになつている。この溝 1 3の外周は、遮光膜 1 2の端部の下方に若干入り込んでいる。これは、マスク Mを透過した光の転写精度を向上させるためである。このマスク Mは、特に限定されるものではないが、上記した図 2 3の露光工程の際に用いている。

図 3 1 (a) においても、図 29に示した転写パターン形成領域 A1，A2 および位置合せマーク E1〜E4 の一部を示している。ただし、図 29に示した位置合せマーク C1〜C4， D1〜D4 は省略してある。露光に際しては位置合せマーク Bl 〜B4 には光が透過していない。転写パターン形成領域 Al， A2 では、マスクの透過光の位相を反転させることによって、露光波長よりも微細なパターンを半導体ウェハ上に転写することができる。図 3 1 ( b ) ， ( c ) に露光の原理説明として半導体ウェハ上における露光光の振幅と光高度分布とを示す。このマスク Mにおいては、露光光が透過する溝 1 3が形成された透明領域と、それに隣接する溝 1 3の無い透明領域とが配置されており、それらを透過する露光光の位相を反転させることによって、露光波長よりも微細なホールのパターンをフォトレジスト膜に転写することができる。

このマスク Mの製造プロセスとしては、最初に遮光膜部を加工し、集積回路パターンに対応して、開口パターンを形成する。その後、さらにレジスト塗布し、位相シフタパターンに対応する領域を露光してレジストパターンを形成し、基板をドライエッチにて、溝 1 3を形成する。この例では、近接した開口パターンの一方に溝を形成し、それらの光透過領域の光透過光の位相が互いに反転するように位相シフト手段とする。

上記のマスク基板 M B上に電子線レジストを塗布し、電子線により、回路バターンと上記の重ね合せ用のマークパターンを露光する。電子線レジストがポジ型であるかネガ型であるかに応じて、その露光部分または未露光部分を現像液により除去し、露出した金属薄膜をエッチングして、遮光パターンを形成する。そして、遮光パターンの外観検査をする。遮光パターンは、微小な C r膜の残り欠陥は、例えばレーザ光を照射して除去することで、欠陥を修正することができる。上記のマスク基板 M Bにさらに電子線レジストと導電性膜を塗布し、電子線により、位相シフト領域となる回路パターンを露光する。電子線レジストがポジ型であるかネガ型であるかに応じて、その露光部分または未露光部分を現像液により除去し、露出した金属薄膜をエッチングすることにより、図 3 1の構成の遮光 /位相シフタパターンを形成する。なお、回路データは、遮光領域の回路パターンデータと位相シフタ領域の回路パターンデータに分けて作成する。

図 3 2 ( a ) のマスクは、例えば合成石英からなるマスク基板 M Bの主面上に、例えばクロム等からなる遮光膜 1 2が設けられて構成されている。透過光の位相反転は、露光光をマスク Mの主面に対して斜めの方向から照射することにより行う。すなわち、この例では、マスク Mに透過光の位相をシフトさせる手段を設けることなく、マスク Mへの照明方式を変えて、それらの光透過領域の透過光の位相が半導体ウェハの主面上において互いに反転するようにしている。また、露光によって生じるマスク上の回路パターンと、半導体ウェハ上の下地パターンとの重ね合わせ誤差は、前記の位置合せずれ測定によって測定することが可能となり、その誤差を補正することによって重ね合わせ精度を向上させることが可能となる。図 3 2 ( a ) においては、図 2 9に示した転写パターン形成領域 A l， A2 および位置合せマーク E 1~ E4 の一部を示している。ただし、図 2 9に示した位置合せマーク C 1〜C4, D 1〜D4 は省略してある。露光に際しては位置合せマーク B l 〜B 4には光が透過していない。

転写パターン形成領域 A l, A2 では、ラインとスペースとの間隔に対応して露光光をマスク M面に対して斜め方向から照射することによって、マスク Mの透過光の位相を反転させ、露光波長よりも微細なパターン（例えばラインパターン）を半導体ウェハ上に転写することができる。図 3 2 ( b ) , ( c ) に露光の原理説明として半導体ウェハ上における露光光の振幅と光高度分布とを示す。

このマスク Mの製造プロセスとしては、マスク基板 M B上に、例えば C r等からなる遮光膜 1 2を堆積した後、その遮光膜 1 2上に電子線レジストを塗布し、電子線により、回路パターンと上記の位置合せ用のマークパターンとを露光する。電子線レジストがポジ型であるかネガ型であるかに応じて、その露光部分または未露光部分を現像液により除去し、露出した金属薄膜をェツチングすることにより、遮光パターンを形成する。そして、遮光パターンの外観検査をする。遮光パターンは、微小な C r膜の残り欠陥は、例えばレーザ光を照射して除去することで、欠陥を修正することができる。

次に、本実施の形態 1の半導体集積回路装置の製造方法を、例えばツイン · ゥエル方式の CMO S (Complimentary OS ) —S R AM (Static Random Access Memory ) の製造工程に適用した場合を図 3 3力ゝら図 4 1によって説明する。図 3 3はその製造工程中における半導体ウェハ 1を構成する半導体基板 1 sの要部断面図である。半導体基板 1 sは、例えば n _形の S i単結晶からなり、その上部には、例えば nゥエル 1 4 nおよび pゥエル 1 4 pが形成されている。 n ゥエル 1 4 ηには、例えば η形不純物のリンまたは A sが導入されている。また、 pゥエル 1 4 pには、例えば p形不純物のホウ素が導入されている。

続いて、図 34に示すように、このような半導体基板 1 sの主面上に、例えば S i O ₂からなるフィールド絶縁膜 1 5を LOCOS (Local Oxidization of Si licon)法等によって形成した後、そのフィールド絶縁膜 1 5に囲まれた素子形成領域に、例えば S i 0₂からなるゲート絶縁膜 1 6 iを熱酸化法等によって形成する。

その後、その半導体基板 1 s上に、例えば低抵抗ポリシリコンからなるゲート形成膜を CVD法等によって堆積した後、その膜をフォトリソグラフィ技術およびエッチング技術によってパターユングすることにより、ゲート電極 1 6 gを形成する。

次いで、 nチャネル形の MOS · FET形成領域に、例えば n形不純物のリンまたは A sをイオン注入法等によって導入する。この際、ゲート電極 1 6 gをマスクとして自己整合的に n形不純物を半導体基板 1 sに導入する。

続いて、 pチャネル形の MOS · FET形成領域に、例えば p形不純物のホウ素をイオン注入法等によって導入する。この際、ゲート電極 1 6 gをマスクとして自己整合的に p形不純物を半導体基板 1 sに導入する。

その後、半導体基板 1 sに対して熱処理を施すことにより、 nチャネル形の M OS . FETのソース領域およびドレイン領域を構成する n形の半導体領域 1 6 n dを形成するとともに、 pチャネル形の MOS · FETのソース領域およびドレイン領域を構成する p形の半導体領域 1 6 p dを形成する。

次いで、図 3 5に示すように、半導体基板 1 s上に、例えば S i 0₂からなる層間絶縁膜 1 7 aを CVD法等によって堆積した後、その上面にポリシリコン膜を CVD法等によって堆積する。

続いて、そのポリシリコン膜をフォトリソグラフィ技術およびエッチング技術によってパターユングした後、そのパターユングされたポリシリコン膜の所定領域に不純物を導入することにより、ポリシリコン膜からなる配線 1 8 Lおよび抵抗 1 8 Rを形成する。

その後、図 3 6に示すように、半導体基板 1 s上に、例えば S i〇₂からなる層間絶縁膜 1 7 bを SOG (Spin On Glass ) 法等によって堆積した後、その屑間絶縁膜 1 7 bに半導体領域 1 6 p d , 1 6 n dおよび配線 1 8 Lの一部が露出するような接続孔 1 9 aをフォトリソグラフィ技術およびエッチング技術によつて穿孔する。

その際に、図示はしていないが、前記した位置合せマークパターンを前記の回路パターンチップの周辺部におけるスクライブ領域またはその近傍に形成する。すなわち、上記の絶縁膜上に前記した内容のマークパターンの溝を形成する。次いで、半導体基板 1 s上に、例えばタングステン等からなる金属膜をスパッタリング法等によって堆積した後、その金属膜を化学的研磨エッチング技術によつて、接続孔以外の金属膜が除去されるまで、平坦化エッチングする。これにより、図 3 7に示すように、接続孔 1 9 a内に金属膜 2 0 aを埋め込む。

続いて、層間絶縁膜 1 7 bの全面上部を軽くエッチング除去することにより、図 3 8に示すように、埋め込み金属膜 2 0 aの上面高さが、層間絶縁膜 1 7 bの上面高さよりも高くなるようにする。この埋め込み金属膜 2 0 aの上部の微小段差は、例えば 0. 1力、ら 0. 3 μ ηι程度で良い。これにより、回路パターンチップの周辺部のスクライブ領域またはその近傍に、前記した微小段差を有する位置合せマーク等を、金属膜 2 0 aと同一層に略同一断面形状で形成する。

その後、図 3 9に示すように、例えば A 1または A 1合金等からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびエッチング技術によってパターエングすることにより、第 2層配線 2 1 L を形成する。

このフォトリソグラフイエ程のための露光処理に際して、半導体ウェハを縮小投影露光装置に搭載した後、前記スクライブ領域に形成した微小段差の位置合せマークを検出し、前記縮小投影露光装置のウェハステージのレーザ干渉計によつて所定の位置座標に移動させて露光することで、下地の回路パターンと精度良く重ね合わせたレジストパターンを形成することができる。

その後、図 4 0に示すように、半導体基板 1 s上に、例えば S i 0₂からなる層間絶縁膜 1 7 cを C V D法等によって堆積した後、その一部に第 2層配線 2 1 L の一部が露出するような接続孔 2 2を穿孔する。

次いで、例えば A 1または A 1合金等からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびエッチング技術によってパターユングすることにより、第 3層配線 2 3 Lを形成する。

その後、半導体基板上に、例えば S i 0₂からなる表面保護膜 2 4を C V D法等によって堆積して第 3層配線 2 3 Lを被覆する。

このような S R AMの製造プロセスにおけるフォトリソグラフイエ程、すなわち、露光工程を抽出し、フロー化した露光プロセス 'フロー図を図 4 2に示す。同図において、 nゥエル 'フォト工程 P 1は、半導体基板上に窒化シリコン等からなる絶縁膜を堆積した後、その絶縁膜上に nゥエル形成領域以外の領域が被覆されるようなフォトレジストパターンを形成する工程である。

フィールド .フォト工程 P 2は、半導体基板上に窒化シリコン等からなる絶縁膜を堆積した後、その絶縁膜上に素子形成領域のみが被覆されるようなフォトレジストパターンを形成する工程である。

pゥエル ·フォト工程 P 3は、 pゥエルのチャネルストッパ領域を形成するために、 nゥエル上を被覆するフォトレジストパターンを形成する工程である。ゲート ·フォト工程 P 4は、半導体基板上にポリシリコン等からなる導体膜を堆積した後、その導体膜上にゲート電極形成領域が被覆されるようなフォトレジストパターンを形成する工程である。

nチャネル .フォト工程 P 5は、 nチャネル側にゲート電極をマスクとして n 形不純物をイオン注入するために、 Pチャネル側を被覆するようなフォトレジストパターンを形成する工程である。

pチャネル ·フォト工程 P 6は、逆に、 Pチャネル側にゲート電極をマスクとして P形不純物をイオン注入するために、 nチャネル側を被覆するようなフォトレジストパターンを形成する工程である。

多結晶シリコン ·フォト工程 P 7は、配線または抵抗となる第 2層多結晶シリコン膜をパターニングするために、半導体基板上に堆積された多結晶シリコン膜上に配線および抵抗領域を被覆するようなフォトレジストパターンを形成するェ程である。

R ·フォト工程 P 8は、抵抗上にフォトレジストパターンを形成した状態で、その他の領域に不純物を導入する際のマスクとなるフォトレジストパターンをネガ ·プロセスによってパター-ングする工程である。

コンタクト ·フォト工程 P 9は、接続孔を形成するためのフォトレジストパターンをポジ .プロセスで形成する工程である。 A 1—1 'フォト工程 P I 0は、第 1層配線をバタ一ニングする工程である。

スルーホール .フォト工程 P 1 1は、第 1層配線と第 2層配線とを接続する接続孔を開口するためのフォトレジストパターンを形成する工程である。

A 1—2 ·フォト工程 P 1 2は、第 2層配線をパターユングするための工程である。ボンディングパッド ·フォト工程 P 1 3は、表面保護膜にボンディングパッドに対応する 1 0 0 μ m程度の開口を形成するための工程であり、表面保護膜上にボンディングパッド形成領域以外を被覆するフォトレジストパターンを形成する工程である。

これらの露光プロセスのうち、 nゥエル 'フォト工程 P 1、 nチャネル 'フォト工程 P 5、 pチャネル ·フォト工程 P 6およびボンディングパッド ·フォトェ程 P 1 3は、最小寸法が比較的大きいので、一般に、位相シフトマスクを用いる必要がないが、その他のフォト工程では、本実施の形態の位相シフトマスクを露光に際して用いる。

特に、ゲート ·フォト工程 P 4では、化学増幅系のネガ形フォトレジストを用いてゲート電極を形成し、コンタクト 'フォト工程 P 9では、化学増幅系のポジ形フォトレジストを用いて接続孔を形成する。これにより、ゲート電極のゲート長および接続孔の開口径を、光露光方式で用いる露光光の波長以下（例えば 0. 3 β m程度）に微細にすることができる。

このように、本実施の形態 1においては、以下の効果を得ることが可能となる。 (1) .位置合せマーク 8 a、位置合せずれ測定用マーク 8 b、位置合せずれ測定用基準マーク 8 cの上部を絶縁層 4の上層から僅かに突出させたことにより、それらマークの検出精度を向上させることが可能となる。このため、層間の合わせ精度を向上させることができるので、微細な配線等の接続の信頼性を向上させることができる。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。

(2) .位置合せマーク 8 a、位置合せずれ測定用マーク 8 b、位置合せずれ測定用基準マーク 8 cを被覆した膜を除去しないので、工程が複雑になることもないし、膜除去による異物も発生しない。したがって、製造工程数の増加を招くことなく半導体集積回路装置の製造することが可能とる。また、半導体集積回路装置の歩留りおよぴ信頼性を向上させることが可能となる。

(実施の形態 2 )

図 4 3から図 5 8は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

本実施の形態 2の半導体集積回路装置の製造方法を図 4 3から図 5 8によって説明する。図 4 3は半導体集積回路装置の製造工程中における半導体ウェハ 1の要部断面図を示している。

半導体ウェハ 1は、例えば所定導電形のシリコン（S i ) 単結晶からなり、その素子形成領域 2には、例えば MO S · F E T (Metal Oxide Semiconductor ) 等のような所定の集積回路素子が既に形成されている。また、半導体ウェハ 1の各チップ形成領域において素子形成領域 2以外の領域には、複数の位置合せマーク 3 aおよび位置合わせずれ測定用基準マーク 3 bが形成されている。そして、このような半導体ウェハ 1の主面上には、絶縁膜 4が形成されており、これにより、集積回路素子、位置合せマーク 3 aおよび位置合わせずれ測定用基準マーク 3 bが被覆されている。この絶縁膜 4は、例えば酸化シリコンからなり、特に限定されないが、例えばプラズマ C V D法等によって形成されている。この絶縁膜 4上には、例えばフォトレジスト膜 5 aが堆積されている。フォトレジスト膜 5 aは、例えば紫外線（ 1線等）用のポジ形のフォトレジストが用いられている。位置合せマーク 3 aは、前記実施の形態 1の説明で用いた図 2および図 3に示すものと同じであるので、説明を省略する。

また、位置合わせずれ測定用基準マーク 3 bは、このマーク 3 bの上層に転写した所定のパターンが、このマーク 3 bと同層のパターンに対して、どの程度位置ずれしてしまつたかを測定するために用いるマークである。この位置合せずれ測定用基準マーク 3 bも前記実施の形態 1の説明で用いた図 4および図 5と同じなので説明を省略する。

本実施の形態 2においては、このような図 1の半導体ウェハ 1上のフォトレジスト膜 5 aに、所定のパターンを転写する場合を例として、そのための露光工程を説明する。

続いて、図 4 4に示すように、半導体ウェハ 1を縮小投影露光装置のウェハステ一ジ上に搭載した後、半導体ウェハ 1の位置合せマーク 3 aを検出する。すなわち、位置合せマーク 3 aの領域に所定の検出光を走査した場合に位置合せマーク 3 aからの反射光あるいは散乱光を検出する。この光検出信号により、ウェハステージの位置をレーザ干渉計により計測することでウェハの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 3 aの位置がウェハステージ座標に換算される。上記した検出光としては、一般的にマ一ク検出時にフォトレジスト膜を感光させることがないように、例えばヘリウムネオン（H e N e ) レーザ光等のような露光光より長波長のビームが用いられている。この位置合せマーク 3 aの位置座標を測定することで、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。

その後、上記位置検出工程で換算されたウェハステージ座標に基づいてウェハステージを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 4 5に示すように、露光光 6を半導体ウェハ 1 に照射することで露光処理を行う。

本実施の形態 2においては、フォトマスクとして、例えば位相シフトマスクを用いている。位相シフトマスクは、マスク基板を透過した光に位相差を生じさせることでパターン転写精度を向上させることが可能なフォトマスクである。その具体的な構造例については後述する。転写されるパターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 / mパターンをフォトレジスト膜 5 aに転写する。

また、この露光処理に際しては、回路パターンと同時に、位置合せマーク、位置合せずれ測定用マークおよび位置合せずれ測定用基準マークのパターンが同時に転写されている。この場合の位置合せマークは、次工程のパターンを転写する場合の位置合わせのマークである。また、位置合せずれ測定用マークは、この露光処理で形成された配線パターンが、どの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マークと上記した半導体ウェハ 1上の位置合せずれ測定用基準マークとの組合せで測定される。すなわち、位置合わせずれ測定用マークと、位置合わせずれ測定用基準マ —ク 3 bとの相対的な位置ずれ量により測定される。さらに、上記した露光工程でフォトレジスト膜 5 aに転写された位置合せずれ測定用基準マークは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマークである。

このような露光処理の後、露光を施したフォトレジスト膜 5 aに対して所定の現像液を用いて現像処理を施すことにより、図 4 6に示すように、フォトレジストパターン 5 a 1 を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストパターン 5 a 1 をエッチングマスクとして、フォトレジストパターン 5 a 1 から露出する絶縁膜 4部分をエッチング除去する。このエッチング処理においては、例えば C ₄ F ₈等のガスを用いる。これにより、図 4 7に示すように、絶縁膜 4に溝 7 aから 7 dを形成する。溝 7 aは、回路パターン形成用の溝である。溝 7 bから 7 dは、位置合せに係わるマーク形成用の溝である。

その後、フォトレジストパターン 5 a 1 を除去した後（図 4 8参照）、図 4 9 に示すように、例えばタングステン等のような金属膜 8をスパッタリング法等によって半導体ウェハ 1の主面全面に成膜する。これにより、上記の工程で形成した溝 7 aから 7 d内に、金属膜 8を埋め込むことができる。

次いで、この金属膜 8を、例えば化学的機械的研磨法（Chemical Mechanical Pol ishing ； CM P ) により、全面平坦化する。この際、金属膜 8のエッチ液としては、例えばりん酸等を用いて回転研磨する。これにより、溝 7 aから 7 d以外の領域において金属膜 8を全てエッチング除去して絶縁膜 4の上面を露出させる。これにより、図 5 0に示すように、溝 7 a〜7 d内にタングステン等からなる金属膜 8を埋め込む。この溝 7 a〜7 d内の金属膜 8は、それぞれ回路パターン用の埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおょぴ位置合せずれ測定用基準マーク 8 cを形成するものである。ただし、この段階においては、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さと、絶縁膜 4の上面の高さとは一致している。ただし、金属膜 8の平坦化処理法としては、 CM P に限定されるものではなく、その他の化学的機械的平坦化処理を用いても良い。続いて、本実施の形態 1においては、上記のような C M P等による平坦化処理後に、半導体ウェハ 1に対して、例えばフッ酸等を用いたウエットエッチング処理を施すことにより、絶縁膜 4の上部を均一な厚さで軽くェツチング除去する。これにより、図 5 1に示すように、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さが、絶縁膜 4の上面の高さよりも僅かに高く突出されて形成される。本実施の形態 2においては、こゥエツトエッチング処理により、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの完全な状態を形成する。このように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を突出させた理由は、それらマークの検出精度を向上させるためである。この微小段差は、例えば 0.：!〜 0. 3 μ mで良い。

ところで、 CM P工程後の一般的な洗浄工程によっても、例えば 0. 0 1 /i m程度の極微小の段差が形成されるが、その程度の段差ではマーク検出には適さない。従来方式においては、例えばマークを覆う所定の膜を、露光、現像、エッチング処理によって除去してマークを露出させることが提案されているが、この場合には、処理工程が増加するとともに、微小異物が発生して、プロセス欠陥の増加させる。本実施の形態 2によれば、前記実施の形態 1と同様に、工程数の増加を抑え、微小異物の発生をも抑えてプロセス欠陥を低減した状態で、高い位置検出精度を実現可能な次工程用の位置合せマークを形成することができる。

特に、本実施の形態 2においては、微小段差を形成するためのウエットエッチング処理を施すことにより、 CM P工程で発生した微小異物を除去することができるとともに、埋め込まれた金属膜 8の上面の損傷等を除去することができる。これにより、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マ一ク 8 bおよび位置合せずれ測定用基準マーク 8 cの機械的な信頼性や位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの位置検出精度を向上させることができる。また、 C M P工程で発生した微小異物に起因するプロセス欠陥を低減することができる。

この位置合せマーク 8 aは、半導体ウェハ 1と、次工程のフォトマスクとの相対的な位置を合わせるために用いるマークである。また、位置合せずれ測定用マーク 8 bは、この露光処理で形成された回路パターンが、下層のパターンに対してどの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マーク 8 bと上記した半導体ウェハ 1上の位置合せずれ測定用基準マーク 3 bとの組合せで測定される。すなわち、位置合わせずれ測定用マ一ク 8 bと、位置合わせずれ測定用基準マーク 3 bとの相対的な位置ずれ量により測定される。さらに、位置合せずれ測定用基準マーク 8 cは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマークパターンである。すなわち、上記した位置合せずれ測定用基準マ一ク 3 bに対応するものである。この位置合せマ一ク 8 aおよび位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cは、前記実施の形態 1の説明で用いた図 1 4から図 1 7と同じなので説明を省略する。次いで、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を突出させるためのゥエツトエッチング処理後に、図 5 2に示すように、半導体ウェハ 1上に、例えば S i 0 ₂ 等からなる層間絶縁膜 2 5を C V D法等によって堆積する。上記したように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部は僅かに突出されているので、層間絶縁膜 2 5の上面にもその突出部の形状を反映するように凸部が形成されている。続いて、図 5 3に示すように、層間絶縁膜 2 5上に、例えば紫外線 ( i線等）用のポジ形フォトレジスト膜 5 bを塗布した後、前記した露光工程と同様にして、フォトレジスト膜 5 bに所定のパターンを転写するための露光処理を施す。

すなわち、フォトレジスト膜 5 bの塗布された半導体ウェハ 1を、縮小投影露光装置のウェハステージ上に搭載した後、半導体ウェハ 1の位置合せマーク 8 a の領域に所定の検出光を走査した場合に位置合せマーク 8 aからの反射光あるいは散乱光を検出する。

この際、本実施の形態 2においては、位置合せマーク 8 a自体は層間絶縁膜 2 5に被覆されているが、その上部が絶縁膜 4の上面よりも突出されているので、ノィズが少なくマーク検出信号のピーク値が鮮明になり、マーク検出信号を良好に検出できる。したがって、ウェハの位置座標の検出精度を向上させることが可能となっている。

この位置合せマーク 8 aのパターン幅は、例えば 1 // m程度であり、回路パタ —ン部の溝に比べ寸法差が小さくなつている。また、重ね合わせ精度は、例えば ±0. 0 5 // m以下とすることができ、非常に高精度にすることが可能である。この位置合せマーク 8 aからの光検出信号により、ウェハステージの位置をレ —ザ干渉計により計測することでウェハの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 8 aの位置がウェハステージ座標に換算される。上記した検出光としては、一般的にマーク検出時にフォトレジスト膜を感光させることがないように、例えば H e N eレーザ光等のような露光光より長波長のビームが用いられている。この位置合せマーク 8 aの位置座標の測定結果に基づいて、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。ただし、この位置合せ工程では、上記した位置合せずれ測定用基準マーク 3 bと位置合せずれ測定用マーク 8 bとの合わせずれ測定結果も参照し、その合わせずれ量を考慮して半導体ウェハ 1とフォトマスクとの相対的な位置合わせを合わせるようにしても良レ、。これにより、位置合わせ精度をさらに向上させることが可能となる。

その後、上記位置検出工程で換算されたウェハステージ座標に基づいてウェハステージを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 5 5に示すように、露光光 6を半導体ゥ- に照射することで露光処理を行う。なお、露光光 6 aは配線パターン形成のための露光光、露光光 6 bは次工程位置合せマーク形成のための露光光、露光光 6 c はマーク保護露光を示している。また、この工程で用いる縮小露光装置は前記した露光工程で用いた縮小露光装置でも良いし、別の縮小露光装置を用いても良い。本実施の形態 2においては、この段階で用いたフォトマスクとして、例えば位相シフトマスクを用いている。配線パターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 /z mパターンをフォトレジスト膜 5 bに転写する。

このような露光処理の後、露光を施したフォトレジスト膜 5 bに対して所定の現像液を用いて現像処理を施すことにより、図 5 6に示すように、フォトレジストパターン 5 b l を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストパターン 5 b 1 をエッチングマスクとして、フォトレジストパターン 5 b 1 から露出する層問絶縁膜 2 5部分をエッチング除去する。これにより、図 5 7に示すように、配線形成用の溝 2 6 a、位置合せマーク形成用の溝 2 6 b、位置合せずれ測定用マーク形成用の溝および位置合せ測定用基準マーク形成用の溝等を形成する。その後、フォトレジストパターン 5 b l を除去して図 5 8に示す断面構造を得る。その後、半導体ウェハ 1上に金属膜を堆積した後、これを CM P等によってエッチバックすることにより、溝 2 6 a , 2 6 b等に金属膜を埋込み配線およびマークを形成する。その後、層間絶縁膜 2 5の上面を軽く、かつ、均一にエッチング除去してマークの上部を突出させる。これ以降は、半導体集積回路装置の製造方法における露光工程に際しては上記した工程を繰り返し、所定の半導体集積回路装置を製造する。

上記方法により、半導体集積回路装置の製造工程における、例えば多層配線パターンの形成工程において、金属膜または絶縁膜を平坦化した後の露光時におけるァライメント工程に際して、位置合せマークを精度良く検出し、次工程のバターンを精度良く形成することができる。

また、例えば半導体集積回路装置の製造工程において、半導体ウェハ 1に形成した集積回路素子を結線するためのコンタクトホールを介して第一層目の金属配線を形成する場合に適用することで、下地の集積回路素子と金属配線との重ね合せ精度を向上させることができる。

このような本実施の形態 2においても、前記実施の形態 1と同じ効果を得ることが可能となる。

(実施の形態 3 )

図 5 9から図 7 5は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

本実施の形態 3の半導体集積回路装置の製造方法を図 5 9〜図 7 5によって説明する。図 5 9は半導体集積回路装置の製造工程中における半導体ウェハ 1の要部断面図を示している。

半導体ウェハ 1は、例えば所定導電形のシリコン（S 1 ) 単結晶からなり、その素子形成領域 2には、例えば MO S · F E T (Metal Oxide Semiconductor ) 等のような所定の集積回路素子が既に形成されている。また、半導体ウェハ 1の各チップ形成領域において素子形成領域 2以外の領域には、複数の位置合せマーク 3 aおよび位置合わせずれ測定用基準マ一ク 3 bが形成されている。そして、このような半導体ウェハ 1の主面上には、絶縁膜 4が形成されており、これにより、集積回路素子、位置合せマーク 3 aおよび位置合わせずれ測定用基準マーク 3 bが被覆されている。この絶縁膜 4は、例えば酸化シリコンからなり、特に限定されないが、例えばプラズマ C V D法等によって形成されている。この絶縁膜 4上には、例えばフォトレジスト膜 5 aが堆積されている。フォトレジスト膜 5 aは、例えば紫外線（ i線等）用のポジ形のフォトレジストが用いられている。上記した位置合せマーク 3 aは、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせに用いるマークである。また、位置合わせずれ測定用基準マ一ク 3 bは、このマーク 3 bの上層に転写した所定のパタ一ンが、このマーク 3 bと同層のパターンに対して、どの程度位置ずれしてしまつたかを測定するために用いるマークである。この位置合せマーク 3 a、位置合せずれ測定用マークおよび位置合せずれ測定用基準マークの例については、前記実施の形態 1 , 2と同じなので説明を省略する。

本実施の形態 3においては、このような図 5 9の半導体ウェハ 1上のフォトレジスト膜 5 aに、所定のパターンを転写する場合を例として、そのための露光ェ程を説明する。

続いて、図 6 0に示すように、半導体ウェハ 1を縮小投影露光装置のウェハステージ上に搭載した後、半導体ウェハ 1の位置合せマーク 3 aを検出する。すなわち、位置合せマーク 3 aの領域に所定の検出光を走査した場合に位置合せマーク 3 aからの反射光あるいは散乱光を検出する。この光検出信号により、ウェハステージの位置をレーザ干渉計により計測することでウェハステージの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 3 aの位置がウェハステージ座標に換算される。上記した検出光としては、一般的にマーク検出時にフオトレジスト膜を感光させることがないように、例えばヘリウムネオン（H e N e ) レーザ光等のような露光光より長波長のビームが用いられている。この位置合せマーク 3 aの位置座標を測定することで、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。その後、上記位置検出工程で換算されたウェハステージ座標に基づいてゥ：ステージを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 6 1に示すように、露光光 6を半導体ウェハ 1 に照射することで露光処理を行う。

本実施の形態 3においては、フォトマスクとして、例えば位相シフトマスクを用いている。位相シフトマスクは、マスク基板を透過した光に位相差を生じさせることでパターン転写精度を向上させることが可能なフォトマスクである。その具体的な構造例については後述する。転写されるパターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 /z mパターンをフォトレジスト膜 5 aに転写する。

また、この露光処理に際しては、回路パターンと同時に、位置合せマーク、位置合せずれ測定用マークおよび位置合せずれ測定用基準マークのパターンが同時に転写されている。この場合の位置合せマークは、次工程のパターンを転写する場合の位置合わせのマークである。また、位置合せずれ測定用マークは、この露光処理で形成された配線パターンが、どの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マークと上記した半導体ウェハ 1上の位置合せずれ測定用基準マークとの組合せで測定される。すなわち、位置合わせずれ測定用マークと、位置合わせずれ測定用基準マーク 3 bとの相対的な位置ずれ量により測定される。さらに、上記した露光工程でフォトレジスト膜 5 aに転写された位置合せずれ測定用基準マークは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマ一クである。

このような露光処理の後、露光を施したフォトレジスト膜 5 aに対して所定の現像液を用いて現像処理を施すことにより、図 6 2に示すように、フォトレジストパターン 5 a 1 を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストノ、。ターン 5 a 1 をエッチングマスクとして、フォトレジストパターン 5 a 1 から露出する絶縁膜 4部分をエツチング除去する。このエツチング処理においては、例えば C ₄ F ₈等のガスを用いる。これにより、図 6 3に示すように、絶縁膜 4に溝 7 a〜7 dを形成する。溝 7 aは、回路パターン形成用の溝である。溝 7 b〜7 dは、位置合せに係わるマーク形成用の溝である。

その後、フォトレジストパタ一ン 5 a 1 を除去した後（図 6 4参照）、図^{6 5} に示すように、例えばタングステン等のような金属膜 8をスパッタリング法等によって半導体ウェハ 1の主面全面に成膜する。これにより、上記の工程で形成した溝 7 aから 7 d内に、金属膜 8を埋め込むことができる。

次いで、この金属膜 8を、例えば化学的機械的研磨法（Chemical Mechanical Polishing ； CM P ) により、全面平坦化する。この際、金属膜 8のエッチ液としては、例えばりん酸等を用いて回転研磨する。これにより、溝 7 a〜7 d以外の領域において金属膜 8を全てエッチング除去して絶縁膜 4の上面を露出させる。これにより、図 6 6に示すように、溝 7 aから 7 d内にタングステン等からなる金属膜 8を埋め込む。この溝 7 a〜7 d内の金属膜 8は、それぞれ回路パターン用の埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよぴ位置合せずれ測定用基準マーク 8 cを形成するものである。ただし、この段階においては、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さと、絶縁膜 4の上面の高さとは一致している。ただし、金属膜 8の平坦化処理法としては、 C M Pに限定されるものではなく、その他の化学的機械的平坦化処理を用いても良い。続いて、本実施の形態 3においては、上記のような CM P等による平坦化処理後に、半導体ウェハ 1に対して、例えばウエットエッチング処理を施すことにより、金属膜 8の上部を均一な厚さでさらに軽くエッチング除去する。これにより、図 6 7に示すように、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上面の高さが、絶縁膜 4の上面の高さよりも僅かに低く窪むように形成される。本実施の形態 3においては、このゥエツトエッチング処理により、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの完全な状態を形成する。このように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を窪ませた理由は、それらマークの検出精度を向上させるためである。この微小段差は、例えば 0. ：!〜 0. で良い。ところで、 CM P工程後の一般的な洗浄工程によっても、例えば 0. 0 1 // m程度の極微小の段差が形成されるが、その程度の段差ではマーク検出には適さない。従来方式においては、例えばマークを覆う所定の膜を、露光、現像、エッチング処理によって除去してマークを露出させることが提案されているが、この場合には、処理工程が増加するとともに、微小異物が発生して、プロセス欠陥の増加させる。本実施の形態 3によれば、前記実施の形態 1 , 2と同様に、工程数の増加を抑え、微小異物の発生をも抑えてプロセス欠陥を低減した状態で、高い位置検出精度を実現可能な次工程用の位置合せマークを形成することができる。

特に、本実施の形態 3においても、微小段差を形成するためのウエットエッチング処理を施すことにより、 CM P工程で発生した微小異物を除去することができるとともに、埋め込まれた金属膜 8 (図 1 2参照）の上面の損傷等を除去することができる。これにより、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの機械的な信頼性や位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの位置検出精度を向上させることができる。また、 CM P工程で発生した微小異物に起因するプロセス欠陥を低減することができる。

この位置合せマーク 8 aは、半導体ウェハ 1と、次工程のフォトマスクとの相対的な位置を合わせるために用いるマークである。また、位置合せずれ測定用マーク 8 bは、この露光処理で形成された回路パターンが、下層のパターンに対してどの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マーク 8 bと上記した半導体ウェハ 1上の位置合せずれ測定用基準マ一ク 3 bとの組合せで測定される。すなわち、位置合わせずれ測定用マーク 8 bと、位置合わせずれ測定用基準マーク 3 bとの相対的な位置ずれ量により測定される。さらに、位置合せずれ測定用基準マーク 8 cは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマ一クパターンである。すなわち、上記した位置合せずれ測定用基準マーク 3 bに対応するものである。この位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cのパターン例は、前記実施の形態 1 , 2と同じなので説明を省略する。次いで、埋込金属膜 8 p、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部を窪ませるためのゥエツトェツチング処理後に、図 6 8に示すように、半導体ウェハ 1上に、例えば銅 ( C u ) 等からなる金属膜 9をスパッタリング法等によって堆積する。上記したように、位置合せマーク 8 a、位置合せずれ測定用マーク 8 bおよび位置合せずれ測定用基準マーク 8 cの上部は僅かに窪んでいるので、金属膜 9の上面にもその窪み形状を反映するように凹部が形成されている。

続いて、図 6 9に示すように、金属膜 9上に、例えば紫外線（i線等）用のポジ形フォトレジスト膜 5 bを塗布した後、前記した露光工程と同様にして、フォト 5 bに配線パターンを転写するための露光処理を施す。

すなわち、フォトレジスト膜 5 bの塗布された半導体ウェハ 1を、縮小投影露光装置のウェハステージ上に搭載した後、半導体ウェハ 1の位置合せマーク 8 a の領域に所定の検出光を走査した場合に位置合せマーク 8 a直上の金属膜 9の凹部からの反射光あるいは散乱光を検出する。

この際、本実施の形態 3においては、位置合せマーク 8 a自体は金属膜 9に被覆されているが、その上部が図 7 1に示すように絶縁膜 4の上面よりも窪んでいるので、金属膜 9において位置合せマーク 8 aの被覆部分に凹部が形成されている。これにより、ノイズが少なくマーク検出信号のピーク値が鮮明になり、マーク検出信号を良好に検出できる。したがって、ウェハの位置座標の検出精度を向上させることが可能となっている。

この位置合せマーク 8 aのパターン幅は、例えば 1 /i m程度であり、回路パターン部の溝に比べ寸法差が小さくなつている。また、重ね合わせ精度は、例えば ±0. 0 5 /z m以下とすることができ、非常に高精度にすることが可能である。この位置合せマーク 8 aからの光検出信号により、ウェハステージの位置をレ一ザ干渉計により計測することでウェハの位置座標を計測する。そして、半導体ウェハ 1上の位置合せマーク 8 aの位-置がウェハステージ座標に換算される。上記した検出光としては、一般的にマーク検出時にフォトレジスト膜を感光させることがないように、例えば H e N eレーザ光等のような露光光より長波長のビ一ムが用いられている。この位置合せマーク 8 aの位置座標の測定結果に基づいて、半導体ウェハ 1とフォトマスクとの相対的な位置を合わせる。ただし、この位置合せ工程では、上記した位置合せずれ測定用基準マーク 3 bと位置合せずれ測定用マーク 8 bとの合わせずれ測定結果も参照し、その合わせずれ量を考慮して半導体ウェハ 1とフォトマスクとの相対的な位置合わせを合わせるようにしても良い。これにより、位置合わせ精度をさらに向上させることが可能となる。

その後、上記位置検出工程で換算されたウェハステージ座標に基づいてウェハステ一ジを移動させて、フォトマスクと半導体ウェハ 1との双方の回路パターンの相対的な位置を合わせた後、図 7 2に示すように、露光光 6を半導体ウェハ 1 に照射することで露光処理を行う。なお、露光光 6 aは配線パターン形成のための露光光、露光光 6 bは次工程位置合せマーク形成のための露光光、露光光 6 c はマ一ク保護露光を示している。また、この工程で用いる縮小露光装置は前記した露光工程で用いた縮小露光装置でも良いし、別の縮小露光装置を用いても良い。本実施の形態 3においては、この段階で用いたフォトマスクとして、例えば位相シフトマスクを用いている。配線パターンとしては、例えば i線露光装置を用いた場合において、例えば波長より微細な 0. 3 μ mパターンをフォトレジスト膜 5 bに転写する。

また、この露光処理に際しては、配線パターンと同時に、位置合せマーク、位置合せずれ測定用マークおよび位置合せずれ測定用基準マークのパターンが転写されている。この場合の位置合せマークは、次工程のパターンを転写する場合の位置合わせのマークである。また、位置合せずれ測定用マークは、この露光処理で形成された配線パターンが、どの程度位置ずれしているかを測定するためのパターンである。この位置合せずれ測定は、位置合わせずれ測定用マークと上記した半導体ウェハ 1上の位置合せずれ測定用基準マークとの組合せで測定される。すなわち、位置合わせずれ測定用マークと、位置合わせずれ測定用基準マーク 8 bとの相対的な位置ずれ量により測定される。さらに、上記した露光工程でフォトレジスト膜 5 bに転写された位置合せずれ測定用基準マークは、この露光工程の次工程のパターン転写工程で得られたパターンの位置合せずれ量を測定するのに用いられるマ一クである。

このような露光処理の後、露光を施したフォトレジスト膜 5 bに対して所定の現像液を用いて現像処理を施すことにより、図 7 3に示すように、フォトレジストパターン 5 b 1 を形成する。

続いて、半導体ウェハ 1をドライエッチング装置内に収容した後、フォトレジストパターン 5 b 1 をエッチングマスクとして、フォトレジストパターン 5 b 1 から露出する金属膜 9部分をエッチング除去する。これにより、図 7 4に示すように、例えば C u等からなる配線パターン 9 L、位置合せマーク 9 a、位置合せずれ測定用マークおよび位置合せ測定用基準マーク等を形成する。

その後、フォトレジストパターン 5 b l を除去して図 7 5に示す断面構造を得る。これ以降は、半導体集積回路装置の製造方法における露光工程に際しては上記した工程を繰り返し、所定の半導体集積回路装置を製造する。

上記方法により、半導体粜積回路装置の製造工程における、例えば多層配線パターンの形成工程において、金属膜または絶縁膜を平坦化した後の露光時におけるァライメント工程に際して、位置合せマークを精度良く検出し、次工程のパターンを精度良く形成することができる。

また、例えば半導体集積回路装置の製造工程において、半導体ウェハ 1に形成した集積回路素子を結線するためのコンタクトホールを介して第一層目の金属配線を形成する場合に適用することで、下地の巣積回路素子と金属配線との重ね合せ精度を向上させることができる。

このような本実施の形態 3においても、前記実施の形態 1 , 2と同様の効果を得ることが可能となる。

(実施の形態 4 )

図 7 6から図 7 8は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

本実施の形態 4においては、図 7 6に示すように、絶縁膜 4に溝 7を形成した後、例えば窒化チタンまたはチタン等のようなバリア金属膜 2 7をスパッタリング法等によって堆積し、さらにその上に金属膜 8をスパッタリング法等によって堆積する。ただし、バリア金属膜 2 7は、上記に限定されず種々変更可能であり、例えば A 1— S i合金でも良い。

続いて、金属膜 8およびバリア金属膜 2 7の上部を CM P法等の平坦化処理によって除去することにより、図 7 7に示すように、溝 7内に金属膜 8 ( 8 p , 8 a ) およびバリア金属膜 2 7を埋め込む。この段階では、金属膜 8およびバリア金属膜 2 7の上面高さは絶縁膜 4の上面高さと同等である。

その後、前記実施の形態 1と同様に、絶縁膜 4の上部を軽く、かつ、均一にェツチング除去することにより、図 7 8に示すように、金属膜 8およびバリア金属膜 2 7の上部を絶縁膜 4の上面から突出させる。この場合、バリア金属膜 2 7を設けたことにより、金属膜 8と半導体ウェハ 1との接着性を向上させることができるので、微細の位匱合せマーク 8 a等の剥離を抑制できる。

位置合せマーク 8 aの検出工程等については前記実施の形態 1， 2と同じなので説明を省略する。このような本実施の形態 4においても、前記実施の形態 1 , 2と同様の効果をえることが可能となる。

(実施の形態 5 )

図 7 9から図 8 1は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。

図 7 9は本発明の半導体集積回路装 [1の製造工程中における半導体ウェハ 1の要部断面図を示している。絶縁膜 4には、配線形成用の溝 7 aと、位置合せマーク形成用の溝 7 bとが示されている。溝 7 aは、半導体ウェハ 1に達する溝 7 a l と配線の主要部を形成する溝 7 a lとから構成されている。溝 7 a , 7 bは、 2回のエッチング工程で形成されている。すなわち、溝 7 a lを形成する工程と、溝 7 a 2を形成する工程とである。このような半導体ウェハ 1の主面上全面には、例えば C u等のような金属膜 8が堆積されている。

まず、このような半導体ウェハ 1に対して C M P処理を施すことにより、金属膜 8の上部を除去する。これにより、図 8 0に示すように、溝 7 a， 7 b内に金属膜 8 ( 8 L , 8 a ) を埋め込む。これにより、配線 8 Lおよび位置合せマーク 8 a等を形成する。なお、位置合せずれ測定用マークおよび位置合せ測定用基準マークも同時に形成する。この段階では、金属膜 8の上面高さは絶縁膜 4の上面高さとほぼ一致している。

続いて、前記実施の形態 1と同様に、絶縁膜 4の上層部を、軽く、かつ、均一にウエットエッチング法等によってエッチング除去する。これにより、図 8 1に示すように、金属膜 8の上面高さを絶縁膜 4の上面高さよりも突出させる。

このような本実施の形態 5におレ、ても前記実施の形態 1 , 2等と同じ効果を得ることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明した力本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態においては、フォトマスクとして位相シフトマスクを使用した場合について説明したが、これに限定されるものではなく、通常のフォトマスクを使用しても良い。また、露光波長も i線に限定されない。

また、溝に埋め込む金属膜はタングステンに限定されず種々変更可能であり、例えば低抵抗ポリシリコンでも良いし、 A 1または A 1合金でも良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装技術に適用した場合について説明したが、それに限定されるものではなく、例えば液晶基板の製造技術等に適用できる。産業上の利用可能性

本願によって開示される発明のうち、代表的なものによつて得られる効果を節単に説明すれば、以下の通りである。

(1) .本発明の半導体集積回路装置の製造方法によれば、位置合せに関するマークの上面高さを絶縁膜の上面高さよりも突出または窪ませたことにより、位置合せに関するマークが被加工膜で被覆されていても、また、位置合せに関するマークが集積回路パターンと同程度の寸法であつたとしても、位置合せに関するマークの検出状態を良好にすることが可能となる。

(2) .上記（1) により、位置合せに関するマークを露出させる必要もないので、半導体集積回路装置の製造工程数を複雑にすることなく、また、被加工膜除去に起因する異物の発生もなく、位置合せに関するマークを良好に検出することが可能となる。したがって、半導体ウェハとマスクとの位置合せ精度を向上させることが可能となる。

(3) .上記（1) により、半導体集積回路装置を構成する層間の回路パターンの接続の信頼性を向上させることが可能となる。このため、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。

(4) .上記（1)により、半導体ウェハとマスクとの位置合せ精度を向上させることができるので、素子や配線の微細化が可能となる。このため、半導体ウェハ上に形成可能な半導体チップの個数の増加を推進することができるので、半導体集積回路装置の量産性を向上させることができ、半導体集積回路装置のコストを低減することが可能となる。

(5)本発明はブラグ (Plug)導電体による上層と下層の導通構造の外、ダマシン (Da mascene)、デュアルダマシン（Dual Damascene) _% 通常の S0Gすなわちスピンオングラス（Spin- On- Glass)とエツチバック（Etchback)による平坦化 (Planarization) 等に適用して特に効果がある.

(6)またパターニングするべき薄膜が位置合わせ光を透過しない場合は更に本発明の効果は顕著となる. 本発明はバタ一ユングすべき膜がメタルの場合に限らず、位置合わせ光を透過しない絶縁膜や透過しても精度のでない場合に特に有効である。

Claims

請求の範囲

1 . 以下の工程よりなる半導体集積回路装置の製造方法：

(a)半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及び第 2のホール内に第 1の金属層を形成する工程；

(f)上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、上記第 1の導電膜を実質的に透過しない位置合わせ光により、上記第 2の埋め込み導電体の上面パターンを位置合わせマークとして、マスクとの間で直接又は間接に位置合わせする工程；

2 . 上記第 1項において、上記平坦化は化学機械研磨（Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。

3 . 上記第 1項において、上記平坦化は化学機械研削（Chemical Mechanical Lap ping)により行われることを特徴とする半導体 ¾積回路装置の製造方法。

5 . 上記第 2項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体集積回路装置の製造方法。

6 . 以下の工程よりなる半導体集積回路装置の製造方法：

(b) 上記第 1の主面を平坦化して、上記第 1及び第 2のホール内の上記第 1の金属層を孤立させることにより、それぞれ第 1及び第 2の埋め込み導電体を形成する工程；

(c) 上記第 1及ぴ第 2の埋め込み導電体の上面をエッチングすることにより、周辺の上記第 1の絶縁膜との境界部に段差を形成する工程；

(d) 上記工程 (c)の後、上記第 1の主面上に、上記第 1の埋め込み導電体と電気的に接続された第 1の導電膜を形成する工程；

(e) 上記第 1の導電膜が形成された上記ウェハの上記第 1の主面上にフォトレジスト膜を形成する工程；

(f) 上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、上記第 1の導電膜を実質的に透過しない位置合わせ光により、上記第 2の埋め込み導電体の上面パターンを位置合わせマ一クとして、マスクとの間で直接又は間接に位置合わせする工程；

9 . 上記第 6項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるエッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

1 0 . 上記第 7項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体桀積回路装置の製造方法。

1 1 . 以下の工程よりなる半導体集積回路装置の製造方法：

(a) 半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及ぴ位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及び第 2のホール内に第 1の金属層を形成する工程；

(b) 上記第 1の主面を平坦化して、上記第 1及び第 2のホール内に上記第 1の金属層を残すことにより、それぞれ第 1及び第 2の埋め込み導電体を形成する工程；

(d) 上記工程 (c)の後、上記第 1の主面上に、第 2の絶縁膜を形成する工程； (e) 上記第 2の絶縁膜が形成された上記ウェハの上記第 1の主面上にフォトレジスト膜を形成する工程；

(f) 上記フォトレジスト膜が形成された上記ウェハを露光装置内に於いて、位置合わせ光により、上記第 2の埋め込み導電体又はその上面パターンを位置合わせマークとして、マスクとの間で直接又は間接に位置合わせする工程；

1 2 . 上記第 1 1項において、上記平坦化は化学機械研磨 (Chemical Mechanical Pol ishing)により行われることを特徴とする半導体集積回路装置の製造方法。

1 3 . 上記第 1 1項において、上記平坦化は化学機械研削（Chemical Mechanical Lapping)により行われることを特徴とする半導体集積回路装置の製造方法。

1 4 . 上記第 1 1項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるエッチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

1 5 . 上記第 1 2項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体集積回路装置の製造方法。

1 6 . 以下の工程よりなる半導体集積回路装置の製造方法：

(a) 半導体集積回路製造用ウェハの第 1の主面上に設けられ、且つ、デバイス用の第 1のホール及び位置合わせ用の第 2のホールが開口された第 1の絶縁膜上並びに前記第 1及び第 2のホール内に第 1の金属層を形成する工程； (b) 上記第 1の主面を平坦化して、上記第 1及ぴ第 2のホール内に上記第 1の金属層を残すことにより、それぞれ第 1及ぴ第 2の埋め込み導電体を形成する工程；

(d) 上記工程 (c)の後、上記第 1の主面上に、第 2の絶縁膜を形成する工程；

1 7 . 上記第 1 6項において、上記平坦化は化学機械研磨 (Chemical Mechanical Polishing)により行われることを特徴とする半導体集積回路装置の製造方法。

1 9 . 上記第 1 6項において、上記平坦化はスピンオングラスの塗布とドライエッチングによるエツチバックにより行われることを特徴とする半導体集積回路装置の製造方法。

2 0 . 上記第 1 7項において、上記位置合わせ光は露光光よりも波長の長い可視光又は紫外光であることを特徴とする半導体集積回路装置の製造方法。