WO1999004398A1 - Memoire a capacite de traitement - Google Patents

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WO1999004398A1
WO1999004398A1 PCT/JP1998/003220 JP9803220W WO9904398A1 WO 1999004398 A1 WO1999004398 A1 WO 1999004398A1 JP 9803220 W JP9803220 W JP 9803220W WO 9904398 A1 WO9904398 A1 WO 9904398A1
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WO
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storage element
processing
storage device
ferroelectric capacitor
internal
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Application number
PCT/JP1998/003220
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English (en)
French (fr)
Inventor
Keikichi Tamaru
Hiroshi Nozawa
Yoshiro Fujii
Akira Kamisawa
Original Assignee
Rohm Co., Ltd.
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Publication date
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    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a storage device, and more particularly, to a storage device with a processing function including a storage element for storing information and internal processing means for performing a predetermined process on the information stored in the storage element.
  • a functional memory is used to perform arithmetic processing such as image processing.
  • the function memory has not only the function of storing the data but also the function of performing a simple operation on the stored data.
  • a functional memory including a memory cell for storing data for a plurality of words and an arithmetic circuit for each word. If such a functional memory is used, once written data can be processed in parallel using the built-in arithmetic circuit without using an input / output ⁇ ] path (IO circuit) and an external main processor. Can be processed. Therefore, a large amount of stored data can be processed at a high speed.
  • IO circuit input / output ⁇ ] path
  • the conventional functional memory has the following problems.
  • Conventional functional memories use DRAM (Dynamic Random Access Memory) as memory cells in order to reduce the area of the memory device. For this reason, a refresh operation or the like must be performed, which requires many transistors and wirings, and the operation is complicated. Also, since DRAM is volatile memory, power supply The large amount of data being processed may be completely lost due to bulls. Disclosure of the invention
  • An object of the present invention is to solve such a problem and to provide a storage device with a processing function that can be processed by a simple operation with a small number of transistors and the like to be used and has few troubles.
  • a storage device with a processing function is a storage device with a processing function, comprising: a storage element that stores information; and an internal processing unit that performs a predetermined process on the information stored in the storage element. It is characterized by using a ferroelectric memory element that stores information using the hysteresis characteristics of the ferroelectric.
  • FIG. 1 is a functional memory 1 which is a storage device with a processing function according to an embodiment of the present invention.
  • 11 is a drawing showing the overall configuration of the “0”.
  • FIG. 2 is a drawing showing a part of the functional memory 1 in detail.
  • FIG. 3 is a drawing showing the configuration of the W cell 34.
  • FIG. 4 is a drawing showing an example of the configuration of the sense amplifier 30.
  • FIG. 5 is a drawing showing an example of the configuration of the buffer circuit 32.
  • FIG. 6A is a timing chart showing the state of each signal line when information is externally written.
  • FIG. 6B is an evening timing chart showing the state of each signal line when information is read out.
  • FIG. 7A is an evening timing chart showing the state of each signal line when information is read from W cell 34 when addition processing is performed internally.
  • FIG. 7B is an evening timing chart showing the state of each signal line when information is read from Q cell 36 when addition processing is performed internally.
  • FIG. 8 is a timing chart showing the state of each signal line when writing the addition result in the Q cell 36 in the case where the addition processing is performed internally.
  • FIG. ⁇ is a diagram showing the relationship between the voltage generated in the ferroelectric capacitor CF and the charge, that is, the polarization state.
  • FIG. 10 is a diagram showing a configuration of an F # 50 as a storage element according to another embodiment of the present invention.
  • FIG. 1 shows an entire configuration of a functional memory 10 which is a storage device with a processing function according to an embodiment of the present invention.
  • the functional memory 10 includes a cell matrix section 12, a word decoder 14, a drive circuit 16, a data decoder 18, a sense amplifier section 20, a bit decoder 22, a plurality of transistors 24 serving as read / write switching means, and a read / write control section. 26. It has a plurality of adders 28 as internal processing means.
  • a W cell 34 as a first storage element and a Q cell 36 as a second storage element are arranged in a matrix. Rows with W cells 34 as elements and rows with Q cells 36 as elements are alternately arranged.
  • a row having the W cell 34 as an element constitutes a first mode part W mode part LW1, LW2,.
  • a row having the Q cell 36 as an element constitutes a second word portion, that is, a Q word portion L Q 1, LQ 2,.
  • a pair of word parts L is constituted by the adjacent W word part and Q word part.
  • a pair of word parts L1 is constituted by the W word part LW 1- and the Q word part LQ1.
  • the corresponding W cell 34 and Q cell 36 of the pair of guide parts constitute a pair of cells 38 as a pair of storage elements.
  • FIG. 3 shows the configuration of the W cell.
  • the W cell 34 has a ferroelectric capacitor CF.
  • Ferroelectric capacitor CF is, the ferroelectric film (for example, P ZT (Pb ZrxTi, -x0 3)) is formed by sandwiching with the two electrodes.
  • One end 40 of the ferroelectric capacitor CF thus formed is connected to the data line D via a transistor T1 as an external switch.
  • a load capacitor CB 1 is formed between the evening line D and the ground G.
  • the load capacitor CB1 is provided as a parasitic capacitance of the data line D.
  • the gate of the transistor T1 is connected to the gate line WW.
  • One end 40 of the ferroelectric capacitor CF is connected to an internal data line MW via a transistor T2 which is an internal switch.
  • a load capacitor CB2 is formed between the internal data line MW and the ground G.
  • the load capacitor CB2 is provided as a parasitic capacitance of the internal data line MW.
  • the gate of transistor T2 is connected to bit line B it.
  • the other end 42 of the ferroelectric capacitor C F is connected to the drive line D r i V e.
  • the configuration of the Q cell 36 is almost the same as the configuration of the W cell 34. However, in the Q cell 36, the gate of the transistor T1 is connected to the gate line WQ. One end 40 of the ferroelectric capacitor CF is connected to the internal data line MQ via the transistor T2.
  • a desired W word portion or Q word portion is selected by selecting one of the word lines WW or WQ by the word decoder 14.
  • a desired bit B is selected by selecting one of the data lines D by the data decoder 18. That is, information is externally read from or written to an arbitrary W cell 34 or Q cell 36 selected by the word decoder 14 and the data decoder 18.
  • the drive circuit 16 supplies a predetermined voltage to the drive line DriVe.
  • the sense amplifier unit 20 is used as an amplifying unit and a rewriting unit when reading information from the W cell 34 or the Q cell 36.
  • the desired bit B is selected by selecting the bit line Bit by the bit decoder 22. That is, for all the word parts LI, L 2,...
  • the drive circuit 16 supplies a predetermined voltage to the drive line Drive.
  • the internal data lines MW and MQ are connected to an adder 28 via a transistor 24 and a sense amplifier 30.
  • ⁇ Read output appears on the internal data lines MW and MQ.
  • the sense amplifier unit 30 is used as an amplifying unit and a rewriting unit when reading information from the W cell 34 and the Q cell 36.
  • the output of the adder 28 is connected to the internal data line MQ via the buffer circuit 32.
  • a pair of sense amplifiers 30 and one buffer circuit 32 are provided for each pair of word sections.
  • a read / write control unit 26 (see FIG. 1) is configured by an adder 28 and a buffer circuit 32 used in all the code units.
  • the gate of the transistor 24 is connected to the read / write control line RZW.
  • the transistor 24 At the time of reading in the internal arithmetic processing, by setting the transistor 24 to the ON state by the read / write control line R / W, the read output from the W cell 34 and the Q cell 36 is passed through the sense amplifier 30, It is sent to the adder 28. At the time of writing in the internal arithmetic processing, the transistor 24 is turned off by the read / write control line RZW. The output of the adder 28 is written to a Q cell 36 via a buffer circuit 32 and an internal data line MQ.
  • FIG. 4 shows an example of the configuration of the sense amplifier 30.
  • This sense amplifier 30 is configured using four transistors. It is connected to the outside at four points. One point is connected to the internal data line MW. The other point is connected to the reference voltage line M WBar (in the drawing, a horizontal line above MW). The reference voltage line MWBar- is connected to a dummy cell (not shown) that generates a reference voltage. The other two points of the sense amplifier 30 are connected to lines SAP and SANBar, respectively (in the drawing, a horizontal line is placed above SAN). By applying an appropriate voltage to the lines SAP and SANBar, the sense amplifier 30 can be operated.
  • FIG. 5 shows an example of the configuration of the buffer circuit 32.
  • the buffer circuit 32 is composed of four transistors, and is connected to the output terminal of the adder 28 and the internal data line MQ.
  • a read / write control inversion signal line RZWBar (a horizontal line is added above R / W in the drawing) as a control input is connected.
  • the signal of the read / write control inversion signal line RZWBar is “0” (that is, at the time of reading out the internal arithmetic processing)
  • the internal data line MQ is in a high-speed; ⁇ impedance state.
  • the output of the adder 28 is inverted and applied to the internal data line MQ.
  • the adder 28 is configured to perform addition in consideration of carry, and to invert and output the addition result.
  • FIG. 6A is an evening timing chart showing the state of each signal line when information is externally written.
  • FIG. 6B is a timing chart showing the state of each signal line when information is read out.
  • the node WW or WQ connected to the cell into which information is to be written is set to “1” (see (a) in FIG. 6A).
  • the cell into which information is to be written is the W cell 34 shown in FIG.
  • the transistor T1 connected to the corresponding word line WW is turned on.
  • one end 40 of the ferroelectric capacitor CF of the cell in which information is to be written is connected to the data line D via the transistor T1.
  • both ends of the ferroelectric capacitor CF have the same potential.
  • the charge generated in the ferroelectric capacitor CF when the voltage is applied is assumed to be positive. That is, the relationship with the polarization state is shown. As shown in FIG. 9, when a positive voltage is applied to the other end 42 of the ferroelectric capacitor CF, the ferroelectric capacitor CF exhibits the polarization state P1.
  • the drive line D rive is set to “0j” while the data line D is maintained at “1 j” (see (e) in FIG. 6A).
  • the other end 42 of the ferroelectric capacitor CF is Therefore, a negative voltage is applied to one end 40. Therefore, the ferroelectric capacitor CF has the polarization state P3 shown in FIG.
  • the data line D is set to “0” (see (g) in FIG. 6A).
  • the ferroelectric capacitor CF has a polarization state P 4 (corresponding to information “1”) shown in FIG.
  • the word line WW is set to “0J” (see (o) in FIG. 6A), thereby turning off the transistor T1.
  • One end 40 of the CF is set to the high impedance state, and the write processing is terminated.
  • the desired information "0" or the desired information is stored in the desired pit of the desired cell (W cell 34, ⁇ 3 cell 36), that is, the desired word (W word, Q word). "1" can be written.
  • the data line D connected to the cell to be read is set to “0” (see (h) in FIG. 6B).
  • the load capacitor C B1 connected to the data line D is precharged.
  • the data line D is set to the high impedance state.
  • the word line WW or WQ connected to the cell to be read is set to “1” (see (i) in FIG. 6B).
  • the cell from which information is to be read is the W cell 34 shown in FIG.
  • the transistor T1 connected to the gate line WW is turned on.
  • the precharged load capacitor CB1 and the ferroelectric capacitor CF of the cell to be read are connected in series via the transistor T1.
  • the drive line D r i V e is set to “1” (see (j) in FIG. 6B).
  • a predetermined voltage is applied to both ends of the load capacitor CB 1 and the ferroelectric capacitor CF connected in series.
  • the potential of the data line D connected to the connection point between the load capacitor CB1 and the ferroelectric capacitor CF changes.
  • the potential of the data line D fluctuates according to the information content (polarization state) stored in the ferroelectric capacitor CF. .
  • the sense amplifier (not shown) of the sense amplifier section 20 (see FIG. 1) operates. I do.
  • the sense amplifier detects a change in the potential of the data line D overnight, determines that the information content is "0", and forcibly sets the voltage of the data line D to "0". By reading the information at this time from the sense amplifier, it is possible to know the information “0” stored in the cell.
  • the ferroelectric capacitor CF By forcibly setting the voltage of the data line D to “0”, the ferroelectric capacitor CF exhibits the polarization state ⁇ 1 shown in FIG. After that, by returning the drive line Drive to “0” (see (m) in FIG. 6B), the ferroelectric capacitor CF assumes the polarization state P2. In this way, information “0” having the same content as the read information is written back to the cell. This is the rewriting process. On the other hand, when the information stored in the ferroelectric capacitor CF is “1” (corresponding to the polarization state P 4 shown in FIG. 9), the load capacitor CB 1 and the ferroelectric capacitor connected in series are connected. When the above-mentioned predetermined voltage is applied to the capacitor CF, the potential of the data line D slightly changes (see (n) in FIG. 6B).
  • the sense amplifier of the sense amplifier section 20 determines that the information content is “1” and forcibly sets the voltage of the data line D to “1” (see FIG. 6B). (See (1)). By reading the information at this time from the sense amplifier, the information “1” stored in the cell can be known.
  • the word line WW is set to “0” (see (p) in FIG. 6B), thereby turning the transistor T1 into the OFF state.
  • the one end 40 of the ferroelectric capacitor CF is set to the high impedance state, and the reading process is completed.
  • FIG. 7A is a timing chart showing the state of each signal line when reading information from W cell 34 in the case of performing an addition process internally.
  • Fig. 7B shows the signal lines for reading information from the Q cell 36 when performing addition processing internally. It is a timing chart which shows a state.
  • FIG. 8 is a timing chart showing the state of each signal line when the addition result is written in Q cell 36 when the addition processing is performed internally.
  • the operation when performing addition processing inside the functional memory 10 is divided into an operation from reading information from the W cell 34 and the Q cell 36 to performing addition and an operation of writing the addition result to the Q cell 36. You can think.
  • the process of reading information from the W cell 34 and the process of reading information from the Q cell 36 are performed in parallel.
  • the read / write control line R / W is set to “1” (see (a) in FIG. 7A and FIG. 7B).
  • all the transistors 24 are turned on, so that all the internal data lines MW and MQ are connected to the sense amplifier 30 and the adder 28 via the transistors 24.
  • all the internal data lines MW and MQ are set to “0” (see (b) in FIG. 7A and FIG. 7B).
  • all load capacitors CB2 connected to the internal data lines MW, MQ are precharged.
  • the internal data lines MW and 'MQ are kept in a high impedance state.
  • bit line Bit connected to the cell constituting the bit to be subjected to the addition processing is set to “1” (see (c) in FIGS. 7A and 7B).
  • Simultaneous parallel processing is performed for a plurality of word parts L I, L 2, ⁇ ', but only the first word part L 1 will be described.
  • the transistor T2 connected to the bit line Bit is turned on.
  • the precharged load capacitor CB2 and the cells constituting the bit to be added are strongly induced.
  • the electric capacitor CF is connected in series via the transistor T2.
  • the drive line DriVe is set to “1” (see (d)-in FIGS. 7A and 7B).
  • a predetermined voltage is applied to both ends of the load capacitor CB2 and the ferroelectric capacitor CF connected in series.
  • the potentials of the internal data lines MW and MQ connected to the connection point between the load capacitor CB2 and the ferroelectric capacitor CF fluctuate, respectively.
  • the potentials of the internal data lines MW and MQ fluctuate according to the information content (polarization state) stored in each ferroelectric capacitor CF.
  • the sense amplifier 30 operates.
  • the sense amplifier 30 detects a change in the potential of the internal data lines MW and MQ, determines that the information content is “0”, and forcibly sets the voltages of the internal data lines MW and MQ to “0”.
  • To The adder 28 obtains this information from the pair of sense amplifiers 30.
  • the strong dielectric capacitor CF exhibits the polarization state P 1 shown in FIG. After that, the drive line Drive is returned to “0” (see (g) in FIGS. 7A and 7B), so that the ferroelectric capacitor CF assumes the polarization state P2. In this way, information “0” having the same content as the read information is written back to the cell again.
  • the sense amplifier 30 determines that the information content is “1” and forcibly sets the voltages of the internal data lines MW and MQ to “1” ((f in FIGS. 7A and 7B). ))).
  • the adder 28 obtains the information at this time from the pair of sense amplifiers 30. Get.
  • bit line Bit is set to “0” (see (i) of FIG. 7A and FIG. 7B), thereby turning the transistor T 2 into the OFF state. .
  • one end 40 of the ferroelectric capacitor CF is brought into a high impedance state.
  • the read / write control line RZW is returned to “0” (see (j) in FIGS. 7A and 7B).
  • the transistor 24 is in the ⁇ FF state, and the internal data line MW is in the high impedance state.
  • the signal of the read / write control inversion signal line R / WBar becomes “1”, as described above, the addition result of the adder 28 is sent to the internal data line MQ via the buffer circuit 32. (See (k) in FIGS. 7A and 7B).
  • the word lines WW, WQ and the read / write control line RZW are set to “0”.
  • the addition result of the adder 2-8 is given to the internal data line MQ.
  • the internal data line MW is in a high impedance state.
  • the bit line Bit is set to “1” (see (1) in FIG. 6).
  • the transistor T 2 connected to the bit line B it is turned on.
  • one end 40 of the ferroelectric capacitor CF is connected to the internal data lines MW and MQ via the transistor T2.
  • the internal data line MW is in the high impedance state, the stored contents of the W cell 34 connected to the internal data line MW do not change regardless of the value of the drive line.
  • the addition result from the adder 28 is given to the internal data line MQ, the memory in the Q cell 36 connected to the internal data line MQ is rewritten according to the addition result. .
  • the drive line D r i V e is set to “1” (see (o) in FIG. 8).
  • the other end 42 of the ferroelectric capacitor CF becomes “1”.
  • one end 40 of the ferroelectric capacitor CF remains "0". Therefore, a positive voltage is applied to the other end 42 of the ferroelectric capacitor CF with respect to the one end 40.
  • the ferroelectric capacitor CF when a positive voltage is applied to the other end 42 of the ferroelectric capacitor CF, the ferroelectric capacitor CF exhibits the polarization state P1. After that, the drive line D r i V e is set to “0” (see (p) in Fig. 8). As a result, both ends of the ferroelectric capacitor CF have the same potential again. Therefore, the ferroelectric capacitor CF has the polarization state P 2 (corresponding to information “0”) shown in FIG. On the other hand, when the addition result is “1”, the driveline DriVe force is “0”, whereas the internal data line MQ is “1” ((m) in FIG. 8, (q)). Therefore, a negative voltage is applied to the other end 42 of the ferroelectric capacitor CF of the Q cell 36 with respect to the one end 40. Therefore, the ferroelectric capacitor CF has the polarization state P3 shown in FIG.
  • the drive line D r i V e is set to “1” (see (o) in FIG. 8).
  • both ends of the ferroelectric capacitor CF have the same potential again. Therefore, the ferroelectric capacitor CF has a polarization state P 4 (corresponding to information “1”) shown in FIG.
  • the ferroelectric capacitor CF is again brought into the polarization state P 3 shown in FIG.
  • the bit line Bit is set to “0” (see FIG. 8 (r)), and the transistor T Turn 2 off.
  • one end 40 of the ferroelectric capacitor CF is brought into a high impedance state.
  • the addition processing can be performed simultaneously and in parallel on the multiple word parts L I, L 2,.
  • the bits to be added may be processed by sequentially shifting them.
  • the power provided with one adder for each pair of word parts, the arrangement and the number of adders are not limited to these.
  • one adder may be provided for each bit.
  • one adder can be provided for each pair of storage elements. It is also possible to adopt a configuration in which only one adder is provided in the entire functional memory.
  • the internal processing means is not limited to this.
  • the internal processing unit for example, another arithmetic operation unit such as a multiplier, a logical operation unit, a shift unit, or the like can be used.
  • the information stored in the first storage element and the information stored in the second storage element are read and subjected to arithmetic processing, and the processing result is written to the second storage element.
  • the present invention is not limited to such a configuration.
  • the information stored in the first storage element and the information stored in the second storage element may be read and operated, and the processing result may be written to the third storage element.
  • the information stored in the first storage element may be squared, for example, and the calculation result may be written to the second storage element. Further, the information stored in the first storage element may be squared, and the calculation result may be written to the original first storage element.
  • the storage element includes, as the storage element, a ferroelectric capacitor, and a load capacitor connected in series to the ferroelectric capacitor.
  • the storage element is not limited to this.
  • an FET field-effect transistor
  • the FET 50 shown in FIG. 10 is called an FET having an MFM IS (Metal Ferroelectric Metal Insulator Silicon) structure.
  • the gate oxide film 54, the floating gate 56, and the ferroelectric film are formed on the channel formation region CH of the semiconductor substrate 52. 58, control gate 60 are formed in this order.
  • the ferroelectric film 58 causes polarization reversal. Even if the voltage of the control gate 60 is removed, a negative charge is generated in the channel forming region CH due to the residual polarization of the ferroelectric film 58. Let this be the state of “1”, for example.
  • the ferroelectric film 58 causes polarization reversal in the opposite direction. Even when the voltage of the control gate 60 is removed, a positive charge is generated in the channel formation region CH due to the residual polarization of the strong dielectric film 58. This is the state of “0”. Thus, the information (“1” or “0”) is written to the FET 50.
  • a read voltage Vr is applied to the control gate 60.
  • the read voltage Vr is set to a value between the threshold voltage Vthl of the FET 50 in the state of “1” and the threshold voltage VthO of the FET 50 in the state of “0”. Therefore, when the read voltage Vr is applied to the control gate 6 °, by detecting whether or not a predetermined drain current flows, it is determined whether the written information is “1” or “0”. Understand. When reading, the written information is not erased.
  • the use of FET using a ferroelectric film enables so-called non-destructive readout. Therefore, the memory contents are not destroyed when reading. Therefore, the operation speed during the read operation is high. Low power consumption. Furthermore, since the ferroelectric film is less deteriorated, the reliability of retaining the stored contents is further improved.
  • a storage device with a processing function according to the present invention is characterized in that a ferroelectric storage element that stores information using a hysteresis characteristic of a ferroelectric is used as a storage element. That is, since the ferroelectric storage element is a nonvolatile storage element, a refresh operation or the like is not required. Therefore, the number of transistors and wirings used can be reduced. In addition, reading and writing and arithmetic processing can be performed with simple operations. Furthermore, even if a power failure occurs, a large amount of data being processed will not be lost.
  • a storage device with a processing function according to the present invention is characterized in that it comprises an external switch means and an internal switch means.
  • the internal processing means reads information from the storage element when the internal switch means is in the connected state, performs predetermined processing on the read information, and writes a processing result to the storage element It is characterized by the following.
  • the information stored in the storage element can be processed and the processed information can be stored without accessing the storage element from outside the device. For this reason, it is possible to perform certain information processing inside the storage device and to store the processing result.
  • a storage device with a processing function is provided with read / write switching means and a buffer circuit, and when reading information from a storage element to an internal processing means, sets an internal switch means and a read / write switching means in a connected state, and stores a processing result in the storage element.
  • the internal switch means When writing data to the memory, the internal switch means is set to the continuous state, the read / write switching means is set to the disconnected state, and the processing result is written to the storage element using the buffer circuit.
  • a storage device with a processing function according to the present invention includes a first storage element and a second storage element as storage elements, and the internal processing means includes information stored in the first storage element and a second storage element. And reading out the information stored in the second storage element, performing an arithmetic processing, and writing the processing result in the second storage element.
  • the storage element can be advantageously reduced.
  • a storage device with a processing function according to the present invention is provided with one internal processing means for each pair of heads composed of a first hardware part and a second hardware part, and corresponds to a pair of hardware parts.
  • the arithmetic processing is performed in units of a pair of storage elements, and a plurality of arithmetic processings corresponding to a plurality of pairs of code units are performed in parallel.
  • the storage device with a processing function according to the present invention is characterized in that the internal processing means is an adder.
  • a storage device with a processing function according to the present invention is characterized in that the storage element includes a ferroelectric capacitor and a load capacitor connected in series to the ferroelectric capacitor.
  • the storage device can be formed compact.

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  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Description

明細書 処理機能付記憶装置 関連出願の参照
日本国特許出願平成 9年第 1 9 3 8 2 8号 （平成 9年 7月 1 8日出願） の明細 書、 請求の範囲、 図面および要約を含む全開示内容は、 これら全開示内容を参照 することによって本出願に合体される。 技術分野
この発明は記憶装置に関し、 とくに、 情報を記憶する記憶素子と、 記憶素子に 記憶された情報に所定の処理を施す内部処理手段とを備えた処理機能付記憶装置 に関する。 背景技術
画像デ一夕などの演算処理を行なうために、 機能メモリが用いられる。 機能メ モリは、 デ一夕を記憶するのみならず、 記憶しているデータに対し簡単な演算を 行なう機能をも備えている。 たとえば、 複数ワード分のデータを記憶するメモリ セルを備えるとともに、 各ワードごとに演算回路を備えた機能メモリがある。 こ のような機能メモリを用いれば、 いったん書込まれたデ一夕を、 入出力^]路 （ I O回路） および外部のメインプロセッサを用いることなく、 内蔵した演算回路 を用いて各ワードを並列処理できる。 このため、 記憶している大量のデ一夕を高 速で処理することができる。 また、 メインプロセッサの負担が少なくなるため、 画像データなどの演算処理によって、 他の処理が大幅に抑制されることもない。
しかしながら、 従来の機能メモリには、 つぎのような問題点があった。 従来の 機能メモリは、 メモリ装置の面積を小さくするために、 メモリセルとして D R A M (Dynam i c Random Acc e s s Memo ry) を用レ て た。 このため、 リフレッシュ動 作等を行なわなければならないので、 多くのトランジスタや配線が必要であり、 動作も煩雑であった。 また、 D R A Mは揮発性のメモリであるため、 電源のトラ ブルなどによって、 処理中の大量のデ一夕がすべて消失してしまうおそれがある。 発明の開示
この発明は、 このような問題点を解決し、 用いるトランジスタなどの数が少な く、 単純な動作で処理することができ、 トラブルの少ない処理機能付記憶装置を 提供することを目的とする。
この発明による処理機能付記憶装置は、 情報を記憶する記憶素子と、 記憶素子 に記憶された情報に所定の処理を施す内部処理手段とを備えた処理機能付記憶装 置において、 記憶素子として、 強誘電体のヒステリシス特性を利用して情報を記 憶する強誘電体記憶素子を用いたことを特徴とする。
本発明の特徵は、 上記のように広く示すことができるが、 その構成や内容は、 目的および特徴とともに、 図面を考慮に入れた上で、 以下の開示によりさらに明 らかになるであろう。 図面の簡単な説明
図 1は、 この発明の一実施形態による処理機能付記憶装置である機能メモリ 1
0の全体構成を示す図面である。
図 2は、 機能メモリ 1 ◦の一部を詳細に示す図面である。
図 3は、 Wセル 3 4の構成を示す図面である。
図 4は、 センスアンプ 3 0の構成の一例を示す図面である。
図 5は、 バッファ回路 3 2の構成の一例を示す図面である。
図 6 Aは、 外部から情報を書き込む場合における、 各信号線の状態を示すタイ ミングチャートである。
図 6 Bは、 外部へ情報を読み出す場合における、 各信号線の状態を示す夕イミ ングチャートである。
図 7 Aは、 内部で加算処理を行なう場合において、 Wセル 3 4から情報を読み 出す際の各信号線の状態を示す夕イミングチャートである。
図 7 Bは、 内部で加算処理を行なう場合において、 Qセル 3 6から情報を読み 出す際の各信号線の状態を示す夕イミングチャートである。 図 8は、 内部で加算処理を行なう場合において、 Qセル 36に加算結果を書き 込む際の各信号線の状態を示すタイミングチヤートである。
図 θは、 強誘電体コンデンサ C Fに生ずる電圧と、 電荷すなわち分極状態との 関係を示す図面である。
図 1 0は、 この発明の他の実施形態による記憶素子である F ΕΤ 50の構成を 示す図面である。 発明を実施するための最良の形態
図 1に、 この発明の一実施形態による処理機能付記憶装置である機能メモリ 1 0の全体構成を示す。 機能メモリ 1 0は、 セルマトリックス部 1 2、 ワードデコ ーダ 14、 ドライブ回路 1 6、 データデコーダ 1 8、 センスアンプ部 20、 ビッ 卜デコーダ 22、 読み書き切換え手段である複数のトランジスタ 24、 読み書き 制御部 2 6、 内部処理手段である複数の加算器 28を備えている。
セルマトリックス部 1 2には、 第 1の記憶素子である Wセル 34と第 2の記憶 素子である Qセル 36とが行列配置されている。 Wセル 34を要素とする行と Q セル 36を要素とする行とは交互に配置されている。
図 2に示すように、 Wセル 34を要素とする行が第 1のヮ一ド部である Wヮー ド部 LW1， LW2, · · ' を構成している。 Qセル 36を要素とする行が第 2 のワード部である Qワード部 L Q 1 , LQ 2 , · . · を構成している。 隣接する Wワード部および Qワード部により、 一対のワード部 Lを構成している。 たとえ ば、 Wワード部 LW 1-と Qワード部 LQ 1とにより、 一対のワード部 L 1を構成 している。
一対のヮ一ド部の対応する Wセル 34および Qセル 36がー対の記憶素子であ る一対のセル 38を構成している。
図 3に、 Wセル 34の構成を示す。 Wセル 34は、 強誘電体コンデンサ CFを 備えている。 強誘電体コンデンサ CFは、 強誘電体膜 （たとえば、 P ZT (Pb ZrxTi,-x03) ) を 2枚の電極で挟み込むことにより形成されている。 このよ うにして形成された強誘電体コンデンサ C Fの一端 40は、 対外スィッチ手段で あるトランジスタ T 1を介して、 データライン Dに接続されている。 なお、 デ一 夕ライン Dとグランド Gとの間には、 負荷用コンデンサ C B 1が形成されている。 この実施形態においては、 負荷用コンデンサ C B 1は、 データラ ン Dの寄生容 量として与えられる。 トランジスタ T 1のゲ一トはヮ一ドライン WWに接続され ている。
強誘電体コンデンサ C Fの一端 4 0は、 また、 内部スィッチ手段であるトラン ジス夕 T 2を介して、 内部データライン MWに接続されている。 なお、 内部デ一 夕ライン MWとグランド Gとの間には、 負荷用コンデンサ C B 2が形成されてい る。 この実施形態においては、 負荷用コンデンサ C B 2は、 内部デ一夕ライン M Wの寄生容量として与えられる。 トランジスタ T 2のゲ一トはビッ トライン B i tに接続されている。
強誘電体コンデンサ C Fの他端 4 2は、 ドライブライン D r i V eに接続され ている。
Qセル 3 6の構成も、 Wセル 3 4の構成とほぼ同じである。 ただし、 Qセル 3 6においては、 トランジスタ T 1のゲ一トはヮ一ドライン W Qに接続されている。 また、 強誘電体コンデンサ C Fの一端 4 0は、 トランジスタ T 2を介して、 内部 データライン M Qに接続されている。
図 1に戻って、 ワードデコーダ 1 4によって、 いずれかのワードライン WWま たは W Qを選択することで、 所望の Wワード部または Qワード部を選択する。 デ 一夕デコーダ 1 8によって、 いずれかのデ一夕ライン Dを選択することで、 所望 のビッ ト Bを選択する。 つまり、 ワードデコーダ 1 4およびデータデコーダ 1 8 によって選択された任意の Wセル 3 4または Qセル 3 6に対し、 外部から情報の 読み書きが行なわれる。 このとき、 ドライブ回路 1 6は、 ドライブライン D r i V eに所定の電圧を供給する。 センスアンプ部 2 0は、 Wセル 3 4または Qセル 3 6から情報を読み出す際の増幅手段および再書き込み手段として用いられる。 ビッ トデコーダ 2 2によって、 ビットライン B i tを選択することで、 所望の ビット Bを選択する。 つまり、 全てのワード部 L I , L 2 , · · ' について、 ビ ッ トデコーダ 2 2によって選択された任意のビットに対し、 内部演算処理が行な われる。 外部からの情報の読み書きの場合 （上述） と同様に、 このとき、 ドライ ブ回路 1 6は、 ドライブライン D r i v eに所定の電圧を供給する。 図 2に示すように、 内部デ一夕ライン MW、 MQは、 トランジスタ 24および センスアンプ 30を介して、 加算器 2 8に接続されている。 内部^!算処理におい ては、 ·内部データライン MW、 MQに読み出し出力が現れる。 センスアンプ部 3 0は、 Wセル 34および Qセル 3 6から情報を読み出す際の増幅手段および再書 き込み手段として用いられる。 加算器 2 8の出力はバッファ回路 32を介して、 内部データライン MQに接続されている。 一対のワード部ごとに、 一対のセンス アンプ 3 0と 1個のバッファ回路 32が設けられている。 全ヮード部に用いられ る加算器 2 8とバッファ回路 3 2とにより読み書き制御部 26 (図 1参照） を構 成している。 トランジスタ 24のゲートは読み書き制御ライン RZWに接続され ている。
内部演算処理の読み出し時においては、 読み書き制御ライン R/Wにより トラ ンジス夕 2 4を ON状態とすることで、 Wセル 34および Qセル 3 6からの読み 出し出力はセンスアンプ 30を介して、 加算器 2 8に送られる。 内部演算処理の 書き込み時においては、 読み書き制御ライン RZWにより トランジスタ 24を O F F状態とする。 加算器 28の出力は、 ノ 'ッファ回路 3 2、 内部デ一夕ライン M Qを介して、 Qセル 3 6に書き込まれる。
図 4に、 センスアンプ 3 0の構成の一例を示す。 このセンスアンプ 3 0は、 4 つのトランジスタを用いて構成されている。 また、 4点で外部と接続されている。 一点は内部データライン MWに接続されている。 他の一点は、 基準電圧ライン M WBar (図面では、 MWの上に横線を付してある） に接続されている。 お、 基 準電圧ライン MWBar-は、 基準電圧を発生するダミーセル （図示せず） に接続さ れている。 センスアンプ 3 0の他の 2点は、 それぞれライン SAP、 S ANBar (図面では、 S ANの上に横線を付してある） に接続されている。 ライン SAP、 S ANBarに適当な電圧を与えることにより、 センスアンプ 30を作動させるこ とができる。
図 5に、 バッファ回路 32の構成の一例を示す。 このバッファ回路 3 2は、 4 つのトランジスタにより構成されており、 加算器 28の出力端および内部デ一夕 ライン MQに接続されている。 また、 制御入力である読み書き制御反転信号ライ ン RZWBar (図面では、 R/Wの上に横線-を付してある） が接続されている。 読み書き制御反転信号ライン RZWBarの信号が 「0」 のとき （すなわち、 内 部演算処理の読み出し時） には、 内部デ一夕ライン MQはハイイ；^ピーダンス状 態となる。 読み書き制御反転信号ライン RZWBarの信号が 「1」 のとき （すな わち、 内部演算処理の書き込み時） には、 加算器 2 8の出力が反転されて内部デ —夕ライン MQに与えられる。 なお、 加算器 2 8は、 桁上げを考慮した加算を行 ない、 加算結果を反転して出力するよう構成されている。
つぎに、 機能メモリ 1 0に対する外部からの読み書き動作について説明する。 図 6 Aは、 外部から情報を書き込む場合における、 各信号線の状態を示す夕イミ ングチャートである。 図 6 Bは、 外部へ情報を読み出す場合における、 各信号線 の状態を示すタイミングチャートである。
図 2、 図 6 Aに基づいて、 外部から情報を書き込む場合の動作を説明する。 外 部から情報を書き込む場合には、 まず、 全てのビッ トライン B i tおよび読み書 き制御ライン R/Wを 「0」 にしておく。 これにより、 全てのトランジスタ T 2 および全ての卜ランジス夕 2 4は OF F状態となるので、 全ての内部データライ ン MW, MQはハイインピーダンス状態となる。
この状態で、 情報を書き込みたいセルに接続されたヮ一ドライン WWまたは W Qを 「 1」 にする （図 6 Aの （a ) 参照） 。 以後、 説明のため、 情報を書き込み たいセルを、 図 2に示す Wセル 3 4であると仮定する。 該当するワードライン W Wを 「 1」 にすることにより、 当該ヮ一ドライン WWに接続されたトランジスタ T 1が ON状態になる。 これにより、 情報を書き込みたいセルの強誘電 コンデ ンサ C Fの一端 4 0は、 トランジスタ T 1を介してデ一タライン Dに接続される。 このとき、 ドライブライン D r i v eおよびデータライン Dは 「0」 であるので (図 6 Aの （b) 参照） 、 強誘電体コンデンサ C Fの両端は同電位となる。 した がって、 この状態においては、 強誘電体コンデンサ C Fの分極状態は変化しない。 つぎに、 ドライブライン D r i V eを 「 1」 にする （図 6 Aの （c ) 参照） 。 ドライブライン D r i V eを 「 1」 にすることにより、 強誘電体コンデンサ C F の他端 4 2が 「 1」 となる。 このとき強誘電体コンデンサ C Fの一端 4 0は 「0」 のままである。 したがって、 強誘電体コンデンサ C Fの他端 4 2には、 一端 4 0. に対して正の電圧が印加されることになる。 - 図 9に、 強誘電体コンデンサ CFに生ずる電圧 （強誘電体コンデンサ CFの一 端 40を基準とした場合における他端 42の電圧） と、 電荷 （強 電体コンデン サ CFの他端 42に正の電圧が印加された場合に強誘電体コンデンサ CFに生ず る電荷を正とする） すなわち分極状態との関係を示す。 図 9に示すように、 強誘 電体コンデンサ C Fの他端 42に正の電圧を印加することにより、 強誘電体コン デンサ CFは分極状態 P 1を呈することとなる。
情報 「0」 を書き込みたい場合には、 デ一夕ライン Dを 「0」 のまま維持する (図 6 Aの （d) 参照） 。
つぎに、 ドライブライン D r i V eを 「0」 にする （図 6 Aの （e) 参照） 。 これにより、 強誘電体コンデンサ C Fの両端は、 再び同電位となる。 したがって、 強誘電体コンデンサ CFは、 図 9に示す分極状態 P 2 (情報 「0」 に対応する） となる。
一方、 情報 「 1」 を書き込みたい場合には、 データライン Dを 「1」 にする (図 6 Aの （ f ) 参照） 。 これにより、 強誘電体コンデンサ C Fの両端は、 同電 位となる。 したがって、 強誘電体コンデンサ C Fは、 いったん、 図 9に示す分極 状態 P 2となる。
さらに、 デ一夕ライン Dを 「 1 j に保ったまま、 ドライブライン D r i v eを 「0j にする （図 6 Aの （e) 参照） 。 これにより、 強誘電体コンデンサ CFの 他端 42には、 一端 40に対して負の電圧が印加されることになる。 したがって、 強誘電体コンデンサ CFは、 図 9に示す分極状態 P 3となる。
つぎに、 データライ-ン Dを 「0」 にする （図 6 Aの （g) 参照） 。 これにより、 強誘電体コンデンサ CFの両端は、 再び同電位となる。 したがって、 強誘電体コ ンデンサ CFは、 図 9に示す分極状態 P 4 (情報 「 1」 に対応する） となる。 このようにして、 所望の情報を書き込んだ後、 ワードライン WWを 「0J にす る （図 6Aの （o) 参照） ことで、 トランジスタ T 1を OFF状態とする。 これ により、 強誘電体コンデンサ CFの一端 40をハイインピーダンス状態として、 書き込み処理を終了する。
このようにして、 所望のセル （Wセル34、 <3セル36) すなわち、 所望のヮ ード部 （Wワード部、 Qワード部） の所望のピッ トに、 所望の情報 「0」 または 「 1」 を書き込むことができる。
つぎに、 図 2、 図 6 Bに基づいて、 所望のセルから外部へ情報 έ読み出す場合 の動作を説明する。 外部へ情報を読み出す場合には、 書き込みの場合と同様に、 まず、 全てのビットライン B i tおよび読み書き制御ライン R ZWを 「0」 にし ておく。 これにより、 全てのトランジスタ T 2および全てのトランジスタ 2 4は O F F状態となるので、 全ての内部データライン MW, M Qはハイインピーダン ス状態となる。
この状態で、 読み出したいセルに接続されたデータライン Dを 「0」 とする (図 6 Bの （h ) 参照） 。 デ一夕ライン Dを 「0」 とすることにより、 当該デ一 夕ライン Dに接続された負荷用コンデンサ C B 1がプリチャージされる。 なお、 プリチャージ終了後、 データライン Dをハイインピーダンス状態にしておく。 つぎに、 読み出したいセルに接続されたワードライン WWまたは W Qを 「 1」 にする （図 6 Bの （ i ) 参照） 。 以後、 説明のため、 情報を読み出したいセルを、 図 2に示す Wセル 3 4であると仮定する。 ヮ一ドライン WWを 「 1」 にすること により、 当該ヮ一ドライン WWに接続されたトランジスタ T 1が O N状態になる。 これにより、 プリチャージされた負荷用コンデンサ C B 1と、 読み出したいセル の強誘電体コンデンサ C Fとが、 当該トランジスタ T 1を介して直列に接続され る。
つぎに、 ドライブライン D r i V eを 「 1」 にする （図 6 Bの （ j ) 参照） 。 ドライブライン D r i V eを 「 1」 にすることにより、 直列に接続された負荷用 コンデンサ C B 1およ-び強誘電体コンデンサ C Fの両端に所定電圧が印加される ことになる。 該所定電圧が印加されると、 負荷用コンデンサ C B 1と強誘電体コ ンデンサ C Fとの接続点に接続されたデ一夕ライン Dの電位が変動する。 データ ライン Dの電位は、 強誘電体コンデンサ C Fに記憶されている情報内容 （分極状 態） に応じて変動する。 .
強誘電体コンデンサ C Fに記憶されている情報内容が 「0」 （図 9に示す分極 状態 P 2に対応） の場合には、 デ一夕ライン Dの電位はほとんど変化しない （図 6 Bの （k ) 参照） 。
その後、 センスアンプ部 2 0 (図 1参照） -のセンスアンプ （図示せず） が作動 する。 センスアンプは、 デ一夕ライン Dの電位の変化を検出し、 情報内容が 「0」 であると判断して、 データライン Dの電圧を強制的に 「0」 にす 。 このときの 情報をセンスアンプから読み出すことにより、 当該セルの記憶している情報 「0」 を知ることができる。
データライン Dの電圧を強制的に 「0」 にすることにより、 強誘電体コンデン サ CFは、 図 9に示す分極状態 Ρ 1を呈する。 その後、 ドライブライン D r i v eを 「0」 に戻す （図 6 Bの （m) 参照） ことにより、 強誘電体コンデンサ CF は分極状態 P 2を呈することとなる。 このようにして、 読み出した情報と同じ内 容の情報 「0」 を、 再び、 セルに書き戻しておく。 これが再書き込み処理である。 一方、 強誘電体コンデンサ C Fに記憶されている情報内容が 「 1」 （図 9に示 す分極状態 P 4に対応） の場合には、 直列に接続された負荷用コンデンサ C B 1 および強誘電体コンデンサ C Fに対し前述の所定電圧が印加されたとき、 データ ライン Dの電位がやや変化する （図 6 Bの （n) 参照） 。
したがって、 センスアンプ部 20 (図 1参照） のセンスアンプは、 情報内容が 「 1」 であると判断して、 デ一夕ライン Dの電圧を強制的に 「 1」 にする （図 6 Bの （ 1 ) 参照） 。 このときの情報をセンスアンプから読み出すことにより、 当 該セルの記憶している情報 「 1」 を知ることができる。
データライン Dの電圧を強制的に 「 1」 にしたまま、 その後、 ドライブライン D r i v eを 「0」 に戻す （図 6 Bの （m) 参照） ことにより、 強誘電体コンデ ンサ C Fは分極状態 P 3を呈することとなる。 このようにして、 読み出した情報 と同じ内容の情報 「 1-J を、 再び、 セルに書き戻しておく。
このようにして、 読み出しおよび再書き込みを終えた後、 ワードライン WWを 「0」 にする （図 6 Bの （p) 参照） ことで、 トランジスタ T 1を OF F状態と する。 これにより、 強誘電体コンデンサ C Fの一端 40をハイインピーダンス状 態として、 読み出し処理を終了する。
つぎに、 機能メモリ 1 0の内部で加算処理を行なう場合の動作について説明す る。 図 7 Aは、 内部で加算処理を行なう場合において、 Wセル 34から情報を読 み出す際の各信号線の状態を示すタイミングチャートである。 図 7 Bは、 内部で 加算処理を行なう場合において、 Qセル 36から情報を読み出す際の各信号線の 状態を示すタイミングチャートである。 また、 図 8は、 内部で加算処理を行なう 場合において、 Qセル 36に加算結果を書き込む際の各信号線の 態を示すタイ ミングチャートである。
機能メモリ 1 0の内部で加算処理を行なう場合の動作は、 Wセル 34および Q セル 36から情報を読み出して加算を行なうまでの動作と、 加算結果を Qセル 3 6に書き込む動作とに分けて考えることができる。
まず、 図 2、 図 7A、 図 7 Bに基づいて、 Wセル 34および Qセル 36から情 報を読み出して加算を行なうまでの動作について説明する。 内部で加算処理を行 なう場合は、 まず、 全てのヮ一ドライン WWおよび WQを 「0」 にしておく。 こ れにより、 全てのトランジスタ T 1が 0 F F状態となるので、 全てのデータライ ン Dは、 セルと切り離される。
Wセル 34から情報を読み出す処理と、 Qセル 36から情報を読み出す処理と は、 並行して行なわれる。 まず、 読み書き制御ライン R/Wを 「 1」 にする （図 7Aおよび図 7 Bの （a) 参照） 。 これにより、 全てのトランジスタ 24は ON 状態となるので、 全ての内部デ一夕ライン MW, MQは、 トランジスタ 24を介 して、 センスアンプ 3 0および加算器 28に接続される。
つぎに、 全ての内部デ一夕ライン MW, MQを 「0」 とする （図 7 Aおよび図 7 Bの （b) 参照） 。 内部データライン MW, MQを 「◦」 とすることにより、 内部データライン MW, MQに接続された全ての負荷用コンデンサ C B 2がプリ チャージされる。 なお、 プリチャージ終了後、 内部データライン MW， ' MQをハ ィインピーダンス状態にしておく。
つぎに、 加算処理を行ないたいビッ トを構成するセルに接続されたビッ トライ ン B i tを 「 1」 にする （図 7 Aおよび図 7 Bの （c) 参照） 。 以後、 説明のた め、 加算処理を行ないたいビッ トを、 図 2に示すビッ ト B 1であると仮定する。 また、 複数ワード部 L I, L 2, · · ' について、 同時並行処理が行なわれるが、 第 1ワード部 L 1についてのみ説明する。
ビッ トライン B i tを 「 1」 にすることにより、 当該ビットライン B i tに接 続されたトランジスタ T 2が ON状態になる。 これにより、 プリチャージされた 負荷用コンデンサ CB 2と、 加算処理を行ないたいビッ卜を構成するセルの強誘 電体コンデンサ C Fとが、 当該トランジスタ T 2を介して直列に接続される。 つぎに、 ドライブライン D r i V eを 「 1」 にする （図 7 Aおよび図 7 Bの (d)-参照） 。 ドライブライン D r i V eを 「1」 にすることにより、 直列に接 続された負荷用コンデンサ CB 2および強誘電体コンデンサ C Fの両端に所定電 圧が印加されることになる。 該所定電圧が印加されると、 負荷用コンデンサ CB 2と強誘電体コンデンサ CFとの接続点に接続された内部デ一夕ライン MW, M Qの電位が、 それぞれ変動する。 内部デ一夕ライン MW， MQの電位は、 それぞ れの強誘電体コンデンサ C Fに記憶されている情報内容 （分極状態） に応じて変 動する。
強誘電体コンデンサ C Fに記憶されている情報内容が 「0」 （図 9に示す分極 状態 P 2に対応） の場合には、 「0」 を記憶している内部データライン MW、 M Qの電位はほとんど変化しない （図 7 Aおよび図 7 Bの （e) 参照） 。
その後、 センスアンプ 30が作動する。 センスアンプ 30は、 内部デ一夕ライ ン MW、 MQの電位の変化を検出し、 情報内容が 「0」 であると判断して、 内部 データライン MW、 MQの電圧を強制的に 「0」 にする。 加算器 28は、 このと きの情報を一対のセンスアンプ 30から獲得する。
内部デ一夕ライン MW、 MQの電圧を強制的に 「0」 にすることにより、 強誘 電体コンデンサ C Fは、 図 9に示す分極状態 P 1を呈する。 その後、 ドライブラ イン D r i v eを 「0」 に戻す （図 7 Aおよび図 7 Bの （g) 参照） ことにより、 強誘電体コンデンサ C Fは分極状態 P 2を呈することとなる。 このようにして、 読み出した情報と同じ-内容の情報 「0」 を、 再び、 セルに書き戻しておく。
一方、 強誘電体コンデンサ C Fに記憶されている情報内容が 「 1」 （図 9に示 す分極状態 P 4に対応） の場合には、 直列に接続された負荷用コンデンサ CB 2 および強誘電体コンデンサ C Fに対し前述の所定電圧が印加されたとき、 「 1 J を記憶している内部デ一夕ライン MW、 MQの電位がやや変化する （図 7 Aおよ び図 7 Bの （h) 参照） 。
したがって、 センスアンプ 30は、 情報内容が 「 1」 であると判断して、 内部 デ一夕ライン MW、 MQの電圧を強制的に 「 1」 にする （図 7 Aおよび図 7 Bの ( f ) 参照） 。 加算器 28は、 このときの情報を一対のセンスアンプ 30から獲 得する。
内部デ一夕ライン MW、 MQの電圧を強制的に 「 1」 にしたま 、 その後、 ド ライブライン D r i v eを 「0」 に戻す （図 7 Aおよび図 7 Bの （g) 参照） こ とにより、 強誘電体コンデンサ C Fは分極状態 P 3を呈することとなる。 このよ うにして、 読み出した情報と同じ内容の情報 「1」 を、 再び、 セルに書き戻して おく。
このようにして、 読み出しおよび再書き込みを終えた後、 ビッ トライン B i t を 「0」 にする （図 7 Aおよび図 7 Bの （ i ) 参照） ことで、 トランジスタ T 2 を OF F状態とする。 これにより、 強誘電体コンデンサ C Fの一端 40をハイイ ンピ一ダンス状態とする。
つぎに、 読み書き制御ライン RZWを 「0」 に戻す （図 7 Aおよび図 7 Bの ( j ) 参照） 。 これにより、 卜ランジス夕 24は〇 F F状態となるので、 内部デ —夕ライン MWは、 ハイインピーダンス状態となる。 また、 このとき、 読み書き 制御反転信号ライン R/WBarの信号が 「 1」 になるので、 上述のように、 加算 器 2 8の加算結果が、 バッファ回路 3 2を介して内部デ一夕ライン MQに与えら れる （図 7 Aおよび図 7 Bの （k) 参照） 。
つぎに、 図 2および図 8に基づいて、 内部データライン MQに与えられた上述 の加算結果を Qセル 3 6に書き込む動作について説明する。 Wセル 34および Q セル 3 6から情報を読み出して加算を行なうまでの動作にひきつづき、 ワードラ イン WW、 WQおよび読み書き制御ライン RZWを 「0」 にしておく。 また、 上 述のように、 加算器 2-8の加算結果は内部データライン MQに与えられている。 一方、 内部データライン MWはハイインピーダンス状態となっている。
まず、 この状態で、 ビッ トライン B i tを 「 1」 にする （図 6の （ 1 ) 参照） 。 ビットライン B i を 「 1」 にすることにより、 当該ビッ トライン B i tに接続 されたトランジスタ T 2が ON状態になる。 これにより、 強誘電体コンデンサ C Fの一端 40は、 トランジスタ T 2を介して内部データライン MW, MQに接続 される。 このとき、 内部デ一夕ライン MWはハイインピーダンス状態であるため、 ドライブラインの値のいかんに拘らず、 内部データライン MWに接続された Wセ ル 34の記憶内容は変化しない。 —方、 内部データライン MQには、 加算器 28からの加算結果が与えられてい るので、 内部データライン MQに接続された Qセル 36の記憶内 は、 加算結果 に応じて書換えられることになる。
まず、 加算結果が 「0」 の場合について説明する。 この場合には、 ドライブラ イン D r i V eおよび内部デ一夕ライン MQは 「0」 であるので （図 8の （m) 、 (n) 参照） 、 Qセル 36の強誘電体コンデンサ CFの両端は同電位となる。 し たがって、 この状態においては、 強誘電体コンデンサ CFの分極状態は変化しな い。
つぎに、 ドライブライン D r i V eを 「 1」 にする （図 8の （o) 参照） 。 ド ライブライン D r i v eを 「 1」 にすることにより、 強誘電体コンデンサ C Fの 他端 42が 「1」 となる。 このとき強誘電体コンデンサ C Fの一端 40は 「0」 のままである。 したがって、 強誘電体コンデンサ C Fの他端 42には、 一端 40 に対して正の電圧が印加されることになる。
図 9に示すように、 強誘電体コンデンサ C Fの他端 42に正の電圧を印加する ことにより、 強誘電体コンデンサ CFは分極状態 P 1を呈することとなる。 その 後、 ドライブライン D r i V eを 「0」 にする （図 8の （p) 参照） 。 これによ り、 強誘電体コンデンサ C Fの両端は、 再び同電位となる。 したがって、 強誘電 体コンデンサ CFは、 図 9に示す分極状態 P 2 (情報 「0」 に対応する） となる。 一方、 加算結果が 「 1」 の場合には、 ドライブライン D r i V e力 「0」 であ るのに対し、 内部デ一夕ライン MQは 「 1」 である （図 8の （m) 、 (q) 参照） 。 したがって、 Qセル 36の強誘電体コンデンサ C Fの他端 42には、 一端 40 に対して負の電圧が印加されることになる。 したがって、 強誘電体コンデンサ C Fは、 図 9に示す分極状態 P 3となる。
つぎに、 ドライブライン D r i V eを 「 1」 にする （図 8の （o) 参照） 。 こ れにより、 強誘電体コンデンサ C Fの両端は、 再び同電位となる。 したがって、 強誘電体コンデンサ CFは、 図 9に示す分極状態 P 4 (情報 「 1」 に対応する） となる。
さらに、 ドライブライン D r i V eを 「0」 にする （図 8の （p) 参照） こと により、 強誘電体コンデンサ C Fは、 再び、 -図 9に示す分極状態 P 3となる。 た だし、 後に強誘電体コンデンサ C Fをハイインピーダンス状態で放置することに より、 時間の経過とともに電荷が一部放電され、 図 9に示す分極 態 P 4になる。 このようにして、 内部デ一夕ライン M Qに与えられた加算結果を Qセル 3 6に 書き込んだあと、 ビットライン B i tを 「0」 にする （図 8 ( r ) 参照） ことで、 トランジスタ T 2を O F F状態とする。 これにより、 強誘電体コンデンサ C Fの 一端 4 0をハイインピーダンス状態とする。
このようにして、 所望のビッ トに関し、 複数ワード部 L I , L 2 , · · · につ いて同時並行に加算処理を行なうことができる。 全ビットについて上述の加算処 理を行なうには、 加算処理を行なうビッ トを、 順次ずらして処理すればよい。 なお、 上述の実施形態においては、 一対のワード部ごとに加算器を一つ設けた 力、 加算器の配置や数量はこれに限定されるものではない。 たとえば、 各ビッ ト ごとに加算器を一つ設けるよう構成することもできる。 また、 一対の記憶素子ご とに加算器を一つ設けることもできる。 機能メモリ全体に一つだけ加算器を設け るよう構成することもできる。
また、 上述の実施形態においては、 内部処理手段として加算器を用いた場合を 例に説明したが、 内部処理手段はこれに限定されるものではない。 内部処理手段 として、 たとえば、 乗算器など他の算術演算手段や、 論理演算手段や、 シフト手 段等を用いることができる。
また、 上述の実施形態においては、 第 1の記憶素子に記憶された情報と第 2の 記憶素子に記憶された情報とを読み出して演算処理し、 処理結果を第 2の記憶素 子に書き込むよう構成-したが、 この発明はこのような構成に限定されるものでは ない。 たとえば、 第 1の記憶素子に記憶された情報と第 2の記憶素子に記憶され た情報とを読み出して演算処理し、 処理結果を第 3の記憶素子に書き込むよう構 成することもできる。 また、 第 1の記憶素子に記憶された情報をたとえば 2乗し て、 計算結果を第 2の記憶素子に書き込むよう構成することもできる。 また、 第 1の記憶素子に記憶された情報を 2乗して、 計算結果をもとの第 1の記憶素子に 書き込むよう構成することもできる。
また、 上述の実施形態においては、 記憶素子として、 強誘電体コンデンサと、 強誘電体コンデンサに対して直列に接続された負荷用コンデンサとを備えた記憶 素子を例に説明したが、 記憶素子はこれに限定されるものではない。 記憶素子と して、 図 1 0に示すような、 強誘電体膜を用いた FET (電界効桌型トランジス 夕） を使用することもできる。 図 10に示す F ET 50は、 MFM I S (Metal Ferroelectric Metal Insulator Silicon) 構造の FETと呼ばれ、 半導体基板 52のチャネル形成領域 CHの上に、 ゲート酸化膜 54、 フローティングゲート 56、 強誘電体膜 58、 コント口一ルゲ一ト 60をこの順に形成したものである。
FET 50 (Nチャンネル） の基板 52を接地し、 コントロールゲート 60に 正の電圧 +Vを与えると強誘電体膜 58は分極反転を起こす。 コントロールゲー ト 60の電圧を除去しても、 強誘電体膜 58の残留分極によりチャネル形成領域 CHには負の電荷が発生する。 これをたとえば 「 1」 の状態とする。
逆に、 コントロールゲート 60に負の電圧一 Vを与えると、 強誘電体膜 58は 逆方向に分極反転を起こす。 コントロールゲート 60の電圧を除去しても、 強誘 電体膜 58の残留分極によりチャネル形成領域 CHには正の電荷が発生する。 こ れを 「0」 の状態とする。 このようにして、 FET 50に情報 （ 「1」 または 「0」 ） を書込む。
書込んだ情報を読み出すには、 コントロールゲート 60に読み出し電圧 Vrを 与える。 読み出し電圧 Vrは、 「 1」 の状態における F E T 50のしきい値電圧 Vthlと、 「0」 の状態における F ET 50のしきい値電圧 VthOとの間の値に設 定されている。 したがって、 コントロールゲート 6◦に読み出し電圧 Vrを与え たとき、 所定のドレイン電流が流れたか否かを検出することにより、 書込まれた 情報が 「 1」 であった-か 「0」 であったかがわかる。 読み出しを行なう際、 書込 まれた情報が消えることはない。
このように、 強誘電体膜を用いた F ETを用いれば、 いわゆる非破壊読み出し が可能となる。 このため、 読み出しを行なう際、 記憶内容がいったん破壊される ことはない。 したがって、 読み出し動作時の動作速度が速い。 また、 消費電力が 小さい。 さらに、 強誘電体膜の劣化が少ないので、 記憶内容保持に関する信頼性 がさらに高くなる。
この発明による処理機能付記憶装置は、 記憶素子として、 強誘電体のヒステリ シス特性を利用して情報を記憶する強誘電体記憶素子を用いたことを特徴とする。 すなわち、 強誘電体記憶素子は不揮発性の記憶素子であるため、 リフレッシュ 動作等が不要となる。 このため、 用いるトランジスタや配線の数を少なくするこ とができる。 また、 単純な動作で読み書きや演算処理を行なうことができる。 さ らに、 電源のトラブルなどが生じたとしても、 処理中の大量のデータが消失して しまうこともない。
この発明による処理機能付記憶装置は、 対外スィッチ手段と内部スィツチ手段 とを備えたことを特徴とする。
したがって、 対外スィッチ手段を継状態とし、 内部スィッチ手段を断状態とす ることにより、 装置の外部から記憶素子への情報の読み書きを行なうことができ る。 また、 対外スィッチ手段を断状態とし、 内部スィッチ手段を継状態とするこ とにより、 内部処理手段を用いて記憶素子に記憶された情報に所定の処理を施す ことができる。
この発明による処理機能付記憶装置は、 内部処理手段は、 内部スィッチ手段が 継状態のときに記憶素子から情報を読み出し、 読み出した情報に所定の処理を施 した後、 処理結果を記憶素子に書き込むことを特徴とする。
したがって、 記憶素子に対し装置外部からアクセスすることなく、 記憶素子に 記憶された情報を処理し、 処理後の情報を記憶しておくことができる。 このため、 一定の情報処理を記憶装置の内部で行なうとともに、 処埕結果を記憶しておくこ とができる。
この発明による処理機能付記憶装置は、 読み書き切換え手段とバッファ回路と を設け、 記憶素子から内部処理手段に情報を読み出すときには、 内部スィッチ手 段および読み書き切換え手段を継状態とし、 処理結果を記憶素子に書き込むとき には、 内部スィツチ手段を継状態とするとともに読み書き切換え手段を断状態と し、 バッファ回路を用いて、 処理結果を記憶素子に書込むようにしたことを特徴 とする。
したがって、 記憶素子から内部処理手段に情報を読み出すときには、 内部スィ ツチ手段および読み書き切換え手段を介して確実に読み出すことができ、 処理結 果を記憶素子に書き込むときには、 バッファ回路および内部スィツチ手段を介し て確実に書込むことができる。 この発明による処理機能付記憶装置は、 記憶素子として、 第 1の記憶素子と第 2の記憶素子とを設け、 内部処理手段は、 第 1の記憶素子に記憶 れた情報と第 2の記憶素子に記憶された情報とを読み出して演算処理し、 処理結果を第 2の記 憶素子に書込むことを特徴とする。
したがつて、 2種類の情報を演算処理することにより新たな情報を得ることが 必要で、 かつ、 元の情報のうち少なくとも 1種類の情報は演算処理後に不要であ る場合には、 記憶素子の数を少なくすることができ好都合である。
この発明による処理機能付記憶装置は、 第 1のヮード部および第 2のヮード部 で構成される一対のヮ一ド部ごとに前記内部処理手段を一つ設け、 一対のヮ一ド 部の対応する一対の記憶素子単位で演算処理を行なうとともに、 複数対のヮード 部に対応する複数の演算処理を並列に行なうようにしたことを特徴とする。
したがって、 複数対のワード部に対する演算を、 ビット直列にかつワード並列 に行なうことができる。 このため、 大量の情報処理を高速に行なうことができる。 この発明による処理機能付記憶装置は、 内部処理手段が加算器であることを特 徴とする。
したがって、 単純な情報処理を大量かつリアルタイムで行なう必要がある画像 処理等に特に好ましい。
この発明による処理機能付記憶装置は、 記憶素子は、 強誘電体コンデンサと、 強誘電体コンデンサに対して直列に接続された負荷用コンデンサとを備えたこと を特徴とする。
したがって、 簡単な構成の記憶素子とすることができる。 このため、 記憶装置 をコンパク 卜に形成することができる。
上記においては、 本発明を好ましい実施形態として説明したが、 各用語は、 限 定のために用いたのではなく、 説明のために用いたものであって、 本発明の範囲 および精神を逸脱することなく、 添付のクレームの範囲において、 変更すること ができるものである。

Claims

請求の範囲
1 . ·情報を記憶する記憶素子と、
記憶素子に記憶された情報に所定の処理を施す内部処理手段と、
を備えた処理機能付記憶装置において、
記憶素子として、 強誘電体のヒステリシス特性を利用して情報を記憶する強誘 電体記憶素子を用いたこと、
を特徴とする処理機能付記憶装置。
2 . 請求項 1の処理機能付記億装置において、
当該装置の外部と前記記憶素子との間における情報の授受を可能とするか否か を制御する対外スィツチ手段と、
前記内部処理手段と前記記憶素子との間における情報の授受を可能とするか否 かを制御する内部スィツチ手段と、
を備えたことを特徴とするもの。
3 . 請求項 2の処理機能付記憶装置において、
前記内部処理手段は、 内部スィツチ手段が継状態のときに前記記憶素子から情 報を読み出し、 読み出した情報に所定の処理を施した後、 処理結杲を記憶素子に 書き込むこと、
を特徴とするもの。--
4 . 請求項 3の処理機能付記憶装置において、
前記記憶素子と内部処理手段との間の信号伝送路に内部スィツチ手段と直列に 配置された読み書き切換え手段と、
前記処理結果を記憶素子に書込むためのバッファ回路と、
を設け、
前記記憶素子から内部処理手段に情報を読み出すときには、 内部スィツチ手段 および読み書き切換え手段を継状態とし、 - 前記処理結果を記憶素子に書き込むときには、 内部スィツチ手段を継状態とす るとともに読み書き切換え手段を断状態とし、 前記バッファ回路 έ用いて、 処理 結果を記憶素子に書込むようにしたこと、
を特徵とするもの。
5 . 請求項 3の処理機能付記憶装置において、
前記記憶素子として、 第 1の記憶素子と第 2の記憶素子とを設け、
前記内部処理手段は、 第 1の記憶素子に記憶された情報と第 2の記憶素子に記 憶された情報とを読み出して演算処理し、 処理結果を第 2の記憶素子に書込むこ と、
を特徴とするもの。
6 . 請求項 5の処理機能付記憶装置において、
前記第 1の記憶素子を複数配置して第 1のヮ一ド部とし、
前記第 2の記憶素子を複数配置して第 2のヮード部とし、
第 1のヮ一ド部および第 2のヮード部で構成される一対のヮ一ド部ごとに前記 内部処理手段を一つ設け、
一対のワード部の対応する一対の記憶素子単位で前記演算処理を行なうととも 複数対のワード部に対応する複数の演算処理を並列に行なうようにし こと、 を特徴とするもの。
7 . 請求項 3の処理機能付記憶装置において、
前記内部処理手段が加算器であること、
を特徴とするもの。
8 . 請求項 1の処理機能付記憶装匱において、
前記記憶素子は、
強誘電体コンデンサと、 - 強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、 を備えたこと、 'し
を特徴とするもの。
9 . 請求項 2の処理機能付記憶装置において、
前記記憶素子は、
強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、 を備えたこと、
を特徴とするもの。
1 0 . 請求項 4の処理機能付記憶装置において、
前記記憶素子として、 第 1の記憶素子と第 2の記憶素子とを設け、
前記内部処理手段は、 第 1の記憶素子に記憶された情報と第 2の記憶素子に記 憶された情報とを読み出して演算処理し、 処理結果を第 2の記憶素子に書込むこ と、
を特徴とするもの。
1 1 . 請求項 4の処理機能付記憶装置において、
前記内部処理手段が加算器であること、
を特徵とするもの。
1 2 . 請求項 4の処理機能付記憶装置において、
前記記憶素子は、
強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、 を備えたこと、
を特徴とするもの。
1 3 . 請求項 1 0の処理機能付記憶装置において、
前記第 1の記憶素子を複数配置して第 1のヮード部とし、
前記第 2の記憶素子を複数配置して第 2のヮ一ド部とし、
第 1のワード部および第 2のヮード部で構成される一対のヮード部ごとに前記 内部処理手段を一つ設け、
—対のワード部の対応する一対の記憶素子単位で前記演算処理を行なうととも に、
複数対のワード部に対応する複数の演算処理を並列に行なうようにしたこと、 を特徴とするもの。
1 4 . 請求項 1 0の処理機能付記憶装置において、
前記内部処理手段が加算器であること、
を特徴とするもの。
1 5 . 請求項 1 0の処理機能付記憶装置において、
前記記憶素子は、
強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、 を備えたこと、
を特徴とするもの。
1 6 . 請求項 1 3の処理機能付記憶装置において、
前記内部処理手段が加算器であること、
を特徵とするもの。
1 7 . 請求項 1 3の処理機能付記憶装置において、
前記記億素子は、
強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、 を備えたこと、
を特徵とするもの。 8 . 請求項 5の処理機能付記憶装置において、 前記内部処理手段が加算器であること、
を特徴とするもの。 9 . 請求項 6の処理機能付記憶装置において、 前記内部処理手段が加算器であること、
を特徴とするもの。 0 . 請求項 3の処理機能付記憶装置において、 前記記憶素子は、
強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コ を備えたこと、
を特徴とするもの。
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