JPH10149675A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10149675A JPH10149675A JP33885096A JP33885096A JPH10149675A JP H10149675 A JPH10149675 A JP H10149675A JP 33885096 A JP33885096 A JP 33885096A JP 33885096 A JP33885096 A JP 33885096A JP H10149675 A JPH10149675 A JP H10149675A
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- mos transistor
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Abstract
(57)【要約】 （修正有）
【課題】 隣接する２ワードで記憶データを同時にビッ
ト直列に読み出し、加算回路で加算し、結果を一方のワ
ードに書き込む機能をもつ加算機能つきメモリにおい
て、書込みが可能なＱセル回路の新しい構成を示す。 【解決手段】 ＤＲＡＭを使用したＱセル回路におい
て、安定動作のためビット選択線により指定されたセル
の読出し回路と書込み回路を分離する構成の回路を実現
する。またこの回路をＣＭＯＳ回路で実現し、制御線の
本数を減らし、同時にウェル分離を必要としないＳＯＩ
構造のＣＭＯＳ構造を実現する。さらにリフレッシュ動
作を必要としないＳＲＡＭセルによるＱセル回路の構成
を実現する。これにより、メモリ機能と論理機能をメモ
リセルレベルで結合し、並列動作で演算を行うことがで
きる加算機能つきメモリの回路および構造を提供でき
る。
ト直列に読み出し、加算回路で加算し、結果を一方のワ
ードに書き込む機能をもつ加算機能つきメモリにおい
て、書込みが可能なＱセル回路の新しい構成を示す。 【解決手段】 ＤＲＡＭを使用したＱセル回路におい
て、安定動作のためビット選択線により指定されたセル
の読出し回路と書込み回路を分離する構成の回路を実現
する。またこの回路をＣＭＯＳ回路で実現し、制御線の
本数を減らし、同時にウェル分離を必要としないＳＯＩ
構造のＣＭＯＳ構造を実現する。さらにリフレッシュ動
作を必要としないＳＲＡＭセルによるＱセル回路の構成
を実現する。これにより、メモリ機能と論理機能をメモ
リセルレベルで結合し、並列動作で演算を行うことがで
きる加算機能つきメモリの回路および構造を提供でき
る。
Description
【発明の技術分野】本発明はメモリ機能と論理機能を結
合させた機能メモリの一種である演算機能付きメモリの
回路及び構造に関するものである。
合させた機能メモリの一種である演算機能付きメモリの
回路及び構造に関するものである。
【発明の技術的背景】一般的にメモリはデータに対し記
憶機能（メモリ機能）のみを有し、外部より書き込んだ
データと同じデータが外部に読み出されてくる。これに
対しメモリ機能の他に論理演算機能を付け加えると、メ
モリの内部でデータの処理が可能になり、最初に書き込
んだデータと異なるデータの読出しが可能になる。この
ようなメモリは総称して機能メモリと呼ばれる。機能メ
モリの一種に加算機能つきメモリがある。図１は加算機
能つきメモリの例で、１ワード８ビットのワード構成メ
モリの隣接する番地の２ワードの組に１個の加算回路が
ついている。一方のワードをＷワード、他方をＱワード
と呼ぶことにして、各ワードのセル回路をそれぞれＷセ
ル、Ｑセルと呼ぶ。動作は各ワードの下位ビットからＷ
セル、Ｑセルの内容をビット直列に読み出し、加算回路
で加算し、結果をＱセルに書き込む動作をする。ここで
Ｗセルは通常のメモリの動作の他に指定したビットの記
憶データの読出し回路をもつセル回路である。Ｑセルは
Ｗセルに指定したビットにデータを書き込む回路がつけ
加わったセル回路である。図２の回路は、通常のＤＲＡ
Ｍセルを構成するトランジスタＴ１とキャパシタＣおよ
びワード線ＷＷ、ビットデータ線Ｄに、Ｃの記憶内容を
非破壊的に読み出すための回路として、トランジスタＴ
２、Ｔ３とビットを指定するビット選択線ｂｉｔＬ、読
み出したデータを取り出す読出しワードデータ線ＭＬＷ
をつけ加えて構成したセル回路である。記憶データを非
破壊的に読み出す動作は、ＭＬＷ線をプリチャージし、
次にｂｉｔＬ線を高電位にすると、Ｃの端子Ｐ点が高電
位ならばＴ２が導通し、ＭＬＷ線はＴ２とＴ３を通して
放電し、低電位になる。Ｐ点が低電位ならばＴ２は不導
通のままであり、ＭＬＷ線も高電位に留まる。したがっ
てＰ点の電位の逆電位がＭＬＷ線に読み出されてくる。
これは記憶データの否定が読み出されたことになる。図
３は図２の回路にトランジスタＴ４と書込みワードデー
タ線ＭＤと書込み制御線ＰＷを追加し、結線を一部変更
して構成したＱセルの回路図である。ＰＷを高電位にす
るとトランジスタＴ４が導通し、ビット選択線ｂｉｔＬ
が高電位ならばＭＤのデータがキャパシタに書き込まれ
る。また読出しではｂｉｔＬが高電位になるとキャパシ
タの電位がＴ３を通してＴ２のゲートに印加され、高電
位ならばＴ２が導通して読出しデータ線ＭＬＱを放電
し、反転データが読み出される。
憶機能（メモリ機能）のみを有し、外部より書き込んだ
データと同じデータが外部に読み出されてくる。これに
対しメモリ機能の他に論理演算機能を付け加えると、メ
モリの内部でデータの処理が可能になり、最初に書き込
んだデータと異なるデータの読出しが可能になる。この
ようなメモリは総称して機能メモリと呼ばれる。機能メ
モリの一種に加算機能つきメモリがある。図１は加算機
能つきメモリの例で、１ワード８ビットのワード構成メ
モリの隣接する番地の２ワードの組に１個の加算回路が
ついている。一方のワードをＷワード、他方をＱワード
と呼ぶことにして、各ワードのセル回路をそれぞれＷセ
ル、Ｑセルと呼ぶ。動作は各ワードの下位ビットからＷ
セル、Ｑセルの内容をビット直列に読み出し、加算回路
で加算し、結果をＱセルに書き込む動作をする。ここで
Ｗセルは通常のメモリの動作の他に指定したビットの記
憶データの読出し回路をもつセル回路である。Ｑセルは
Ｗセルに指定したビットにデータを書き込む回路がつけ
加わったセル回路である。図２の回路は、通常のＤＲＡ
Ｍセルを構成するトランジスタＴ１とキャパシタＣおよ
びワード線ＷＷ、ビットデータ線Ｄに、Ｃの記憶内容を
非破壊的に読み出すための回路として、トランジスタＴ
２、Ｔ３とビットを指定するビット選択線ｂｉｔＬ、読
み出したデータを取り出す読出しワードデータ線ＭＬＷ
をつけ加えて構成したセル回路である。記憶データを非
破壊的に読み出す動作は、ＭＬＷ線をプリチャージし、
次にｂｉｔＬ線を高電位にすると、Ｃの端子Ｐ点が高電
位ならばＴ２が導通し、ＭＬＷ線はＴ２とＴ３を通して
放電し、低電位になる。Ｐ点が低電位ならばＴ２は不導
通のままであり、ＭＬＷ線も高電位に留まる。したがっ
てＰ点の電位の逆電位がＭＬＷ線に読み出されてくる。
これは記憶データの否定が読み出されたことになる。図
３は図２の回路にトランジスタＴ４と書込みワードデー
タ線ＭＤと書込み制御線ＰＷを追加し、結線を一部変更
して構成したＱセルの回路図である。ＰＷを高電位にす
るとトランジスタＴ４が導通し、ビット選択線ｂｉｔＬ
が高電位ならばＭＤのデータがキャパシタに書き込まれ
る。また読出しではｂｉｔＬが高電位になるとキャパシ
タの電位がＴ３を通してＴ２のゲートに印加され、高電
位ならばＴ２が導通して読出しデータ線ＭＬＱを放電
し、反転データが読み出される。
【背景技術の問題点】図３に示す構成のＱセル回路では
書込み時に書込み信号がトランジスタＴ２のゲートにも
加わり、Ｔ２が導通する。このためＭＬＱ線の電位が変
化し加算回路の動作に悪影響を与える。またＤＲＡＭセ
ルは記憶データのリフレッシュ動作が必要であり、設計
もむずかしい。
書込み時に書込み信号がトランジスタＴ２のゲートにも
加わり、Ｔ２が導通する。このためＭＬＱ線の電位が変
化し加算回路の動作に悪影響を与える。またＤＲＡＭセ
ルは記憶データのリフレッシュ動作が必要であり、設計
もむずかしい。
【発明の目的】本発明の目的は加算機能つきメモリで用
いられるＱセルの安定動作を実現した回路構成と制御線
数を削減し小面積化を実現するＣＭＯＳ回路化を実現す
るものである。またリフレッシュ動作の不要なＳＲＡＭ
セルによるＱセル回路を実現するものである。
いられるＱセルの安定動作を実現した回路構成と制御線
数を削減し小面積化を実現するＣＭＯＳ回路化を実現す
るものである。またリフレッシュ動作の不要なＳＲＡＭ
セルによるＱセル回路を実現するものである。
【発明の概要】本発明の目的は、ＤＲＡＭを使用した従
来のＱセル回路において、安定動作のためビット選択線
により指定されたセルの読出し回路と書込み回路を分離
した構成の回路を実現するものである。またこの回路構
成をＣＭＯＳ回路で実現し、制御線の本数を減らし、同
時にウェル分離を必要としないＳＯＩ構造のＣＭＯＳ構
造により小面積化を可能とする方法を実現するものであ
る。さらにリフレッシュ動作を必要としないＳＲＡＭセ
ルによるＱセル回路の構成を実現するものである。
来のＱセル回路において、安定動作のためビット選択線
により指定されたセルの読出し回路と書込み回路を分離
した構成の回路を実現するものである。またこの回路構
成をＣＭＯＳ回路で実現し、制御線の本数を減らし、同
時にウェル分離を必要としないＳＯＩ構造のＣＭＯＳ構
造により小面積化を可能とする方法を実現するものであ
る。さらにリフレッシュ動作を必要としないＳＲＡＭセ
ルによるＱセル回路の構成を実現するものである。
【実施例】図４に本発明の実施例を示す。図４の回路は
図３のＱセル回路にトランジスタ データの読出し動作では、読出しワードデータ線ＭＬＱ
をプリチャージし、次にビット線ｂｉｔＬを高電位にし
たとき、Ｔ４が導通しさらに書込み時以外はＰＷが低 通がきまり、図３と同様にＭＬＱ線の電位がきまる。こ
れにより記憶データの反転データが読み出される。書込
み動作ではＰＷ線が高電位になりＴ６が導通し、Ｔ５が
不導通になるためビット線ｂｉｔＬが高電位になるとＴ
４、Ｔ６を通してＭＤ線の ジスタＴ５により書込み回路と読出し回路が分離されて
いる。 タを制御している。このような動作は両トランジスタを
相補型ＭＯＳ（ＣＭＯＳ）回路にすれば、１種の信号で
実現できる。この回路を図５に示す。Ｔ５はＰ型ＭＯＳ
トランジスタ、Ｔ６はｎ型ＭＯＳトランジスタとすると
ＣＭＯＳ回路を構成する。書込み制御信号ＰＷはＴ５、
Ｔ６のゲートに共通に入っている。したがって書込み動
作はＰＷを高電位にしてＴ６を導通、Ｔ５を不導通にす
れば、ｂｉｔＬが高電位のときＴ４が導通してＭＤ線の
電位によりＰ点の電位が決定し、データがＣに書き込ま
れる。読み出し時にはＰＷが低電位であるからＴ５が導
通し、Ｔ４が導通すればＰ点の電位がＴ２のゲートに印
加される。図６にＴ５とＴ６で構成されるＣＭＯＳ回路
の構造を示す。１導電型半導体シリコン基板１に酸素イ
オン注入を行い、高温にて熱処理をする、いわゆるＳＩ
ＭＯＸとして知られるプロセスを用いて埋め込み酸化膜
層２及び単結晶シリコン表面層３を形成する。単結晶シ
リコン表面層３上にシリコン窒化膜を用いて選択酸化、
いわゆるＬＯＣＯＳプロセスによって素子分離膜４を形
成する。シリコン窒化膜を除去し、熱酸化により酸化膜
及びＣＶＤ法により多結晶シリコン膜をおのおの成長、
堆積し、通常のパターン形成法によってゲート酸化膜５
及びシリコンゲート電極６を形成する。ｐ型ＭＯＳトラ
ンジスタであるＴ５のドレイン・ソース領域７、７’は
イオン注入法により高濃度ボロン不純物層が形成され
る。このＰ型ドレイン・ソース領域７、７’は高耐圧構
造にするため２層構造にしてもよい。ｎ型ＭＯＳトラン
ジスタであるＴ６のｎ型ドレイン・ソース領域８、８’
は同様にしてイオン注入法により高濃度ひ素或いはリン
不純物層が形成される。このｎ型ドレイン・ソース領域
８、８’は同様に高耐圧構造にするため２層構造にして
もよい。ＣＶＤ法により二酸化シリコン膜を堆積し層間
絶縁膜９を形成する。通常のパターン形成法によって、
オーミックコンタクト形成用の孔を層間絶縁膜９中に穿
ち、内部配線用の金属薄膜をスパッタ法にて堆積する。
ここではアルミ合金膜を用いた。通常のパターン形成法
によって、内部結線１０、１１、１２が形成される。内
部結線１０はＴ６のｎ型ドレイン領域８と書込みデータ
線（ＭＤ）とを電気的に接続する。内部結線１１はＴ６
のｎ型ソース領域８’とＴ５のＰ型ソース領域７’とを
短絡すると同時にＴ４を介してキャパシタの一方の電極
に接続される。半導体表面層３が埋め込み酸化膜層２に
よって電気的に絶縁分離されているので同図のように逆
導電型領域どうしを隣接して配置することが可能であ
る。また、合わせ誤差等によりＴ６のｎ型ソース領域
８’とＴ５のＰ型ソース領域７’との間に半導体表面層
３をはさむ構造になることもあるが本質的に同じもので
ある。内部結線１２はＴ５のＰ型ドレイン領域７とＴ２
のゲート電極を接続するものである。また、各々のトラ
ンジスタのチャネルが形成される半導体表面層３には設
計仕様に基づくしきい電圧値調整に必要なイオン注入が
行われる。図７の回路は通常のＳＲＡＭセルを構成する
６個のトランジスタＴ１からＴ６と、ワ トランジスタＴ７とビットを指定するビット選択線ｂｉ
ｔＬ、データを読み出す読出しワードデータ線ＭＬＷを
つけ加えた構成をしている。読み出し動作はＭＬＷをプ
リチャージし、次にｂｉｔＬ線を高電位にすると、Ｐ点
が低電位ならＭＬＷはＴ３を通して放電して低電位にな
り、Ｐ点が高電位ならばＭＬＷの電位はそのまま高電位
に留まる。このようにしてフリップフロップに記憶した
データの反転データがＭＬＷに読み出される。図８の回
路は図７のＷセル回路に、書込み回路として５個のトラ
ンジスタＴ８、 になりＴ８が導通しているので、読出しワードデータ線
ＭＬＱをプリチャージしてビット選択線ｂｉｔＬを高電
位にするとＰ点の電位によりＭＬＱの電位が決まり、記
憶データの反転データが読み出せる。書込み時にはＰＷ
が高電位になりＴ１１、Ｔ１２が導通し、さらにｂｉｔ
Ｌが高電位になるとＴ９、Ｔ１０が導通し、書込みワー
ドデ
図３のＱセル回路にトランジスタ データの読出し動作では、読出しワードデータ線ＭＬＱ
をプリチャージし、次にビット線ｂｉｔＬを高電位にし
たとき、Ｔ４が導通しさらに書込み時以外はＰＷが低 通がきまり、図３と同様にＭＬＱ線の電位がきまる。こ
れにより記憶データの反転データが読み出される。書込
み動作ではＰＷ線が高電位になりＴ６が導通し、Ｔ５が
不導通になるためビット線ｂｉｔＬが高電位になるとＴ
４、Ｔ６を通してＭＤ線の ジスタＴ５により書込み回路と読出し回路が分離されて
いる。 タを制御している。このような動作は両トランジスタを
相補型ＭＯＳ（ＣＭＯＳ）回路にすれば、１種の信号で
実現できる。この回路を図５に示す。Ｔ５はＰ型ＭＯＳ
トランジスタ、Ｔ６はｎ型ＭＯＳトランジスタとすると
ＣＭＯＳ回路を構成する。書込み制御信号ＰＷはＴ５、
Ｔ６のゲートに共通に入っている。したがって書込み動
作はＰＷを高電位にしてＴ６を導通、Ｔ５を不導通にす
れば、ｂｉｔＬが高電位のときＴ４が導通してＭＤ線の
電位によりＰ点の電位が決定し、データがＣに書き込ま
れる。読み出し時にはＰＷが低電位であるからＴ５が導
通し、Ｔ４が導通すればＰ点の電位がＴ２のゲートに印
加される。図６にＴ５とＴ６で構成されるＣＭＯＳ回路
の構造を示す。１導電型半導体シリコン基板１に酸素イ
オン注入を行い、高温にて熱処理をする、いわゆるＳＩ
ＭＯＸとして知られるプロセスを用いて埋め込み酸化膜
層２及び単結晶シリコン表面層３を形成する。単結晶シ
リコン表面層３上にシリコン窒化膜を用いて選択酸化、
いわゆるＬＯＣＯＳプロセスによって素子分離膜４を形
成する。シリコン窒化膜を除去し、熱酸化により酸化膜
及びＣＶＤ法により多結晶シリコン膜をおのおの成長、
堆積し、通常のパターン形成法によってゲート酸化膜５
及びシリコンゲート電極６を形成する。ｐ型ＭＯＳトラ
ンジスタであるＴ５のドレイン・ソース領域７、７’は
イオン注入法により高濃度ボロン不純物層が形成され
る。このＰ型ドレイン・ソース領域７、７’は高耐圧構
造にするため２層構造にしてもよい。ｎ型ＭＯＳトラン
ジスタであるＴ６のｎ型ドレイン・ソース領域８、８’
は同様にしてイオン注入法により高濃度ひ素或いはリン
不純物層が形成される。このｎ型ドレイン・ソース領域
８、８’は同様に高耐圧構造にするため２層構造にして
もよい。ＣＶＤ法により二酸化シリコン膜を堆積し層間
絶縁膜９を形成する。通常のパターン形成法によって、
オーミックコンタクト形成用の孔を層間絶縁膜９中に穿
ち、内部配線用の金属薄膜をスパッタ法にて堆積する。
ここではアルミ合金膜を用いた。通常のパターン形成法
によって、内部結線１０、１１、１２が形成される。内
部結線１０はＴ６のｎ型ドレイン領域８と書込みデータ
線（ＭＤ）とを電気的に接続する。内部結線１１はＴ６
のｎ型ソース領域８’とＴ５のＰ型ソース領域７’とを
短絡すると同時にＴ４を介してキャパシタの一方の電極
に接続される。半導体表面層３が埋め込み酸化膜層２に
よって電気的に絶縁分離されているので同図のように逆
導電型領域どうしを隣接して配置することが可能であ
る。また、合わせ誤差等によりＴ６のｎ型ソース領域
８’とＴ５のＰ型ソース領域７’との間に半導体表面層
３をはさむ構造になることもあるが本質的に同じもので
ある。内部結線１２はＴ５のＰ型ドレイン領域７とＴ２
のゲート電極を接続するものである。また、各々のトラ
ンジスタのチャネルが形成される半導体表面層３には設
計仕様に基づくしきい電圧値調整に必要なイオン注入が
行われる。図７の回路は通常のＳＲＡＭセルを構成する
６個のトランジスタＴ１からＴ６と、ワ トランジスタＴ７とビットを指定するビット選択線ｂｉ
ｔＬ、データを読み出す読出しワードデータ線ＭＬＷを
つけ加えた構成をしている。読み出し動作はＭＬＷをプ
リチャージし、次にｂｉｔＬ線を高電位にすると、Ｐ点
が低電位ならＭＬＷはＴ３を通して放電して低電位にな
り、Ｐ点が高電位ならばＭＬＷの電位はそのまま高電位
に留まる。このようにしてフリップフロップに記憶した
データの反転データがＭＬＷに読み出される。図８の回
路は図７のＷセル回路に、書込み回路として５個のトラ
ンジスタＴ８、 になりＴ８が導通しているので、読出しワードデータ線
ＭＬＱをプリチャージしてビット選択線ｂｉｔＬを高電
位にするとＰ点の電位によりＭＬＱの電位が決まり、記
憶データの反転データが読み出せる。書込み時にはＰＷ
が高電位になりＴ１１、Ｔ１２が導通し、さらにｂｉｔ
Ｌが高電位になるとＴ９、Ｔ１０が導通し、書込みワー
ドデ
【発明の効果】以上詳述のごとく本発明によれば、メモ
リ機能と論理機能をメモリセルレベルで結合し、並列動
作で演算を行うことができる加算機能つきメモリの回路
および構造を提供することが可能になった。すなわちＤ
ＲＡＭセルを使用したセルでは、動作が安定な回路構成
を示し、小面積化のためのＣＭＯＳ回路化とその構造を
示した。またリフレッシュ動作の不要なＳＲＡＭセルを
使用した回路構成を提供した。
リ機能と論理機能をメモリセルレベルで結合し、並列動
作で演算を行うことができる加算機能つきメモリの回路
および構造を提供することが可能になった。すなわちＤ
ＲＡＭセルを使用したセルでは、動作が安定な回路構成
を示し、小面積化のためのＣＭＯＳ回路化とその構造を
示した。またリフレッシュ動作の不要なＳＲＡＭセルを
使用した回路構成を提供した。
第１図は１組の加算機能つきメモリの構成を示す。第２
図は第１図で示されたＷセルの回路をＤＲＡＭセルを使
用して構成した従来例を示す。第３図はＱセル回路をＤ
ＲＡＭセルを使用して構成した従来例を示す。第４図は
第３図で示したＱセル回路を改良した本発明のＤＲＡＭ
セルを使用した回路構成例を示す。第５図は第４図の回
路をＣＭＯＳ回路にした構成を示す。第６図は第５図の
回路のＣＭＯＳ回路部分の構造を示す。第７図はＳＲＡ
Ｍセルを使用して構成したＷセル回路の構成例を示す。
第８図はＳＲＡＭセルを使用して構成したＱセル回路の
構成を示す。
図は第１図で示されたＷセルの回路をＤＲＡＭセルを使
用して構成した従来例を示す。第３図はＱセル回路をＤ
ＲＡＭセルを使用して構成した従来例を示す。第４図は
第３図で示したＱセル回路を改良した本発明のＤＲＡＭ
セルを使用した回路構成例を示す。第５図は第４図の回
路をＣＭＯＳ回路にした構成を示す。第６図は第５図の
回路のＣＭＯＳ回路部分の構造を示す。第７図はＳＲＡ
Ｍセルを使用して構成したＷセル回路の構成例を示す。
第８図はＳＲＡＭセルを使用して構成したＱセル回路の
構成を示す。
【手続補正書】
【提出日】平成９年３月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】は１組の加算機能付きメモリの構成図を示す。
【図２】は
【図１】で示されたＷセルの回路図を示す。
【図３】は
【図１】で示されたＱセルの回路図を示す。
【図４】は本発明の実施例の回路構成図を示す。
【図５】はＣＭＯＳ回路を用いた本発明の実施例の回路
構成図を示す。
構成図を示す。
【図６】は
【図５】中でＴ５とＴ６とで構成されるのＣＭＯＳ回路
の断面構造図を示す。
の断面構造図を示す。
【図７】はＳＲＡＭセルを用いたＷセル回路の構成図を
示す。
示す。
【図８】はＳＲＡＭセルを用いたＱセル回路の構成図を
示す。
示す。
【符号の説明】 Ｃ・・・キャパシター、Ｔ１〜Ｔ１２・・・ＭＯＳトラ
ンジスタ、ＷＷ・・・Ｗセルのワード線、ｂｉｔ Ｌ・
・・ビット指定線、Ｄ・・・データ信号線、Ｄ・・・デ
ータの否定信号線、ＭＬＷ・・・加算部とデータをやり
とりする選択ワード一致線、ＷＱ・・・Ｑセルのワード
線、ＭＬＱ・・・読み出しデータ線、ＰＷ・・・加算結
果書き込み信号線、ＰＷｎｏｔ・・・加算結果書き込み
信号線の否定、ＭＤ・・・加算部からのデータ線１・・
・１導電型半導体シリコン基板、２・・・埋め込み酸化
膜層、３・・・単結晶シリコン表面層、４・・・素子分
離膜、５・・・ゲート酸化膜、６・・・シリコンゲート
電極、７・・・Ｔ１のｐ型ドレイン領域、７ａ・・・Ｔ
１のｐ型ソース領域、８・・・Ｔ２のｎ型ドレイン領
域、８ａ・・・Ｔ２のｎ型ソース領域、９・・・層間絶
縁膜、１０・・・Ｔ２のｎ型ドレイン領域８と加算部か
らのデータ線（ＭＤ）とを接続する内部結線、１１・・
・Ｔ２のｎ型ソース領域８ａとＴ１のｐ型ソース領域７
ａとを接続する内部結線、１２・・・Ｔ１のｐ型ドレイ
ン領域７とＴ３のゲート電極を接続する内部結線。
ンジスタ、ＷＷ・・・Ｗセルのワード線、ｂｉｔ Ｌ・
・・ビット指定線、Ｄ・・・データ信号線、Ｄ・・・デ
ータの否定信号線、ＭＬＷ・・・加算部とデータをやり
とりする選択ワード一致線、ＷＱ・・・Ｑセルのワード
線、ＭＬＱ・・・読み出しデータ線、ＰＷ・・・加算結
果書き込み信号線、ＰＷｎｏｔ・・・加算結果書き込み
信号線の否定、ＭＤ・・・加算部からのデータ線１・・
・１導電型半導体シリコン基板、２・・・埋め込み酸化
膜層、３・・・単結晶シリコン表面層、４・・・素子分
離膜、５・・・ゲート酸化膜、６・・・シリコンゲート
電極、７・・・Ｔ１のｐ型ドレイン領域、７ａ・・・Ｔ
１のｐ型ソース領域、８・・・Ｔ２のｎ型ドレイン領
域、８ａ・・・Ｔ２のｎ型ソース領域、９・・・層間絶
縁膜、１０・・・Ｔ２のｎ型ドレイン領域８と加算部か
らのデータ線（ＭＤ）とを接続する内部結線、１１・・
・Ｔ２のｎ型ソース領域８ａとＴ１のｐ型ソース領域７
ａとを接続する内部結線、１２・・・Ｔ１のｐ型ドレイ
ン領域７とＴ３のゲート電極を接続する内部結線。
Claims (3)
- 【請求項１】ワードの指定をするワード線と各ワードの
同一ビットに接続されている読出し書込みデータをのせ
るビットデータ線をもつ１トランジスタ１キャパシタ構
成のＤＲＡＭセルにおいて、ゲートに接続されたワード
線により導通不導通が制御される第１のＭＯＳトランジ
スタと、１端がキャパシタに接続されゲートがビット選
択線に接続されている第２のＭＯＳトランジスタと１端
が第２のＭＯＳトランジスタの残りの端子に接続され他
端がワードを構成する各セルに接続されている書込みワ
ードデータ線に接続されゲートが書込み制御線に接続さ
れ、その信号で導通不導通が制御される第３のＭＯＳト
ランジスタと書込み制御信号の反転信号で制御され１端
が第２と第３のＭＯＳトランジスタの接続点に接続され
ている第４のＭＯＳトランジスタとゲートが該第４のＭ
ＯＳトランジスタの１端に接続されソースが読出しワー
ドデータ線に接続されている第５のＭＯＳトランジスタ
と１端が該第５のＭＯＳトランジスタに接続されゲート
がビット選択線に接続されている第６のＭＯＳトランジ
スタを具備し、ビット選択線を高電位にしてセルを選択
し、書込み制御信号を高電位にしたとき書込みワードデ
ータ線のデータをキャパシタに書き込む機能と書込み制
御信号を低電位にして読出しワードデータ線をプリチャ
ージしビット選択線を高電位にしたとき記憶データが高
電位ならば読出しワードデータ線を放電することによ
り、記憶データの反転データを読み出す動作を行うメモ
リセル回路。 - 【請求項２】ワード指定をするワード線と各ワードの同
一ビットに接続されている読出し書込みデータをのせる
ビットデータ線をもつ１トランジスタ１キャパシタ構成
のＤＲＡＭセルにおいて、ゲートに接続されたワード線
により導通不導通が制御される第１のＭＯＳトランジス
タと１端がキャパシタに接続されゲートがビット選択線
に接続されている第２のＭＯＳトランジスタと１端が第
２のＭＯＳトランジスタの残りの端子に接続され他端が
書込みワードデータ線に接続され、ゲートに書込み制御
線が接続されている第３のＭＯＳトランジスタと１端が
第２と第３のＭＯＳトランジスタの接続点に接続され、
ゲートに書込み制御線が接続されている第４のＭＯＳト
ランジスタから構成されていて、第３のＭＯＳトランジ
スタが−導電型で第４のＭＯＳトランジスタが他の導電
型に作られて１組のＣＭＯＳ回路を構成し、このＣＭＯ
Ｓ回路は半導体基板とは埋め込み酸化膜層によって電気
的に絶縁分離されている半導体表面層に設けられ、内部
的に短絡されるｎ型ＭＯＳトランジスタのソース領域と
Ｐ型ＭＯＳトランジスタのソース領域の逆導電型領域ど
うしが隣接して配置されていることを特徴とするメモリ
セル回路。 - 【請求項３】４個のｎ型ＭＯＳトランジスタと２個のＰ
型ＭＯＳトランジスタの６個のＭＯＳトランジスタから
構成されるＣＭＯＳ ＳＲＡＭセルにおいて、１端がｎ
型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのドレ
インを接続したＣＭＯＳインバータ出力点に接続され、
他の１端が１ワードを構成する各ビットに共通に接続さ
れている読出しワードデータ線に接続され、ゲートがビ
ット選択線に接続されている第７のトランジスタを具備
し、さらに２個のＭＯＳトランジスタが直列に接続され
た回路で１端がＳＲＡＭセルのｎ型ＭＯＳトランジスタ
とＰ型ＭＯＳトランジスタのドレインを接続しているＣ
ＭＯＳインバータ出力点に接続され、他の１端が１ワー
ドを構成する各ビットに共通に接続されている書込みワ
ードデータ線に接続され、２個のＭＯＳトランジスタの
各ゲートにビット選択線と書込み制御線が接続されてい
る回路を具備したメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33885096A JPH10149675A (ja) | 1996-11-14 | 1996-11-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33885096A JPH10149675A (ja) | 1996-11-14 | 1996-11-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149675A true JPH10149675A (ja) | 1998-06-02 |
Family
ID=18322003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33885096A Pending JPH10149675A (ja) | 1996-11-14 | 1996-11-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10149675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
| JP2012256818A (ja) * | 2010-08-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1996
- 1996-11-14 JP JP33885096A patent/JPH10149675A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004398A1 (fr) * | 1997-07-18 | 1999-01-28 | Rohm Co., Ltd. | Memoire a capacite de traitement |
| US6055176A (en) * | 1997-07-18 | 2000-04-25 | Rohm Co., Ltd. | Memory device with processing function |
| JP2012256818A (ja) * | 2010-08-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9343480B2 (en) | 2010-08-16 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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