WO1998007186A1 - Procede et dispositif de fabrication d'un dispositif a semi-conducteur - Google Patents

Procede et dispositif de fabrication d'un dispositif a semi-conducteur Download PDF

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WO1998007186A1
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wall
cleaning
manufacturing
semiconductor
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PCT/JP1997/002731
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Akio Saito
Hitoshi Oka
Akira Takamatsu
Tadanori Yoshida
Katsuhiko Tanaka
Ryouichi Furukawa
Original Assignee
Hitachi, Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Definitions

  • the present invention cleans a surface of a semiconductor substrate such as a semiconductor wafer, an inner wall of a semiconductor manufacturing apparatus, a jig, and the like in a manufacturing process of a semiconductor device, and performs the cleaning in a process such as film formation and dry etching.
  • the present invention relates to a method and an apparatus for manufacturing a semiconductor device.
  • the minimum feature size is 0.3 ⁇ for 64 Mbit DRAM and 0.2 ⁇ for 256 Mbit DRAM, and the slight amount of contamination in the manufacturing process significantly reduces product quality and yield. Contamination can be microscopic foreign matter, metal contamination, organic matter contamination, etc., but depending on the process, the natural oxide film should also be removed (a type of contamination).
  • a dry cleaning method has been proposed in which the wafer is cleaned in the gas phase by active molecules or active atoms excited by plasma, light, or heat.
  • the dry cleaning method does not allow re-adhesion of contaminants in principle, and it is considered easy to clean high-level steps, and solves the above-mentioned problem of jet cleaning.
  • a method of removing metal contamination on a Si wafer by irradiating ultraviolet light to chlorine gas as described in Japanese Patent Application Laid-Open No. 62-42530
  • Japanese Patent Application Laid-Open No. 4-753224 a method for removing organic substances on a Si wafer by applying plasma to oxygen gas, and a method disclosed in Japanese Patent Application Laid-Open No.
  • a method of applying a plasma to a fluorine-based gas to remove a natural oxide film and the like are known.
  • Dry cleaning technology is currently used only in some processes, but is considered to be widely used in the near future due to its availability.
  • Particularly useful processes include cleaning before film formation such as sputtering and CVD, and cleaning to remove reaction product residues after dry etching, and are performed continuously in the same chamber as film formation and dry etching. It is possible to do.
  • FIG. 1 shows a conventional method using a film forming apparatus as an example.
  • Fig. 1 shows how the film forming process and the cleaning of the equipment are performed with time as the horizontal axis.
  • dry cleaning of wafers is not yet widely used.
  • the wafer is not processed during equipment cleaning. It is considered that dry cleaning is performed before film formation in some of the current processes and most film formation processes after 256 M as shown in FIG. Also in this case, after processing a predetermined number of wafers, the apparatus is cleaned, and the wafer is not processed during the apparatus cleaning.
  • wafer dry cleaning and apparatus cleaning can be performed at the same time, the time for apparatus cleaning can be omitted, the throughput in the manufacture of semiconductor devices can be greatly improved, and the manufacturing period can be shortened.
  • both the wafer cleaning and the cleaning of the inner wall of the apparatus become insufficient, so that it cannot be put to practical use easily.
  • wafer dry cleaning and cleaning of the inner wall of the equipment are similar methods, but the reaction conditions such as suitable gas, excitation method and plasma conditions are different. The same is true for the dry etching process.
  • a first object of the present invention is to provide a method of manufacturing a semiconductor device in which wafer dry cleaning and inner wall cleaning of a semiconductor manufacturing device are simultaneously and appropriately performed. It is in.
  • a second object of the present invention is to provide a semiconductor manufacturing apparatus capable of realizing it. Disclosure of the invention
  • the present invention controls the temperature, the plasma distribution, the gas flow rate, the gas components, and the like on the wafer surface and the inner wall of the apparatus, and thereby optimizes both the wafer cleaning and the inner wall cleaning of the apparatus. As a result, the wafer and the inner wall of the apparatus can be cleaned at the same time, so that the conventional apparatus cleaning shown in FIGS. 1 and 2 can be omitted, and the manufacturing apparatus can be fully utilized for production.
  • wafer and apparatus cleaning may be performed simultaneously or sequentially.
  • Sequential as used here means cleaning wafers and equipment alternately, processing wafers, cleaning equipment while loading wafers, and stopping introduction of wafers as in the conventional method. It includes all methods that do not provide special time to clean the device only.
  • the present invention does not need to perform apparatus cleaning for each wafer processing, and can be achieved, for example, by performing apparatus cleaning once during processing of several wafers.
  • a fluorine-based gas, a chlorine-based gas, oxygen, hydrogen, or the like is excited by plasma, light, or heat to react with contamination, and these may be used alone, They may be combined. In general, the effect of the present invention often increases when combined.
  • the present invention may be applied not only to the integrated circuit forming surface of the wafer but also to the back surface of the wafer. That is, the cleaning of the back surface of the wafer and the cleaning of the inner wall of the apparatus may be performed simultaneously or sequentially.
  • the integrated circuit forming surface It is not necessary to pay much attention to wafer damage, but it is necessary to prevent the cleaning gas from sneaking into the wafer integrated circuit surface.
  • the film forming apparatus and the dry etching apparatus of the present invention are obtained by combining a temperature control system, a plasma control system, a gas introduction control system, and the like for realizing the above-described method with a conventional film forming apparatus and dry etching apparatus. . Also, having a function of checking the cleanliness of the wafer and the inner wall of the apparatus by a monitor is useful for guaranteeing the performance of the semiconductor device to be manufactured, and the above apparatus may be combined with a monitor.
  • Damage to the wafer during wafer dry cleaning can be evaluated by the etching rate of the thin film forming the semiconductor circuit. After removing contamination on the wafer, the etching rate of the thin film forming the semiconductor circuit must be as low as possible. Still, when cleaning the equipment, it is necessary that the etching rate be higher than a certain level. To determine whether these different requirements could be met, the etching rates of several gases were measured.
  • Chlorine trifluoride is known to etch silicon oxide films and is used in equipment cleaning as described in the background section.
  • FIG. 5 shows the result of examining the temperature dependence of the etching rate of the silicon oxide film by this gas. It can be seen that the etching rate greatly depends on the temperature, and that it can be used sufficiently on the wafer surface if used at a low temperature. Therefore, it was found that by controlling the temperature of the wafer surface and the inner wall of the equipment, simultaneous cleaning of the wafer and the inner wall of the equipment was sufficiently possible.
  • nitrogen trifluoride can etch a silicon oxide film by being excited by plasma, it can be used for both wafer cleaning and cleaning of the inner wall of the apparatus.
  • the optimum plasma conditions are different. As shown in Fig. 6, the etching rate differs depending on the plasma power. You. Therefore, it can be said that simultaneous cleaning of the wafer and the inner wall of the apparatus can be sufficiently performed by controlling the plasma density on the wafer surface and the inner wall of the apparatus.
  • FIG. 1 is a diagram schematically showing a conventional semiconductor device manufacturing process
  • FIG. 2 is a diagram schematically showing a semiconductor device manufacturing process which will be developed in the future.
  • FIG. 3 is a conceptual diagram schematically showing a semiconductor device manufacturing process according to the present invention
  • FIG. 4 is a conceptual diagram schematically showing another embodiment of the semiconductor device manufacturing process according to the present invention.
  • FIG. 5 is a diagram showing the experimental results of the present invention
  • FIG. 6 is a diagram showing the experimental results of the present invention
  • FIG. 7 is a diagram of a study device leading to an embodiment of the present invention. Yes
  • FIG. 8 is a diagram of a study device leading to an embodiment of the present invention
  • FIG. 9 is a diagram of a study device leading to an embodiment of the present invention
  • FIG. 10 is an embodiment of a semiconductor device.
  • FIG. 11 is a diagram showing an example.
  • FIG. 11 is a diagram showing one embodiment of a semiconductor device.
  • FIG. 12 is a diagram showing a dry etching device according to the present invention.
  • FIG. 13 is a view showing one embodiment of the apparatus.
  • FIG. 13 is a view showing one embodiment of the integrated processing apparatus for cleaning and film formation according to the present invention.
  • FIG. 14 is a view showing dry etching and cleaning according to the present invention.
  • FIG. 2 is a diagram illustrating an embodiment of an integrated processing device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 7 1 is a vacuum channel.
  • 2 is a sample wafer
  • 3 is a heated sample table
  • 4 is a gas introduction system
  • 5 is a cavity
  • 6 is a microwave power supply
  • 7 is a heater for heating a wall surface
  • 8 is a vacuum exhaust device. It has a function that can introduce regas from the gas introduction system 4 and can be made plasma by the cavity 5.
  • the sample wafer 2 and the inner wall of the apparatus can be heated by the heated sample table 3 and the heater 7 for heating the wall surface, and the temperature distribution on the wafer surface and the inner wall of the apparatus can be freely changed.
  • a film forming gas can be introduced from the gas introduction system 4 to form a desired thin film on the wafer and the inner wall of the apparatus.
  • Etching rate of film formed on wafer By providing a temperature difference, the etching rate ratio between the wafer surface and the inner wall of the equipment could be increased.
  • the etching rate ratio could be set to about 50 at the maximum.
  • FIG. 8 An experiment was performed using the apparatus shown in FIG. In FIG. 8, the same symbols as those in FIG. 7 denote the same elements, 9 denotes an ECR microwave etching apparatus, 10 denotes a quartz plate, 11 denotes a coil, 12 denotes a microwave generator, and 13 denotes a waveguide. It is.
  • the microwave generated by the microwave generator 12 is guided by the waveguide 13, a magnetic field is generated by the coil 11, and the gas introduced from the gas introduction system 4 is turned into plasma. By controlling the coil 11, the plasma distribution can be changed. Further, similarly to the first embodiment, a thin film can be formed on the surfaces of the wafer 2 and the quartz plate 10.
  • the etching rate ratio between the wafer surface and the inner wall of the equipment could be increased.
  • the etching rate ratio was about 30 at the maximum.
  • the etching rate ratio between the wafer surface and the inner wall of the equipment could be increased.
  • the etching rate ratio was about 25 at the maximum.
  • FIG. 9 An experiment was performed using the apparatus shown in FIG.
  • the same reference numerals as those in FIG. 7 denote the same elements
  • 14 denotes a wafer processing apparatus
  • 15 and 16 denote a gas introduction system
  • 17 denotes a baffle plate. It has three gas introduction systems 4, 15 and 16, and two of them 4, 4 and 15 have the function to convert into plasma.
  • the sample wafer 2 and the inner wall of the apparatus can be heated in the same manner as in the embodiment shown in FIG. 7, and a desired thin film can be formed on the wafer 2 and the inner wall of the apparatus by changing the gas to be introduced from the gas introduction system.
  • the temperature distribution on the wafer surface and the inner wall of the apparatus, the type of introduced gas, the composition ratio, and the like can be freely changed.
  • a silane gas and an oxygen gas were introduced from the gas introduction system 16 to form a silicon oxide film on the wafer and the inner wall of the apparatus.
  • the temperature of the wafer surface and the inner wall of the apparatus were made almost equal, and chlorine trifluoride was introduced at a flow rate different from that of the gas introduction systems 4 and 15 without being turned into plasma.
  • Table 4 shows the results of measuring the etching rate ratio of the silicon oxide film formed on the wafer surface and the inner wall of the apparatus.
  • Silane-based gas and oxygen gas were introduced from the gas introduction system 15 to form a silicon oxide film on the wafer and the inner wall of the apparatus.
  • the temperature of the wafer surface and the inner wall of the apparatus were made almost equal, and 100% nitrogen trifluoride gas, which was turned into plasma from the gas introduction system 15, was turned into plasma from the gas introduction system 4, into the inner wall of the apparatus.
  • Nitrogen fluoride gas (others were Ar gas) was introduced to the wafer surface. Equalize the flow rate of each gas, wafer surface and equipment inner wall / 027 1
  • Table 6 shows the results of measuring the etching rate ratio of the silicon oxide film formed in 12.
  • the gas introduction system 15 introduced a silane gas and an oxygen gas to form a silicon oxide film on the wafer and the inner wall of the equipment.
  • the wafer surface and the inner wall of the apparatus were controlled at different temperatures, and chlorine trifluoride was introduced at a different flow rate from the gas introduction systems 4 and 15 without being converted into plasma.
  • Table 7 shows the results of measuring the etching rate ratio of the silicon oxide film formed on the wafer surface and the inner wall of the device.
  • an oxide film 19 is formed on the wafer 18, a resist 20 is applied, a hole 21 is formed by lithography, and then the oxide film is dry-etched to remove the resist. As a result, contact holes 22 were formed.
  • the wafer 18 having the contact hole 22 was mounted, and trichloride was performed under the conditions shown in Example 5 N 0.24. Cleaning was performed by introducing fluorine gas and nitrogenized fluoride gas. Since the natural oxide film at the bottom of the contact hole 22 could be removed by this process, a polysilicon film was subsequently formed on the wafer 18 using the same channel (14).
  • the contact resistance was measured by taking out the wafer 18 and patterning the polysilicon, etc., and it was almost the same value as the comparative example where only normal nitrogen trifluoride gas plasma was used without cleaning the inner wall of the equipment. was gotten. Also, the silicon oxide film on the inner wall of the device was almost removed. It was demonstrated that both film cleaning and dry cleaning of wafers and cleaning in place can be achieved with sufficient effects.
  • the following experiment was performed using a dry etching apparatus 24 having a wafer reversing mechanism 27 as shown in FIG.
  • 25 is an antenna
  • 26 is a power supply for plasma generation.
  • the wafer When wafer 2 is processed, the wafer is at the position shown in FIG. 12 (a). After the processing is completed, the wafer 2 is moved to the position shown in FIG. 12 (b), chucked by the wafer reversing mechanism 27, and reversed as shown in FIG. 12 (c). After the reversal, the wafer 2 moves to the position shown in FIG. 12 (a), and the processing is executed.
  • a wafer 18 similar to that used in Example 9 was mounted, chlorine gas was introduced from the gas introduction system 4 to generate plasma, and a wafer 18 was formed.
  • the polysilicon was etched as shown in FIG. After the etching is completed, the wafer 18 is inverted by the wafer inversion mechanism 27 and chlorine trifluoride is introduced from the gas introduction system 4.
  • the experiment was performed at a wafer temperature of 330 ° C and a temperature of the inner wall of the apparatus of 400 ° C. The reason why the wafer temperature was set higher than that in Example 9 is that the reaction speed in the processing on the back surface of the wafer can be higher than that in the integrated circuit surface.
  • FIG. 13 shows an example of an integrated processing apparatus for cleaning and film formation with a monitor function according to the present invention.
  • reference numeral 28 denotes a film forming chamber
  • 29 denotes a monitor chamber
  • 30 denotes a gate valve
  • 31 denotes a sample stage
  • 32 denotes a heating lamp
  • 33 denotes a monitor.
  • the sample wafer 2 can be heated by a heating lamp 32, and the inner wall of the apparatus has a function of being heated by a heater 7. Further, the film-forming gas can be introduced from the gas introduction system 15, and the cleaning gas can be introduced from the gas introduction system 4.
  • the wafer 2 and the apparatus wall are simultaneously cleaned. After the cleaning is completed, the wafer 2 is moved to the monitor room 29, and the surface cleanliness is evaluated by the monitor 33. If the degree of cleanliness is sufficient, wafer 2 is transferred to film formation chamber 28, and a film formation gas is introduced from gas introduction system 15 and heated on heating lamp 32 to form a film on wafer 2. be able to. If the cleanliness is not sufficient, the wafer 2 is moved to the film forming chamber 28 and cleaned again, and the film is formed after rechecking.
  • FIG. 14 shows an example of an integrated dry etching and cleaning apparatus having a monitor function according to the present invention.
  • the same reference numerals in FIGS. 7 and 13 denote the same elements, and 34 denotes a dry etching chamber.
  • the sample wafer 2 can be heated by the heating sample stage 3, and the inner wall of the apparatus can be heated by the heater 7. Also, the etching gas can be introduced from the gas introduction system 4 and the cleaning gas can be introduced from the gas introduction systems 4 and 15.
  • the temperature of the sample wafer 2 and the apparatus wall is controlled to introduce a cleaning gas from the gas introduction systems 4 and 15, thereby simultaneously cleaning the wafer 2 and the apparatus wall. Do. After cleaning, the wafer is moved to the monitor room 29, and the surface cleanness is evaluated by the monitor 33. If the cleanliness is sufficient, move the wafer to the next process. If the cleanliness is not sufficient, transfer wafer 2 to etching chamber 34, perform cleaning again, and check again to move to the next process. Industrial potential
  • the wafer cleaning and the cleaning of the inner wall of the apparatus can be performed at the same time, the throughput can be increased, the semiconductor device can be manufactured at low cost, and the industrial applicability is extremely large. There is.

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Description

明 細 書 半導体装置の製造方法及び製造装置 技術分野
本発明は、 半導体装置の製造工程において、 半導体ウェハ等の半導体 基板の表面および半導体製造装置の内壁や治具等をクリーニングし、 ま た成膜、 ドライエッチング等の工程時に前記クリ一ニングを行なう半導 体装置の製造方法及び製造装置に関する。
背景技術
半導体ウェハ等の基板の表面に形成される集積回路は、 近年ますます 集積度が増加しており、 パターンの線幅が微細化してきている。 最小加 ェ寸法は 64Mb i t DRAMで 0.3 μπι、 25 6 Mb i t DRAM で 0.2 μπιであり、 その製造工程において微量な汚染が製品の品質や 歩留まりを著しく低下させている。 汚染としては、 微小異物、 金属汚染, 有機物汚染等が考えられるが、 工程によっては自然酸化膜も除去すべき もの （汚染の一種） と考えておかねばならない。
現行のウェハ洗浄手段としては、 アールシーェ一レビュー 3 1 ( 1 9 70年） 第 1 87頁から 206頁 [RCA R e v i e w, 3 1 ( 1 9 70 ) P. 1 87〜 206] で述べられているように、 アンモニア水と 過酸化水素水の混合物や塩酸と過酸化水素水の混合物を 8 0°C程度に加 熱し、 これにウェハを浸潰する方法 （RCA洗浄） が一般に行なわれて いる。 これらの手法は微小異物、 金属汚染、 有機物汚染を除去するもの である。 また、 自然酸化膜の除去にはフッ酸水浴液が用いられている。 これらのゥエツ 卜洗浄法は液中で処理するため、 除去した汚染の再付着 や新たな汚染の付着が不可避であること、 高段差部分や複雑な素子構造 への液浸透が充分でないことなどの理由で、 早晩限界が生ずることが予 想されている。
そこで、 プラズマ、 光、 熱で励起した活性分子や活性原子によリウェ ハを気相中で洗浄するドライ洗浄法が提案されている。 ドライ洗浄法は 汚染の再付着が原理的に起こリ得ず、 高段差部分の洗浄が容易と考えら れ、 上記ゥエツ 卜洗浄の問題点を解決するものである。 ドライ洗浄法の 例としては、 特開昭 6 2 - 4 2 5 3 0号公報で述べられているように、 塩素ガスに紫外光を照射することで S i ウェハ上の金属汚染を除去する 方法や、 特開平 4一 7 5 3 2 4号公報で述べられているように、 酸素ガ スにプラズマを印加して S i ウェハ上の有機物を除去する方法や、 特開 平 1— 7 7 1 2 0号公報で述べられているように、 フッ素系ガスにブラ ズマを印加して自然酸化膜を除去する方法等が知られている。
ドライ洗浄技術は現在一部工程でのみ用いられているが、 上記した有 用性から近い将来広く用いられるものと考えられている。 特に有用なェ 程としては、 スパッタ、 C V D等の成膜前の洗浄や、 ドライエッチング 後の反応生成物残渣除去のための洗浄が挙げられ、 成膜やドライエッチ ングと同一チャンバで連続して行なうことが可能である。
一方、 C V D、 スパッタ等の成膜装置やドライエッチング装置におい ては、 装置内壁や治具等に付着物が形成されることが多く、 これが剥が れることでウェハ上に異物となって付着してしまい、 歩留りを低下させ てしまうことが多い。 このため、 特開昭 6 3 - 1 6 0 3 3 5号公報で述 ベられているように、 ハロゲン系ガスにプラズマを印加したり、 特開昭 6 4 - 1 7 8 5 7号公報で述べられているように、 三フッ化塩素ガスを 装置内に導入し加熱する手法等で装置内壁等の付着物を除去することが 行なわれている。 以上述べたように、 ウェハドライ洗浄と装置内壁クリ一ニングは類似 の方法によってなされるにもかかわらず、 従来は全く別の工程としてと らえられている。 すなわち、 成膜装置を例として従来法を第 1図に示す。 第 1図は時間を横軸として、 成膜処理や装置のクリ一ニングがどのよう に行なわれているかを示したものである。 現行の 1 6 M b i t D R A M 製造工程では、 まだウェハのドライ洗浄は広く用いられているわけでは なく、 図 1 に示すようにウェハを所定枚成膜処理した後に、 装置クリ一 ニングを行なっておリ、 装置クリ一ニングの間ウェハは処理されない。 現行の一部の工程および 2 5 6 M以降ではほとんどの成膜工程において は、 第 2図に示すように成膜前に ドライ洗浄が行なわれるものと考えら れる。 この際も、 ウェハを所定枚処理した後に、 装置クリーニングを行 ない、 装置ク リ一ニングの間ウェハは処理されない。
従って、 ウェハドライ洗浄と装置クリ一ニングを同時に行なうことが できれば、 装置クリーニングの時間が省略でき、 半導体装置の製造時の スループッ トが大幅に向上し、 製造期間を短縮できるというはかり しれ ないメリ ッ トがある。 しかしながら、 単純にこれを行なうと、 ウェハ洗 浄、 装置内壁クリーニングともに不十分なものとなるため、 簡単に実用 に供することはできない。 何故なら、 ウェハドライ洗浄と装置内壁クリ —ニングは類似の方法ではあるが、 適するガス、 励起方法やプラズマ条 件等の反応条件が異なっているためである。 以上述べたことは、 ドライ エッチング工程においても全く同様のことが成り立つ。
本発明の目的は上記従来の問題点を解消することにあり、 その第 1の 目的はウェハドライ洗浄と半導体製造装置の内壁クリ一二ングを同時に 適切に行なう半導体装置の製造方法を提供することにある。
本発明の第 2の目的はそれを実現できる半導体製造装置を提供するこ とにある。 発明の開示
ウェハドライ洗浄ではウェハへのダメージを防ぐこと （汚染以外の半 導体装置を構成する薄膜のエッチングレ一卜が小さいこと） が重要であ るのに対し、 装置内壁クリーニングでは、 汚染が強固に付着しているた め激しい反応 （エッチングレ一卜が大きいこと） が必要である。 本発明 はウェハ面と装置内壁等での温度、 プラズマ分布、 ガス流量、 ガス成分 等を制御することで、 ウェハ洗浄、 装置内壁クリーニングともに最適条 件とするものである。 その結果、 ウェハと装置内壁のクリーニングが同 時に行なえるため、 第 1図及び第 2図に示す従来行なっていた装置クリ 一二ングを省略でき、 製造装置を生産にフル活用することができる。 本発明は、 ウェハ、 装置クリーニングを同時に行なっても良いし、 逐 次的に行なっても良い。 ここで言う逐次的とは、 ウェハ、 装置を交互に クリーニングしたり、 ウェハを処理した後、 ウェハをロードしている間 に装置をクリーニングしたり、 とにかく従来法のようにウェハの導入を 止めて装置だけをクリ一二ングする時間を特別に設けるということを行 なわない方法をすベて含んでいる。
また、 本発明は第 4図に示すように、 装置クリーニングをウェハ処理 毎に行なう必要はなく、 例えば何枚かのウェハを処理する間に 1回装置 クリーニングを行なうことでも達成できる。
また、 具体的なクリーニング手段としては、 フッ素系ガス、 塩素系ガ ス、 酸素、 水素等をプラズマ、 光、 熱で励起して汚染と反応させるもの で、 これらを単独で用いても良いし、 組み合わせても良い。 一般に、 組 み合わせることで本発明の効果は大きくなることが多い。
本発明はウェハの集積回路形成面のみならず、 ウェハの裏面に適用し ても良い。 すなわち、 ウェハの裏面クリーニングと装置内壁クリ一ニン グを同時あるいは逐次的に行なっても良い。 この場合、 集積回路形成面 ほどウェハのダメージに留意しなくても良いが、 クリ一二ングガスのゥ ェハ集積回路面への回り込みを防ぐ必要がある。
また、 本発明の成膜装置、 ドライエッチング装置は、 上記手法を実現 するための温度制御系、 プラズマ制御系、 ガス導入制御系等を従来の成 膜装置、 ドライエッチング装置に組み合わせたものである。 また、 ゥェ ハおよび装置内壁の清浄度をモニタによりチェックする機能を有するこ とは、 製造される半導体装置の性能を保証するために有益であり、 上記 装置にモニタを組み合わせても良い。
ウェハドライ洗浄を行なった際のウェハへのダメージは、 半導体回路 を形成する薄膜のエッチングレートで評価することができる。 ウェハ上 の汚染を除去した上で、 半導体回路を形成する薄膜のエッチングレート はできるだけ小さいことが要求される。 まだ、 装置クリーニングに際し て、 エッチングレートはある程度以上に大きいことが必要である。 この ような異なる要求を満足できるかどうか、 いくつかのガスについてその エッチングレートを測定した。
三フッ化塩素はシリコン酸化膜をエッチングすることが知られており、 従来技術の項で述べたように装置クリ一エングに用いられている。 この ガスによるシリコン酸化膜のエッチングレー卜の温度依存性を調べた結 果を第 5図に示す。 エッチングレートは温度に大きく依存しており、 低 温で用いればウェハ面にも十分使用できることがわかる。 従って、 ゥェ ハ面と装置内壁の温度を制御することで、 ウェハと装置内壁の同時洗浄 が十分可能であることがわかった。
また、 三フッ化窒素はプラズマで励起することによリシリコン酸化膜 をエッチングできるため、 ウェハ洗浄にも装置内壁クリーニングにも用 いることができる。 ただし、 その最適プラズマ条件は異なっている。 第 6図に示すようにプラズマパヮによってエッチングレー卜は異なってい る。 従って、 ウェハ面と装置内壁でのプラズマ密度を制御することで、 ウェハと装置内壁の同時洗浄が十分可能であると言える。
以上あげたものはほんの一例であるが、 ウェハ面、 装置内壁での温度、 プラズマ分布、 ガス流量、 ガス成分等を制御することでウェハ洗浄、 装 置内壁クリーニングそれぞれについて最適条件を実現できる。 図面の簡単な説明
第 1図は、 従来の半導体装置の製造工程を模式的に示した図であり、 第 2図は、 今後展開されるであろう半導体装置の製造工程を模式的に示 した図であり、 第 3図は、 本発明による半導体装置の製造工程を模式的 に示した概念図であり、 第 4図は、 本発明による半導体装置の製造工程 の他の実施例を模式的に示した概念図であり、 第 5図は、 本発明の実験 結果を示す図であり、 第 6図は、 本発明の実験結果を示す図であり、 第 7図は、 本発明の実施例に至る検討装置図であり、 第 8図は、 本発明の 実施例に至る検討装置図であり、 第 9図は、 本発明の実施例に至検討装 置図であり、 第 1 0図は、 半導体装置の一実施例を示す図であり、 第 1 1図は、 半導体装置の一実施例を示す図であり、 第 1 2図は、 本発明に よるドライエッチング装置の一実施例を示す図であり、 第 1 3図は、 本 発明による洗浄、 成膜一貫処理装置の一実施例を示す図であり、 第 1 4 図は、 本発明によるドライエッチング、 洗浄一貫処理装置の一実施例を 示す図である。 発明を実施するための最良の形態
以下本発明を図面に示した実施例によって詳細に説明する。
(実施例 1 )
第 7図に示す装置を用いて実験した。 第 7図において、 1は真空チヤ ンバ、 2は試料ウェハ、 3は加熱試料台、 4はガス導入系、 5はキヤビ ティ、 6はマイクロ波電源、 7は壁面加熱用ヒータ、 8は真空排気装置 である。 ガス導入系 4よリガスを導入でき、 またキヤビティ 5によりプ ラスマ化できる機能を有する。 加熱試料台 3および壁面加熱用ヒータ 7 により、 試料ウェハ 2および装置内壁を加熱することができ、 ウェハ面、 装置内壁の温度分布を自由に変化させることができる。 また、 ガス導入 系 4よリ成膜ガスを導入し、 ウェハおよび装置内壁へ所望の薄膜を形成 することができる。
シラン系ガスと酸素ガスをガス導入口 4よリ流すことで、 ウェハ面と 装置内壁にシリコン酸化膜を形成した。 次に、 加熱試料台 3および壁面 加熱用ヒータ 7を用いてウェハおよび装置内壁の温度分布を同時に制御 しながら三フッ化塩素ガスをプラズマ化せずにガス導入口 4より流し、 ウェハ面および装置内壁に形成されたシリコン酸化膜のエッチングレー 卜の違いを調べた。 表 1にウェハ温度および装置内壁温度の組み合わせ とエッチングレート比の関係を示す。
【表 1】
Figure imgf000009_0001
* 内壁に形成された膜のエッチングレート
ウェハに形成された膜のエッチングレート 温度差をつけることで、 ウェハ面と装置内壁のエッチングレート比を 大きくすることができた。 エッチングレート比は最大で 5 0程度とする ことができた。
(実施例 2 )
第 8図に示す装置を用いて実験した。 第 8図において、 第 7図と同一 符号は同一要素を示し、 9は E C Rマイクロ波エッチング装置、 1 0は 石英板、 1 1 はコイル、 1 2はマイクロ波発生装置、 1 3は導波管であ る。
マイクロ波発生装置 1 2によリ発生させたマイクロ波を導波管 1 3に より導き、 コイル 1 1で磁場を発生させ、 ガス導入系 4より導入したガ スをプラズマ化する。 コイル 1 1 を制御することでプラズマ分布を変え ることができる。 また、 実施例 1 と同様にして、 ウェハ 2および石英板 1 0の表面に薄膜を形成することができる。
シラン系ガスをガス導入口 4よリ流すことで、 ウェハ 2および石英板 1 0の表面にポリシリコン膜を形成した。 ガス導入口 4より塩素ガスを 導入し、 プラズマを発生させた。 コイル 1 1 によりプラズマ分布を制御 することでプラズマ密度の高い E C R点と呼ばれる部分を石英板 1 0の 表面に近づけた。 表 2に E C R点のおおよその位置と、 ウェハ 2および 石英板 1 0の表面におけるポリシリコン膜のエッチングレ一ト比の関係 を示す。
【表 2】
Figure imgf000010_0001
*表 1 と同じ プラズマ密度の差をつくることで、 ウェハ面と装置内壁のエッチング レート比を大きくすることができた。 本実施例ではエッチングレート比 は最大で 3 0程度となった。
(実施例 3 )
前述した第 7図に示す装置を用いて実験した。 シラン系ガスと酸素ガ スをガス導入系 4より流すことで、 ウェハ 2面と装置内壁にシリコン酸 化膜を形成した。 ガス導入系 4よリ三窒化フッ素を流し、 キヤビティ 5 によりプラズマ化する。 次いで、 装置壁面を負のバイアスにすることで、 壁面付近のプラズマ密度を高く した。 バイアス値と、 ウェハおよび壁面 におけるシリコン酸化膜のエッチンググレート比の関係を表 3に示す。
【表 3】
Figure imgf000011_0001
*表 1 と同じ 負のバイアスを加えることにより、 ウェハ面と装置内壁のエッチング レート比を大きくすることができた。 本実施例ではエッチングレート比 は最大で 2 5程度となった。
(実施例 4 )
第 9図に示す装置を用いて実験した。 第 9図において、 第 7図と同一 符号は同一要素を示し、 1 4はウェハ処理装置、 1 5、 1 6はガス導入 系、 1 7は邪魔板である。 3系統のガス導入系 4、 1 5、 1 6を持ち、 そのうちの 2系統 4、 1 5はプラズマ化できる機能を有する。 試料ウェハ 2および装置内壁は第 7図の実施例同様加熱することができ、 ガス導入系よリ導入するガスを 変えることで、 ウェハ 2および装置内壁へ所望の薄膜を形成することが できる。 また、 ウェハ面、 装置内壁の温度分布や、 導入ガスの種類や成 分比等を自由に変化させることができる。
ガス導入系 1 6よリシラン系ガスと酸素ガスを導入し、 ウェハおよび 装置内壁に酸化シリコン膜を形成した。 ウェハ面および装置内壁の温度 をほぼ等しく し、 ガス導入系 4および 1 5よリ異なった流量で三フッ化 塩素をプラズマ化せずに導入した。 ウェハ面と装置内壁に形成された酸 化シリコン膜のエッチングレート比を測定した結果を表 4に示す。
【表 4】
Figure imgf000012_0001
* 1 表 1 と同じ * 2 単位 m 1ノ分 * 3 邪魔板胶置 エッチングレートの比が最大で 1 2程度となった。 また、 可動の邪魔 板 1 7を設けて実験したところ、 より良好な結果が得られた。 これは、 ガスが混合しにく くなつたためで、 実用的に混合しにく くする方法は他 にもいろいろと考えられるであろう。 (実施例 5 )
第 9図に示した装置を用いて実験した。 ガス導入系 1 6よ りシラン系 ガスと酸素ガスを流し、 ウェハおよび装置内壁にシリコン酸化膜を形成 した。 ウェハ面および装置内壁の温度をほぼ等しく し、 ガス導入系 1 5 よリプラズマ化しない三フッ化塩素を装置内壁に、 ガス導入系 4よリプ ラズマ化した三フッ化窒素をウェハ面に導入した。 ウェハ面と装置内壁 に形成された酸化シリコン膜のエッチングレー卜比を測定した結果を表 5に示す。
【表 5】
Figure imgf000013_0001
氺 表 1と同じ * 2 単位 m lノ分 エッチングレートの比が最大で 2 5程度となった。
(実施例 6 )
第 9図に示した装置を用いて実験した。 ガス導入系 1 5よりシラン系 ガスと酸素ガスを導入し、 ウェハおよび装置内壁に酸化シリコン膜を形 成した。 ウェハ面および装置内壁の温度をほぼ等しく し、 ガス導入系 1 5よりプラズマ化した 1 0 0 %三フッ化窒素ガスを装置内壁に、 ガス導 入系 4よりプラズマ化した 5〜 3 0 %三フッ化窒素ガス （他は A rガス） をウェハ面に導入した。 各ガスの流量を等しく し、 ウェハ面と装置内壁 /027 1
1 2 に形成された酸化シリコン膜のエッチングレー卜比を測定した結果を表 6に示す。
【表 6】
Figure imgf000014_0001
*表 1 と同じ エッチングレートの比が最大となるもので 1 1 となった。
(実施例 7 )
第 9図に示した装置を用いて実験した。 ガス導入系 1 5よリシラン系 ガスと酸素ガスを導入し、 ウェハおよび装置内壁に酸化シリコン膜を形 成した。 ウェハ面および装置内壁を異なった温度に制御して、 ガス導入 系 4および 1 5より異なった流量で三フッ化塩素をプラズマ化せずに導 入した。 ウェハ面と装置内壁に形成された酸化シリコン膜のエッチング レー ト比を測定した結果を表 7 に示す。
【表 7】
Figure imgf000014_0002
* 表 1 と同じ * 2 単位 m 1 Z分 エッチングレ一卜の比が最大で 5 5程度となり、 本発明実施例の中で は最大となった。 すなわち、 いくつかの手法を組み合わせることで本発 明の効果を高めることができるものである。
(実施例 8 )
第 1 0図に示すようにウェハ 1 8上に酸化膜 1 9を形成し、 レジスト 2 0を塗布しリソグラフィによリ孔部 2 1 を形成した後、 酸化膜を ドラ ィエッチングしレジストを除去してコンタク トホール 2 2を形成した。 第 9図に示した装置で装置内壁のみに酸化シリコン膜を形成した後、 コンタク トホール 2 2を形成した上記ウェハ 1 8を装着し、 実施例 5 N 0 . 2 4に示した条件で三塩化フッ素ガスおよびプラズマ化したョフッ 化窒素ガスを導入しクリーニングを行なった。 この処理によリコンタク トホール 2 2底部の自然酸化膜が除去できたので、 引き続き同一チャン ノ （ 1 4 ) でウェハ 1 8上にポリシリコン膜を形成した。 ウェハ 1 8を 取り出しポリシリコンのパターンニング等を行ないコンタク ト抵抗を測 定したところ、 装置内壁クリーニングを行なわずに通常の三フッ化窒素 ガスプラズマのみで処理した比較例と比べてほぼ同等の値が得られた。 また、 装置内壁の酸化シリコン膜はほぼ除去されていた。 ウェハのドラ ィ洗浄に引き続き成膜を行なうこと、 置クリーニングの両方が十分な 効果をもって実現できることを実証した。
(実施例 9 )
第 1 1図に示すようにウェハ 1 8上にポリシリコン膜 2 3を形成した 後、 レジスト 2 0を塗布しリソグラフィによリ孔部 2 1 を形成した。 第 9図に示した装置で装置内壁のみにポリシリコン膜を形成した後、 上記ウェハ 1 8を装着し、 ガス導入系 4より塩素ガスを導入しキヤビテ ィによりプラズマ化し、 ウェハ 1 8上のポリシリコンを第 1 0図に示す ようにエッチングした。 エッチング終了後、 反応生成物による残渣が残 つていることを電子顕微鏡にて観測した。 次に実施例 1 N o . 2に示し た条件すなわち、 ウェハ温度 3 0 0 °C、 装置内壁温度 4 0 0 °Cとして三 フッ化塩素ガスを導入した。 処理終了後、 ウェハ 1 8を電子顕微鏡によ リ観察したところ、 反応生成物による残渣は完全に除去されていた。 ま た、 装置内壁の付着物もほぼ除去されていた。
(実施例 1 0 )
第 1 2図に示すようなウェハ反転機構 2 7を有する ドライエッチング 装置 2 4を用いて、 以下の実験を行なった。 なお、 2 5はアンテナ、 2 6はプラズマ発生用電源である。
ウェハ 2が処理される場合ウェハは第 1 2図 （ a ) に示す位置にある。 処理終了後ウェハ 2は第 1 2図 （ b ) に示す位置に移動し、 ウェハ反転 機構 2 7によりチャックし、 第 1 2図 （ c ) に示すように反転させる。 反転後、 ウェハ 2は第 1 2図 （ a ) に示す位置に移動し、 処理が実行さ れる。
装置内壁のみにポリシリコン膜を形成した後、 実施例 9で用いたのと 同様のウェハ 1 8を装着し、 ガス導入系 4より塩素ガスを導入しプラズ マを発生させ、 ウェハ 1 8上のポリシリコンを第 1 1図に示すようにェ ツチングした。 エッチング終了後、 ウェハ反転機構 2 7によりウェハ 1 8を反転させ、 ガス導入系 4より三フッ化塩素を導入する。 ただし、 ゥ ェハ温度は 3 3 0 °C、 装置内壁の温度は 4 0 0 °Cとして実験した。 ゥェ ハ温度を実施例 9に比べ高く したのは、 ウェハ裏面の処理では集積回路 面に比べ反応速度を大きくできるからである。 処理終了後、 電子顕微鏡 装置内で特性 X線を測定し （E P M A測定） 、 ウェハ裏面の元素分析を 行なったところ、 処理前に観測された A 1、 W、 F e等の汚染が除去さ れていることを確認した。 また、 装置内壁の付着物もほぼ除去されてい た。 (実施例 1 1 )
本発明によるモニタ機能付き、 洗浄、 成膜一貫処理装置の一例を第 1 3図に示す。 第 1 3図において、 2 8は成膜室、 2 9はモニタ室、 3 0 はゲートバルブ、 3 1は試料台、 3 2は加熱用ランプ、 3 3はモニタで ある。
試料ウェハ 2は加熱用ランプ 3 2で加熱でき、 装置内壁はヒータ 7に より加熱できる機能を有する。 また、 成膜用ガスはガス導入系 1 5より、 クリ一ニングガスはガス導入系 4よリ導入することができる。 試料ゥェ ハ 2および装置壁面の温度を制御して、 クリーニング用ガスをガス導入 系 4より導入することで、 ウェハ 2および装置壁面のクリーニングを同 時に行なう。 クリーニング終了後、 ウェハ 2をモニタ室 2 9に移し、 モ ニタ 3 3によリ表面清浄度を評価する。 十分な清浄度にあればウェハ 2 を成膜室 2 8に移し、 ガス導入系 1 5よリ成膜用ガスを導入し加熱用ラ ンプ 3 2で加熱することでウェハ 2上に成膜することができる。 清浄度 が不十分であれば、 ウェハ 2を成膜室 2 8に移し再びクリーニングを行 ない、 再チェック後成膜する。
(実施例 1 2 )
本発明によるモニタ機能付き、 ドライエッチング、 洗浄一貫処理装置 の一例を第 1 4図に示す。 第 1 4図において、 第 7図と第 1 3図との同 —符号は同一要素を示し、 3 4はドライエッチング室である。
試料ウェハ 2は加熱試料台 3で加熱でき、 装置内壁はヒータ 7により 加熱できる機能を有する。 また、 エッチング用ガスはガス導入系 4より、 クリーニングガスはガス導入系 4および 1 5よリ導入すめことができる。 試料ウェハ 2のドライエッチングを行なった後、 試料ウェハ 2および装 置壁面の温度を制御してクリーニング用ガスをガス導入系 4および 1 5 より導入することで、 ウェハ 2および装置壁面のクリーニングを同時に 行なう。 クリーニング終了後、 ウェハをモニタ室 2 9に移し、 モニタ 3 3により表面清浄度を評価する。 十分な清浄度にあればウェハを次工程 に移す。 清浄度が不十分であれば、 ウェハ 2をエッチング室 3 4に移し 再びクリ一二ングを行ない、 再チェック後次工程に移す。 産業上の可能性
本発明によれば、 ウェハ洗浄および装置内壁クリ一ニングが同時にで きるので、 スループッ トを高めることができ、 半導体装置を低コストで 製造することができ、 産業上の利用可能性は極めて大きいものがある。

Claims

請 求 の 範 囲
1 . 半導体製造装置内の装置内壁に形成された付着物の除去および半 導体ウェハの清浄化をドライ洗浄によリ同時あるいは逐次的に行なう 工程と、 当該半導体ウェハの処理を行なう工程からなることを特徴と する半導体装置の製造方法。
2 . スパッタ， C V D等の成膜装置における装置内壁に形成された付 着物の除去および半導体ウェハの清浄化をドライ洗浄によリ同時ある いは逐次的に行なった後、 当該半導体ウェハにスパッタ， C V D等の 成膜を行なうことを特徴とする半導体装置の製造方法。
3 . 半導体ウェハのドライエッチングを行なった後、 装置内壁に形成 された付着物の除去および当該半導体ウェハの清浄化をドライ洗浄に よリ同時あるいは逐次的に行なうことを特徴とする半導体装置の製造 方法。
4 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にお いて、 ウェハおよび装置内壁等の温度分布を制御してクリ一ニングガ スを流すことにより、 ウェハおよび装置内壁を同時あるいは逐次的に 清浄することを特徴とする半導体装置の製造方法。
5 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にお いて、 プラズマ分布を制御することにより、 ウェハおよび装置内壁等 を同時あるいは逐次的に清浄することを特徴とする半導体装置の製造 方法。
6 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にお いて、 装置壁面等を負のバイアスとしてプラズマを形成することによ リ、 ウェハおよび装置内壁等を同時あるいは逐次的に清浄することを 特徴とする半導体装置の製造方法。
7 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にお いて、 ガスの流れを制御することにより、 ウェハおよび装置内壁等を 同時あるいは逐次的に清浄することを特徴とする半導体装置の製造方 法。
8 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にお いて、 可動の邪魔板を設けることによりガスの流れを制御してウェハ および装置内壁等を同時あるいは逐次的に清浄することを特徴とする 半導体装置の製造方法。
9 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程にい て、 ウェハおよび装置内壁等にそれぞれ異なるガスを流すことにより、 ウェハおよび装置内壁等を同時あるいは逐次的に清浄することを特徴 とする半導体装置の製造方法。
1 0 . 半導体ウェハの成膜、 ドライエッチング等を行なう製造工程に おいて、 ウェハおよび装置内壁等に流れるガス成分およびガス濃度を 制御することにより、 ウェハおよび装置内壁等を同時あるいは逐次的 に清浄することを特徴とする半導体装置の製造方法。
1 1 . 請求の範囲 4乃至 1 0記載の構成を組み合わせて用いることを 特徴とする半導体装置の製造方法。
1 2 . 請求の範囲 4乃至 1 1いずれかに記載の方法により、 ウェハの 裹面および装置内壁等を同時あるいは逐次的に清浄することを特徴と する半導体装置の製造方法。
1 3 . ドライエッチング等を行なった後、 ウェハを反転して装着し、 請求の範囲 4乃至 1 1いずれかに記載の方法により、 ウェハの裏面お よび装置内壁等を同時あるいは逐次的に清浄することを特徴とする半 導体装置の製造方法。
1 4 . エッチング等を行なった後、 請求の範囲 4乃至 1 1いずれかに 記載の方法によリウェハおよび装置内壁等を同時あるいは逐次的に清 浄した後、 ウェハを反転して装着し、 請求の範囲 4乃至 1 1いずれか に記載の方法によリウェハ衷面および装置内壁等を同時あるいは逐次 的に清浄することを特徴とする半導体装置の製造方法。
1 5 . ウェハ処理のみを所定枚行なった後、 請求の範囲 4乃至 1 4い ずれかに記載の処理を行なうことを特徴とする半導体装置の製造方法,
1 6 . ウェハ、 装置内壁の状態をモニタすることにより請求の範囲 2 乃至 1 5いずれかに記載のクリーニング処理を終了させることを特徴 とする半導体装置の製造方法。
1 7 . 成膜手段及びウェハおよび装置内壁等のクリ一二ングを同時あ るいは逐次的に行なうクリ一二ング手段を備えてなる成膜装置。
1 8 . ドライエッチング手段及びウェハおよび装置内壁等のクリ一二 ングを同時あるいは逐次的に行なうクリーニング手段を備えてなるド ライエッチング装置。
1 9 . 請求の範囲 1 8記載のドライエッチング装置において、 ウェハ を反転する手段を有することを特徴とするドライエッチング装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004500958A (ja) * 2000-06-28 2004-01-15 デピュイ　インターナショナル　リミテッド 外科手術用器具を位置決めするための装置
CN109326541A (zh) * 2018-09-29 2019-02-12 德淮半导体有限公司 半导体工艺装置及其工作方法
CN112609168A (zh) * 2020-11-30 2021-04-06 中威新能源(成都)有限公司 一种快速清洗大面积真空腔室内累积薄膜的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003243974A1 (en) 2002-06-25 2004-01-06 Tokyo Electron Limited Substrate processing device
JP5751895B2 (ja) * 2010-06-08 2015-07-22 株式会社日立国際電気 半導体装置の製造方法、クリーニング方法および基板処理装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01298181A (ja) * 1988-05-25 1989-12-01 Hitachi Ltd ドライエッチング方法
JPH02306626A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 基板処理方法
JPH0462921A (ja) * 1990-06-29 1992-02-27 Miyazaki Oki Electric Co Ltd 半導体材料の裏面エッチング方法
JPH05109702A (ja) * 1991-10-15 1993-04-30 Nec Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01298181A (ja) * 1988-05-25 1989-12-01 Hitachi Ltd ドライエッチング方法
JPH02306626A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 基板処理方法
JPH0462921A (ja) * 1990-06-29 1992-02-27 Miyazaki Oki Electric Co Ltd 半導体材料の裏面エッチング方法
JPH05109702A (ja) * 1991-10-15 1993-04-30 Nec Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004500958A (ja) * 2000-06-28 2004-01-15 デピュイ　インターナショナル　リミテッド 外科手術用器具を位置決めするための装置
CN109326541A (zh) * 2018-09-29 2019-02-12 德淮半导体有限公司 半导体工艺装置及其工作方法
CN112609168A (zh) * 2020-11-30 2021-04-06 中威新能源(成都)有限公司 一种快速清洗大面积真空腔室内累积薄膜的方法
CN112609168B (zh) * 2020-11-30 2023-06-06 中威新能源(成都)有限公司 一种快速清洗大面积真空腔室内累积薄膜的方法

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