WO1998001861A1 - Memoire remanente a semi-conducteurs - Google Patents

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WO1998001861A1
WO1998001861A1 PCT/JP1996/001907 JP9601907W WO9801861A1 WO 1998001861 A1 WO1998001861 A1 WO 1998001861A1 JP 9601907 W JP9601907 W JP 9601907W WO 9801861 A1 WO9801861 A1 WO 9801861A1
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WO
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data
memory cell
memory
nonvolatile semiconductor
line
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PCT/JP1996/001907
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Naoki Yamada
Hiroshi Sato
Tetsuya Tsujikawa
Kazuyuki Miyazawa
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Hitachi, Ltd.
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    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Definitions

  • the present invention relates to a technique particularly effective when applied to a storage method of multi-valued information in a semiconductor memory device and a nonvolatile semiconductor memory device.
  • the present invention relates to a nonvolatile memory device capable of electrically erasing a plurality of stored information at once. This is simply referred to as flash memory).
  • the flash memory uses a nonvolatile memory element having a control gate and a floating gate as a memory cell, and the memory cell can be constituted by one transistor.
  • the drain region of the non-volatile memory element is set to, for example, about 4 V (volt), and a node connected to the control gate CG is connected. Is set to about 110 V, the charge is extracted from the floating gate FG by the tunnel current, and the threshold voltage becomes low (logic "0").
  • the cell region, drain region and source region are set to about -3 V, and the control gate CG is set to a high voltage such as 1 OV to generate a tunnel current. Negative charge is injected into the floating gate FG to set the threshold to a high state (logic "1"). As a result, one bit of data is stored in one memory cell.
  • multi-valued memory By the way, the concept of so-called “multi-valued” memory has been proposed in which two or more bits of data are stored in one memory cell in order to increase the storage capacity.
  • An invention relating to this multi-valued memory includes Japanese Patent Application No. 7-14031.
  • An object of the present invention is to provide a multi-value storage type nonvolatile semiconductor memory device and a driving method capable of reducing the number of read-line accesses at the time of overnight reading and reducing the reading time.
  • each data of a plurality of bits is stored in one memory cell.
  • the bits are written separately according to the address signal or the control signal and are stored hierarchically. In this case, multiple bits of data may be successively written to one memory cell, or one bit of data may be written to all memory cells one bit at a time. The remaining bits of data may be sequentially overwritten in each memory cell.
  • FIG. 1 is an explanatory diagram showing a concept (configuration of an address space) of a data storage method of a multilevel flash memory according to the present invention.
  • FIG. 2 is a block diagram showing one embodiment of the multi-level flash memory according to the present invention.
  • FIG. 3 is an explanatory diagram showing a relationship between threshold values of memory cells and stored data in the multi-level flash memory according to the present invention.
  • FIG. 4 is an explanatory diagram showing the relationship between hierarchically stored data of memory cells in a multi-valued flash memory according to the present invention and Z addresses for distinguishing the data.
  • FIG. 5 is an explanatory diagram showing a change in the threshold value of the memory cell at the time of writing and erasing in the multilevel flash memory according to the present invention.
  • FIG. 6 is a circuit diagram showing a specific example of the memory array.
  • FIG. 7 is a circuit diagram showing a specific example of the data latch circuit.
  • FIG. 8 is a flowchart showing a procedure for reading multi-level flash memory according to the embodiment.
  • FIG. 9 is a timing chart showing the timing of signals in the memory when reading multi-level flash memory according to the embodiment.
  • FIG. 10 is a flowchart showing a procedure for writing the multi-level flash memory according to the embodiment.
  • FIG. 11 is a timing chart showing the timing of signals in the memory array when writing multi-valued flash memory according to the embodiment.
  • FIG. 12 is a flowchart showing a data erasing procedure of the multi-level flash memory according to the embodiment.
  • FIG. 13 is a block diagram illustrating an example of a system using the multi-level flash memory according to the embodiment.
  • FIG. 14 is a block diagram showing an outline of a second embodiment of the multilevel flash memory according to the present invention.
  • FIG. 15 is a timing chart showing the time-division method of the third embodiment of the multi-level flash memory according to the present invention.
  • FIG. 16 is an explanatory diagram showing an example of an address configuration in the fourth embodiment of the multilevel flash memory according to the present invention.
  • FIG. 17 shows another embodiment of the memory array of the multilevel flash memory according to the present invention.
  • FIG. 18 is a circuit diagram showing another embodiment of the multi-level flash memory memory array according to the present invention.
  • FIG. 19 is a circuit diagram showing another embodiment of the memory array of the multilevel flash memory according to the present invention.
  • FIG. 20 is a circuit diagram showing another embodiment of the multi-level flash memory memory array according to the present invention.
  • FIG. 21 is a schematic diagram showing a structure of a memory cell used in the flash memory according to the embodiment and a bias condition when the threshold voltage is set to a low state (logic “0”).
  • FIG. 22 is a schematic diagram showing a structure of a memory cell used in the flash memory of the embodiment and a bias condition when a threshold voltage is set to a high state (logic "1").
  • FIG. 23 is an explanatory diagram showing the relationship between the threshold value of the 4-level memory cell and the 2-bit storage data in the prior application.
  • FIG. 1 shows a concept of an address space in a memory to which a multi-value can be stored in one memory cell to which the present invention is applied.
  • the present invention is configured such that one memory cell can be selected by an X address and a Y address, similarly to the address method in a conventional general semiconductor memory.
  • a plurality of bits in one memory cell one bit is "0" or "1" data can be selected or specified by an address (hereinafter referred to as Z address) different from the above X and Y addresses (hereinafter referred to as 3).
  • Z address an address
  • 3 X and Y addresses
  • Dimensional address method There are three ways to assign a Z address in the three-dimensional address system: (1) a method of sharing input pins with X and Y addresses, (2) a method of providing independent dedicated input pins, and (3) a command code.
  • a method of including and inputting can be considered.
  • the X address and the address have different numbers of bits. Since there is an excess, there is a method of inputting using the surplus pins, or an address multiplexing method of inputting X, ⁇ , ⁇ addresses from a common pin in a time-division manner.
  • a method of sharing the pins a method of sharing the input and output pins of data and command code in addition to the X, ⁇ , and ⁇ addresses described above is also conceivable.
  • the method of providing an independent dedicated input pin (2) can be used as a control signal or a selection signal instead of an address signal depending on the viewpoint (particularly, the number of bits of data stored in one memory cell is limited).
  • the address for identifying this may be one bit
  • the signal for identifying the bit in the memory cell should be affected by its name. Should be judged practically.
  • Fig. 2 shows a block diagram of an embodiment in which the method of providing an independent dedicated input pin (2) of the above access methods is applied to a flash memory.
  • the memory of this embodiment switches operation modes such as data writing, reading, and erasing according to a command code input from an external controller or the like, and changes an input pin of the command code. It is configured to share with the data input / output bin I / O.
  • 10 is a memory array in which memory cells consisting of MOSFETs with floating gates are arranged in a matrix, 11 is a multiplexer connected to I / O pin I0, and 12 is a multiplexer 1 1 Data input buffer to which write data is input via 1; 13 is a data output buffer that outputs data read from memory array 10 via I / O pin I0; 14 is external A command decoding control circuit that decodes a given command code to form an internal control signal, and the command decoding control circuit 14 responds to the command based on the decoding result of the command code. It has a control function (sequencer) that sequentially forms and outputs control signals to each circuit in the memory, and provides command commands.
  • control function sequencer
  • This control function is, for example, a series of micro-commands necessary to execute a command (instruction), similar to the control unit of a microprogram-type CPu. It consists of a ROM (Lead-On-Memory) in which the instruction group is stored, generates the head address of the microphone opening instruction group corresponding to the command code, and gives it to the micro ROM to start the microphone opening program. It can be configured as follows.
  • reference numeral 15 denotes an X address input from the outside, which is decoded, and one of the read lines in the memory array 10 is set to a selected level and input.
  • An X address decoder that determines the selection level (V ewl ⁇ 3, V rwl ⁇ 3, V wvl ⁇ 3, V wwl ⁇ 3, V evl ⁇ V ev3) according to the Z address, 16 is an externally input
  • the Y address decoder 17 that decodes the Y address and forms a selection signal is connected to each data line in the memory array 10 to detect and write the level of the data line.
  • a sense latch circuit having a number of sense amplifiers corresponding to the number of data lines for holding data and driving to a potential corresponding to the data, 18 is selectively provided by a selection signal from the Y address decoder 15 described above. This is a column switch column that is turned on and connects a data line corresponding to the Y address in the memory array 10 to the data input buffer 12 or the data output buffer 13.
  • the multilevel flash memory of this embodiment takes in a control signal input from the outside and supplies a control signal buffer circuit 19 to the command decoding control circuit 14 and an external control signal buffer circuit 19. Based on the supplied power supply voltage Vcc, a voltage required inside the chip, such as a read voltage Vrwl to 3, a write voltage Vwwl to 3, an erase voltage Vewl to 3, a verify voltage Vevl to 3, is generated.
  • An internal power supply generation circuit 20 composed of a charge pump, etc., and a sense latch train 1 for writing or erasing these voltages according to the operating state of the memory.
  • a pass judgment circuit 21 for judging whether writing or erasing is completed based on the data of No. 7 is provided.
  • the command decoding control circuit 14 has a function of forming and outputting a ready-busy signal RB indicating whether or not the internal circuit and the outside are accessible from the outside. I have.
  • control signal buffer circuit 19 switches the multiplexer 11 according to the control signal input from the outside, and distinguishes the signal input from the input / output pin IZO to the data input buffer 1. 2 or to the command decoding control circuit 14.
  • Control signals externally input to the flash memory of this embodiment include, for example, a reset signal RES ⁇ chip select signal CE, a write control signal WE, an output control signal OE, a command code, and a command code. Commands that indicate that it is valid include the 'data' enable signal CDE and the serial clock SC.
  • the flash memory of this embodiment reads out the data of one word line held in the sense latch circuit 17 to the outside in synchronization with the clock SC, or inputs the data from the outside.
  • the configuration is such that the write data for one row can be transferred to the sense latch row 17 in synchronization with the clock SC. In this case, the Y address is not required.
  • Figure 3 shows the relationship (definition) between the stored data (two bits) and the threshold distribution of the element when four values are stored in one memory cell.
  • each memory cell is written so as to take one of four threshold values of ⁇ or less, ⁇ to ⁇ , ⁇ to D, and r or more.
  • a memory cell having a threshold value equal to or less than ⁇ by a writing method described later has a threshold value of ⁇ ⁇ ⁇ , a cell storing 2-bit data “01”.
  • the memory cell thus constructed is a cell for storing 2-bit data "00”
  • a memory cell having a threshold of ⁇ r is a cell for storing 2-bit data "10".
  • a memory cell having the above threshold is defined as a cell that stores 2-bit data "11".
  • the previous bit is the bit that was written earlier in time (hereinafter referred to as draft data), and the later bit is later in time. It means the contents of the bit (hereinafter referred to as “overwrite data”) written from the beginning.
  • draft data the bit that was written earlier in time
  • overwrite data the contents of the bit (hereinafter referred to as “overwrite data”) written from the beginning.
  • Fig. 5 A
  • all memory cells are set to the erased state (threshold value is the second lowest, about 1.7 V, stored data "00") before writing data.
  • threshold value is the second lowest, about 1.7 V, stored data "00"
  • all the memory cells may be set to the highest threshold value "11" first and then returned to the erase state "00".
  • the draft data is written.
  • the memory cell whose data to be stored is “1” is biased as shown in FIG. 5B, and the threshold of the erased memory cell having a threshold value of 1.7 V is applied. Write so that the value is the highest, about 2.8V.
  • the reference line level is set to rl and a verify operation is performed.
  • the memory of this embodiment is such that all the memory cells are subjected to only this draft data and do not write overwrite data, and read is performed by setting the read line level to. It can also be used in various ways.
  • the Z address is always "0" (or "1"). If the storage area corresponding to each of "0" and "1" of the Z address is defined as one brain, the above method is equivalent to using only one plane.
  • the threshold value of the memory cell to which data "1" is to be written may be increased by selectively increasing the threshold value of the memory cell to which data "1" is to be written, among the "00" memory cells. It is also possible to raise the threshold value of all the memory cells in the "00" state and then perform the operation of lowering only the threshold value of the memory cell whose draft is "0".
  • a bias is applied to the memory cell in a direction of lowering the threshold value, and the state where the threshold value is smallest ( Threshold about 1. OV, shift to stored data "01"), and if draft data is "'1" and overwrite data is "0", lower the threshold for memory cells.
  • the state shifts to the second highest threshold state (threshold: about 2.3 V, stored data "10"). Is set to "0” and the overwrite data is set to "1" before writing, and the draft data is set to "1” and the overwrite data is set to "0".
  • the bias voltage or the write pulse width may be different because the write characteristics are different.
  • the bias that changes the threshold value for the memory cell Is not applied to the data line. Verification after writing is performed with the word line levels set to ⁇ and r0, respectively. Table 1 shows how the threshold of the memory cell changes with the above write operation. The threshold value of each memory cell is Vthl, Vth2, Vth3, Vth4 (Vthl ⁇ Vth2 ⁇ Vth3 ⁇ Vth4). ⁇ table 1 ⁇
  • the stored data "10” is down-written to change the threshold value to the second lowest state ("00"). Moreover, as will be described later, it is possible to erase only the overwritten data and erase only the draft data. Verification after erasing is performed by setting the word line level to ⁇ and ⁇ 0.
  • FIG. 6 shows a specific example of the memory array 10.
  • the memory array of this embodiment is composed of two mats, the sense latch circuit SLT is arranged between the two mats, and the data lines in the non-selected mats are replaced with the data lines in the selected mats. Half precharge to half the charge level is performed, and the sense latch circuit is configured to detect data differentially. Therefore, since the memory array is symmetric with respect to the sense latch circuit SLT, only the sense latch circuit SLT and one side mat are shown in FIG.
  • the memory array 10 of this embodiment has ⁇ memory cells (MOSFETs having a floating gate) MC arranged in a column direction and having a source and a drain connected in common.
  • a plurality of memory columns MC C including 1 to MC n are arranged in the row direction (word line WL direction) and the column direction (main data line DL direction).
  • Each memory column MCC has n memory cells MC 1!
  • the drain and source of VI Cn are connected to a common sub-data line SDL and a common sub-source line SSL, respectively, and the sub-data line SDL is connected to a switch MOSFET.
  • the main line DL is connected to the main line DL via Qsl
  • the sub-source line SSL is connected to a ground point or a negative voltage via the switch MOS FET Qs2 and the common source line CSL.
  • those arranged in the line direction are formed in the same cell region WELL on the semiconductor substrate, and when the threshold value of the memory cell is increased, the cell region is formed.
  • a negative voltage such as —3 V
  • a voltage such as 1 OV
  • light-up is enabled.
  • all the switch MOSFETs Qsl and Qs2 that share the cell area are turned on, and a negative voltage of -3 V is applied to the source and drain of each memory cell. Is configured.
  • a negative voltage such as 11 OV is applied to the mode line connected to the selected memory cell, and the main data corresponding to the selected memory cell is applied.
  • the line DL is set to a potential such as 4 V, and the switch MOSFET Qsl on the sub data line SDL to which the selected memory cell is connected is turned on, and 4 V is applied to the drain region.
  • the switch on the sub source line SSL is set to a potential such as 4 V.
  • MOSFET Qs2 is turned off.
  • a voltage such as 15 V, 2.0 V, or 2.5 V is applied to the word line to which the selected memory cell is connected.
  • the switch MOSFET Qs2 on the sub-source line SSL is turned on, and the ground potential is applied.
  • the sense latch circuit SLT connected to one end of the main data line DL.
  • the sense latch circuit SLT detects and holds the level of the data line at the time of reading, and holds the write data at the time of writing, and applies a potential corresponding to the data to the data line.
  • FIG. 7 shows a specific example of the above-mentioned sense latch circuit SLT connected to the data line.
  • the sense latch circuit SLT is an input / output terminal of two CMOS inverters.
  • the sense amplifiers SA are interconnected with each other. Then, between the sense amplifier SA and the memory array 10, the precharge MOSFETs Q p 0 and Q p 1, one input / output terminal of the sense amplifier SA and the main data line DL are disconnected.
  • Possible data transfer MOSFETs Qt0, Qtl, Data inverting circuit DIC, Reset MOSFETs Qro, Qrl, MO SFET Qj for all judgment, Column switch MOSFET Qc, Data filter for draft data recognition Circuit DFC etc. are provided.
  • the data line precharge MOSFET Qp, the data transfer MOSFET Qt, the data inverting circuit DIC, and the reset MOSFET Qr are shown two by two because they are connected to the odd-numbered data. This is because those that are connected to the even data lines are shown separately.
  • the selection signal from the Y decoder circuit is applied to the gate of the column switch MOSFET Qc, and the data line is connected to the data input buffer and the data via the column switch MOSFET Qc and the input / output line I / O. Connected to output buffer.
  • each sense amplifier SA is connected to a common power supply line and a ground line, and a switch M ⁇ SFET for power supply / cutoff is provided on the power supply line and the ground line.
  • the sense amplifier SA is activated by turning on this MOSFET, and deactivated by turning it off.
  • the source terminals of the precharge MOSFETs Qp0 and Qpl are connected to the main data line DL, the drain terminals are connected to the voltage supply lines VL0 and VL1, and the gate terminals are connected to a precharge control signal RP C0.RP. Since C1 is applied, the main data line DL is charged to a level like IV by being turned on at the time of data reading.
  • the above data transfer MOS FETs Qt0 and Qt ⁇ are connected between the main data line DL in the memory array 10 and the main data line DLs on the sense amplifier SA side and transferred to the gate terminal.
  • the control signals TRO and TR1 are applied.-Turned on after the rise of the lead line, and the data line level is transmitted to the sense amplifier SA to amplify it. Transmits data to main data line DL.
  • the data inversion circuit DIC includes a main data line DL and a voltage supply line U.
  • Qd 2 is connected in series with each of the MOSFETs, and control signals PC 0 and PC 1 are applied to the gate terminal of Qd 1 and the gate terminal of Qd 2 is connected to the gate terminal of Qd 2.
  • the main data line DLs on the sense amplifier SA side is connected.
  • the drain terminals of the reset MOSFETs Qr0 and Qr1 are connected to the main data line DLs, the source terminals are connected to the ground lines GL0 and GL1, and the gate terminals are connected to the data reset signals RSAO and RSA1. Is applied, and when this is turned on, the main data line DLs is discharged to the ground potential.
  • the all-determination MOS FET Qj is connected between the sensing lines ECO and EC1 and the ground line GL2, and the gate terminal is connected to the main data line DLs on the sense amplifier SA side. Connected and the sensing line EC O
  • a current sense circuit CSC constituting the all-judgment circuit 21 is connected to one end of EC1, and all the read data becomes “0" by detecting whether or not all the data lines are at the oral level. It is configured to be able to determine that That is, if at least one of the read data is "1", the corresponding MOSFET TQ j is turned on and a current flows to the ground point through the sensing lines EC0 and EC1, so that the current sense circuit CSC Can be detected.
  • the data filter circuit DFC for recognizing draft data includes MOSFETs Q f 1 and Q f 2 connected in series between the voltage supply line D CP and one input / output terminal of the sense amplifier SA, respectively.
  • a transmission MOS FET Qf3 is connected in series with the column switch MOSFET Qc, and the control signal DC0 is applied to the gate terminal of the MOSFET Qfl and the control signal DC1 is applied to the gate terminal of the Qf2.
  • FIG. 9 shows how the signal lines in the memory array and the sense latch circuit change when data is read.
  • the reference numerals shown in the figure correspond to the reference numerals of the signals shown in FIG. 6 and FIG. R or L at the end of each code is a code for identifying which of the mats on both sides (left and right) of the sense latch circuit is the signal.
  • PRL and PRR are data line precharge signals and correspond to the symbol RPC in FIG. DPB is an on / off control signal for the sense latch power supply.
  • the read operation is started by externally inputting a read command. If the input command is a read command, first, an address signal input following or in parallel with the command is fetched (step S1). Then, it is determined whether the data to be read is the draft data in the memory cell or the overwriting data based on the Z address among the fetched addresses (step S2). If it is determined that the draft data is to be read, the word line level is set to the intermediate read level, the main data line DL is precharged, the X address is decoded, and the read line WL is set. Start up (Steps S 3 and S 4). At this time, the switch MOSFET Qsl on the sub data line is turned on.
  • the level of the data line is held or discharged according to the draft data of the memory cell connected to the selected memory cell line, and the switch MOSFET on the sub-source line is held.
  • the level of the data line is transmitted to the sense amplifier SA by using Qs2 and the data transfer MOSFET Qt, and power is supplied to the sense amplifier to activate it (step S5).
  • the read data is amplified and held in the sense amplifier, so that the column switch Qc is turned on to send the read data to the data output buffer and output it to the outside (step S6).
  • step S2 when it is determined in step S2 that the data to be read is the overwrite data in the memory cell, the process proceeds to step S7, and the level of the line is set to the highest level.
  • the high read level r is set, the main data line DL is precharged, the X address is decoded, and the word line WL is activated (step S8).
  • the level of the data line is transmitted to the sense amplifier SA, and the sense amplifier is activated to amplify the read data (step S9).
  • the data inverting circuit D 1 C is controlled to invert the data on the data line using the data held in the sense amplifier SA, and this is used as a precharge operation at the next read ( Step S10).
  • the level of the word line is set to ⁇ , which is the lowest read level, the X address is decoded, and the word line WL is activated (steps S11, S12). Then, the level of the data line is transmitted to the sense amplifier S #, and the read data is amplified by the sense amplifier (step S13).
  • the data inversion circuit DIC is controlled to invert the data on the data line using the data held in the sense amplifier SA (step S14). Then, when this data is amplified again by the sense amplifier SA, the desired overwrite data is held in the sense amplifier, so that the column switch Qc is turned on and the data is read out to the data output buffer and sent to the outside. Output (step S15).
  • Table 2 shows that the memory cells whose stored data are “01”, “00”, “10”, and “11” in steps S8 to S15 are overwritten.
  • L and H indicate how the level of the data line changes when the data is read out.
  • L indicates that the data line is at low level
  • H indicates that the data line is at high level.
  • the lowermost column shows the data line level when the draft data (001 1) was read from the memory cell having the same storage data as above, with the word line level as. From Table 2, it can be understood that accurate data reading is performed by the control according to the flow of FIG. [Table 2]
  • FIG. 11 shows how the signal lines in the memory array and the sense latch circuit change when data is written.
  • the reference numerals shown in the figure correspond to the reference numerals of the signals shown in FIG. 6 and FIG. R or L at the end of each code is a code to identify which of the mats on both sides (left and right) of the sense latch circuit is the signal.
  • YG i is a gate control signal of the column switch Qc, 1]
  • ⁇ is a data line precharge signal, and corresponds to the symbol PC in FIG.
  • a write operation is started by inputting a write command from outside. If the input command is a write command, first, an address signal and write data input following or in parallel with the command are fetched (step S21). Then, based on the Z address of the taken-in addresses, it is determined whether the damage corresponds to a draft or overwrite to the memory cell (step S22). When it is determined that the data is a draft, the write data is transferred to the sense latch (step S23). At this time, the de-filter circuit DFC turns on Qfl and is controlled so that all Qf3s are turned on, and the write data is unconditionally transferred to the sense amplifier SA.
  • a write is performed to increase the threshold value of the memory cell whose write data is "1" (step S24).
  • the operation of raising the threshold value of the memory cell is performed by applying, for example, 1 OV to the word line and 13 V, for example, to the memory cell region.
  • the above update step S 2
  • the threshold of all the memory cells sharing one sector that is, the word line is once increased, that is, the operation of setting the memory cell in the "00" inactive state to the "1 1" state is performed.
  • the level of the selected word line is set so that the bias voltage shown in Figure 21 is applied to the memory cells that are to be kept in the "00" state using the data latched in the sense latch SA.
  • Turn on the switch MOSFET Qs 1 and the data transfer MOSFET Qt to set the level of the selected data line, extract the charge on the floating gate, and lower the threshold. I have to.
  • step S25 the level of the written write line is set to 0, the selected write line WL is activated, and verification is performed (step S25). Note that this operation is the same as the above-described read operation of the draft data, and thus a detailed description thereof will be omitted.
  • step S26 the latch data of all the sense amplifiers SA is output by the current sense circuit CSC. It is determined whether all has become "0" (step S26). When verify is performed on a memory cell to which writing has been performed normally, the data held in the sense amplifier changes from "1" to "0". 1 "remains. Therefore, if the data in the sense latch is not all "0", the flow returns to step S24, and writing is performed again using the data held in the sense latch. If the data of the sense latch is determined to be all "0" by the verify operation, the write operation ends.
  • step S27 the overwriting needs to be performed separately according to the draft data, so that the draft data is first read in step S27.
  • the level of the lead line at this time is; When reading, precharge the main data line DL The rising of the line WL is the same as in the read operation. Then, the data inversion circuit DIC is controlled to invert the data read to the sense amplifier SA (step S28).
  • the data filter circuit DFC is controlled (Qf 2 is turned on), and the input write data is taken into the sense amplifier S A according to the data held in the sense amplifier S A (step S29).
  • data obtained by taking the logical product (AND) of the read inversion data and the input data is held in the sense amplifier SA.
  • Table 3 shows the change in data when the draft data is read from the memory cell whose stored data is "001 1" in steps S27 to S29 and "1 100" is input as overwrite data. The state of is shown. Table 3 shows that data "1” remains only in the sense amplifier corresponding to the memory cell in which the storage data "00" shown in the upper part of FIG. 5 (C) should be set to "01".
  • the level of the select line and the level of the selected data line are set so that the bias voltage shown in FIG. 21 is applied to the memory cell whose write data held in the sense amplifier is "1".
  • the level is set, the switch MOSFET Q s1 and the data transfer MOSFET Qt are turned on, and charge is drawn from the floating gate to perform writing to lower the threshold (step S30).
  • step S31 the level of the write source line is set to ⁇ , the selected write line WL is activated, and verification is performed (step S31).
  • step S32 the current sense circuit CSC determines whether or not the data of all the sense latches are all "0" (step S32).
  • SA the sense amplifier corresponding to the memory cell that does not have sufficient damage is changed. In SA "1" remains. Therefore, if the data in the sense latch is not all "0", the flow returns to step S30, and writing is performed again using the data held in the sense latch.
  • the first write operation ends.
  • step S33 where the overwrite data is again taken into the sense amplifier SA.
  • the data filter circuit DFC turns on Qf1 and controls so that all of Qf3 are turned on, and transfers the write data unconditionally to the sense amplifier.
  • the data inverting circuit DIC is controlled by controlling the data inversion circuit DIC.
  • the data read by the amplifier SA is inverted (step S34).
  • the data line is precharged using the data held in the sense amplifier SA, and then a data read operation is performed (step S35).
  • the level of the word line at this time is the same as that for reading the draft data overnight.
  • the level of the selected mode line and the selected data line are set so that the bias voltage shown in FIG. 21 is applied to the memory cell in which the write data held in the sense amplifier is "1". And turn on the switch MOSFET Qs1 and the data transfer MOSFET Qt to charge from the floating gate. The writing is performed to lower the threshold by pulling out (step S36).
  • step S37 the level of the written word line is set to r0, the selected word line WL is activated, and verification is performed (step S37).
  • the current sense circuit CSC determines whether or not the data of all the sense latches are all "0" (step S38).
  • step S38 the data held in the sense amplifier changes from "1" to "0". Therefore, if the data of the sense latch is not all "0", the flow returns to step S36, and the writing is performed again using the data held by the sense latch.
  • the verify operation determines that the data in the sense latch is all "0"
  • the write operation ends.
  • the threshold value of all memory cells should be raised once, and then the threshold value of the memory cells to be set to "00" Although it has been described that only the threshold is lowered, only the threshold value of the memory cell to which the draft data "1" is to be written can be selectively increased by the following method.
  • such an operation can be achieved by applying a voltage to the drain of a memory cell that does not want to raise the threshold, forming a channel directly under the gate electrode, and preventing the injection of charges into the floating gate. good. More specifically, a word line of, for example, 10 V is applied, and a voltage of, for example, 13 V is applied to the cell region.
  • the erase operation is started by inputting an external erase command. If the input command is an erase command, first take in the address signal that is input following or in parallel with the command. Tub S41). Then, it is determined whether the data to be erased based on the Z address among the fetched addresses is equivalent to the draft data or the overwrite data of the memory cell (step S42). If it is determined that the data is draft data, the overwriting data is read from the memory cell specified by the X address and output to the outside of the memory (step S43). Overwrite data output to the outside is stored in buffer memory by a controller or the like.
  • the draft data is read from the memory cell specified by the input address and held in the sense latch (step S44). Then, using the held data, the level of the selected mode line and the selected data are set so that the bias voltage as shown in FIG. 21 is applied to the memory cell whose read data is "1". Set the level of the data line and turn on the switch MOSFET Qs1 and data transfer MOSFET Qt to extract charges from the floating gate and perform erasure to lower the threshold. (Step S45).
  • step S46 the level of the erased code line is set to 0, the selected write line WL is activated, and verify is performed (step S46). Note that this verify operation is the same as the above-described data read (FIG. 8), and therefore detailed description is omitted.
  • step S47 the data stored in the sense latch changes from "1" to "0”, and the sense latch corresponding to the insufficiently written memory cell is changed. "1” remains on the switch. Therefore, if the data of the sense latch is not all "0", the flow returns to step S45, and the erase is performed again using the hold data of the sense latch.
  • Step S48 If it is determined that the data of the sense latch SA has become all “0” by the above verify operation, then the level of the word line is set to ⁇ and the selected word line WL is started up, and the verify operation is performed. (Step S48). After the verification, it is determined whether the data of all the sensor latches are all "1" (step S49). Judgment of all “1” is made by, for example, an all judgment circuit composed of a similar MOSFET Q j and a current sense circuit CSC provided on the opposite side of the sense latch S ⁇ . It can be easily realized by making all "0" judgments or by providing a similar circuit consisting of a P-channel MOSFET in place of the MOSFET (N-channel) Qj in FIG.
  • step S50 If the data in the sense latch is not all "1", the process proceeds to step S50, and the threshold is applied to the memory cell in which the read data is "0" using the hold data of the sense latch. After the writing to increase the value, the verification is performed again (step S51). When the data of the sense latch is determined to be all "0" by the verify operation (step S52), the harmful data stored in the external buffer memory is input to the memory and the writing is performed. (Step S53). This write operation is performed according to the same procedure as the flow of FIG.
  • step S42 when it is determined in step S42 that the data to be erased is overwriting of the memory cell, the process proceeds to the overwriting data erasing process S60.
  • This overwriting data erasure process is almost the same procedure as the above-described steps S41 to S51 for the draft data erasure process. The difference is that the draft data is read before erasing the overwritten data and saved in external buffer memory. The only difference is that it is necessary to distinguish the erasure from lowering the threshold. In order to distinguish between erasing that raises the threshold and erasing that lowers the threshold according to the draft data, control similar to that performed in steps S27 to S38 of the harmful processing flow in FIG. 10 is performed. Applied.
  • FIG. 13 shows a configuration example of a system using the multi-level flash memory of the above embodiment.
  • the system of this embodiment is not particularly limited, but includes a microcomputer (CPU) 110 that controls the entire system and a read-only read-only memory that stores system programs and fixed data. (ROM) 120 and random access that can be read and written at any time to provide a work area for CPU 1] 0.
  • CPU microcomputer
  • ROM read-only read-only memory
  • RAM 130 an oral memory 140 composed of the multi-valued flash memories 141 and 142 of the above embodiment, and a memory controller for controlling reading, writing, and erasing of the local memory 140.
  • a memory controller for controlling reading, writing, and erasing of the local memory 140. Used to save overwritten data or draft data when erasing or rewriting data in the controller 150 and the oral memory 140. It consists of a buffer memory 160 used.
  • the CPU 110 and ROM 120, RAM 130 and memory controller 150 are connected to each other by a main bus 170 consisting of a control bus 171, an address bus 172, and a data bus 173.
  • Flash memory 141, 142 ' ⁇ ' and memory controller 150 and buffer memory 160 are connected to clock path 181, address bus 182, I / O bus 183 Although not particularly limited, these buses are mounted on a single board such as a printed wiring board.
  • the memory controller 150 includes an interface circuit 151 for performing an interface with the CPU 110, and a flash memory 141, 142,... Based on an instruction from the CPU 110.
  • the flash controller is configured based on the read command / write command, the erase command / data transfer port, etc.
  • the address controller 153 converts the physical address of the memory 141, 142-... To the above-mentioned three-dimensional address and outputs the same, and the above-mentioned flash memory.
  • Fig. 14 instead of inputting the Z address from a dedicated external terminal (see AZ in Fig. 2), data and commands, X address, and Y address are input and output via the I / O pin I ZO. It is configured to input in a time-sharing manner.
  • the Z address input to the I / O pin I ZO is supplied to the X address decoder 15 via the multiplexer 11.
  • the X address and the Y address are similarly supplied to the X address decoder 15 and the Y address decoder 16 via the multiplexer 11 respectively.
  • Commands or data and addresses are distinguished by an external control signal CDE.Commands and data are distinguished by synchronizing the command with the write enable signal WE and data is serially clocked. Input synchronized with the SC. And so on.
  • the X address and the Z address are separately captured at different timings, and the empty bits of the X address are used. It is conceivable to use a method to include the Z address in the data and import it.
  • the method shown in Fig. 16 uses eight I / O pins I
  • FIG. 17 to FIG. 20 show other configuration examples of the memory array 10.
  • the sources of the n memory cells MC arranged in the data line direction are connected to the common sub-source line SSL and the drains are connected to the common sub-data line SDL.
  • the sub data line SDL is connected to the data line via the switch MOSFET Qsl
  • the sub source line SSL is connected to the common source line CSL via the switch MOSFET Qs 2.
  • two memory cells MC arranged in the data line direction are paired, and the common drain CD of each pair is connected to the corresponding main data line DL, respectively.
  • the memory cell sources are connected to the common source line CSL for each memory row.
  • the sense latch circuit SLT connected to each data line can be the same as the memory array (see FIG. 6) of the embodiment.
  • reading and writing can be performed in exactly the same manner as the memory array of the above embodiment (see FIG. 6) except for the control by the switch MOSFETs Qsl and Qs2.
  • a sub-delay line and a sub-source line are provided and controlled by switch MOSFETs Qsl and Qs2. It is also possible to configure as follows.
  • Fig. 18 shows a so-called NAND type memory array in which n memory cells MC1 to MCn arranged in the main data line DL direction are connected so that each channel is in series. One end (the lower end in the figure) is connected to the main data line DL via the switch MOSFET Qs1, and the other end (the upper end) is connected to the switch MOS.
  • the potentials of the lead lines other than the selected lead line are set to such a high level that they are turned on irrespective of the threshold value of the memory cell connected to the selected lead line.
  • Fig. 19 shows that ⁇ memory cells MC1 to MCn arranged in the main data line DL direction are connected so that their channels are connected in series, and the common source-drain is alternately connected to the sub data line.
  • the SDL is connected to the sub-source line SSL, and the sub-data line SDL is connected to the corresponding main data line DL via the switch MOSFET Qs1.
  • the memory array is the same as the memory array of the previous embodiment (see FIG. 6) except that the memory cells adjacent to each other in the main data line DL direction share the source / drain and that the switch MOSFET Qs2 is omitted. Other than Q s2, reading and writing can be performed under the same control. However, it is also possible to provide Qs 2 between the sub source line SSL and the common source line CSL.
  • FIG. 20 is a modification of the above embodiment (FIG. 6), in which the drains of n memory cells MC arranged in the data line direction are connected to a common sub data line SDL, and the sub data line SDL is The point connected to the data line via the switch MOSFET Q s1 is the same.
  • two memory cells in the line direction are further paired and the common source is connected to the sub-source line SSL.
  • the number of sub source lines SSL has been reduced.
  • the sub-source line SSL is connected to the common source line CSL via the switch MOSFET Qs2.
  • the sense latch circuit SLT may have exactly the same configuration as in FIG. 7 and can perform reading and writing with the same control.
  • a plurality of thresholds are set and one In a nonvolatile semiconductor memory device in which multi-valued information is stored in one memory cell, each bit of 2-bit data is addressed to one memory cell by an address signal or a control signal.
  • the first bit underwriting data
  • the next bit overwriting data
  • the data inversion circuit is provided between the data line in the memory array and the sense amplifier for amplifying the read data, there is an effect that the overwrite data can be read efficiently.
  • the data filter circuit which can control the input of the write data by the read data of the sense amplifier is provided between the data input buffer and the sense amplifier, the overwrite data according to the draft data is written. Has the effect of being able to efficiently perform
  • the address signal for identifying the data of each layer in the memory cell can be input in a time-division manner with the command ⁇ data, so that the required number of external terminals (pins) is required. Can be reduced.
  • the present invention can also be applied to a nonvolatile memory in which one memory cell stores three or more bits of data.
  • the memory cell having the second lowest threshold value is set as the memory cell in the erased state, but another level threshold value may be set in the erased state.
  • the threshold value is changed by writing to the memory cell corresponding to the sense amplifier holding the data "1", but the memory cell corresponding to the sense amplifier holding the data "0" is changed. May be written to change the threshold value.
  • the present invention is not limited to this.
  • the present invention can be widely applied to a non-volatile memory device described above, and further to a semiconductor device having a memory cell having a plurality of threshold values.

Landscapes

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Description

明 細 書 不揮発性半導体記憶装置 技術分野
この発明は、 半導体記憶装置さらには不揮発性半導体記憶装置における多値情 報の記憶方式に適用して特に有効な技術に関し、 例えば複数の記憶情報を電気的 に一括消去可能な不揮発性記憶装置 （以下、 単にフラ ッシュメモ リ という） に利 用して有効な技術に関するものである。 背景技術
フラ ッシュメモ リは、 コン ト ロ一ルゲ一 トおよびフローティングゲー トを有す る不揮発性記憶素子をメモ リセルに使用しており、 1個のト ランジスタでメモ リ セルを構成することができる。 かかるフラ ッシュメモ リにおいては、 書き込み動 作では、 図 2 1に示すように不揮発性記憶素子のドレイン領域を例えば 4 V (ボ ルト） 程度にし、 コン トロールゲ一ト CGが接続されたヮ一ド線を一 1 0 V程度 にすることにより、 トンネル電流によりフローティ ングゲ一ト F Gから電荷を引 き抜いて、 しきい値電圧が低い状態 （論理 " 0" ) にする。 消去動作では、 図 2 2に示すように、 ゥヱル領域， ドレイ ン領域およびソース領域を— 3 V程度にし コン ト ロールゲ一 ト CGを 1 OVのような高電圧にして ト ンネル電流を発生させ てフ ロ ーテ ィ ングゲ一 ト F Gに負電荷を注入してしきい値を高い状態 （論理 " 1 " ) にする。 これにより 1つのメモ リセルに 1 ビッ トのデータを記億させる ようにしている。
ところで、 記憶容量を増大させるために 1メモ リセル中に 2ビッ ト以上のデ一 タを記憶させる、 いわゆる 「多値」 メモ リの概念が提案されている。 この多値メ モリに関する発明としては、 特願平 7— 14031号などがある。
上記先願の多値メモ リ においては、 連続する 2ビッ トのデータ " 0 1 " " 0 0 " " 1 0" " 1 1 " を論理変換して、 図 23に示すように、 メモ リセルのしき い値 1 . 2V以下、 1 . 6〜2. 3 V , 2. 8〜3. 5 V , 4V以上に対応させ て記憶するようにしていた。 そのため、 上記メモリでは、 記憶データを読み出す 際にワー ド線のレベルを 1 . 4 V , 2 . 6 V , 3 . 7 Vのように変えながら必ず 3回読出し動作を行なわなければ記憶データを判定することができないため、 データ読出し時間が長くなるという不具合がある。
この発明の目的は、 デ一夕読出し時のヮー ド線アクセス回数を減らし読出し時 間を短縮することが可能な多値記憶型不揮発性半導体記憶装置および駆動方法を 提供することにある。
この発明の前記ならびにほかの目的と新規な特徴は、 本明細書の記迹及び添付 図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものを概要を簡単に説明すれば, 下記のとおりである。
すなわち、 複数のしきい値を設定して 1つのメモリセルに多値の情報を記億さ せるようにした不揮発性半導体記憶装置において、 1つのメモリセルに対して複 数ビッ 卜のデータの各ビッ トをァ ドレス信号もしく は制御信号に応じて別々に書 込みを行ない階層的に記憶するようにしたものである。 この場合、 1つのメモリ セルに対して複数ビッ トのデータを連統して書き込むようにしても良いし、 ある いはすベてのメモリセルに 1 ビッ トずつデータを一通り書き込んだ後、 残りの ビッ トのデータを各メモリセルに順次上書きして行く ようにしてもよい。
これによつて、 1 メモリセルに 2ビッ トを記憶した場合にはデータを読み出す 際に最初のビッ トはヮ一 ド線を 1回ァクセスするだけで、 また後のビッ トはレベ ルを変えてヮー ド線を 2回ァクセスするだけで読み出せるようになつて、 トー夕 ルのヮ一 ド線アクセス回数を減らし、 データ読出し時間の短縮を図ることができ る。 図面の簡単な説明
図 1 は、 この発明に係る多値フラッシュメモリのデータ記憶方式の概念 （ァ ド レス空間の構成） を示す説明図である。 図 2は、 この発明に係る多値フラッシュメモ リの一実施例を示すプロック図で ある。
図 3は、 この発明に係る多値フラッシュメモ リにおけるメモ リ セルのしきい値 と記憶データとの関係を示す説明図である。
図 4は、 この発明に係る多値フラッシュメモ リにおけるメモ リセルの階層別記 憶データとこれを区別する Zァ ドレスとの関係を示す説明図である。
図 5は、 この発明に係る多値フラ ッシュメモ リにおける書込み時および消去時 のメモ リ セルのしきい値の変化を示す説明図である。
図 6は、 メモ リ アレイの具体例を示す回路図である。
図 7は、 データラッチ回路の具体例を示す回路図である。
図 8は、 実施例の多値フラ ッ シュメモ リの読出し手順を示すフローチャー トで ある。
図 9は、 実施例の多値フラ ッシュメモ リの読出し時のメモ リ ァレィ内の信号の タイ ミ ングを示すタイ ミ ングチヤ一 トである。
図 1 0は、 実施例の多値フラ ッシュメモ リの書込み手順を示すフローチャー ト である。
図 1 1 は、 実施例の多値フラ ッシュメモ リの書込み時のメモリアレィ内の信号 のタイ ミ ングを示すタイ ミ ングチヤ一 トである。
図 1 2は、 実施例の多値フ ラ ッ シュ メ モ リ のデ一タ消去手順を示すフ ロー チャー トである。
図 1 3は、 実施例の多値フラ ッシュメモ リを使用したシステムの一例を示すブ ロック図である。
図 1 4は、 本発明に係る多値フラッシュメモ リの第 2の実施例の概略を示すブ 口ック図である。
図 1 5は、 本発明に係る多値フラ ッ シュメモ リの第 3の実施例の時分割方式を 示すタイ ミ ングチヤ一トである。
図 1 6は、 本発明に係る多値フラッシュメモ リの第 4の実施例におけるァ ドレ ス構成の一例を示す説明図である。
図 1 7は、 本発明に係る多値フラッシュメモリのメモリ アレイの他の実施例を 示す回路図である。
図 1 8は、 本発明に係る多値フラ ッシュメモ リ のメモ リアレイの他の実施例を 示す回路図である。
図 1 9は、 本発明に係る多値フラ ッシュメモ リのメモ リ アレイの他の実施例を 示す回路図である。
図 2 0は、 本発明に係る多値フラ ッシュメモ リのメモ リ アレイの他の実施例を 示す回路図である。
図 2 1 は、 実施例のフラ ッシュメモ リ に使用されるメモリ セルの構造およびし きい値電圧を低い状態 （論理 " 0 " ) にする場合のバイアス条件を示す模式図で ある。
図 2 2は、 実施例のフラ ッシュメモ リに使用されるメモ リ セルの構造およびし きい値電圧を高い状態 （論理 " 1 " ) にする場合のバイアス条件を示す模式図で ある。
図 2 3は、 先願発明における 4値メモリセルのしきい値と 2ビッ ト記憶データ との関係を示す説明図である。 発明を実施するための最良の形態
図 1 は、 本発明を適用した 1 メモ リセルに多値を記憶可能なメモ リにおけるァ ドレス空間の概念を示す。
この発明においては、 従来の一般的な半導体メモリ におけるア ドレス方式と同 様に、 Xア ドレスと Yア ドレスによって 1 つのメモ リ セルを選択できるように構 成されている。 これに加えて、 本発明においては、 各メモ リセルが複数ビッ 卜の 情報を記憶できるように構成されているのに対応して、 1つのメモ リセル内の複 数のビッ ト （ 1 ビッ ト は " 0 " または " 1 " のデータで表される） を上記 X , Y ア ドレスとは異なるア ドレス （以下、 Zア ドレスと称する） によって選択ないし は指定できるようにされている （以下、 3次元ア ドレス方式と称する） 。 この 3 次元ァドレス方式における Zア ドレスの与え方としては、 ① X , Yア ドレスと入 力ピンを共有して入力する方式や、 ②独立の専用入力ピンを設ける方式、 ③コマ ンドコ一 ドに含ませて入力する方式等が考えられる。 また、 上記 X , Yア ドレスと入力ピンを共有して入力する方式①には、 Xア ド レスと Υァ ドレスのビッ ト数が異なる場合に少ない方のァ ドレス入力の際にはピ ンが余るのでその余ったピンを用いて入力する方式や、 X， Υ , Ζア ドレスを時 分割で共通のピンから入力するァ ドレスマルチプレクス方式が考えられる。 さら に、 ピンを共用する方式には、 上記 X , Υ , Ζア ドレスの他にデータやコマン ド コー ドの入出力ピンと共用する方式も考えられる。 なお、 上記方式のうち独立の 専用入力ピンを設ける方式②は、 見方によってはァ ドレス信号でなく制御信号な いしは選択信号ともとれる （特に 1 つのメモリセルに記憶されるデータのビッ ト 数が 「 2」 の場合は、 これを識別するためのァ ドレスは 1 ビッ トで良いため） c 従って、 メモ リ セル内のビッ トの識別のための信号は、 その呼び方に影響される べきでなく実質的に判断すべきである。
図 2は上記各アクセス方式のうち、 ②の独立の専用入力ピンを設ける方式を採 用してフラ ッ シュメモ リ に適用した場合の一実施例のプロッ ク図を示す。
この実施例のメモ リは、 データの書込みや読出し、 消去等の動作モー ドを外部 のコ ン ト 口一ラ等から入力されるコマン ドコ一 ドに従って切り替えるとともに、 このコマン ドコー ドの入力ピンをデータの入出力ビン I / Oと共用するように構 成されている。
図 2において、 1 0はフローティングゲ一 トを有する M O S F E Tからなるメ モリセルがマ ト リ ックス状に配置されたメモ リ アレイ、 1 1 は入出力ピン I 0 に接続されたマルチプレクサ、 1 2はマルチプレクサ 1 1を介して書込みデータ が入力されるデータ入力バッファ、 1 3はメモ リアレイ 1 0から読み出された データを入出力ピン I 0を介して外部へ出力するデータ出カバッファ、 1 4は 外部から与えられるコマン ドコ一 ドをデコー ドして内部制御信号を形成するコマ ン ド解読制御回路で、 該コマン ド解読制御回路 1 4はコマン ドコ— ドのデコー ド 結果に基づいて当該コマン ドに対応した処理を実行すベく メモ リ内部の各回路に 対する制御信号を順次形成して出力する制御機能 （シーケ ンサ） を備えており、 コマン ドコ一 ドが与えられるとそれを解読して自動的に対応する処理を実行する ように構成されている。 この制御機能は、 例えばマイクロプログラム方式の C P uの制御部と同様に、 コマン ド （命令） を実行するのに必要な一連のマイクロ命 令群が格納された R O M (リー ドオン リ メモ リ） からなり、 コマン ドコー ドに対 応したマイク口命令群の先頭ァ ドレスを生成してマイクロ R O Mに与えることに よりマイク口プログラムが起動されるように構成することができる。
また、 図 2において、 1 5は外部から入力された Xア ドレスをデコー ドして上 記メモリアレイ 1 0内の 1本のヮ一 ド線を選択レベルにするとともに入力された
Zア ドレスに応じた選択レベル （V ewl〜3 , V rwl〜3 , V wvl〜3， V wwl〜3， V evl〜V ev3) を決定する Xア ドレスデコーダ、 1 6は外部から入力された Yア ド レスをデコ一 ドして選択信号を形成する Yァ ドレスデコーダ、 1 7は上記メモ リ アレイ 1 0内の各データ線に接統され、 該データ線のレベルを検出したり書込み データを保持してデータに応じた電位に駆動するデータ線数に応じた数のセンス アンプを備えたセンスラ ッチ回路、 1 8は上記 Yァ ドレスデコーダ 1 5からの選 択信号によって選択的にオンされて上記メモリアレイ 1 0内の Yァ ドレスに対応 したデータ線を上記データ入力バッファ 1 2 または上記データ出力バッ フ ァ 1 3 に接続するカラムスィ ッチ列である。
この実施例の多値フラッシュメモ リには、 上記各回路の他、 外部から入力され る制御信号を取り込んで上記コマン ド解読制御回路 1 4に供給する制御信号バッ フ ァ回路 1 9や外部から供給される電源電圧 V ccに基づいて読出し電圧 V rwl〜3、 書込み電圧 V wwl〜3、 消去電圧 V ewl〜3、 ベリ ファイ電圧 V evl〜3等チップ内部 で必要とされる電圧を発生するチャ一ジポンプ等からなる内部電源発生回路 2 0 , メモ リの動作伏態に応じてこれらの電圧の書込み時や消去時にセンスラツチ列 1
7のデータに基づいて書込みまたは消去が終了したか判定するォ—ル判定回路 2 1が設けられている。
上記コマン ド解読制御回路 1 4は内部回路および外部に対して外部からのァク セスが可能な状態にあるか否かを示すレディダビジィ信号 R Bを信号を形成し て出力したりする機能も備えている。
さらに、 この実施例のフラ ッシュメモ リは、 書込みデータ信号およびコマン ド 入力とで外部端子 （ピン） 1 0を共用している。 そのため、 上記制御信号バッ ファ回路 1 9は外部から入力される制御信号に従ってマルチプレクサ 1 1を切り 換えて、 入出力ピン I Z Oより入力された信号を区別してデータ入力バッ フ ァ 1 2 またはコマン ド解読制御回路 1 4に供給する。 外部からこの実施例のフラ ッ シュメモ リ に入力される制御信号としては、 例えばリ セッ ト信号 RE Sゃチップ 選択信号 C E、 書込み制御信号 WE、 出力制御信号 O E、 コマン ドコー ド及び デ一夕が有効であることを示すコマン ド ' データ ' イネ一ブル信号 C DE、 シリ アルクロ ッ ク S C等がある。 特に制限されないが、 この実施例のフラ ッシュメモ リは、 センスラッチ回路 1 7に保持されたワー ド線 1行分のデ一夕をクロッ ク S Cに同期して外部へ読み出したり、 外部より入力された 1行分の書込みデータを クロ ッ ク S Cに同期して上記センスラ ツチ列 1 7に転送できるように構成されて いる。 この場合、 Yア ドレスは不要とされる。
図 3には、 1 メモ リセルに 4値を記憶させるようにした場合における記憶デ一 夕 （ 2ビッ ト） と素子のしきい値分布との関係 （定義） を示す。 同図に示すよう に、 本実施例においては、 各メモ リセルは、 α以下， α〜 β , β〜丁 ， r以上の 4つのしきい値のいずれかをとるように書込みがなされる。 そして、 後に説明す る書込み方法によつて、 α以下のしきい値を有するようにされたメモ リ セルは 2 ビッ トのデータ " 0 1 " を記憶するセル、 α〜 のしきい値を有するようにされ たメモ リセルは 2 ビッ 卜のデータ " 00 " を記憶するセル、 〜 rのしきい値を 有するようにされたメモリセルは 2ビッ 卜のデータ " 1 0 " を記憶するセル、 r 以上のしきい値を有するようにされたメモリセルは 2ビッ トのデータ " 1 1 " を 記憶するセルと定義される。
なお、 図 3において、 α， β , rはデータ読出し時におけるワー ド線読出しレ ベルとされる値であり、 具体的な値は電源電圧に応じて決定されるが、 一例とし て電源電圧が 3 . 3 Vの場合には、 α = 1 . 5 V , β = 2. 0 V , r = 2 . 5 V のような値とされる。 また、 図 3において、 ハッチングが付されているのは、 誤 読出しを防止するため、 しきい値がこの範囲に入ってはならないことを意味する 禁止領域であり、 αθ, α ΐ, θ, β ΐ, r0， r 1は各々書込みまたは消去終了後 に行われるベリ フ ァイ動作の読出しレベルとされる値である。 さらに、 上記 2 ビッ 卜のデータ " * * " のうち前のビッ トは時間的に先に書込みがなされたビッ ト （以下、 下書きデータと称する） を、 また後のビッ トは時間的に後から書込み なされたビッ ト （以下、 上書きデータと称する） の内容を意味するものとされる。 このように 1 メモ リ セルに 2ビッ トのデ一夕を記憶させる場合、 Zア ドレスを 使用して各ビッ トを選択するように構成することができる„ すなわち、 図 4に示 すように、 Zァ ドレス力、' "0" のときは選択されたヮ一 ド線に接続されたメモリ セルの 2ビッ トの記億データのうち下書きデータを指定し、 Zア ドレスが " 1 " のときは選択されたヮ一ド線に接続されたメモリセルの 2ビッ トの記憶データの うち上書きデータを指定するように構成することができる。 ただし、 後述するよ うに、 下書きデータを読み出す際には選択ヮ一 ド線の電位は) 8とされて 1回の読 出し動作が行われるが、 上害きデータを読み出す際には選択ヮ— ド線の電位は α と rとされて 2回の読出し動作が行われる。
次に、 本実施例のフラッシュメモリにおいて適用されたデータ書込み方法 （し きい値の変更の仕方） を図 5を用いて説明する。
図 5 ( A) に示すように、 データの書込みに先立ってすべてのメモ リ セルを消 去伏態 （しきい値が 2番目に小さい値約 1 . 7 V、 記憶データ " 00 " ) にする なお、 この消去状態にするにあたってまず全てのメモ リ セルをしきい値の最も高 ぃデー夕 " 1 1 " にしてから消去状態 "00" に戻すようにしても良い。
次に、 下書きデータの書込みを行なう。 このとき、 記憶すべきデータが " 1 " であるメモ リ セルについては図 5 (B) に示すようなバイアスをかけて、 しきい 値が 1 . 7 Vの消去状態のメモ リ セルのしきい値を最も高い約 2. 8Vにするよ うな書込みを行なう。 下書きデータの書込みが終了した段階ではしきい値の最も 低い状態に相当するメ乇リセルとしきい値の 2番目に高い状態に相当するメモリ セルは存在しない。 上記書込み終了後にはヮ一 ド線レベルを r lにしてベ リ フ ァ ィを行なう。 この実施例のメモ リはすべてのメモ リ セルに対してこの下書きデ一 夕の害込みのみを行なって上書きデータの書込みをしないで、 ヮ一 ド線レベルを に設定して読出しを行なうというような使用の仕方も可能である。 この場合、 Zア ドレスは必ず " 0 " (または " 1 " ) とされる。 Zア ドレスの " 0 " " 1 " それぞれに対応する記憶領域を 1ブレーンと定義すると、 上記方法は 1プレーン のみ使用するという方法に相当する。
2プレーンを使用する場合には、 上記下書きデータの害込み後に、 上書きデ一 夕の書込みを行なう。 この際、 図 5 (C) に示すように、 下書きデータが " 0" であるメモ リ セルへの書込みと、 下書きデータ " 1 " であるメモ リセルの書込み とを区別して行なう。 なお、 下書きデータの書込みでは前述したようにデ一夕が " 1 " であるメ モ リ セルについてはしきい値を高める方向にバイアスを与える (以下、 これをアップライ ト と称する） のに対し、 上書きデータの書込みでは、 図 5 (C) に示すように、 しきい値を下げる方向の書込みを行なう （以下、 これ をダウンライ 卜 と称する） 。 上記下書きデータの書込み場合、 "00 " 伏態のメ モリセルのうちデータ " 1 " を書き込みたいメモリセルのしきい値のみ上げて選 択的に " 1 1 " 状態にさせるようにしても良いが、 " 00" 状態のメモ リセルを 全て一旦しきい値を上げてから下書きデ一夕が " 0 " であるメモリセルのしきい 値のみ下げるような動作を行なうようにすることも可能である。
また、 この実施例では、 下書きデータが " 0" で上書きデータが " 1 " である 場合にはメモ リセルに対してしきい値を下げる方向にバイアスを与えることでし きい値の最も小さな状態 （しきい値約 1. OV、 記憶データ "01 " ) に移行さ せ、 下書きデータが ' ' 1 " で上書きデータが " 0 " である場合にはメモ リセルに 対してしきい値を下げる方向にバイアスを与えることで、 しきい値の 2番目に高 い状態 （しきい値約 2. 3 V、 記憶データ " 10 " ) に移行させる。 しかもこの 実施例では、 特に制限されないが下害きデータが " 0 " で上書きデータが " 1 " となる書込みを先に行ない、 下書きデータが " 1 " で上書きデータが " 0 " とな る書込みを後で行なうようにしている。 なお、 しきい値を 1 . OVに下げる場合 としきい値を 2. 3Vに下げる場合とで、 バイアス電圧あるいは書込みパルス幅 を異ならしめるようにしてもよい。 書込み特性が異なるからである。
一方、 下書きデータが " 0 " で上書きデータが " 0 " である場合や、 下書き データが " 1 " で上書きデータが " 1 " である場合にはメモリセルに対してしき い値を変化させるバイアスをデータ線には与えないようにしている。 書込み後の ベ リ ファイは、 ワー ド線レベルをそれぞれ αθ, r 0にして行なう。 上記書込み動 作に伴うメモ リ セルのしきい値の変化の仕方を表 1に示す。 なお、 各メモ リ セル のしきい値を Vthl , Vth2 , Vth3 , Vth4 (Vthl < Vth2 < Vth3 < V th4) とした。 【表 1】
Figure imgf000012_0001
さらに、 データ消去は、 図 5 (D) に示すように、 しきい値の最も小さなメモ リセル （記憶データ " 0 1 " ) に対してはァップライ トを行ない、 しきい値の最 も高いメモ リ セル （記憶データ " 1 1 " ) としきい値の 2番目に高いメモ リセル
(記憶デ一夕 " 1 0" ) に対してはダウンライ トをそれぞれ行なってしきい値が 2番目に低い状態 （記憶データ "00" ) に変化させるようにしている。 しかも 後述するように、 上書きデータのみの消去と下書きデ一夕のみの消去を行なえる ようにすることも可能である。 消去後のベリ ファイはワー ド線レベルを αΐ, β 0にして行なう。
図 6にはメモ リアレイ 1 0の具体例を示す。 この実施例のメモリアレイは 2つ のマッ トで構成され、 センスラッチ回路 SLTは 2つのマッ ト間に配置され、 非 選択マッ ト内のデ一タ線を選択マッ ト内のデータ線のプリチャージレベルの 2分 の 1のレベルにハーフプリチャージしてセンスラッチ回路は差動でデータを検出 するように構成されている。 そのためメモリアレイはセンスラッチ回路 S LTを 挟んで対称であるため、 図 6にはセンスラッチ回路 SLTと片側のマツ トのみを 図示してある。
この実施例のメモ リアレイ 1 0は同図に示すように、 列方向に配列され各々 ソースおよび ドレインが共通接続された並列形態の η個のメモ リ セル （フロー ティングゲー トを有する MO SFET) MC 1〜MC nからなるメモ リ列 MC C が行方向 （ワー ド線 WL方向） および列方向 （メインデータ線 DL方向） にそれ ぞれ複数個配設されている。 各メモリ列 MCCは、 n個のメモリセル MC 1〜！ VI Cnの ドレイ ンおよびソースがそれぞれ共通のサブデータ線 S DLおよび共通の サブソース線 S SLに接統され、 サブデータ線 SDLはスィ ッチ MOSFET Qslを介してメインデ一夕線 DLに、 またサブソース線 S SLはスィ ッチ MOS FET Qs2および共通ソース線 C S Lを介して接地点または負電圧に接続可能 にされた構成にされている。
上記複数のメモリ列 MCCのうちヮ— ド線方向に配設されているものは半導体 基板上の同一のゥヱル領域 WELL内に形成され、 メモ リセルのしきい値を上げ る時にはそのゥ： ル領域 WEししに— 3 Vのような負電圧を与え、 ゥヱル領域を 共通にするヮ一ド線に 1 OVのような電圧を印加することで、 ライ トア ツプが可 能にされている。 なお、 データ消去時にはゥヱル領域を共通にするすべてのス イ ッチ MOSFET Qsl, Qs2がオン状態にされて、 各メモ リ セルのソースお よびドレイ ンに— 3 Vの負電圧が印加されるように構成されている。
一方、 しきい値を下げたい時は選択されるメモ リ セルが接続されたヮー ド線に 一 1 OVのような負電圧が印加されるとともに、 選択されるメモ リ セルに対応し たメインデータ線 DLが 4 Vのような電位にされかつ選択メモリセルが接統され たサブデータ線 SDL上のスィ ッチ MOSFET Qslがオン状態され、 ドレイ ン領域に 4 Vが印加される。 ただし、 このときサブソース線 S SL上のスィ ッチ
MOSFET Qs2はオフ状態とされている。
また、 データ読出し時には、 選択されるメモ リ セルが接続されたワー ド線に 1 5 V , 2. 0 V , 2. 5 Vのような電圧が印加されるとともに、 選択されるメモ リセルに対応したメイ ンデー夕線 DLが 1 Vのような電位にプリチヤ一ジされか つ選択メモ リ セルが接続されたサブデータ線 S DL上のスィ ツチ MOSFET
Qslがオン状態される。 そして、 サブソース線 SSL上のスィ ッチ MOSFET Qs2はオン状態とされて接地電位が印加される。 このとき選択メモリセルがォ ンしていればデータ線の電荷が共通ソースに引き抜かれて電位が下がる。 この電 位が、 上記メィンデータ線 DLの一端に接統されたセンスラッチ回路 SLTで増 幅される。 センスラ ッチ回路 SLTは読出し時にはデータ線のレベルを検出して 保持するとともに、 書込み時には書込みデータを保持しデータに応じた電位を データ線に与える。
図 7には、 データ線に接続された上記センスラツチ回路 S LTの具体例を示す, 図示のごと く 、 センスラ ッチ回路 SLTは 2つの CMOSイ ンバ一夕の入出力端 子が相互結合されたセンスアンプ S Aを備えている。 そして、 このセンスアンプ S Aと上記メモ リ アレイ 1 0との間に、 プリチャージ MOSFET Q p 0 , Q p 1、 センスアンプ S Aの一方の入出力端子とメ インデータ線 DLとを接続ノ遮 断可能なデータ転送 MOSFET Q t 0 , Q t l、 データ反転回路 D I C、 リ セッ ト MOSFET Q r O , Q r l、 オール判定用 MO SFET Q j、 カラ ムスイ ッチ MOSFET Qc、 下書きデータ認識用のデータフィルタ回路 DF C等が設けられている。
なお、 図 7において、 データ線プリチャージ MO S F ET Qpやデータ転送 MOSFET Qt、 データ反転回路 D I C、 リ セッ ト MOSFET Q rが 2 つずつ示されているのは、 奇数番目のデータに接統されているものと偶数番目の デ一タ線に接続されているものとを分割して示したためである。 上記カラムス イ ッチ MOSFET Qcのゲー トには Yデコーダ回路からの選択信号が印加さ れるとともに、 データ線はこのカラムスィ ッチ MOSFET Qcおよび入出力 線 I /Oを介してデータ入力バッ ファおよびデータ出力バッフ ァに接続される。 図示しないが、 各センスアンプ S Aは共通の電源ライ ンとグラン ドライ ンに接続 され、 この電源ライ ンとグラン ドライ ン上には電源供給/遮断用のスィ ツチ M〇 SFETが設けられており、 この MOSFETをオンすることでセンスアンプ S Aは活性化され、 オフすることで非活性化されるように構成されている。
上記プリチャージ MOSFET Q p 0 , Qp lのソース端子はメイ ンデータ 線 DLにまた ドレイン端子は電圧供給ライ ン VL 0， VL 1に接続され、 ゲー ト 端子にはプリチャージ制御信号 RP C 0. RP C 1が印加されており、 デ一夕読 出し時にオンされることによってメインデータ線 DLを I Vのようなレベルにブ リ チャージする。 上記データ転送 MO S FET Q t 0 , Q t 〗 はメモ リ ア レイ 1 0内のメイ ンデータ線 DLとセンスアンプ SA側のメインデータ線 DL sとの 間に接続されそのゲー ト端子には転送制御信号 TRO， TR 1が印加されており- ヮ一ド線立上げ後にォンされてデータ線のレベルをセンスァンプ S Aに伝達して 増幅したり、 データ書込み時にセンスアンプ S Aに保持されている書込みデータ をメインデータ線 DLに伝達する。
また、 上記データ反転回路 D I Cは、 メ イ ンデータ線 DLと電圧供給ライン U PCとの間にそれぞれ 2つの MO SFET Qd l . Qd 2が直列に接続され、 そのうち Qd 1のゲー ト端子には制御信号 PC 0， PC 1が印加され、 Qd 2の ゲ一 ト端子にはセンスアンプ SA側のメインデータ線 DL sが接続されている。 上記リ セッ 卜 MOSFET Q r 0 , Q r 1の ドレイ ン端子はメインデータ線 D L sにまたソース端子はグラン ドライン GL 0， GL 1に接続されゲー ト端子に はデータ リセッ ト信号 RSAO , RSA 1が印加されており、 これがオンされる ことによってメインデータ線 DL sを接地電位にデイスチャージする。
さらに、 上記オール判定用 MO SFET Q jはセンス用ライ ン ECO , EC 1 とグラン ドライ ン GL 2との間に接統され、 ゲ一 ト端子がセンスアンプ S A側 のメ イ ンデータ線 D L sに接続されているとともに、 上記センス用ライ ン EC O
EC 1の一端に前記オール判定回路 2 1を構成する電流センス回路 CSCが接続 されており、 データ線がすべて口ゥレベルであるか否か検出することによって読 出しデータがすべて "0" になったことを判定できるように構成されている。 す なわち、 読み出したデータが一つでも " 1 " であるとそれに対応する MO SFE T Q jがオンされてセンス用ライン E C 0 , E C 1を通して接地点へ電流が流 れるため電流センス回路 C S Cによって検出することができる。
一方、 上記下書きデータ認識用のデータフィルタ回路 DFCは、 電圧供給ライ ン D CPとセンスアンプ S Aの一方の入出力端子との間に各々直列に接続された MOSFET Q f 1 , Q f 2と上記カラムスィ ッチ MOSFET Qcと直列 に接続された伝送 MO S FET Q f 3とからなり、 MO S F E T Q f lの ゲー ト端子に制御信号 DC 0がまた Q f 2のゲ— ト端子に制御信号 DC 1が印加 されており、 この制御信号およびセンスアンプ SAの保持データによって Q f 1 〜Q f 3を制御することによって、 前述した下書きデータに応じた上書きデータ の書込みを行なえるように構成されている。 すなわち、 制御信号 DCOをハイ レ ベル、 DC 1をロウレベルに設定して Qf 1をオン、 Q f 2をオフさせることに よって Q f 3のゲー トにハイレベルの信号を供給してすべてのデータ線を入出力 線 I /0と接続させる一方、 制御信号 D C 0をロウレベル、 DC 1をハイ レベル に設定して Q f 1をオフ、 Qf 2をオンさせることによって Q f 3のゲー トにセ ンスアンプ S Aに保持されているデータに応じたレベルの信号を供給してデ一タ 線を選択的に入出力線 I /0と接統させることができるように構成されている， 次に、 本実施例における上記メモ リセルからのデータの読出し動作の手順を- 図 8のフローチャー トを用いて説明する。 なお、 図 9にはデータ読出し時のメモ リアレイおよびセンスラツチ回路内の各信号線の変化の様子が示されている。 な お、 同図に示されている符号は図 6および図 7に示されている信号の符号と対応 している。 各符号の最後に付いている Rまたは Lは、 センスラッチ回路の両側 (左右） のマツ トのいずれのマツ ト内の信号であるかを識別するための符号であ る。 PRL， P RRはデータ線プリチャージ信号で、 図 7の符号 RPCに相当す る。 また、 DPBはセンスラ ッチ用電源のオン ' オフ制御信号である。
図 8に示されているように、 読出し動作は外部から読出しコマン ドが人力され ることによって開始される。 入力されたコマン ドが読出しコマン ドであったとき は、 先ずコマン ドに続いてあるいは並行して入力されるァ ドレス信号を取り込む (ステップ S 1 ) 。 それから、 取り込んだァ ドレスのうち Zァ ドレスに基づいて 読み出すべきデータがメモ リ セル内の下書きデータか上書きデ一夕かを判定する (ステップ S 2) 。 そして、 下書きデータ読出しと判定したときは、 ワー ド線の レベルを前記中間の読出しレベルである に設定し、 メインデータ線 DLをプリ チャージするとともに Xァ ドレスをデコー ドしてヮー ド線 WLを立ち上げる （ス テツプ S 3 , S 4 ) 。 また、 このときサブデータ線上のスィ ッチ MOSFET Qslをォンさせる。
これによつて、 選択されたヮ - ド線に接統されたメモ リ セルの下書きデ一タに に応じてデータ線のレベルが保持もしくはデイスチャージされるため、 サブソー ス線上のスィ ッチ MOSFET Qs2およびデータ転送 MOSFET Q tを才 ンさせてデ一タ線のレベルをセンスアンプ SAに伝えるとともに、 センスアンプ に電源を供給してこれを活性化させる （ステップ S 5) 。 これによつて、 読出し データが増幅されてセンスアンプに保持されるので、 カラムスィ ッチ Q cをオン させてデータ出力バッ フ ァへ読出しデータを送って外部へ出力させる （ステップ S 6) 。
一方、 上記ステップ S 2で読み出すべきデータがメモリセル内の上書きデータ であると判定したときは、 ステップ S 7へ移行してヮー ド線のレベルを前記最も 高い読出しレベルである rに設定し、 メイ ンデータ線 DLをプリチャージすると ともに Xア ド レスをデコー ドしてワー ド線 WLを立ち上げる （ステップ S 8) 。 それから、 データ線のレベルをセンスアンプ S Aに伝え、 センスアンプを活性化 させて読出しデータを増幅する （ステップ S 9) 。 そして、 次にデータ反転回路 D 1 Cを制御してセンスアンプ SAに保持されているデータを利用してデータ線 上のデータを反転させ、 これを次の読出し時のプリチヤ一ジ動作とする （ステツ プ S 10) 。 しかる後、 ワー ド線のレベルを前記最も低い読出しレベルである α に設定し、 Xア ドレスをデコー ドしてワー ド線 WLを立ち上げる （ステップ S 1 1 ， S 1 2 ) 。 それから、 データ線のレベルをセンスアンプ S Αに伝え、 センス アンプで読出しデータを増幅する （ステップ S 1 3) 。 次に、 データ反転回路 D I Cを制御してセンスアンプ S Aに保持されているデータを利用してデータ線上 のデータを反転させる （ステップ S 14) 。 そして、 このデータを再びセンスァ ンプ S Aで増幅するとセンスアンプに所望の上書きデータが保持されるので、 こ こでカラムスィ ツチ Q cをオンさせてデータ出力バッファへ読出しデ一夕を送つ て外部へ出力させる （ステップ S 1 5) 。
次の表 2には、 上記ステップ S 8〜S 1 5により記憶デ一夕が " 0 1 " " 0 0 " " 1 0 " " 1 1 " であるメモリセルから上書きデ一夕 （ 1 00 1 ) の読出し を行なった場合におけるデータ線のレベルの変化の様子を L , Hで示す。 ここで. Lはデータ線がロウレベルであることを、 また Hはデータ線がハイ レベルである ことを表している。 なお、 最下欄には比較のため、 ワー ド線レベルを として上 記と同じ記憶データを有するメモ リ セルから下書きデータ （001 1 ) を読み出 した時のデータ線レベルを示した。 表 2より、 図 8のフローに従った制御により . 正確なデータの読出しが行なわれることが理解できる。 【表 2】
Figure imgf000018_0001
次に、 上記メモ リ セルへのデータの書込み動作の手順を、 図 1 0のフ口一 チャー トを用いて説明する。 なお、 この書込みが開始される前に、 各メモ リセル はしきい値が 2番目に低い消去状態にされているものとする。 図 1 1にはデータ 書込み時のメモ リアレイおよびセンスラッチ回路内の各信号線の変化の様子が示 されている。 なお、 同図に示されている符号は図 6および図 7に示されている信 号の符号と対応している。 各符号の最後に付いている Rまたは Lは、 センスラッ チ回路の両側 （左右） のマツ トのいずれのマツ ト内の信号であるかを識別するた めの符号である。 YG i はカラムスィッチ Qcのゲー ト制御信号、 1〕\ しはデ一 タ線プリチャージ信号で、 図 7の符号 PCに相当する。
図 1 0に示されているように、 書込み動作は外部から書込みコマン ドが入力さ れることによって開始される。 入力されたコマン ドが書込みコマン ドであつたと きは、 先ずコマン ドに続いてあるいは並行して入力されるァ ドレス信号および書 込みデータを取り込む （ステップ S21 ) 。 それから、 取り込んだア ドレスのう ち Zア ドレスに基づいて害込みがメモリ セルへの下書きに相当するか上書きに相 当するかを判定する （ステップ S 22) 。 そして、 下書きであると判定したとき は、 書込みデータをセンスラ ッチへ転送する （ステップ S 23) 。 このときデ一 夕フィルタ回路 DFCは Q f lをオンさせて Qf 3がすべてオンとなるように制 御されて書込みデータを無条件でセンスアンプ S Aへ転送する。 次に、 書込み データが " 1 " であるメモ リ セルのしきい値を高くする書込み （アツブライ ト） を行なう （ステップ S 24) 。 なお、 ここで、 メモ リセルのしきい値を高くする動作は、 ワー ド線に例えば 1 OV、 ゥヱル領域に例えば一 3Vを印加することで行なわれるが、 前記実施例の ように構成されたメモ リ ア レイにあっては、 1つのセクタ内のすべてのメモ リ セ ルはヮ一 ド線およびゥヱル領域を共通にしているため、 選択的にメモリセルのし きい値を高くする動作は行なえない。 そこで、 上記アップライ ト （ステップ S 2
4) の動作では、 先ず 1セクタすなわちワー ド線を共通にするすべてのメモリセ ルのしきい値を一旦上げるすなわち " 00 " 伏態のメモリセルを " 1 1 "状態に する動作を行なってから、 センスラッチ SAにラッチされたデータを使用して "00" 状態にしておきたいメモリセルに対して図 2 1に示すようなバイアス電 圧が印加されるように、 選択ワー ド線のレベルを設定するとともにスィ ッチ MO SFET Qs 1やデータ転送 MOSFET Q tをオンさせて選択データ線の レベルの設定をしてフローティ ングゲ一 トの電荷の引き抜きを行なってしきい値 を下げる動作を行なうようにしている。
しかる後、 書込みが行われたヮー ド線のレベルを 0に設定して選択ヮ一 ド線 WLを立ち上げ、 ベリ ファイを行なう （ステップ S 25) 。 なお、 このべ、） つ 7 ィ動作は前述した下書きデータの読出しと同じであるので詳しい説明は省略する, ベリ フ ァィ後に電流センス回路 C SCによって、 全てのセンスアンプ SAのラ ッ チデータがオール " 0 " になったか判定する （ステップ S 26) 。 正常に書込み がなされたメモ リ セルに対してべリ ファイを行なうとセンスアンプに保持される データは " 1 " から " 0 " に変わり、 書込みが充分でないメモリセルに対応する センスアンプには " 1 " が残る。 そこで、 センスラッチのデータがオール " 0 " でなかったときはステップ S 24へ戻って、 センスラッチの保持データを用いて 再度書込みを行なう。 ベ リ フ ァイ動作によってセンスラ ッチのデータがオール " 0 " になったと判定されると書込み動作は終了する。
—方、 上記ステップ S 22で実行すべき書込みがメモ リセルへの上書きである と判定したときは、 ステップ S 27へ移行する。 前述したように、 この実施例に おいては、 上書きは下書きデータに応じて別々に行なう必要があるため、 ステツ プ S 27では先ず下書きデータの読出しを行なう。 このときのヮ一 ド線のレベル は; 8である。 読出しに際してメインデータ線 DLをプリチャージしてからヮー ド 線 WLを立ち上げるのは読出し動作の時と同様である。 それから、 データ反転回 路 D I Cを制御してセンスアンプ S Aに読み出されたデータを反転する （ステツ プ S 28 ) 。
そして、 次にデータフィルタ回路 DF Cを制御 （Qf 2をオン） してセンスァ ンプ S Aに保持されているデータに応じて入力書込みデータをセンスアンプ S A に取り込む （ステップ S29) 。 このとき上記読出し反転データと入力データと の論理積 （AND) をとつたようなデータがセンスアンプ SAに保持される。 次 の表 3には、 上記ステップ S 27〜S29により記憶データが " 001 1 " であ るメモリセルから下書きデータの読出しを行ない、 上書きデータとして " 1 10 0 " を入力した場合におけるデータの変化の様子を示す。 表 3より、 図 5 (C) のうち上段に示されている記憶データ "00" を "01 " にすべきメモ リ セルに 対応したセンスアンプにのみデータ " 1 " が残ることが分かる。
【表 3】
Figure imgf000020_0001
しかる後、 センスァンプに保持されている書込みデ一夕が " 1 " であるメモリ セルに対して図 21に示すようなバイアス電圧が印加されるように選択ヮ一ド線 のレベルおよび選択データ線のレベルを設定してスィツチ MOSFET Q s 1 やデータ転送 MOSFET Qtをオンさせてフローティングゲ一 トから電荷を 引き抜いてしきい値を低くする書込みを行なう （ステップ S 30) 。
それから、 書込みが行われたヮ一 ド線のレベルを αθに設定して選択ヮ一 ド線 WLを立ち上げ、 ベリファイを行なう （ステップ S 31 ) 。 ベリファイ後に電流 センス回路 CSCによって、 全てのセンスラ ッチのデータがオール "0 " になつ たか判定する （ステップ S 32) 。 正常に書込みがなされたメモ リセルに対して ベリファイを行なうとセンスァンプ S Αに保持されるデ一タは " 1 " から "0 " に変わり、 害込みが充分でないメ モ リ セルに対応するセ ンスアンプ S Aには " 1 " が残る。 そこで、 センスラッチのデータがオール " 0 " でなかったときは ステップ S 30へ戻って、 センスラッチの保持データを用いて再度書込みを行な う。 ベリ ファイ動作によってセンスラッチのデータがオール '' 0 " になったと判 定されると最初の書込み動作は終了する。
次に、 ステップ S 33へ移行してセンスアンプ S Aに再度上書きデータを取り 込む。 このときデータフィルタ回路 DFCは Q f 1をオンさせて Q f 3がすべて オンとなるように制御されて書込みデータを無条件でセンスァンプへ転送する それから、 デ一タ反転回路 D I Cを制御してセンスアンプ SAに読み出された データを反転する （ステップ S34) 。 そして、 次にセンスアンプ S Aに保持さ れる上記データを用いてデータ線をプリチャージしてからデータの読出し動作を 行なう （ステップ S 35) 。 このときのワー ド線のレベルは下書きデ一夕の読出 しと同じ である。 これによつて、 下書きデ一夕が " 0 " であるメモ リ セルは才 ンされるためデータ線のチャージが引き抜かれて、 対応するセンスアンプのデー タは "0 " になる。 次の表 4には、 上記ステッブ S 33〜S35により記憶デ一 夕が " 001 1 " であるメモ リセルから下書きデータの読出しを行ない、 上書き データとして " 1 1 00 " を入力した場合におけるデータの変化の様子を示す c 表 4より、 図 5 (C) のうち下段に示されている記憶データ " 1 1 " を " 1 0 " にすべきメモリセルに対応したセンスァンブにのみデータ " 1 " が残ることが分 かる。
【表 4】
Figure imgf000021_0001
しかる後、 センスアンプに保持されている書込みデータが " 1 " であるメモリ セルに対して図 2 1に示すようなバイアス電圧が印加されるように選択ヮー ド線 のレベルおよび選択デ一夕線のレベルを設定してスィ ッチ MO S FET Q s 1 やデータ転送 MO SFET Qtをオンさせてフローティングゲー トから電荷を 引き抜いてしきい値を低くする書込みを行なう （ステップ S36) 。
それから、 書込みが行われたヮー ド線のレベルを r0に設定して選択ヮ— ド線 WLを立ち上げ、 ベリ フ ァイを行なう （ステップ S37) 。 ベリ フ ァイ後に電流 センス回路 CSCによって、 全てのセンスラ ッチのデータがオール "0" になつ たか判定する （ステップ S38) 。 正常に書込みがなされたメモ リ セルに対して ベリファイを行なうとセンスアンプに保持されるデータは " 1 " から " 0 " に変 わり、 書込みが充分でないメモ リ セルに対応するセンスアンプには " 1 " が残る' そこで、 センスラ ッチのデータがオール " 0 " でなかったときはステ ップ S 36 へ戻って、 センスラ ッチの保持データを用いて再度書込みを行なう。 ベリ ファイ 動作によってセンスラッチのデータがオール "0" になったと判定されると書込 み動作は終了する。
なお、 上記実施例においては、 下書きデータの書込み （アツブライ ト） の際に. 一旦すベてのメモ リセルのしきい値を上げてから "00 "伏態にしておきたいメ モリセルのしきい値のみ下げるようにしていると説明したが、 以下のような手法 により、 下書きデータ " 1 " を書き込みたいメモ リ セルのしきい値のみを選択的 に上げる書込み動作も可能である。
すなわち、 このような動作はしきい値を上げたくないメモ リセルの ドレイ ンに 電圧を印加してゲー ト電極直下にチャネルを形成してフローテイ ングゲー 卜への 電荷の注入を阻止してやるようにすれば良い。 具体的には、 ワー ド線例えば 10 Vを、 またゥヱル領域に例えば一 3 Vを印加すると共に、 "00 " 状態から " 1
1 " 状態にしたくないメモリ セルの ドレイ ンには例えば 3 Vを印加し、 "00" 状態から " 1 1 "状態にしたいメモリセルの ドレインには例えば一 3 Vを印加で きるようにメ モ リ ア レイを構成することによって実現することができる。 なお、 この場合のベリ フ アイ時のヮ一 ド線レベルは rlである。
次に、 上記メ モ リ セルの記憶データの消去動作の手順を、 図 1 2のフ ロー チャー トを用いて説明する。
図 1 2に示されているように、 消去動作は外部から消去コマン ドが入力される ことによって開始される。 入力されたコマン ドが消去コマン ドであったときは、 先ずコマン ドに続いてあるいは並行して入力されるァ ドレス信号を取り込む （ス テツブ S41 ) 。 それから、 取り込んだア ドレスのうち Zア ドレスに基づいて消 去すべきデータがメモリセルの下書きデータに相当するか上書きデータに相当す るかを判定する （ステップ S42) 。 そして、 下書きデータであると判定したと きは、 Xア ドレスで指定されるメモ リセルから上書きデータの読出しを行なって メモ リ外部へ出力する （ステップ S43) 。 外部へ出力された上書きデータはコ ン ト ロ一ラ等によってバッフ ァメモ リに格納される。
次に、 入力ア ドレスによって指定されたメモ リ セルから下書きデータを読み出 してセンスラッチに保持する （ステップ S44) 。 そして、 この保持データを使 用して読出しデータが " 1 " であるメモリセルに対して図 2 1に示すようなバイ ァス電圧が印加されるように選択ヮー ド線のレベルおよび選択デ一タ線のレベル を設定してスィ ッチ MOSFET Q s 1やデータ転送 MO S F ET Q tをォ ンさせてフローティングゲ一 卜からの電荷の引抜きを行なってしきい値を低くす る消去を行なう （ステップ S 45) 。
しかる後、 消去が行われたヮー ド線のレベルを 0に設定して選択ヮ一 ド線 W Lを立ち上げ、 ベ リ フ ァイを行なう （ステップ S 46) 。 なお、 このべリ ファイ 動作は前述したデータの読出し （図 8) と同じであるので詳しい説明は省略する < ベリ フ ァイ後に電流センス回路 CSCによって、 全てのセンスラ ッチのデータが オール " 0" になったか判定する （ステップ S 47) 。 正常に書込みがなされた メモ リ セルに対してベ リ フ アイを行なうとセンスラ ツ チに保持されるデータは " 1 " から " 0 " に変わり、 書込みが充分でないメモ リ セルに対応するセンス ラ ッチには " 1 " が残る。 そこで、 センスラ ッチのデータがオール " 0 " でな かったときはステップ S 45へ戻って、 センスラツチの保持デ一夕を用いて再度 消去を行なう。
上記べリ ファイ動作によってセンスラ ッチ SAのデータがオール "0" になつ たと判定されると、 次にワー ド線のレベルを α ΐに設定して選択ワー ド線 WLを 立ち上げ、 ベリ フ ァイを行なう （ステップ S48) 。 ベリ ファイ後に、 全てのセ ンスラ ッ チのデータがオール " 1 " になったか判定する （ステ ッ プ S 49 ) 。 オール " 1 " の判定は、 例えばセンスラ ッチ S Αの反対側に設けられている同様 の MO SFET Q j と電流センス回路 C S Cからなるオール判定回路により オール " 0 " 判定を行なうか、 あるいは図 7の MO S FET (Nチャネル） Qj の代わりに Pチヤネル MO SFETからなる同様の回路を設けたりすることで簡 単に実現できる。 そして、 センスラッチのデータがオール " 1 " でなかったとき はステップ S 50へ移行して、 センスラ ツチの保持デ一夕を用いて読出しデータ が " 0 " になったメモリセルに対してしきい値を上げる書込みを行なってから再 度べリ ファイを行なう （ステップ S 51 ) 。 ベリ ファイ動作によってセンスラ ッ チのデータがオール " 0 " になったと判定される （ステップ S 52) と、 外部の バッファメモリに格納しておいた上害きデータをメモリへ入力して書込みを行な う （ステップ S 53) 。 この書込み動作は図 10のフローと同様の手順に従って 行なわれる。
一方、 上記ステップ S 42で消去すべきデ一夕がメモリセルの上書きデ一夕で あると判定したときは、 上書きデータの消去処理 S 60へ移行する。 この上書き デ—夕消去処理は、 上記ステップ S4 1〜S 51の下書きデータ消去処理とほぼ 同一手順である。 異なる点は、 上書きデータを消去する前に下書きデータの読出 しを行なって外部のバッファメモ リ に退避する点と、 上書きデータ消去処理では, 下害きデータに応じてしきい値を上げる消去としきい値を下げる消去とを区別し て行なう必要がある点のみである。 下書きデータに応じてしきい値を上げる消去 としきい値を下げる消去とを区別して行なうため、 図 10の害込み処理フローの ステ ップ S 27〜S38で行なつているのと類似の制御が適用される。
図 1 3には、 上記実施例の多値フラ ッシュメモ リを用いたシステムの構成例が 示されている。
この実施例のシステムは、 特に制限されないが、 システム全体を制御するマイ クロコンピュー夕 （CPU) 1 10と、 システムのプログラムや固定データが格 納された読出し専用のリー ド ' オン リ ' メモ リ （ROM) 1 20と、 CPU 1 ] 0の作業領域を提供する随時書込み読出し可能なラ ンダム . アクセス . メモ リ
(RAM) 1 30と、 上記実施例の多値フラ ッシュ メモ リ 141 , 142 . · · からなる口一カルメモ リ 140と、 ローカルメモ リ 140に対する読出し、 書込 み、 消去を制御するメモ リ コン ト ローラ 1 50と、 口一カルメモ リ 140のデ一 夕消去や書換えの際に上書きデータもしくは下書きデータを退避しておく のに使 用されるバッ フ ァメモ リ 1 60等から構成されている。
上記 C P U 1 1 0と ROM 1 20、 RAM 1 30およびメモ リ コン ト ローラ 1 50とは、 コン ト ロールバス 1 71、 ア ドレスバス 1 72、 データバス 1 73か らなるメイ ンバス 1 70によって互いに接続され、 フラ ッシュメモ リ 141 , 1 42 ' · ' と、 メモ リ コン ト ローラ 1 50およびバッフ ァメモ リ 1 60とは、 ク ロ ッ クパス 1 81、 ア ドレスバス 1 82、 I / Oバス 1 83からなるローカルバ ス 1 80によって互いに接続されており、 特に制限されないが、 これらの I じと バスはプリ ン ト配線基板のような 1枚のボー ド上に搭載される。
上記メモ リ コン ト ローラ 1 50は、 CPU 1 1 0とのイ ンタフェースを行なう イ ンタ一フェイス回路 1 51 と、 C P U 1 10からの命令に基づいて上記フラッ シュメモ リ 14 1 ， 142 · · · に対する読出しコマン ドゃ書込みコマン ド、 消 去コマン ドゃデータ転送ク口 ック等を形成して出力するコマン ドコン ト ローラ 1 52と、 CPU 1 10から出力される論理ァ ドレスに基づいて上記フラ ッシュメ モ リ 141 ， 1 42 - . . の物理ァ ドレスに変換するとともに前述の 3次元ァ ド レスに変換して出力するァ ドレスコン ト ローラ 1 53と、 上記フラ ッ シュメモ リ
141 , 142 · . ' の読出しデータを RAM 1 30へ転送したり、 RAM 1 3 0から書込みデータを上記フラ ッシュメモ リ 141 , 142 - · ' に転送したり するデータ I ZOコン ト ローラ 1 54等を備えている。
図 14〜図 1 7には、 メモ リセル内の各階層別のデータの識別方式 （上記実施 例の Zア ドレスによる方式に相当） の他の実施例を示す。
このうち図 14は、 Zア ドレスを専用の外部端子 （図 2の符号 AZ参照） から 入力する代わりに、 入出力ピン I ZOを介してデータおよびコマン ド、 Xァ ドレ ス、 Yア ドレスと共に時分割で入力するように構成したものである。 入出力ピン I ZOに入力された Zァ ドレスはマルチプレクサ 1 1を介して Xア ドレスデコー ダ 1 5に供給される。 Xア ドレスおよび Yア ドレスも同様にマルチプレクサ 1 1 を介して Xァ ドレスデコーダ 1 5および Yァ ドレスデコーダ 1 6にそれぞれに供 給される。 コマン ドまたはデータとァ ドレスの区別は外部からの制御信号 CD E によって、 またコマン ドとデータの区別は、 コマン ドはライ トイネ一ブル信号 W Eに同期させて入力し、 データはシ リ アルクロ ッ ク SCに同期させて入力するこ とによって行なうようにしている。
さらに、 上記ピンを共通にしたア ドレスマルチプレタス方式においても、 図 1 5に示すように、 Xァ ドレスと Zァ ドレスをタイ ミ ングを変えて別々に取り込む 方式と、 Xア ドレスの空きビッ トを利用してそこに Zァ ドレスを含ませて取り込 む方式が考えられる。 なお、 図 16に示されている方式は、 8本の入出力ピン I
/Oを用いて 14ビッ トの Xァ ドレスを 2回に分けて取り込む場合に最上位の空 いている 2ビッ トのうち 1 ビッ トを利用して Zア ドレス （ 1ビッ ト） を取り込む ようにした場合のァ ドレス構成を示したものである。
また、 Zア ドレスを Xア ドレスに含ませて入力する代わりに Zァ ドレスをコマ ン ドに含ませて入力したり、 あるいはメモ リ セル内の各階層別のデータごとに読 出しコマン ドゃ書込みコマン ド、 消去コマン ドをそれぞれ別個に用意するように しても良い。 この場合にも図 14のようにァ ドレスとコマン ドとを時分割方式で 入力する場合と、 図 2のように別個の外部端子から入力する場合とが考えられる さらに、 メモ リ セル内の各階層別のデータの識別にァ ドレスまたはコマン ド以外 に制御信号あるいは選択信号を用いるようにしてもよい。
図 1 7〜図 20は、 メモ リ アレイ 1 0の他の構成例を示す。 前記実施例のメモ リアレイ （図 6参照） では、 データ線方向に配設された n個のメモリセル MCの ソースを共通のサブソース線 SSLにまた ドレインを共通のサブデータ線 S DL に接統するとともに、 サブデータ線 SDLをスィ ッチ MOSFET Qs lを介 してデータ線にまたサブソース線 S S Lはスィッチ MO S F ET Qs 2を介し て共通ソース線 CSLに接続可能に構成したが、 図 1 7の実施例ではデータ線方 向に配設されたメモ リ セル MCを 2個ずつペアにして各ペアの共通ドレイン CD を対応するメィンデータ線 DLにそれぞれ接続するとともに、 ヮ一 ド線 WL方向 のメモ リセルのソースはメモリ行ごとに共通ソース線 C S Lにそれぞれ接続する ようにしている。 各データ線に接続されるセンスラ ッチ回路 SLTは前記実施例 のメモ リ アレイ （図 6参照） と同一とすることができる。 この実施例のメモリア レイでは、 スィ ッチ MOSFET Qsl, Qs2による制御以外は前記実施例のメ モリ ア レイ （図 6参照） と全く同様にして読出し書込みを行なえる。 サブデ一夕 線およびサブソース線を設けてスィ ッチ MOSFET Qsl, Qs2で制御するよ うに構成することも可能である。
図 1 8は、 いわゆる N AND型と呼ばれるメモ リ アレイで、 メイ ンデータ線 D L方向に配設された n個のメモ リ セル MC l〜MC nをそれぞれのチャ ンネルが 直列になるように接続し、 一端 （図では下端） をスィ ツチ MOSFET Q s 1 を介してメイ ンデータ線 DLに接続するとともに他端 （上端） をスィ ッチ MOS
FET Qs 2を介して共通ソース線 CSLに接続したものである。 この実施例 では、 選択ヮー ド線以外のヮ一 ド線の電位をそれに接続されたメモリセルのしき い値のいかんにかかわらずオンとなるような高いレベルに設定し、 選択ヮー ド線 は下書きデータもしくは上書きデータに応じた電位に設定して読出し書込みを行 なう ことで選択メ乇 リセルの読出し書込みが可能となる。
図 1 9は、 メインデータ線 DL方向に配設された π個のメモリセル MC 1〜M C nをそれぞれのチャンネルが直列になるように接続するととに、 共通ソース - ドレインを交互にサブデータ線 S DLとサブソ一ス線 S S Lに接続し、 サブデ一 タ線 SDLはスィ ッチ MOSFET Q s 1を介して対応するメイ ンデータ線 D Lにそれぞれ接続するようにしたものである。 メイ ンデータ線 DL方向に隣接す るメモ リセル同士でソース · ドレインを共有する点およびスィ ッチ MOSFET Q s 2を省略した点以外は前記実施例のメモ リアレイ （図 6参照） と同様であ り、 Q s 2以外は同一の制御で読出し書込みを行なえる。 ただし、 Qs 2をサブ ソース線 S SLと共通ソース線 C SLとの間に設けるようにすることも可能であ る。
図 20は、 前記実施例 （図 6) の変形例で、 データ線方向に配設された n個の メモ リセル MCの ドレインを共通のサブデータ線 S DLに接統し、 サブデータ線 SDLはスィ ッチ MOSFET Q s 1を介してデータ線に接続した点は同一で ある力 この実施例ではさらにヮー ド線方向のメモリセルを 2個ずつペアにして その共通ソースをサブソース線 S S Lに接続してサブソース線 S S Lの本数を減 らしたものである。 サブソース線 SSLはスィ ッチ MOSFET Qs 2を介し て共通ソース線 C SLに接続されている。 センスラ ッチ回路 SLTは図 7の全く 同じ構成で良く、 同一の制御で読出し書込みを行なうことができる。
以上説明したように、 上記実施例においては、 複数のしきい値を設定して 1つ のメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置にお いて、 1 つのメモ リセルに対して 2ビッ トのデ一タの各ビッ トをァ ドレス信号も しくは制御信号に応じて別々に書込みを行なうようにしたので、 データを読み出 す際に最初のビッ ト （下書きデータ） はワー ド線を 1回アクセスするだけで、 ま た後のビッ ト （上書きデータ） はレベルを変えてワー ド線を 2回アクセスするだ けで読み出せるようになり、 トータルのヮ一 ド線アクセス回数が減少し、 データ 読出し時間が短縮されるという効果がある。
また、 上記実施例では、 メモ リアレイ内のデータ線と読出しデータを増幅する センスアンプとの間にデータ反転回路を設けたので、 上書きデータの読出しを効 率良く行なえるようになるという効果がある。
さらに、 上記実施例では、 データ入力バッファとセンスアンプとの間にセンス アンプの読出しデータによって書込みデータの入力を制御可能なデー夕フ ィルタ 回路を設けたので、 下書きデータに応じた上書きデータの書込みを効率良く行な えるようになるという効果がある。
また、 上記実施例では、 メモ リセル内の各階層別のデータを識別するためのァ ドレス信号をコマン ドゃデータと時分割方式で入力可能としたので、 必要とされ る外部端子 （ピン） 数を減らすことができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本 発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で種々 変更可能であることはいうまでもない。 例えば、 上記実施例では、 メモ リ セルに
2ビッ 卜のデータを記憶できるようにした実施例について説明したが、 1つのメ モリセルに 3ビッ ト以上のデータを記憶するようにした不揮発性メモリに適用す ることも可能である。
また、 実施例ではしきい値が 2番目に低いメモリセルを消去状態のメモ リセル としたが、 他のレベルしきい値を消去状態とすることもできる。 さらに、 実施例 では、 データ " 1 " を保持するセンスァンプに対応するメモ リセルに書込みを行 なってしきい値を変化させているが、 データ " 0 " を保持するセンスアンプに対 応するメモリセルに書込みを行なってしきい値を変化させるようにしても良い。 産業上の利用可能性
以上の説明では主として本発明者によってなされた発明をその背景となった利 用分野であるフラ ッシュメモ リに適用した場合について説明したが、 この発明は それに限定されるものでなく、 F A M O Sを記憶素子とする不揮発性記憶装置一 般さらには複数のしきい値を有するメモリセルを備えた半導体装置に広く利用す ることができる。

Claims

請 求 の 範 囲
1 . メモ リ セルのしきい値を 2段階以上に設定するとともに、 ワー ド線のレベル を 2段階以上に変化させてメモリセルの読み出しを行なうことで一つのメモリセ ルに 2ビッ ト以上のデータを記憶可能に構成された不揮発性半導体記憶装置にお いて、 1つのメモリセルに対して複数ビッ トのデ一夕の各ビッ トをア ドレス信号 もしくは制御信号に応じて別々に書込み、 読出しおよび消去を行なうようにした ことを特徴とする不揮発性半導体記憶装置の駆動方法。
2 . 上記メモ リ セルは 2ビッ 卜のデータを記憶可能に構成され、 その消去状態を しきい値が 2番目に低い伏態に対応されていることを特徴とする請求項 1に記載 の不揮発性半導体記憶装置の駆動方法。
3 . 上記メモ リ セルへ先に書込みがなされるビッ トデータはしきい値が上記 2番 目に低い状態としきい値が最も高い状態とに対応されることを特徴とする請求項 2に記載の不揮発性半導体記憶装置の駆動方法。
4 . 上記メモ リセルへ後から書込みがなされるビッ トデータはしきい値が最も低 い状態としきい値が 2番目に高い伏態に対応されることを特徴とする請求項 2ま たは請求項 3に記載の不揮発性半導体記憶装置の駆動方法。
5 . 上記メモ リセルへ後からデータを書き込む際に、 しきい値が上記 2番目に低 い状態からしきい値が最も低い伏態への書込みを時間的に先に行ない、 しきい値 が最も高い状態からしきい値が 2番目に高い状態への書込みを時間的に後で行な うようにしたことを特徴とする請求項 4に記載の不揮発性半導体記憶装置の駆動 方法。
6 . 上記ヮ—ド線の選択を第 1のァ ドレス信号に基づいて行ない、 ヮー ド線を共 通にする複数のメモリセルの中からの所望のメモリセルの選択を第 2のァドレス 信号に基づいて行ない、 1つのメモ リ セル内の複数ビッ トのデータの各ビッ トを 第 3のァ ドレス信号に基づいて行なうようにしたことを特徴とする請求項 1 、 2 3、 4または 5に記載の不揮発性半導体記憶装置の駆動方法。
7 . 上記メモリセルに記憶されたビッ トデータのうち先に書込みが行なわれた下 書きデータを書き換える際に、 後から書込みが行なわれた上書きデ一夕を読み出 してバッファメモリに格納してからメモリセルを消去状態にしたのち、 新しい下 書きデータの書込みを行ない、 しかる後上記パッファメモ リ に格納しておいた上 書きデータの書込みを行なうようにしたことを特徴とする請求項 1 、 2、 3、 4 5または 6に記載の不揮発性半導体記憶装置の駆動方法。
8 . 上記メモ リ セルに記憶されたビッ トデータのうち後から書込みが行なわれた 上書きデータを書き換える際に、 先に書込みが行なわれた下書きデータを読み出 してバッ フ ァメモ リに格納してからメモリセルを消去状態にしたのち、 上記バッ ファメモ リに格納しておいた下書きデータの書込みを行ない、 しかる後新しい上 書きデータの書込みを行なうようにしたことを特徴とする請求項 1 、 2、 3、 4 . 5または 6に記載の不揮発性半導体記憶装置の駆動方法。
9 . いずれかのメモリセルのしきい値を低い状態から高い伏態へ変える際に、 一 旦同一セクタ内のすべてのメモ リセルのしきい値を高く してから、 高くする必要 のなかったメモ リセルのしきい値を低くするようにしたことを特徴とする請求項
I 、 2、 3、 4、 5、 6、 7または 8に記載の不揮発性半導体記憶装置の駆動方 法。
1 0 . 上記メモリセルがコン ト ロールゲー ト とフロ一ティングゲ一 ト とを有する M O S F E Tで構成され、 ヮ一 ド線を共通にするメモ リセルは同一のゥヱル領域 に形成されている場合に、 いずれかのメモ リ セルのしきい値を低い状態から高い 状態へ変える際に、 同一セクタのしきい値を高くすべきメモ リセルとしきい値を 高くする必要のないメモ リ セルとでその ド レイ ン電圧とを異ならしめ、 コ ン ト ロールゲー ト とゥヱル領域間に所定のパイァス電圧を与えるようにしたことを特 徴とする請求項 1、 2、 3、 4、 5、 6、 7または 8に記載の不揮発性半導体記 憶装置の駆動方法。
I I . メモ リセルのしきい値を 2段階以上に設定するとともに、 ワー ド線のレべ ルを 2段階以上に変化させてメモリセルの読み出しを行なうことで一つのメモ リ セルに 2ビッ ト以上のデータを記憶可能にされた不揮発性半導体記憶装置におい て、 上記メモ リセルに記憶されるデータは各ビッ トごとに階層的に記憶されると ともに、 各階層のデータはァ ドレス信号もしく は制御信号によって識別されるよ うに構成されてなることを特徴とする不揮発性半導体記憶装置。
1 2 . 上記メモリセルの階層別データを識別するァ ドレス信号もしくは制御信号 を入力するための専用の端子が設けられてなることを特徴とする請求項 1 1に記 載の不揮発性半導体記憶装置。
1 3 . 上記メモ リセルの階層別データを識別するァ ドレス信号もし く は制御信号 は他のァ ドレス信号もしくはデータ信号と時分割方式で共通の外部端子から入力 可能に構成されてなることを特徴とする請求項 1 1に記載の不揮発性半導体記憶 装置。
1 4 . 上記メモ リ アレイ内のデータ線と読出しデータを増幅するセンスアンプと の間にデータ反転回路が設けられていることを特徴とする請求項 1 1、 1 2また は 1 3に記載の不揮発性半導体記憶装置。
1 5 . 上記センスアンプとデータ入力バッ フ ァ との間にセ ンスアンプの読出し データによって書込みデータの入力を制御可能なデータフィルタ回路が設けられ ていることを特徴とする請求項 1 1、 1 2、 1 3または 1 4に記載の不揮発性半 導体記憶装置。
1 6 . マイ ク ロコンピュー夕と、 請求項 1 1、 1 2、 1 3、 1 4 または 1 5に記 載の不揮発性半導体記憶装置と、 該記憶装置の読出し、 書込みおよび消去を制御 する制御装置と、 上記記憶装置から読み出されたデータを一時的に格納するバッ ファ記憶装置とを備え、 上記マイ クロコンピュータと上記制御装置とはメイ ンバ スによ り接続され、 上記制御装置と上記記憶装置とはローカルバスにより接続さ れていることを特徴とするデ一夕処理システム。
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