WO1993017509A1 - Demodulator für radio-daten-signale - Google Patents

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WO1993017509A1
WO1993017509A1 PCT/DE1993/000158 DE9300158W WO9317509A1 WO 1993017509 A1 WO1993017509 A1 WO 1993017509A1 DE 9300158 W DE9300158 W DE 9300158W WO 9317509 A1 WO9317509 A1 WO 9317509A1
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Werner Henze
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Werner Henze
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04H40/00—Arrangements specially adapted for receiving broadcast information
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
    • H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
    • H03D3/04—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal by counting or integrating cycles of oscillations
    • H—ELECTRICITY
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    • H04H20/33—Arrangements for simultaneous broadcast of plural pieces of information by plural channels
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H2201/00—Aspects of broadcast communication
    • H04H2201/10—Aspects of broadcast communication characterised by the type of broadcast system
    • H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]

Definitions

  • the invention relates to a demodulator for radio data signals according to the preamble of claim 1.
  • the known radio data system can be used to transmit data signals which contain, for example, the name of the program being broadcast or other information.
  • the carrier of 57 kHz which is also used in traffic radio, is modulated with the data to be transmitted, although the side bands which lie outside the modulation frequencies used for different signals of the traffic radio.
  • a biphase coding is chosen which has the effect that there are no spectral components at 57 kHz and the clock is implicitly transmitted.
  • the entire spectrum of the modulated radio data signal hereinafter also referred to as RDS signal, is limited to ⁇ 2.4 kHz.
  • RDS decoders are based on the use of phase locked loops.
  • an RDS decoder is described, to which the 57 kHz signal is amplified and limited in amplitude, that is, as a square wave signal.
  • the RDS information is demodulated in a synchronous demodulator with carrier recovery (Costas Loop).
  • the present invention has for its object to provide a demodulator for RDS signals, in which no settling times of phase locked loops occur.
  • the demodulator according to the invention has the advantage that it can only contain digital components, which makes it possible to implement it inexpensively as an integrated circuit and does not require any expensive adjustment work during manufacture.
  • the demodulator according to the invention can also be implemented by suitable programs for signal processors or other microelectronic components. Since the erfindungs ⁇ proper demodulator can work very fast, he can, for example, with advantage in a radio receiver verwen ⁇ det r are in the (z. B. According to DE 41 03 062 AI) for a short time a check is made to alternative frequencies without the reception of the respective tuned transmitter is impaired.
  • an auxiliary carrier-frequency signal is generated for the generation of the second square-wave signal, the phase of which is adapted from time to time to the phase of the received RDS signal.
  • the second signal is formed by delaying the first signal by half an RDS data period.
  • FIG. 1 is a block diagram of a demodulator according to a first embodiment
  • FIG. 2 shows a block diagram of a first pulse shaper contained in the demodulator according to FIG. 1
  • FIG. 3 is a block diagram of a gate circuit contained in the demodulator of Figure 1
  • FIG. 6 further evaluation circuits and contained in the demodulator according to FIG. 1
  • FIG. 7 shows an exemplary embodiment of a logic circuit used in the demodulator according to FIG. 1
  • Figure 8 is a block diagram of a demodulator according to a second embodiment
  • Figure 9 is a block diagram of a pulse shaper contained in the demodulator of Figure 8.
  • FIG. 10 shows a schematic representation of the RDS signal vectors in various signals which occur in the demodulator according to FIG. 8
  • FIG. 11 shows a block diagram of a circuit for data clock extraction contained in the demodulator according to FIG. 8
  • Figure 13 is a block diagram of a demodulator according to a third embodiment
  • FIG. 15 shows a circuit arrangement for carrying out a vectorial addition, as indicated in FIG. 13
  • Figure 17 is a block diagram of a carrier regenerator
  • FIG. 18 shows a block diagram of a circuit for synchronous pulse generation, which is part of the carrier regenerator according to FIG. 17
  • Figure 19 is a block diagram of a circuit for obtaining a double bit clock frequency
  • counters are identified by a symbol “0, 1, 2 ", memory by “MEM” and shift registers by “SR”.
  • CL means clock input, "R” reset input, “D” data input and “LD” load input.
  • the input variables are labeled X and Y and the outputs with the respective condition.
  • Decoders which generate information dependent on the content of a counter are identified by the respective counter reading in square brackets. Some inputs and outputs have arrows and numbers that indicate from and to which parts the corresponding signals are routed.
  • the received multiplex signal is fed to the demodulator shown in FIG. 1 at 1.
  • the RDS signal and its amplitude are obtained from the multiplex signal is limited in a subsequent limiter 3.
  • a pulse shaper 4 a rectangular signal with a pulse duty factor of 50% is generated from the limited RDS signal, which contains the phase modulation of the RDS signal and is called signal A in the following.
  • This is combined in a logic circuit 5 with a signal B, which is also meandering, has a frequency of 57 kHz and is adjusted in phase to the phase of signal A at certain times.
  • a quartz oscillator 6 with a frequency of 4.332 MHz is used to generate a 57 kHz clock signal, which is divided by 76 with a first counter 7 and a first decoder 8. As soon as the first counter 7, to which the output signal of the crystal oscillator 6 is supplied as a clock, has counted to 76, this is recognized by the decoder 8 and the counter is reset.
  • the counter reading of the first counter 7 is loaded into a memory 9 at the time of an edge of the signal A, which is selected by a loading pulse L.
  • the signal A is fed to the charging input of the memory 9 via a gate circuit 10.
  • the gate circuit 10 will be described in detail later with reference to FIG. 3.
  • the content of the memory 9 is compared in a comparator 11 with the respective content of the first counter 7. If the two values match, a flip-flop 12 is set, at whose output signal B is present. The leading edge of signal B is produced by the setting. The trailing edge of signal B is generated with the aid of a second counter 13 and a second decoder 14.
  • the second counter is clocked with the 4,332 MHz clock and reset by setting the flip-flop 12. If the counter has reached half the period of the signal B, which is the case with the counter reading 38, the flip-flop is reset by the second decoder 14.
  • the logic circuit 5 essentially corresponds to an exclusive-OR circuit. A more complex embodiment is described later in connection with Figure 7.
  • the output signal of the logic circuit 5 accordingly assumes a first logic level when the signals A and B are different, while the other logic level is present when the signals A and B are identical.
  • the signal C combined in this way thus indicates the phase differences between the signals A and B.
  • four evaluation circuits are used to check whether four different conditions are met.
  • the pulse width of the signal C based on the point in time of the positive maximum phase shift, for example, becomes smaller when the point in time of the negative maximum phase shift is exceeded.
  • the pulse width of the signal C becomes smaller if the auxiliary carrier has its maximum phase deflection compared to its zero phase.
  • a charging pulse is generated in the first case after the maximum phase shift has been exceeded and in the second case with each maximum phase deflection of the auxiliary carrier.
  • the evaluation circuit 15 receives, in addition to the signal C, the 4,332 MHz clock signal and the charging pulse L, which is derived from the output signals of the evaluation circuits 15 to 18 with the aid of a further logic circuit 19. As will be described in more detail later in connection with FIG. 4, the evaluation circuit 15 checks whether the pulse width of the signal C is continuously decreasing. A corresponding output signal is fed to the further logic circuit 19.
  • the evaluation tescen 15 a counter is available with which pulses of the 4,332 MHz clock signal are counted during the duration of one pulse of the signal C. The count at the end of the pulse of signal C therefore corresponds to the pulse width.
  • This counter reading is forwarded from the evaluation circuit 15 to the evaluation circuit 16.
  • the evaluation circuit 16 There the condition is checked whether the phase deviation has exceeded a predetermined threshold value. If this is the case, a corresponding signal is sent to the further logic circuit 19.
  • the evaluation circuit 16 generates a threshold value switching signal which is fed to the evaluation circuit 17, with the aid of which it is checked whether the sum of all clock pulses of all the counted pulses of the signal C has exceeded a predetermined threshold value. If applicable, a signal is also given to the further logic circuit 19.
  • a signal is generated in an evaluation circuit 18 and supplied to the further logic circuit 19, which states whether a minimum time has passed after a positive edge of the clock signal (57 kHz).
  • the charging pulse L is generated in a further pulse shaper 20 from the output signal of the further logic circuit 19. This is supplied on the one hand to the gate circuit 10 and on the other hand to a circuit 21 for detecting pulse gaps, which is shown in more detail in FIG. 6.
  • the circuit 21 determines whether the phase of the received signal has changed within a half or a bit clock period. That is, it is determined whether a charging pulse is present or not after about half a bit clock period. If there is no charge pulse, a data clock is output.
  • a bit clock signal is derived from the 57 kHz clock signal with the aid of a frequency divider 22 and two shift registers 23, 24.
  • the frequency divider 22 first generates a 19 kHz signal which clocks the shift registers 23, 24.
  • the shift register 23 is loaded to binary 1000 0000 for each data pulse signal generated by the circuit 21 and the shift register ster 24 set to 0. With a shift clock of 19 kHz, 16 shift clocks fall into one RDS bit clock period. After eight shift clocks, the middle of the data signal is reached, that is to say that the "1" loaded into the shift register 23 has then reached the output of the shift register 24. As long as no data tacti pulse occurs, the loaded "1" is pushed in a circle by the shift registers 23, 24. It appears at the output of the shift register 24 at intervals of one RDS bit clock period.
  • the advantage of the circuit is that the bit clock is re-synchronized with every data clock.
  • the data pulse signal triggers a flip-flop 25, so that pulses are produced which each pass from one level to the other in the event of a pulse of the data pulse signal.
  • This signal corresponds to the RDS signal per se, although the differential coding carried out at the transmitter is still included. This is decoded with the aid of a circuit 26 known per se, so that the demodulated RDS signal is present at the output 27.
  • the evaluation circuits 15 to 18 evaluate the front and back flanks of the signal A equally, it is particularly important to maintain a constant pulse duty factor, but this is not the case with the only limited modulated RDS signal at the output of the limiter 3. Therefore, a signal with a duty cycle of 50% is generated in the pulse shaper 4.
  • the output signal of the limiter 3 is in the pulse shaper 4, of which an advantageous embodiment is shown in Figure 2 .
  • the flip-flop 31 is set by the leading edge of the limited modulated RDS signal.
  • the inverting output of the flip-flop 31 is connected to the reset input of a counter 32, which is clocked by the 4,332 MHz clock signal.
  • the counter 32 begins counting. With the help of a decoder 33, the counter 32 at the counter reading '38 is also reset by resetting the flip-flop 31. Because of the frequency ratio of the 4,332 MHz clock to the carrier frequency of 57 kHz of the RDS signal of 76: 1, half of the period has expired at the counter reading 38. The pulse duty factor of the signal at output 34 is therefore
  • FIG. 3 is a block diagram of gate circuit 10 ( Figure 1).
  • a signal is generated from signal A with the aid of an AND circuit 41, the input signal of which is inverted, and a delay circuit 42, which corresponds to the leading edges of signal A, which is fed to input 40.
  • the delay circuit 42 can be implemented in a simple manner by logic elements, for example inverters connected in series.
  • the charging pulse L supplied to an input 43 sets a flip-flop 44, the output of which is connected to a further input of the AND circuit.
  • a further flip-flop 45 can only be set at a time at which flip-flop 44 is set and at which the pulse derived from the leading edge of signal A is 1. As soon as the further flip-flop 45 is set, the memory 9 (FIG. 1) is loaded via the output 46.
  • both flip-flops 44, 45 are reset when the 4,332 MHz clock signal is 0.
  • the 4,332 MHz clock signal is fed via an AND circuit 47 to the clock inputs of the flip-flops 44, 45.
  • FIG. 4 shows block diagrams of the evaluation circuits 15 and 16.
  • the evaluation circuit 15 is connected via an input
  • the signal C is supplied. Furthermore, the evaluation circuit 15 receives the 4,332 MHz clock signal via a further input 52. Both signals are fed via an AND circuit 53 to a counter 54, which is thus only clocked during the phase differences between signals A and B. The signal C and the 4,332 MHz clock signal is also fed to a circuit 55 for pulse control, which generates a reset signal for the counter 54, a load signal for a memory 56 and other signals which control the function described below in time. After each pulse of the signal C, the counter reading of the counter 54 is written into the memory 56. Before this, however, the counter reading at the end of the pulse of the signal C is compared with the content of the memory 56 in a comparator 57.
  • the comparator 57 has two outputs, at which signals are present which indicate whether the signal at input X is larger than the signal at input Y or the signal at input X is smaller than the signal at input Y. Both outputs 58 59 are connected to AND circuits 60, 61. The output of the AND circuit 60 is connected to the clock input of a further counter 62, while the output of the AND circuit 61 is connected to the reset input of the counter 62 via an OR circuit 63.
  • the OR circuit 63 is supplied with the charging pulse L via an input 64.
  • the counter reading of the counter 62 is compared in a further comparator 65 with a threshold value S1 supplied at 66.
  • the output of the comparator 65 carries a signal when the two supplied signals match, which indicates that the condition has been met and can be taken from the output 67 of the evaluation circuit 15.
  • the counter 62 is incremented with the aid of the comparator 57 via the output 58 and the AND circuit 60. However, if the pulse width has increased, the counter 62 is reset via the output 59 of the comparator 57, the AND circuit 61 and the OR circuit 63. Accordingly, the counter reading (counter 62) rises to the threshold value S1 supplied at 66 only if the pulse width during a number predetermined by S1 Periods of the signal C is continuously smaller.
  • the evaluation circuit 16 also shown in FIG. 4 checks whether the second condition is fulfilled, namely whether the pulse width of the signal C has exceeded the predetermined value.
  • the content of the memory 56 is compared in a comparator 70 with a threshold value S3 or a threshold value S4, which are alternatively fed to the Y input of the comparator 70 via a controllable switch 71. If the content of the memory 56 which represents the pulse width is greater than the respective threshold value S3 or S4, a flip-flop 73 is set via an AND circuit 72, at the output 74 of which a signal which indicates the fulfillment of the second condition can be removed. The flip-flop is reset by a reset signal generated by the pulse control circuit 55 after the end of the pulse of the signal C.
  • the threshold value for the comparator 70 is selected with a view to whether the received signal contains a traffic information signal in addition to the RDS signal. In this case, a smaller maximum phase difference between the signals A and B is to be expected, so that the threshold is set down.
  • a further comparator 75 is provided, to which a threshold value S5 is supplied and which sets and resets a flip-flop 78 via AND circuits 76, 77 depending on whether the pulse width is larger or smaller than the threshold value S5 is.
  • the output signal SU of the flip-flop 78 is used on the one hand to control the changeover switch 71 and on the other hand is made available via an output 79 of the evaluation circuit 17 shown in FIG.
  • FIG. 5 shows the two evaluation circuits 17 and 18 (FIG. 1), the evaluation circuit 17 checking whether the sum of the pulse widths of all the pulses of the C signal, calculated from the last charging pulse, has exceeded a threshold value.
  • the output signal of the AND circuit 53 (fi gur 4) supplied as a clock signal for a counter 82.
  • the counter 82 is reset by the charging pulse L, which is fed to an input 83.
  • the counter contains the number of pulses of the 4,332 MHz clock signal that have occurred since the last charging pulse during the pulses of the signal C. This corresponds to the sum of all pulse widths.
  • a comparator 84 For comparison with a threshold value, a comparator 84 is provided, to which a threshold value S6 or a threshold value S7 can alternatively be supplied via a controllable changeover switch 85.
  • the controllable changeover switch 85 can be switched with the aid of the signal SU, which can be taken from the output 79 of the evaluation circuit 16 (FIG. 4) and can be supplied via an input 86.
  • a flip-flop 87 is set, at the output 88 of which a signal corresponding to the third condition can be taken.
  • the flip-flop 87 is reset by the charging pulse L.
  • the evaluation circuit 18 it is checked whether, starting from the last charging pulse, a certain predetermined time has passed. This is determined by counting 57 kHz pulses supplied at 91 with the aid of a counter 92 and a decoder 93.
  • the counter 92 is reset by the charging pulse L.
  • the logic level 0 is output by the decoder 93.
  • the output signal of the decoder jumps to logic level 1, whereupon the AND circuit 94 interrupts further counting.
  • the signal at the output 95 of the evaluation circuit 18 thus also assumes the value 1, which indicates that a certain predetermined time has passed since the last charging pulse. It is thus excluded that a charge pulse is generated prematurely after the first three conditions have been met.
  • the charge pulse L is generated from the output signal of the further logic circuit 19 in the pulse shaper 20. According to FIG. 6, this takes place in a simple manner in that the output signal of the further logic circuit 19 in the pulse shaper 20 via an input 100 directly to a first input of an AND circuit 101 and an inverting, second input of the AND circuit 101 via a delay element 102 is supplied.
  • the delay element 102 can be implemented in a simple manner by logic circuits and determines the pulse duration of the charging pulse L present at the output 103.
  • the charge pulse is supplied to the circuit 21, which is also shown in FIG. 6.
  • the charging pulse L serves to reset a counter 104 which is clocked by a 19 kHz clock signal which can be fed to an input 105 from the frequency divider 22 (FIG. 1). If a threshold value predetermined by a decoder 106 is exceeded, the counting is stopped and the flip-flop 25 (FIG. 1) connected to the output 107 of the circuit 21 is tilted.
  • the flip-flop 25 thus delivers the already demodulated RDS signal, but without differential decoding.
  • FIG. 7 shows an exemplary embodiment of the logic circuit 5 (FIG. 1) with which it is determined which of the two possible phase positions of the signals A and B predominate relative to one another between two charging pulses.
  • a corresponding presetting for the expected phase position is carried out with the flip-flop 123. This improves the immunity of the demodulator.
  • Signals A and B are each fed to a delay circuit 113, 114 via inputs 111 and 112. With the delayed signals A and B, flip-flops 115, 116 are clocked and are also set because of the positive voltage at the data input. On The flip-flops 115, 116 are reset with the output signal of the non-exclusive-OR circuit 110.
  • the flip-flops can be set accordingly, while for the same signals the flip-flops 115, 116 are reset.
  • the outputs of the flip-flops 115 and 116 are connected via AND circuits 117, 118 to clock inputs of counters 119, 120, which are reset by the charging pulse L supplied at 121. With the aid of the AND circuits 117 and 118, only the output signal of those flip-flops 115 and 116 can arrive at the respective counter 119 and 120, which is set first.
  • one of the counters 119, 120 will contain a larger value than the other counter. This is determined with the aid of a comparator 122. Depending on the comparison result, a flip-flop 123 is set, which is clocked by the loading pulse L. By resetting counters 119 and 120, the counts can start again.
  • the outputs of the AND circuits 117, 118 are each connected to an input of further AND circuits 124, 125, the further inputs of which are connected to the outputs of the flip-flop 123.
  • the preselection of the pulses at the outputs of the AND circuits 117 and 118 is made with the aid of the flip-flop 123 and the AND circuits 124 and 125.
  • the demodulator shown in FIG. 8 is supplied with the received multiplex signal at 201.
  • the RDS signal is obtained from the multiplex signal, the amplitude of which is limited in a subsequent limiter 203.
  • a pulse signal 204 generates a square-wave signal with a duty cycle of 50% from the limited RDS signal, which phase odu- contains the RDS signal and is called signal A in the following.
  • a quartz oscillator 206 with a frequency of 4.332 MHz is used to generate a 57 kHz clock signal, which is divided by 76 with a first counter 207 and a first decoder 208. As soon as the first counter 207, to which the output signal of the quartz oscillator 206 is supplied as a clock, has counted to 76, this is recognized by the decoder 208 and the counter is reset.
  • signal A is delayed by half a period of the RDS bit clock.
  • the phase position of signal A is also maintained precisely in the delayed signal.
  • the delayed signal is called signal B in the following.
  • the counter reading of counter 207 which comprises 7 bits, is transferred to a memory 209.
  • the phase difference between the 57 kHz clock signal generated with the aid of the counter 207 and the decoder 208 and the signal A is thus fixed for the respective edge of the signal A.
  • This phase difference is delayed by half a bit clock period with the aid of a delay circuit 210, which advantageously takes place with seven shift registers, each with a length of 24 bits.
  • the counter readings loaded into the memory 209 are shifted with edges of the signal A to the output of the shift register.
  • the 7-bit-wide output signal of the shift register is compared with the counter reading of the counter 207 using the comparator 211.
  • the output signal of the comparator is released if the counter 207 is not incremented, for which purpose the 4,332 MHz clock signal is fed via an inverter 15 to an enable input EN of the comparator.
  • a flip-flop 212 is set and the count ler 213 released, with which a pulse of the signal B begins.
  • a decoder 214 resets the flip-flop 212, as a result of which the respective "1" level of the signal B ends and the counter 213 is reset.
  • the RDS data clock DT is obtained from the signals A and B in a circuit 221, which will be explained in more detail later with reference to FIGS. 10 to 11.
  • a bit clock signal is derived from the 57 kHz clock signal using a frequency divider 222 and two shift registers 223, 224.
  • the frequency divider 222 first generates a 19 kHz signal that clocks the shift registers 223, 223.
  • the shift register 223 is loaded to binary 1000 0000 with each data pulse signal generated by the circuit 221 and the shift register 224 is set to 0.
  • With a shift clock of 19 kHz 16 shift clocks fall into one RDS bit clock period.
  • the middle of the data signal is reached, that is, the "1" loaded into the shift register 223 has then reached the output of the shift register 224.
  • the loaded "1" is shifted in a circle by the shift registers 223, 224.
  • At the output of shift register 224 it appears at intervals of one RDS bit clock period.
  • the advantage of the circuit is that the bit clock is re-synchronized with every data clock.
  • the data pulse signal triggers a flip-flop 225, so that pulses are produced which each pass from one level to the other in the event of a pulse of the data pulse signal.
  • This signal corresponds to the RDS signal per se, although the differential coding carried out at the transmitter is still included. This is decoded using a circuit 226 known per se, so that the demodulated RDS signal is present at the output 227.
  • the circuit 221 is a duty cycle of the signals A and B of 50% required. In the case of signal B, this is ensured with the aid of counter 213 in connection with decoder 214 and flip-flop 212.
  • the output signal of the limiter is fed to the clock input of a flip-flop 231 in the pulse shaper 204, of which an advantageous exemplary embodiment is shown in FIG. 9, the data input of which is supplied with a positive voltage.
  • the flip-flop 231 is set by the leading edge of the limited modulated RDS signal.
  • the inverting output of the flip-flop 231 is connected to the reset input of a counter 232 which is clocked by the 4,332 MHz clock signal.
  • counter 232 begins to count. With the aid of a decoder 233, the counter 232 at the counter reading 38 is also reset by resetting the flip-flop 231. Because of the frequency ratio of the 4,332 MHz clock to the carrier frequency of 57 kHz of the RDS signal of 76: 1, half of the period has expired at the counter reading 38. The duty cycle of the signal at output 234 is therefore 50%.
  • FIG. 10 shows signal vectors of the signals A and B, with times being selected at which the phases of the signals have their extreme value.
  • the time period T D / 2 corresponds to half a bit clock period. If signals A and B are differentiated, the amplitude of the RDS useful signal is doubled or extinguished. This leaves vectors that indicate the phase difference. Because the phase difference vectors are comparatively twice as large as the signals in known demodulators, the sensitivity of the new RDS demodulator described here is considerably greater.
  • the sensitivity offers a number of advantages in RDS reception. For example, frequency diversity is also possible with transmitters that are only weakly receivable.
  • the PS program service name
  • the PS can be determined more quickly in the case of weakly receivable transmitters because of the lower error rate, or the reading of the PS is carried out in the case of very weak transmitters. that made it possible.
  • Figure 11 shows details of circuit 221 ( Figure 8).
  • the signals A and B are fed to inputs 241, 242 and linked to one another with the aid of an exclusive-OR circuit 243.
  • the resulting signal E is used to reset a counter 245 and after an inversion at 244 to reset a counter 246.
  • Both counters 245,246 are clocked by a 4,332 MHz clock signal supplied at 247.
  • the outputs of the counters 245, 246 are each connected to a comparator 249, 250, to which a setpoint S1 can be fed via a further input 251. If the signals at the comparator inputs are identical, the comparators each emit a signal VI or V2, which is fed to a clock input of a further counter 252 and 253.
  • the outputs of the counters 252, 253 are connected to the inputs of further comparators 254, 255, which are also supplied with a second setpoint S2, which is supplied via an input 256. If the signals fed to a comparator are identical, a signal V3 or V4 is present at the outputs of the comparators 254, 255 with which a flip-flop 257 is set or reset.
  • An output 258 of the flip-flop 257 forms the output of the circuit arrangement according to FIG. 11 and is also connected to the reset input of the counter 252. The other output of flip-flop 257 is connected to the reset input of counter 253.
  • the function of the circuit arrangement according to FIG. 11 is explained below with reference to the signals shown in FIG.
  • the signals with the same name as FIG. 11 are shown in FIG. 12 in four different time periods T1 to T4, which is indicated by the dotted lines.
  • the pulse widths of signals E and E depend on the phase difference of signals A and B.
  • the pulse width of the signal E is smaller than that of the signal E if the phase difference is less than 90 °. This is the case during the two time periods T1 and T2. In the time segments T3 and T4, however, the phase difference is larger, which is why the pulse width or the pulse duty factor of signal E is larger than for signal E.
  • counter 245 reaches setpoint S1 more often within one period of signals A and B than counter 246.
  • counter 252 is incremented so frequently that it reaches setpoint S2 during half a bit clock period of the RDS signal. while counter 253 remains reset.
  • the flip-flop 257 is then set via the signal V3.
  • the pulse duty factor of E and E has reversed compared to the case described, so that the counter 246 reaches the setpoint S1 more often than the counter 245 the counter 253 reaches the value S2 and the counter 252 remains reset.
  • the flip-flop 257 is thus reset via the comparator 250.
  • the setpoints S1 and S2 are designed in such a way that setting or resetting the flip-flop 257 is not critical even in the case of disturbed received signals, as long as one or the other phase position of the RDS signal predominates.
  • the demodulator according to a third exemplary embodiment shown in FIG. 13 is supplied with the received multiplex signal at 301.
  • the RDS signal is obtained from the multiplex signal, the amplitude of which is limited in a subsequent limiter 303.
  • the limited RDS signal becomes a square wave signal generated with a duty cycle of 50%, which contains the phase modulation of the RDS signal and is called signal A in the following.
  • a quartz oscillator 306 with a frequency of 4.332 MHz is used to generate a 57 kHz clock signal, which is divided by 76 with a first counter 307 and a first decoder 308. As soon as the first counter 307, to which the output signal of the quartz oscillator 306 is supplied as a clock, has counted to 76, this is recognized by the decoder 308 and the counter is reset.
  • signal A is delayed by half a period of the RDS bit clock.
  • the phase position of signal A is also maintained precisely in the delayed signal.
  • the delayed signal is called signal B in the following.
  • the counter reading of counter 307 which comprises 7 bits, is transferred to a memory 309.
  • the phase difference between the 57 kHz clock signal generated with the aid of the counter 307 and the decoder 308 and the signal A is thus fixed for the respective edge of the signal A.
  • This phase difference is delayed with the aid of a delay circuit 310 by half a bit clock period, which is advantageously carried out with seven shift registers, each with a length of 24 bits.
  • the counter readings loaded into the memory 309 are shifted with edges of the signal A to the output of the shift register.
  • the 7-bit wide output signal of the shift register is compared with the counter reading of the counter 307 using the comparator 311.
  • the output signal of the comparator is released if the counter 307 is not incremented, for which purpose the 4,332 MHz clock signal is fed via an inverter 315 to an enable input EN of the comparator.
  • a flip-flop 312 is set and the counter 313 is released, with which a pulse of the signal B begins.
  • a decoder 314 resets the flip-flop 312, as a result of which the respective "1 level" of the signal B ends and the counter 313 is reset.
  • Signal B is taken from the inverting output of flip-flop 312 and, together with signal A, is fed to a circuit 316 for vectorial addition and limitation. Due to the vectorial addition of signals A and B, signal components are formed in the radio data system with traffic radio signals which, viewed in half bit clock periods, differ in phase by 180 °. In the radio data system without traffic radio signals, the signal components accordingly deviate in positive and negative directions from the 57 kHz carrier frequency.
  • the 57 kHz subcarrier is regenerated at 317 with the help of the 4,332 MHz clock signal and by 90 ° in relation to the RDS signal components for RDS reception with traffic radio turned.
  • a flip-flop 319 can be used to obtain a demodulated signal from which the 4.332 MHz clock signal in the circuit 320 is used to derive the double bit clock frequency.
  • the phase correction of the 57 kHz carrier at 318 is necessary because of a delay that occurs during the vectorial addition.
  • a signal ZD derived from signal Z is evaluated, in which the signal components with small amplitudes remain ineffective and in the radio data system with traffic radio signals, the signal components can be optimally distinguished.
  • the signal ZD and the derivative of the 57 kHz carrier are described in more detail later in connection with FIGS. 17 and 18.
  • the signal ZD and the 57 kHz carrier are fed to a frequency / phase modulator 321 which supplies two output signals with which a counter 322, 323 is clocked becomes .
  • needle pulses N are derived from a signal 2BT with double bit clock frequency, with which the counters 322, 323 are reset.
  • the comparison result of the counter readings determined with a comparator 326 is transferred to a further flip-flop 327.
  • the result obtained previously is then passed to a flip-flop 328 which follows it. If the contents of flip-flops 327 and 328 are the same and the pulse N has become "0", the content of flip-flop 331 is changed.
  • outputs of the flip-flops 327, 328 are connected to the clock input of the flip-flop 331 via an exclusive-OR circuit 329 and an AND circuit 330 with inverting inputs.
  • the RDS data pulse signal DT is thus already present at the output of the flip-flop 331.
  • Another flip-flop 332 is clocked with the negative edge of the double bit clock signal 2BT, for which purpose the output of the circuit 320 is connected to the clock input of the flip-flop 332 via an inverter 333.
  • the flip-flop 332 is connected as a two-part circuit and supplies the bit clock BT for an RDS differential decoder 334, which is known per se and need not be described in more detail in the present context.
  • a clock signal BF is formed from the clock signals 2BT and BT with the aid of a non-AND circuit 335, which clocks a flip-flop 336, which leads the RDS data clock signal from the output of the flip-flop 331 to the RDS differential decoder 334, the demodulated RDS signal can be taken from its output 337.
  • FIG. 14 shows time diagrams of various signals occurring in the demodulator according to FIG. 13.
  • the two lines labeled FF27 and FF28 represent the output signals of the flip-flops 327 and 328, which are against one another by a period of clock 2BT are shifted.
  • the flip-flop 331 is triggered at the times of the needle pulses N if the output signals of the flip-flops 327 and 328 have the same level. This creates the signal DT.
  • the frequency division using the flip-flop 332 can result in two different phase positions of the signal BT. Both options are shown in FIG. 14, the drawings of the signals being provided with an * to identify the second option. However, the resulting phase shift of the RDS signal has no disadvantageous effects.
  • the vectorial addition 316 of signals A and B indicated in the block diagram can advantageously be carried out using the digital circuit shown in FIG. Signals occurring in this circuit are shown in FIG. 16.
  • Signals A and B (lines a and b) are fed via inputs to an AND circuit 343, at whose output a signal ZS (line c) is present.
  • the counter 347 is operated with quartz clock signals whose frequency is 4.332 MHz and which reach the counter 347 via a further input 344 ', a further AND circuit 345' and the OR circuit 346.
  • a needle pulse is derived from each positive edge of the signal ZS, which resets the counter 347.
  • a decoder 349 is connected to the output of the counter 347 and blocks the counter 347 at the counter reading [38].
  • the quartz clock supplied at 344 r with the frequency of 4.332 MHz also arrives at a clock input of a further counter 352, the output of which is connected to the input of a further decoder 353, which has a predeterminable value of [38].
  • the output of the decoder 353 is connected to a reset input of the flip-flop 351, the inverting output of which is connected to the reset input of the counter 352.
  • the non-inverting output of the flip-flop 351 carries the signal ZD, which is shown in line g of FIG. 16.
  • the counter 352 can start counting and, via the decoder 353, resets the flip-flop 351 when the value [38] is reached.
  • the signal ZD is out of phase with the vectorial sum signal ZS by 90 °.
  • the signal ZD is also fed to the data inputs of two flip-flops 354, 354 '. Together with delay circuits 355, 355 ', these form a frequency / phase demodulator 356. A regenerated 57 kHz subcarrier is fed via an input, which is connected directly to the clock input of the flip-flop 354 and after inverting at 358 to the clock input of the flip - Flops 354 'arrived. Each setting of one of the flip-flops 354, 354 'brings about a subsequent reset of the flip-flops via the delay circuits 355, 355'. Another flip-flop 359 is set with the output pulses of the flip-flop 354.
  • FIG. 17 shows an exemplary embodiment of a carrier regenerator that obtains a 57 kHz carrier from the signal Z.
  • the signal Z is fed via an input 371 to a circuit 372 for synchronous pulse generation.
  • the circuit 372 receives the 4,332 MHz clock signal directly via a further input 373 and a half-frequency signal via a frequency divider 374. Details of the circuit 372 are explained in more detail later in connection with FIG.
  • Synchronizing pulses S1 generated by the circuit 372 occur when the signal Z corresponds relatively exactly to a 57 kHz clock period and corresponds to the phase of a synchronizable divider present in the circuit 372.
  • the synchronization pulses S1 are only released by an AND circuit 378 for the synchronization of a counter 375 when another counter 376 has exceeded a setpoint value W1 applied to a comparator 377.
  • a counter 379, a decoder 380 and a flip-flop 381 are used to monitor whether the synchronous pulse sequence S1 with which the counter 376 is incremented is continuous. In the case of pulse gaps, the counter 379 reaches the value given by the decoder 380, for example [128] ' .
  • flip-flop 381 is set and counter 376 is reset.
  • the counter 376 can then be restarted with the next pulse of the signal S1.
  • the counter 375 is clocked at double frequency, which is generated from the 4,332 MHz clock signal with the aid of a frequency doubling circuit 382, and is reset with the aid of a decoder 383 at the counter reading [76].
  • the counter 375 can only be synchronized if it has either reached the counter reading ">64" or the flip-flop 390 is set.
  • the corresponding link is made with the OR circuit 389.
  • This measure serves to disable synchronizing pulses in the counting range 0 to 63 of the counter 375, since these are to be regarded as a disturbance variable.
  • the flip-flop 390 is set with an externally generated pulse "RS" at the beginning of the transient response.
  • the four conditions mentioned for synchronizing the counter 375 have the purpose of reducing jittering of the 57 kHz carrier. Because the counter 375 is operated at twice the frequency of the quartz clock signal and is reset at the counter reading [76], a counting period corresponds to a frequency of 114 kHz.
  • a flip-flop 385 is triggered with the output pulse of the comparator 384 and supplies the desired 57 kHz carrier at its output 386, which is phase-shifted by 90 ° in relation to the signal ZD in an RDS system with traffic signals.
  • FIG. 18 shows a block diagram of the circuit 372 (FIG. 17) for generating the synchronizing pulse S1.
  • the signal Z, the 2.166 MHz clock signal, the synchronizing pulse S and the clock with twice the frequency of the 4.332 MHz clock signal are fed to the circuit via inputs 391, 392, 393, 394.
  • the positive edge of the synchronizing pulse S clocks a flip-flop 402, which is reset again after a short time caused by a delay element 403.
  • this needle pulse is only generated when a counter 405 has reached the value stored in a decoder 406. This has the effect that only Z pulses from a predetermined pulse width are evaluated.
  • a synchronizable frequency divider is started with the output pulses of the flip-flop 402 and consists of a counter 407, a decoder 408 and an OR circuit 409.
  • the period of the signal generated by counter 407 corresponds to half a 57 kHz clock period.
  • the basis for generating the synchronizing pulses S1 is the counter 407 operated at twice the quartz clock frequency. If the positive edge of the output pulse of the flip-flop 402 occurs during the reset process initiated by the decoder 408, a flip-flop 410 is used to generate a needle pulse testifies that can be taken from the output 411 as signal S1. In this case it can be assumed that when RDS signals are received with traffic radio signals, the phase of the signal Z can be evaluated for synchronization and that the instantaneous signal Z is in the range of 57 kHz in the case of RDS signals.
  • the synchronizing pulses S generally occur at intervals of 57 kHz clock periods.
  • the counting period of counter 407 corresponds to 114 kHz, but it does not matter whether the carrier is synchronized on its positive or negative clock edge.
  • a counter 421 serves as a prescaler and is clocked with the 57 kHz carrier supplied at 422.
  • pulses are derived at three adjacent counter readings, of which one pulse is selected with the aid of a changeover switch 426 in order to clock another counter 427. Its output is connected to an eightfold decoder 428, at the outputs A to H of which a pulse is output at one of eight neighboring counter readings.
  • a clock at twice the bit clock frequency is derived.
  • the decoders described and the circuits described below serve to correctly set the phase of the bit clock after the shortest possible time.
  • a signal is first supplied via an input 429, which by demodulating the signal A with the help of the flip-flop 319 and the 57 kHz carrier gers ( Figure 13) is generated. From the clock edges of this signal, needle pulses are derived in a pulse shaper 430, which are fed to a pulse enable circuit 431, which will be explained in more detail later in connection with FIG. 21.
  • the output pulses I of the pulse enable circuit are fed to a phase selection circuit 432, which selects those with the correct phase from the pulses present at the outputs A to H of the decoder 428 and leads to the output 433 as a signal 2BT with a double bit clock frequency.
  • a circuit 434 for fine phase control one of the output signals of the decoders 423, 424, 425 is selected via the changeover switch 426.
  • the phase selection circuit 432 (FIG. 19) is explained in more detail below with reference to FIG. Only eight parts of eight identical parts are shown.
  • Inputs 441 to 448 are supplied with pulses A to H from decoder 428 (FIG. 19).
  • the phase selection circuit receives the pulses I of the enable circuit 431 via a further input 449 (FIG. 19). These are combined with each of the pulses A to H in the AND circuits 451 to 458, the outputs of which are connected to clock inputs from counters 461 to 468. This is followed by decoders 471 to 478, the outputs of which are connected to a memory 479 and an OR circuit 480.
  • the output of the OR circuit 480 is connected to reset inputs of the counters 461 to 468 and to an input of an AND circuit 481, the other input of which is supplied with an enable signal F which is generated by the phase fine control circuit 434 (FIG. 19 ) is supplied.
  • Outputs of the memory 479 are each connected via an AND circuit 491 to 498 to an OR circuit 499, at whose output 500 the clock signal 2BT can be removed.
  • the values of the decoders 471 and 478 are identical to one another.
  • One of the counters first reaches the decoder value, whereupon all counters are reset via the OR circuit 480 and the process is repeated.
  • the decoded counter readings are transferred to memory 479, only the counter that first reached the decoder value having a 1 level at the output of its decoder. With the aid of the AND circuits 491 to 498 and the outputs of the memory 479, that pulse A to H is selected which has the correct phase.
  • FIG. 21 shows a block diagram of the pulse release circuit 431 (FIG. 19).
  • a first input 501 is supplied with the output signal of the pulse shaper 430 (FIG. 19), while a second input 502 receives the 4.332 MHz clock signal, which is then used for 503 is divided by eight.
  • a clock 504 is thus clocked, which is reset by the pulses J supplied at 501 via an OR circuit 505.
  • the counter is also reset when the value [228] is reached with the aid of a decoder 506 which is connected to the output of the counter 504.
  • a decoder 507 is also connected to the output of the counter 504 and, at the counter reading [216], emits a pulse with which a flip-flop 508 is set.
  • the clock frequency for the counter is 541.5 kHz due to the sequence division, so that 228 periods correspond to half an RDS bit clock period of 421.1 ⁇ s.
  • needle pulses I are released for the phase selection circuit 432 (FIG. 19), for which purpose the output of the flip-flop 508 is connected to the output 510 of the pulse enable circuit via an AND circuit 509.
  • the trailing edges of the pulses at 240 periods are determined with the aid of a further counter 511, a further decoder 512 and a further flip-flop 513.
  • the flip-flop 513 is set and the counter 511 is started, which counts to [12], whereupon the decoder 512 resets both flip-flops via the OR circuit 514.
  • Both flip-flops are also reset when a pulse J is present. Only those needle pulses supplied by the pulse former 430 (FIG. 19) that fall within the time window generated by the pulse enable circuit are supplied as pulses I via the output 510 to the phase selection circuit 432 (FIG. 19), since they are used to obtain the RDS - Bit clock signal are to be regarded as correct and evaluable.
  • FIG. 22 shows a block diagram of the phase fine control circuit 434 (FIG. 19).
  • a certain number of I-pulses fall in the time range given by the decoders 423 to 425 of the counter 421 (FIG. 19).
  • the position of the changeover switch 426 is found which has the same number of I pulses in the two outer partial areas, which are identified by n + 0 and n + 2.
  • a "1" is alternately applied to the inputs 521, 522.
  • Further inputs 523, 524 are supplied with the I-pulses and the clock signal 2BT with double bit frequency.
  • the input signals are linked with AND circuits 525, 526 in such a way that the I-pulses occurring during the sub-area n + 0 increment an up / down counter 527, while the I-pulses during the sub-area n + 2 - Decrement down counter 527. However, this only occurs during the pulses of the 2BT signal.
  • the outputs of the AND circuit 525 and 526 are each connected to an input of an OR circuit 528, the output of which is connected to the clock input of a counter 529.
  • a decoder 530 generates a signal when the counter reading of counter 529 [16] has been reached and thus sets a flip-flop 531.
  • the up / down counter 527 is assigned two decoders 532, 533 with the values [0] and [15]. As soon as one of the counter readings is reached, the counter 529 is switched via an OR circuit 534 reset and a predetermined value loaded into the up / down counter 527.
  • the output pulses from decoders 532, 533 are used to increment or decrement another up / down counter 535.
  • Three decoders 536, 537, 538 are connected to the output of the further up / down counter 535, each of which emits a signal at its outputs 539, 540, 541, which causes the switch 426 (FIG. 19) to be in a corresponding position.
  • the counter 529 can count up to the value [16], whereupon the decoder 530 sets the flip-flop 531. However, if the up / down counter 527 reaches the value [0] or [15] in a shorter time, it is reloaded to the middle value [8] and the counter 529 is started again before it reaches the value [16 ] reached. In addition, the value of the up / down counter 535 UM, [1] is changed in the direction in which the desired distribution of the I pulses can be achieved by the new position of the switch 426 (FIG. 19).
  • the phase fine control is interrupted. It can only be reactivated if another one of the counters 461 to 468 (FIG. 20) than the one previously stored in the memory 479 first reaches the corresponding decoder value. In this case, "1 level" is present at one of the outputs of gates 542 to 549, which causes flip-flop 531 to be reset via OR circuit 550.

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Abstract

Bei einem Demodulator für Radio-Daten-Signale, deren Übertragung durch Phasenumtastung eines unterdrückten Hilfsträgers erfolgt, wird das Auftreten von Einschwingzeiten dadurch vermieden, daß das empfangene hilfsträgerfrequente Signal in ein erstes Rechtecksignal (A) umgewandelt wird und daß ein zweites hilfsträgerfrequentes Rechtecksignal gebildet wird, das in eine solche zeitliche Relation zum ersten Rechtecksignal gebracht wird, daß durch einen Vergleich der beiden Rechtecksignale eine Phaseninformation für das erste Rechtecksignal (A) erhalten wird. Der Demodulator kann aus ausschließlich digitalen Bauteilen aufgebaut sein.

Description

Beschreibung;
Demodulator für Radio-Daten-Signale
Die Erfindung betrifft einen Demodulator für Radio-Daten-Sig¬ nale nach der Gattung des Patentanspruchs 1.
Mit dem bekannten Radio-Daten-System können zusätzlich zu den Audiosignalen Datensignale übertragen werden, die beispiels¬ weise den Namen des ausgestrahlten Programms oder andere In¬ formation enthalten. Um beim UKW-Stereo-Hörrundfunk die Kom¬ patibilität mit den Audiosignalen sowie mit Verkehrsfunksigna¬ len sicherzustellen, wird bei dem Radio-Daten-System der auch beim Verkehrsfunk verwendete Träger von 57 kHz mit den zu übertragenden Daten moduliert, wobei allerdings die Seitenbän¬ der außerhalb der für verschiedene Signale des Verkehrsfunks benutzten Modulationsfrequenzen liegen. Es wird dabei eine Biphase-Codierung gewählt, die bewirkt, daß sich keine Spek¬ tralanteile bei 57 kHz ergeben und der Takt implizit mitüber¬ tragen wird. Das gesamte Spektrum des modulierten Radio-Daten- Signals, im folgenden auch RDS-Signal genannt, wird auf ±2,4 kHz begrenzt.
Herkömmliche RDS-Decoder beruhen auf der Verwendung von Pha- senregelschleifen. In Funkschau, Heft 7/1988, Seite 42, ist ein RDS-Decoder beschrieben, dem das 57 kHz-Signal verstärkt und amplitudenbegrenzt, also als Rechtecksignal, zugeführt wird. Die RDS-Information wird in einem Synchron-Demodulator mit Trägerrückgewinnung (Costas Loop) demoduliert.
ERSATZBLATT Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Demodulator für RDS-Signale anzugeben, bei dem keine Ein¬ schwingzeiten von Phasenregelschleifen auftreten.
Diese Aufgabe wird erfindungsgemäß mit einem Demodulator mit den Merkmalen des Patentanspruchs 1 gelöst.
Der erfindungsgemäße Demodulator hat den Vorteil, daß er nur digitale Bauelemente enthalten kann, wodurch eine preiswerte Realisierung als integrierter Schaltkreis möglich ist und bei der Herstellung keine teuren Abgleicharbeiten erforderlich sind.
Eine Realisierung des erfindungsgemäßen Demodulators ist fer¬ ner durch geeignete Programme für Signalprozessoren oder ande¬ re mikroelektronische Bauelemente möglich. Da der erfindungs¬ gemäße Demodulator besonders schnell arbeiten kann, kann er beispielsweise mit Vorteil in einem Rundfunkempfänger verwen¬ det werdenr bei dem (z. B. gemäß DE 41 03 062 AI) kurzzeitig eine Prüfung auf alternative Frequenzen erfolgt, ohne daß der Empfang des jeweils eingestellten Senders störend beeinträch¬ tigt wird.
Für die Erzeugung des zweiten Rechtecksignals wird in einer Ausführungsform der Erfindung ein etwa hilfträgerfrequentes Signal erzeugt, dessen Phase von Zeit zu Zeit an die Phase des empfangenen RDS-Signals angepaßt wird. In einer anderen Aus- führungsform wird das zweite Signal durch eine Verzögerung des ersten Signals um eine halbe RDS-Datenperiode gebildet.
Vorteilhafte Ausbildungen der Erfindung sind in den Unteran¬ sprüchen aufgeführt und anhand von Ausführungsbeispielen mit ihren Eigenschaften und Vorteilen anhand der Zeichnung näher erläutert. Es zeigen:
Figur 1 ein Bockschaltbild eines Demodulators nach einem ersten Ausführungsbeispiel Figur 2 ein Blockschaltbild eines ersten in dem Demodula¬ tor nach Figur 1 enthaltenen Impulsformers
Figur 3 ein Blockschaltbild einer in dem Demodulator nach Figur 1 enthaltenen Torschaltung
Figur 4 und
Figur 5 in dem Demodulator nach Figur 1 verwendete Auswer¬ teschaltungen
Figur 6 weitere in dem Demodulator nach Figur 1 enthaltene Auswerteschaltungen und
Figur 7 ein Ausführungsbeispiel für eine in dem Demodula¬ tor nach Figur 1 verwendete Logikschaltung
Figur 8 ein Blockschaltbild eines Demodulators nach einem zweiten Ausführungsbeispiel
Figur 9 ein Blockschaltbild eines in dem Demodulator nach Figur 8 enthaltenen Impulsformers
Figur 10 eine schematische Darstellung der RDS-Signalvekto- ren in verschiedenen, bei dem Demodulator nach Figur 8 auftretenen Signalen
Figur 11 ein Blockschaltbild einer in dem Demodulator nach Figur 8 enthaltenen Schaltung zur Datentaktgewin- nung
Figur 12 Zeitdiagramme von Signalen, die bei der Schal¬ tungsanordnung nach Figur 11 auftreten
Figur 13 ein Blockschaltbild eines Demodulators nach einem dritten Ausführungsbeispiel
Figur 14 Zeitdiagramme von in dem Demodulator nach Figur 13 auftretenen Signalen
Figur 15 eine Schaltungsanordnung zur Durchführung einer vektoriellen Addition, wie sie in Figur 13 ange¬ deutet ist
Figur 16 Zeitdiagramme von Signalen, die bei der Schal¬ tungsanordnung nach Figur 15 auftreten
Figur 17 ein Blockschaltbild eines Trägerregenerators
Figur 18 ein Blockschaltbild einer Schaltung zur Synchron¬ impulserzeugung, die Teil des Trägerregenerators nach Figur 17 ist
Figur 19 ein Blockschaltbild einer Schaltung zur Gewinnung einer doppelten Bit-Taktfrequenz
Figur 20 bis 22 Blockschaltbilder von Teilen der Schaltung nach Figur 19.
In den Figuren sind Zähler durch ein Symbol "0, 1, 2...", Speicher durch "MEM" und Schieberegister mit "SR" gekennzeich¬ net. Dabei bedeutet "CL" Takteingang, "R" Rücksetzeingang, "D" Dateneingang und "LD" Load-Eingang. Bei Komparatoren sind die Eingangsgrößen mit X und Y bezeichnet und die Ausgänge mit der jeweiligen Bedingung. Decoder, welche eine vom Inhalt eines Zählers abhängige Information erzeugen, sind durch den jewei¬ ligen Zählerstand in eckigen Klammern gekennzeichnet. Einige Ein- und Ausgänge sind mit Pfeilen und Ziffern versehen, die darauf hinweisen, von und zu welchen Teilen die entsprechenden Signale geleitet werden.
Dem in Figur 1 dargestellten Demodulator wird bei 1 das emp¬ fangene Multiplexsignal zugeführt. In einem Bandpaß 2 wird aus dem Multiplexsignal das RDS-Signal gewonnen, dessen Amplitude in einem anschließenden Begrenzer 3 begrenzt wird. In einem Impulsformer 4 wird aus dem begrenzten RDS-Signal ein Recht¬ ecksignal mit einem Tastverhältnis von 50 % erzeugt, das die Phasenmodulation des RDS-Signals enthält und im folgenden Si¬ gnal A genannt wird. Dieses wird in einer Logikschaltung 5 mit einem Signal B kombiniert, welches ebenfalls mäanderförmig ist, eine Frequenz von 57 kHz aufweist und in seiner Phasenla¬ ge zu bestimmten Zeitpunkten an die Phase des Signals A ange¬ paßt wird.
Zur Erzeugung eines 57-kHz-Taktsignals dient ein Quarzoszilla¬ tor 6 mit einer Frequenz von 4,332 MHz, welche mit einem er¬ sten Zähler 7 und einem ersten Decoder 8 durch 76 geteilt wird. Sobald der erste Zähler 7, dem das Ausgangssignal des Quarzoszillators 6 als Takt zugeführt wird, bis 76 gezählt hat, wird dieses vom Decoder 8 erkannt und der Zähler zurück¬ gesetzt.
Zur Erzeugung des Signals B wird der Zählerstand des ersten Zählers 7 in einen Speicher 9 zum Zeitpunkt einer Flanke des Signals A geladen, die durch einen Ladeimpuls L ausgewählt wird. Dazu wird das Signal A über eine Torschaltung 10 dem Ladeeingang des Speichers 9 zugeführt. Die Torschaltung 10 wird im einzelnen anhand von Figur 3 später beschrieben.
Der Inhalt des Speichers 9 wird in einem Komparator 11 mit dem jeweiligen Inhalt des ersten Zählers 7 verglichen. Bei Über¬ einstimmung beider Werte wird ein Flip-Flop 12 gesetzt, an dessen Ausgang das Signal B ansteht. Durch das Setzen entsteht die Vorderflanke des Signals B. Die Rückflanke des Signals B wird mit Hilfe eines zweiten Zählers 13 und eines zweiten De¬ coders 14 erzeugt. Dazu wird der zweite Zähler mit dem 4,332- MHz-Takt getaktet und durch das Setzen des Flip-Flops 12 zu¬ rückgesetzt. Hat der Zähler die halbe Periodendauer des Sig¬ nals B erreicht, was beim Zählerstand 38 der Fall ist, wird vom zweiten Decoder 14 das Flip-Flop zurückgesetzt. Die Logikschaltung 5 entspricht im wesentlichen einer Exklu- siv-Oder-Schaltung. Ein aufwendigeres Ausführungsbeispiels ist im Zusammenhang mit Figur 7 später beschrieben. Das Ausgangs¬ signal der Logikschaltung 5 nimmt demnach einen ersten logi¬ schen Pegel ein, wenn die Signale A und B verschieden sind, während der andere logische Pegel bei Gleichheit der Signale A und B vorliegt. Das derart kombinierte Signal C gibt somit die Phasendifferenzen zwischen den Signalen A und B an. Anhand dieser Phasendifferenzen wird in vier Auswerteschaltungen ge¬ prüft, ob vier verschiedene Bedingungen erfüllt sind.
Wird ein RDS-Signal ohne Verkehrsfunksignal empfangen, dann wird die Impulsbreite des Signals C, bezogen auf den Zeitpunkt des zum Beispiel positiven maximalen Phasenhubes, kleiner, wenn der Zeitpunkt des negativen maximalen Phasenhubes über¬ schritten wird.
Wenn ein RDS-Signal mit Verkehrsfunksignalen empfangen wird, wird die Impulsbreite des Signals C kleiner, wenn der Hilfs¬ träger seine maximale Phasenauslenkung gegenüber seiner Null¬ phase aufweist.
Wie nachfolgend noch beschrieben wird, wird im ersten Fall nach Überschreitung des maximalen Phasenhubes und im zweiten Fall bei jeder maximalen Phasenauslenkung des Hilfsträgers ein Ladeimpuls erzeugt.
Die Auswerteschaltung 15 erhält dazu neben dem Signal C das 4,332-MHz-Taktpignal und den Ladeimpuls L, der aus den Aus¬ gangssignalen der Auswerteschaltungen 15 bis 18 mit Hilfe ei¬ ner weiteren Logikschaltung 19 abgeleitet wird. Wie später im Zusammenhang mit Figur 4 näher beschrieben wird, prüft die Auswerteschaltung 15, ob die Impulsbreite des Signals C kon¬ tinuierlich kleiner wird. Ein entsprechendes Ausgangssignal wird der weiteren Logikschaltung 19 zugeführt.
Zur Messung der Impulsbreite des Signals C ist in der Auswer- teschaltung 15 ein Zähler vorhanden, mit welchem Impulse des 4,332-MHz-Taktsignals während der Dauer jeweils eines Impulses des Signals C gezählt werden. Der Zählerstand am Ende des Im¬ pulses des Signals C entspricht demnach der Impulsbreite. Die¬ ser Zählerstand wird von der Auswerteschaltung 15 zur Auswer¬ teschaltung 16 weitergeleitet. Dort wird die Bedingung über¬ prüft, ob die Phasenabweichung einen vorgegebenen Schwellwert überschritten hat. Ist dieses der Fall, wird ein entsprechen¬ des Signal an die weitere Logikschaltung 19 gegeben. Außerdem erzeugt die Auswerteschaltung 16 ein Schwellwertumschaltsig- nal, das der Auswerteschaltung 17 zugeführt wird, mit deren Hilfe geprüft wird, ob die Summe aller Taktimpulse aller aus¬ gezählten Impulse des Signals C einen vorgegebenen Schwellwert überschritten hat. Zutreffendenfalls wird ebenfalls ein Signal an die weitere Logikschaltung 19 gegeben. Schließlich wird in einer Auswerteschaltung 18 ein Signal erzeugt und der weiteren Logikschaltung 19 zugeführt, welches besagt, ob nach einer positiven Flanke des Taktsignals (57 kHz) eine Mindestzeit vergangen ist.
Aus dem Ausgangssignal der weiteren Logikschaltung 19 wird in einem weiteren Impulsformer 20 der Ladeimpuls L erzeugt. Die¬ ser wird einerseits der Torschaltung 10 und andererseits einer Schaltung 21 zur Erkennung von Impulslücken zugeführt, die in Figur 6 genauer dargestellt ist. Mit der Schaltung 21 wird festgestellt, ob sich die Phase des Empfangssignals innerhalb einer halben oder einer Bittaktperiode geändert hat. Das heißt, es wird ermittelt, ob etwa nach einer halben Bittakt¬ periode ein Ladeimpuls vorhanden ist oder nicht. Wenn kein Ladeimpuls vorhanden ist, wird ein Datentakt ausgegeben.
Ein Bittaktsignal wird aus dem 57-kHz-Taktsignal mit Hilfe eines Frequenzteilers 22 und zweier Schieberegister 23,24 ab¬ geleitet. Der Frequenzteiler 22 erzeugt zunächst ein 19-kHz- Signal, das die Schieberegister 23,24 taktet. Das Schieberegi¬ ster 23 wird bei jedem von der Schaltung 21 erzeugten Daten- i pulssignal auf binär 1000 0000 geladen und das Schieberegi- ster 24 auf 0 gesetzt. Bei einem Schiebetakt von 19 kHz fallen in eine RDS-Bittaktperiode 16 Schiebetakte. Nach acht Schiebe¬ takten ist die Mitte des Datensignals erreicht, das heißt, die ins Schieberegister 23 geladene "1" ist dann am Ausgang des Schieberegisters 24 angelangt. Solange kein Datentakti puls vorkommt, wird die geladene "1" im Kreis durch die Schiebere¬ gister 23,24 geschoben. Am Ausgang des Schieberegisters 24 erscheint sie jeweils im Abstand einer RDS-Bittaktperiode. Der Vorteil der Schaltung besteht darin, daß der Bittakt bei jedem Datentakt neu synchronisiert wird.
Das Datenimpulssignal triggert ein Flip-Flop 25, so daß Impul¬ se entstehen, welche jeweils bei einem Impuls des Datenimpuls- signals von einem Pegel in den anderen übergehen. Dieses Sig¬ nal entspricht an sich dem RDS-Signal, wobei allerdings die senderseitig erfolgte DifferenzCodierung noch enthalten ist. Diese wird mit Hilfe einer an sich bekannten Schaltung 26 de¬ codiert, so daß am Ausgang 27 das demodulierte RDS-Signal an¬ steht.
Da die Auserteschaltungen 15 bis 18 die Vorder- und Rückflan¬ ken des Signals A gleichermaßen auswerten, ist die Einhaltung eines konstanten Tastverhältnisses besonders wichtig, was je¬ doch bei dem lediglich begrenzten modulierten RDS-Signal am Ausgang des Begrenzers 3 nicht gegeben ist. Deshalb wird im Impulsformer 4 ein Signal mit einem Tastverhältnis von 50 % erzeugt. Dazu wird im Impulsformer 4, von dem in Figur 2 ein vorteilhaftes Ausführungsbeispiel dargestellt ist, das Aus¬ gangssignal des Begrenzers 3 dem.Takteingang eines Flip-Flops 31 zugeführt, dessen Dateneingang mit positiver Spannung be¬ aufschlagt ist. Durch die Vorderflanke des begrenzten modu¬ lierten RDS-Signals wird das Flip-Flop 31 gesetzt. Der inver¬ tierende Ausgang des Flip-Flops 31 ist mit dem Rucksetzeingang eines Zählers 32 verbunden, der vom 4,332-MHz-Taktsignal ge¬ taktet wird.
Sobald das Flip-Flop 31 gesetzt ist, beginnt der Zähler 32 zu zählen. Mit Hilfe eines Decoders 33 wird der Zähler 32 beim Zählerstand '38 durch Rücksetzen des Flip-Flops 31 ebenfalls zurückgesetzt. Wegen des Frequenzverhältnisses des 4,332-MHz- Takts zur Trägerfrequenz von 57 kHz des RDS-Signals von 76:1 ist beim Zählerstand 38 die halbe Periodendauer abgelaufen. Das Tastverhältnis des Signals am Ausgang 34 beträgt deshalb
50 %.
Figur 3 ist ein Blockschaltbild der Torschaltung 10 (Figur 1). Aus dem Signal A wird mit Hilfe einer Und-Schaltung 41, deren eines Eingangssignal invertiert ist, und einer Verzögerungs¬ schaltung 42 ein kurzer Impuls erzeugt, welcher den Vorder¬ flanken des Signals A entspricht, das dem Eingang 40 zugeführt wird. Die VerzögerungsSchaltung 42 kann in einfacher Weise durch Logikelemente, beispielsweise in Reihe geschaltete In¬ vertierer, verwirklicht werden. Der einem Eingang 43 zugeführ¬ te Ladeimpuls L setzt ein Flip-Flop 44, dessen Ausgang mit einem weiteren Eingang der Und-Schaltung verbunden ist. Ein weiteres Flip-Flop 45 kann nur zu einem Zeitpunkt gesetzt wer¬ den, zu dem einerseits das Flip-Flop 44 gesetzt ist und zu dem der von der Vorderflanke des Signals A abgeleitete Impuls gleich 1 ist. Sobald das weitere Flip-Flop 45 gesetzt ist, wird über den Ausgang 46 der Speicher 9 (Figur 1) geladen.
Nach dem Setzen des weiteren Flip-Flops 45 werden beide Flip- Flops 44, 45 wieder zurückgesetzt, wenn das 4,332-MHz-Taktsi¬ gnal gleich 0 ist. Dazu wird das 4,332-MHz-Taktsignal über eine Und-Schaltung 47 den Takteingängen der Flip-Flops 44,45 zugeführt.
Figur 4 stellt Blockschaltbilder der Auswerteschaltungen 15 und 16 dar. Der Auswerteschaltung 15 wird über einen Eingang
51 das Signal C zugeführt. Ferner erhält die Auswerteschaltung 15 über einen weiteren Eingang 52 das 4,332-MHz-Taktsignal. Beide Signale werden über eine Und-Schaltung 53 einem Zähler 54 zugeleitet, der somit nur während der Phasendifferenzen zwischen den Signalen A und B getaktet wird. Das Signal C und das 4,332-MHz-Taktsignal werden ferner einer Schaltung 55 zur ImpulsSteuerung zugeführt, welche ein Rücksetzsignal für den Zähler 54, ein Ladesignal für einen Speicher 56 und weitere Signale erzeugt, welche die im folgenden beschriebene Funktion zeitlich steuern. Nach jedem Impuls des Signals C wird der Zählerstand des Zählers 54 in den Speicher 56 eingeschrieben. Zuvor wird jedoch in einem Komparator 57 der Zählerstand am Ende des Impulses des Signals C mit dem Inhalt des Speichers 56 verglichen.
Der Komparator 57 weist zwei Ausgänge auf, an denen Signale anstehen, die angeben, ob das Signal am Eingang X größer als das Signal am Eingang Y bzw. das Signal am Eingang X kleiner als das Signal am Eingang Y ist. Beide Ausgänge 58 59 sind mit Und-Schaltungen 60,61 verbunden. Der Ausgang der Und-Schaltung 60 ist an den Takteingang eines weiteren Zählers 62 ange¬ schlossen, während der Ausgang der Und-Schaltung 61 über eine Oder-Schaltung 63 mit dem Rücksetzeingang des Zählers 62 ver¬ bunden ist.
Der Oder-Schaltung 63 wird über einen Eingang 64 der Ladeim¬ puls L zugeführt. Der Zählerstand des Zählers 62 wird in einem weiteren Komparator 65 mit einem bei 66 zugeführten Schwell¬ wert Sl verglichen. Der Ausgang des Komparators 65 führt ein Signal bei Übereinstimmung beider zugeführten Signale, das die Erfüllung der Bedingung angibt und am Ausgang 67 der Auswerte¬ schaltung 15 entnehmbar ist.
Ist von einem Impuls des Signals C zum folgenden die Impuls¬ breite kleiner geworden, so wird mit Hilfe des Komparators 57 über den Ausgang 58 und die Und-Schaltung 60 der Zähler 62 inkrementier . Ist jedoch die Impulsbreite größer geworden, wird der Zähler 62 über den Ausgang 59 des Komparators 57, die Und-Schaltung 61 und die Oder-Schaltung 63 zurückgesetzt. Ein Ansteigen des Zählerstandes (Zähler 62) auf den bei 66 zuge¬ führten Schwellwert Sl erfolgt dementsprechend nur, wenn die Impulsbreite während einer durch Sl vorgegebenen Anzahl von Perioden des Signals C ununterbrochen kleiner ist.
Die ebenfalls in Figur 4 dargestellte Auswerteschaltung 16 prüft, ob die zweite Bedingung erfüllt ist, nämlich ob die Impulsbreite des Signals C den vorgegebenen Wert überschritten hat. Dazu wird der Inhalt des Speichers 56 in einem Komparator 70 mit einem Schwellwert S3 oder einem Schwellwert S4 vergli¬ chen, die alternativ über einen steuerbaren Umschalter 71 dem Y Eingang des Komparators 70 zugeführt werden. Ist der die Impulsbreite darstellende Inhalt des Speichers 56 größer als der jeweilige Schwellwert S3 oder S4, wird über eine Und- Schaltung 72 ein Flip-Flop 73 gesetzt, an dessen Ausgang 74 ein die Erfüllung der zweiten Bedingung kennzeichnendes Signal abnehmbar ist. Das Flip-Flop wird durch ein von der Impuls¬ steuerschaltung 55 erzeugtes Rücksetzsignal nach dem Ende des Impulses des Signals C wieder zurückgesetzt.
Die Auswahl des Schwellwertes für den Komparator 70 erfolgt im Hinblick darauf, ob im empfangenen Signal außer dem RDS-Signal noch ein Verkehrsfunksignal enthalten ist. In diesem Fall ist mit einer kleineren maximalen Phasendifferenz zwischen den Signalen A und B zu rechnen, so daß die Schwelle herunterge¬ setzt wird. Um dieses erfassen zu können, ist ein weiterer Komparator 75 vorgesehen, dem ein Schwellwert S5 zugeführt wird und der über Und-Schaltungen 76,77 ein Flip-Flop 78 in Abhängigkeit davon setzt oder zurücksetzt, ob die Impulsbreite größer oder kleiner als der Schwellwert S5 ist. Das Ausgangs¬ signal SU des Flip-Flops 78 wird einerseits zur Steuerung des Umschalters 71 benutzt und andererseits über einen Ausgang 79 der in Figur 5 dargestellten Auswerteschaltung 17 zur Verfü¬ gung gestellt.
Figur 5 zeigt die beiden Auswerteschaltungen 17 und 18 (Figur 1), wobei die Auswerteschaltung 17 prüft, ob die Summe der Impulsbreiten aller Impulse des C-Signals, gerechnet vom letz¬ ten Ladeimpuls, einen Schwellwert überschritten hat. Dazu wird einem Eingang 81 das Ausgangssignal der Und-Schaltung 53 (Fi- gur 4) als Taktsignal für einen Zähler 82 zugeführt. Der Zäh¬ ler 82 wird durch den Ladeimpuls L, der einem Eingang 83 zu¬ geführt wird, zurückgesetzt. Dadurch enthält der Zähler je¬ weils die Anzahl der seit dem letzten Ladeimpuls während der Impulse des Signals C aufgetretenen Impulse des 4,332-MHz- Taktsignals. Dieses entspricht der Summe aller Impulsbreiten.
Zum Vergleich mit einem Schwellwert ist ein Komparator 84 vor¬ gesehen, welchem über einen steuerbaren Umschalter 85 alterna¬ tiv ein Schwellwert S6 oder ein Schwellwert S7 zuführbar ist. Der steuerbare Umschalter 85 ist mit Hilfe des Signals SU um¬ schaltbar, das dem Ausgang 79 der Auswerteschaltung 16 (Figur 4) entnehmbar und über einen Eingang 86 zuführbar ist. Sobald der Zählerstand des Zählers 82 größer als der jeweilige Schwellwert ist, wird ein Flip-Flop 87 gesetzt, an dessen Aus¬ gang 88 ein der dritten Bedingung entsprechendes Signal ent¬ nehmbar ist. Das Flip-Flop 87 wird durch den Ladeimpuls L wie¬ der zurückgesetzt.
In der ebenfalls in Figur 5 dargestellten Auswerteschaltung 18 wird geprüft, ob, ab dem letzten Ladeimpuls gerechnet, eine bestimmte vorgegebene Zeit vergangen ist. Diese wird durch Zählen von bei 91 zugeführten 57-kHz-Impulsen mit Hilfe eines Zähler 92 und eines Decoders 93 festgestellt. Der Zähler 92 wird durch den Ladeimpuls L zurückgesetzt. Solange der Zähler¬ stand kleiner gleich 20 ist, wird vom Decoder 93 der logische Pegel 0 abgegeben. Dieses führt dazu, daß die Und-Schaltung 94 mit einem invertierenden Eingang die Zählimpulse zum Taktein¬ gang des Zählers 92 weiterleitet. Sobald der Zählerstand 24 überschritten ist, springt das Ausgangssignal des Decoders auf den logischen Pegel 1, worauf die Und-Schaltung 94 weiteres Zählen unterbricht. Damit nimmt auch das Signal am Ausgang 95 der Auswerteschlatung 18 den Wert 1 an, wodurch angezeigt ist, daß seit dem letzten Ladeimpuls eine bestimmte vorgegebene Zeit vergangen ist. Damit wird ausgeschlossen, daß nach Erfül¬ lung der ersten drei Bedingungen ein Ladeimpuls vorzeitig ge¬ neriert wird. Nachdem in der weiteren Logikschaltung 19 (Figur 1) überprüft worden ist, ob die vier genannten Bedingungen erfüllt sind, wird aus dem Ausgangssignal der weiteren Logikschaltung 19 im Impulsformer 20 der Ladeimpuls L erzeugt. Dieses erfolgt gemäß Figur 6 in einfacher Weise dadurch, daß das Ausgangssignal der weiteren Logikschaltung 19 in dem Impulsformer 20 über einen Eingang 100 einem ersten Eingang einer Und-Schaltung 101 di¬ rekt und einem invertierenden, zweiten Eingang der Und-Schal¬ tung 101 über ein Verzögerungsglied 102 zugeführt wird. Das Verzögerungsglied 102 kann in einfacher Weise durch Logik¬ schaltungen verwirklicht werden und bestimmt die Impulsdauer des am Ausgang 103 anstehenden Ladeimpulses L.
Zur Erzeugung des Datenimpulssignals wird der Ladeimpuls der Schaltung 21 zugeführt, welche ebenfalls in Figur 6 darge¬ stellt ist. Dort dient der Ladeimpuls L zum Zurücksetzen eines Zählers 104, der von einem 19-kHz-Taktsignal, das einem Ein¬ gang 105 vom Frequenzteiler 22 (Figur 1) zuführbar ist, getak¬ tet wird. Wird ein durch einen Decoder 106 vorgegebener Schwellwert überschritten, wird die Zählung gestoppt und das an den Ausgang 107 der Schaltung 21 angeschlossene Flip-Flop 25 (Figur 1) gekippt. Damit liefert das Flip-Flop 25 das be¬ reits demodulierte RDS-Signal, allerdings ohne eine Differenz- Decodierung.
Figur 7 zeigt ein Ausführungsbeispiel für die Logikschlatung 5 (Figur 1), mit der festgestellt wird, welche der beiden mögli¬ chen Phasenlagen der Signale A und B zueinander zwischen zwei Ladeimpulsen überwiegt. Eine dementsprechende Voreinstellung für die zu erwartende Phasenlage wird mit dem Flip-Flop 123 vorgenommen. Die Störfestigkeit des Demodulators wird dadurch verbessert.
Die Signale A und B werden über Eingänge 111 und 112 je einer VerzögerungsSchaltung 113,114 zugeführt. Mit den verzögerten Signalen A und B werden Flip-Flops 115,116 getaktet und wegen positiver Spannung am Dateneingang dadurch auch gesetzt. Ein Zurücksetzen der Flip-Flops 115,116 erfolgt mit dem Ausgangs¬ signal der Nicht-Exklusiv-Oder-Schaltung 110.
Sind die Signale A und B ungleich, können dementsprechend die Flip-Flops gesetzt werden, während bei gleichen Signalen die Flip-Flops 115,116 rückgesetzt werden. Die Ausgänge der Flip- Flops 115 und 116 sind über Und-Schaltungen 117,118 mit Takt¬ eingängen von Zählern 119,120 verbunden, die vom bei 121 zu¬ geführten Ladeimpuls L zurückgesetzt werden. Mit Hilfe der Und-Schaltungen 117 und 118 kann jeweils nur das Ausgangssi¬ gnal desjenigen Flip-Flops 115 bzw. 116 zum jeweiligen Zähler 119 bzw. 120 gelangen, welches zuerst gesetzt wird.
Zum Zeitpunkt des Ladeimpulses wird einer der Zähler 119,120 einen größeren Wert enthalten als der andere Zähler. Dieses wird mit Hilfe eines Komparators 122 festgestellt. In Abhän¬ gigkeit vom Vergleichsergebnis wird ein Flip-Flop 123 gesetzt, das vom Ladeimpuls L getaktet wird. Durch Zurücksetzen der Zähler 119 und 120 können die Zählungen neu beginnen. Die Aus¬ gänge der Und-Schaltungen 117,118 sind mit jeweils einem Ein¬ gang weiterer Und-Schaltungen 124,125 verbunden, deren weitere Eingänge an die Ausgänge des Flip-Flops 123 angeschlossen sind.
Die Vorauswahl der Impulse an den Ausgängen der Und-Schaltun¬ gen 117 und 118 wird mit Hilfe des Flip-Flops 123 und der Und- Schaltungen 124 und 125 getroffen. Über die Oder-Schaltung 126 ergeben die jeweils ausgewählten Impulse des Signal C, die dem Ausgang 127 entnommen werden können.
Dem in Figur 8 dargestellen Demodulator gemäß einem zweiten Ausführungsbeispiel wird bei 201 das empfangene Multiplexsig- nal zugeführt. In einem Bandpaß 202 wird aus dem Multiplexsig- nal das RDS-Signal gewonnen, dessen Amplitude in einem an¬ schließenden Begrenzer 203 begrenzt wird. In einem Impulsfor¬ mer 204 wird aus dem begrenzten RDS-Signal ein Rechtecksignal mit einem Tastverhältnis von 50 % erzeugt, das die Phasen odu- lation des RDS-Signals enthält und im folgenden Signal A ge¬ nannt wird.
Zur Erzeugung eines 57-kHz-Taktsignals dient ein Quarzoszilla¬ tor 206 mit einer Frequenz von 4,332 MHz, welche mit einem ersten Zähler 207 und einem ersten Decoder 208 durch 76 ge¬ teilt wird. Sobald der erste Zähler 207, dem das Ausgangssi¬ gnal des Quarzoszillators 206 als Takt zugeführt wird, bis 76 gezählt hat, wird dieses vom Decoder 208 erkannt und der Zäh¬ ler zurückgesetzt.
Mit Hilfe der Schaltungen 209 bis 215 wird das Signal A um eine halbe Periode des RDS-Bittaktes verzögert. Dabei wird die Phasenlage des Signals A auch im verzögerten Signal genau ein¬ gehalten. Das verzögerte Signal wird im folgenden Signal B genannt. Mit jeder positiven Flanke des Signals A wird der Zählerstand des Zählers 207, der 7 Bit umfaßt, in einen Spei¬ cher 209 übernommen. Damit steht der Phasenunterschied zwi¬ schen dem mit Hilfe des Zählers 207 und des Decoders 208 er¬ zeugten 57-kHz-Taktsignal und dem Signal A für die jeweilige Flanke des Signals A fest. Dieser Phasenunterschied wird mit Hilfe einer VerzögerungsSchaltung 210 um eine halbe Bittakt¬ periode verzögert, was in vorteilhafter Weise mit sieben Schieberegistern mit jeweils einer Länge von 24 Bit erfolgt.
Die in den Speicher 209 geladenen Zählerstände werden mit Flanken des Signals A bis zum Ausgang der Schieberegister ge¬ schoben. Mit dem Komparator 211 wird das 7 Bit breite Aus¬ gangssignal der Schieberegister mit dem Zählerstand des Zäh¬ lers 207 verglichen. Das Ausgangssignal des Komparators wird freigegeben, wenn der Zähler 207 nicht inkrementiert wird, wozu das 4,332-MHz-Taktsignal über einen Invertierer 15 einem Enable-Eingang EN des Komparators zugeführt wird.
Sind das Ausgangssignal der Verzögerungsschaltung 210 und der Zählerstand gleich, wird ein Flip-Flop 212 gestzt und der Zäh- ler 213 freigegeben, womit ein Impuls des Signals B beginnt. Hat der Zähler 213 den Zählerstand 38 erreicht, setzt ein De¬ coder 214 das Flip-Flop 212 wieder zurück, wodurch der jewei¬ lige "1"-Pegel des Signals B beendet und der Zähler 213 zu¬ rückgesetzt wird.
Aus den Signalen A und B wird in einer Schaltung 221, die spä¬ ter anhand der Figuren 10 bis 11 näher erläutert wird, der RDS-Datentakt DT gewonnen.
Ein Bittaktsignal wird aus dem 57-kHz-Taktsignal mit Hilfe eines Frequenzteilers 222 und zweier Schieberegister 223,224 abgeleitet. Der Frequenzteiler 222 erzeugt zunächst ein 19- kHz-Signal, das die Schieberegister 223,223 taktet. Das Schie¬ beregister 223 wird bei jedem von der Schaltung 221 erzeugten Datenimpulssignal auf binär 1000 0000 geladen und das Schiebe¬ register 224 auf 0 gesetzt. Bei einem Schiebetakt von 19 kHz fallen in eine RDS-Bittaktperiode 16 Schiebetakte. Nach acht Schiebetakten ist die Mitte des Datensignals erreicht, das heißt, die ins Schieberegister 223 geladene "1" ist dann am Ausgang des Schieberegisters 224 angelangt. Solange kein Da- tentaktimpuls vorkommt, wird die geladene "1" im Kreis durch die Schieberegister 223,224 geschoben. Am Ausgang des Schiebe¬ registers 224 erscheint sie jeweils im Abstand einer RDS-Bit¬ taktperiode. Der Vorteil der Schaltung besteht darin, daß der Bittakt bei jedem Datentakt neu synchronisiert wird.
Das Datenimpussignal triggert ein Flip-Flop 225, so daß Impul¬ se entstehen, welche jeweils bei einem Impuls des Datenimpuls- signals von einem Pegel in den anderen übergehen. Dieses Si¬ gnal entspricht an sich dem RDS-Signal, wobei allerdings die senderseitig erfolgte Differenzcodierung noch enthalten ist. Diese wird mit Hilfe einer an sich bekannten Schaltung 226 decodiert, so daß am Ausgang 227 das demodulierte RDS-Signal ansteht.
Für die Schaltung 221 ist ein Tastverhältnis der Signale A und B von 50 % erforderlich. Dieses wird im Falle des Signals B mit Hilfe des Zählers 213 in Verbindung mit dem Decoder 214 und dem Flip-Flop 212 sichergestellt. Im Falle des Signals A wird im Impulsformer 204, von dem in Figur 9 ein vorteilhaftes Ausführungsbeispiel dargestellt ist, das Ausgangssignal des Begrenzers dem Takteingang eines Flip-Flops 231 zugeführt, dessen Dateneingang mit positiver Spannung beaufschlagt ist. Durch die Vorderflanke des begrenzten modulierten RDS-Signals wird das Flip-Flop 231 gesetzt. Der invertierende Ausgang des Flip-Flops 231 ist mit dem Rücksetzeingang eines Zählers 232 verbunden, der vom 4,332-MHz-Taktsignal getaktet wird.
Sobald das Flip-Flop 231 gesetzt ist, beginnt der Zähler 232 zu zählen. Mit Hilfe eines Decoders 233 wird der Zähler 232 beim Zählerstand 38 durch Rücksetzen des Flip-Flops 231 eben¬ falls zurückgesetzt. Wegen des Frequenzverhältnisses des 4,332-MHz-Takts zur Trägerfrequenz von 57 kHz des RDS-Signals von 76:1 ist beim Zählerstand 38 die halbe Periodendauer abge¬ laufen. Das Tastverhältnis des Signals am Ausgang 234 beträgt deshalb 50 %.
Figur 10 stellt Signalvektoren der Signale A und B dar, wobei Zeitpunkte ausgewählt wurden, zu denen die Phasen der Signale ihren Extremwert aufweisen. Der Zeitabschnitt TD/2 entspricht einer halben Bittaktperiode. Bei einer Differenzbildung der Signale A und B kommt es zu einer Verdoppelung der Amplitude des RDS-Nutzsignals bzw. zu einer Auslöschung. Damit bleiben Vektoren übrig, welche die Phasendifferenz anzeigen. Weil die Phasendifferenzvektoren vergleichsweise doppelt so groß sind wie die Signale bei bekannten Demodulatoren, ist die Empfind¬ lichkeit des hier beschriebenen neuen RDS-Demodulators erheb¬ lich größer. Durch die Empfindlichkeit ergeben sich beim RDS- Empfang eine Reihe von Vorteilen. So ist beispielsweise Fre¬ quenz-Diversity auch bei nur schwach empfangbaren Sendern mög¬ lich. Der PS (Programm-Service-Name) kann bei schwach empfang¬ baren Sendern wegen der kleineren Fehlerrate schneller ermit¬ telt werden bzw. das Lesen des PS wird bei sehr schwachen Sen- dem erst ermöglicht.
Figur 11 zeigt Einzelheiten der Schaltung 221 (Figur 8). Die Signale A und B werden Eingängen 241,242 zugeführt und mit Hilfe einer Exklusiv-Oder-Schaltung 243 miteinander verknüpft. Das entstandene Signal E wird zum Rücksetzen eines Zählers 245 und nach einer Invertierung bei 244 zum Rücksetzen eines Zäh¬ lers 246 verwendet. Beide Zähler 245,246 werden von einem bei 247 zugeführten 4,332-MHz-Taktsignal getaktet.
Die Ausgänge der Zähler 245,246 sind mit je einem Komparator 249,250 verbunden, dem über einen weiteren Eingang 251 ein Sollwert Sl zuführbar ist. Bei Gleichheit der Signale an den Komparatoreingängen geben die Komparatoren jeweils ein Signal VI bzw. V2 ab, das je einem Takteingang eines weiteren Zählers 252 und 253 zugeführt wird.
Die Ausgänge der Zähler 252,253 sind mit Eingängen weiterer Komparatoren 254,255 verbunden, die ferner mit einem zweiten Sollwert S2 beaufschlagt sind, der über einen Eingang 256 zu¬ geführt wird. Im Falle von Gleichheit der jeweils einem Kom¬ parator zugeführten Signale steht an den Ausgängen der Kompa¬ ratoren 254,255 ein Signal V3 bzw. V4 an, mit dem ein Flip- Flop 257 gesetzt oder zurückgesetzt wird. Ein Ausgang 258 des Flip-Flops 257 bildet den Ausgang der Schaltungsanordnung nach Figur 11 und ist außerdem mit dem Rücksetzeingang des Zählers 252 verbunden. Der andere Ausgang des Flip-Flops 257 ist an den Rücksetzeingang des Zählers 253 angeschlossen.
Im folgenden wird die Funktion der Schaltungsanordnung nach Figur 11 unter Bezugnahme auf die in Figur 12 dargestellten Signale erläutert. Die gleichlautend mit Figur 11 bezeichneten Signale sind in Figur 12 in vier verschiedenen Zeitabschnitten Tl bis T4 dargestellt, was durch die punktierten Linien ange¬ deutet ist. Die Impulsbreiten der Signale E und E sind von der Phasendifferenz der Signale A und B abhängig. Und zwar ist die Impulsbreite des Signals E kleiner als diejenige des Signals E, wenn die Phasendifferenz kleiner als 90° ist. Dieses ist während der beiden Zeitabschnitte Tl und T2 der Fall. In den Zeitabschnitten T3 und T4 ist die Phasendifferenz jedoch grö¬ ßer, weshalb die Impulsbreite bzw. das Tastverhältnis des Si¬ gnals E größer als beim Signal E ist.
Bei kleinen Phasenunterschieden erreicht der Zähler 245 den Sollwert Sl öfter innerhalb einer Periode der Signale A und B als der Zähler 246. Dadurch wird der Zähler 252 so häufig in- krementiert, daß er während einer halben Bittaktperiode des RDS-Signals den Sollwert S2 erreicht, während der Zähler 253 rückgesetzt bleibt. Daraufhin wird über das Signal V3 das Flip-Flop 257 gesetzt. Bei großen Phasenunterschieden, das heißt, wenn kein Pegelwechsel des RDS-Datensignals vorliegt, hat sich das Tastverhältnis von E und E gegenüber dem be¬ schriebenen Fall umgekehrt, so daß der Zähler 246 öfter den Sollwert Sl erreicht als der Zähler 245. Dementsprechend er¬ reicht der Zähler 253 den Wert S2 und der Zähler 252 bleibt rückgesetzt. Damit wird über den Komparator 250 das Flip-Flop 257 zurückgesetzt. Nach jedem Kippen des Flip-Flops 257 wird jeweils einer der Zähler 252,253 zur Zählung freigegeben und der andere gesperrt. Durch die wechselseitige Verriegelung der Zähler wird die Störsicherheit der Schaltung erhöht. Das somit entstandene Datenimpulssignal DT wird dem Flip-Flop 225 (Figur 8) zugeführt.
Die Sollwerte Sl und S2 sind derart ausgelegt, daß ein Setzen bzw. Rücksetzen des Flip-Flops 257 auch bei gestörten Emp¬ fangssignalen unkritisch ist, solange die eine oder andere Phasenlage des RDS-Signals überwiegt.
Dem in Figur 13 dargestellten Demodulator gemäß einem dritten Ausführungsbeispiel wird bei 301 das empfangene Multiplexsi- gnal zugeführt. In einem Bandpaß 302 wird aus dem Multiplexsi- gnal das RDS-Signal gewonnen, dessen Amplitude in einem an¬ schließenden Begrenzer 303 begrenzt wird. In einem Impulsfor¬ mer 304 wird aus dem begrenzten RDS-Signal ein Rechtecksignal mit einem Tastverhältnis von 50 % erzeugt, das die Phasenmodu¬ lation des RDS-Signals enthält und im folgenden Signal A ge¬ nannt wird.
Zur Erzeugung eines 57-kHz-Taktsignals dient ein Quarzoszilla¬ tor 306 mit einer Frequenz von 4,332 MHz, welche mit einem ersten Zähler 307 und einem ersten Decoder 308 durch 76 ge¬ teilt wird. Sobald der erste Zähler 307, dem das Ausgangssi¬ gnal des Quarzoszillators 306 als Takt zugeführt wird, bis 76 gezählt hat, wird dieses vom Decoder 308 erkannt und der Zäh¬ ler zurückgesetzt.
Mit Hilfe der Schaltungen 309 bis 315 wird das Signal A um eine halbe Periode des RDS-Bittaktes verzögert. Dabei wird die Phasenlage des Signals A auch im verzögerten Signal genau ein¬ gehalten. Das verzögerte Signal wird im folgenden Signal B genannt. Mit jeder positiven Flanke des Signals A wird der Zählerstand des Zählers 307, der 7 Bit umfaßt, in einen Spei¬ cher 309 übernommen. Damit steht der Phasenunterschied zwi¬ schen dem mit Hilfe des Zählers 307 und des Decoders 308 er¬ zeugten 57-kHz-Taktsignal und dem Signal A für die jeweilige Flanke des Signals A fest. Dieser Phasenunterschied wird mit Hilfe einer VerzögerungsSchaltung 310 um eine halbe Bittakt¬ periode verzögert, was in vorteilhafter Weise mit sieben Schieberegistern mit jeweils einer Länge von 24 Bit erfolgt.
Die in den Speicher 309 geladenen Zählerstände werden mit Flanken des Signals A bis zum Ausgang der Schieberegister ge¬ schoben. Mit dem Komparator 311 wird das 7 Bit breite Aus- gangssignal der Schieberegister mit dem Zählerstand des Zäh¬ lers 307 verglichen. Das Ausgangssignal des Komparators wird freigegeben, wenn der Zähler 307 nicht inkrementiert wird, wozu das 4,332-MHz-Taktsignal über einen Invertierer 315 einem Enable-Eingang EN des Komparators zugeführt wird. Sind das Ausgangssignal der VerzögerungsSchaltung 310 und der Zähler¬ stand gleich, wird ein Flip-Flop 312 gesetzt und der Zähler 313 freigegeben, womit ein Impuls des Signals B beginnt. Hat der Zähler 313 den Zählerstand 38 erreicht, setzt ein Decoder 314 das Flip-Flop 312 wieder zurück, wodurch der jeweilige "1-Pegel" des Signals B beendet und der Zähler 313 rückgesetzt wird.
Dem invertierenden Ausgang des Flip-Flops 312 wird das Signal B entnommen und zusammen mit dem Signal A einer Schaltung 316 zur vektoriellen Addition und Begrenzung zugeführt. Durch die vektorielle Addition der Signale A und B werden beim Radio- Datensystem mit Verkehrsfunksignalen Signalkomponenten gebil¬ det, die sich, in halben Bittaktperioden betrachtet, in der Phase um 180° unterscheiden. Beim Radio-Datensystem ohne Ver¬ kehrsfunksignale weichen die Signalkomponenten entsprechend in positiver und negativer Richtung von der 57-kHz-Trägerfrequenz ab.
Aus dem Signal A + B, das im folgenden mit Z bezeichnet wird, wird bei 317 mit Hilfe des 4,332-MHz-Taktsignals der 57-kHz- Hilfsträger regeneriert und um 90° gegenüber den RDS-Signal- komponenten bei RDS-Empfang mit Verkehrsfunk gedreht. Mit dem bei 318 phasenkorrigierten 57-kHz-Träger und dem Signal A kann mit Hilfe eines Flip-Flops 319 ein demoduliertes Signal gewon¬ nen werden, aus welchem mit Hilfe des 4,332-MHz-Taktsignals in der Schaltung 320 die doppelte Bittaktfrequenz abgeleitet wird. Die Phasenkorrektur des 57-kHz-Trägers bei 318 wird we¬ gen einer bei der vektoriellen Addition auftretenden Laufzeit notwendig.
Zur RDS-Demodulation wird ein vom Signal Z abgeleitetes Signal ZD ausgewertet, bei dem die Signalanteile mit kleinen Amplitu¬ den unwirksam bleiben und beim Radio-Datensystem mit Verkehrs- funksignalen die Signalkomponenten optimal unterschieden wer¬ den können. Das Signal ZD und die Ableitung des 57-kHz-Trägers werden später im Zusammenhang mit den Figuren 17 und 18 genau¬ er beschrieben. Das Signal ZD und der 57-kHz-Träger werden einem Frequenz/Phasenmodulator 321 zugeführt, der zwei Aus¬ gangssignale liefert, mit denen je ein Zähler 322,323 getaktet wird .
Aus einem Signal 2BT mit doppelter Bittaktfrequenz werden mit Hilfe eines Flip-Flops 324 und einer VerzögerungsSchaltung 25 Nadelimpulse N abgeleitet, mit denen die Zähler 322,323 zu¬ rückgesetzt werden. Bei jedem Impuls N wird das mit einem Kom¬ parator 326 ermittelte Vergleichsergebnis der Zählerstände in ein weiteres Flip-Flop 327 übernommen. Dabei gelangt das zuvor erhaltene Ergebnis in ein daran anschließendes Flip-Flop 328. Wenn die Inhalte der Flip-Flops 327 und 328 gleich sind und der Impuls N "0" geworden ist, wird der Inhalt des Flip-Flops 331 verändert. Dazu sind Ausgänge der Flip-Flops 327,328 über eine Exklusiv-Oder-Schaltung 329 und eine Und-Schaltung 330 mit invertierenden Eingängen mit dem Takteingang des Flip- Flops 331 verbunden. Am Ausgang des Flip-Flops 331 liegt somit bereits das RDS-Datenimpulssignal DT an.
Mit der negativen Flanke des doppelten Bittaktsignals 2BT wird ein weiteres Flip-Flop 332 getaktet, wozu der Ausgang der Schaltung 320 über einen Invertierer 333 mit dem Takteingang des Flip-Flops 332 verbunden ist. Das Flip-Flop 332 ist als Zweiteiler geschaltet und liefert den Bittakt BT für einen RDS-Differenzdecoder 334, der an sich bekannt ist und im vor¬ liegenden Zusammenhang nicht näher beschrieben zu werden braucht.
Aus den Taktsignalen 2BT und BT wird mit Hilfe einer Nicht- Und-Schaltung 335 ein Taktsignal BF gebildet, welches ein Flip-Flop 336 taktet, das das RDS-Datentakt-Signal vom Ausgang des Flip-Flops 331 zum RDS-Differenzdecoder 334 leitet, von dessen Ausgang 337 das demodulierte RDS-Signal abgenommen wer¬ den kann.
Figur 14 zeigt Zeitdiagramme verschiedener bei dem Demodulator nach Figur 13 auftetender Signale. Die beiden mit FF27 und FF28 bezeichneten Zeilen stellen die AusgangsSignale der Flip- Flops 327 und 328 dar, die gegeneinander um eine Periodendauer des Taktes 2BT verschoben sind. Zu den Zeitpunkten der Nadel¬ impulse N wird das Flip-Flop 331 getriggert, wenn die Aus¬ gangssignale der Flip-Flops 327 und 328 gleichen Pegel aufwei¬ sen. Dadurch entsteht das Signal DT.
Durch die Frequenzteilung mit Hilfe des Flip-Flops 332 können zwei verschiedene Phasenlagen des Signals BT entstehen. Beide Möglichkeiten sind in Figur 14 dargestellt, wobei zur Kenn¬ zeichnung der zweiten Möglichkeit die Zeichnungen der Signale mit einem * versehen sind. Die dadurch entstehende Phasenver¬ schiebung des RDS-Signals hat jedoch keine nachteiligen Aus¬ wirkungen.
Die im Blockschaltbild angegebene vektorielle Addition 316 der Signale A und B kann in vorteilhafter Weise mit der in Figur 15 dargestellten digitalen Schaltung erfolgen. In dieser Schaltung auftretende Signale sind in Figur 16 gezeigt. Über Eingänge werden die Signale A und B (Zeilen a und b) einer Und-Schaltung 343 zugeführt, an deren Ausgang ein Signal ZS (Zeile c) ansteht. Solange das Signal ZS=1 ist, gelangen Zähl¬ impulse mit einer Frequenz von 2,166 MHz, die einem Eingang 343 zugeführt werden, über eine Und-Schaltung 345 und eine Oder-Schaltung 346 zum Takteingang eines Zählers 347. Während der übrigen Zeit, während der ZS=0 ist, wird der Zähler 347 mit Quarztaktisignalen betrieben, deren Frequenz 4,332 MHz beträgt und die über einen weiteren Eingang 344', eine weitere Und-Schaltung 345' und über die Oder-Schaltung 346 zum Zähler 347 gelangen.
Mit einem Impulsformer 348 wird von jeder positiven Flanke des Signals ZS ein Nadelimpuls abgeleitet, der den Zähler 347 rücksetzt. An den Ausgang des Zählers 347 ist ein Decoder 349 angeschlossen, der beim Zählerstand [38] den Zähler 347 sperrt. Außerdem wird das Ausgangssignal des Decoders 349 (Zeile e) einem weiteren Impulsformer 350 zugeführt, der mit jeder positiven Flanke des Ausgangssignsl des Decoders 349 einen kurzen Synchronimpuls S an einen Ausgang 360 und an den Setzeingang eines Flip-Flops 351 abgibt (Zeile f) . Dadurch, daß der Zähler 347 während ZS=1 mit halber Quarztaktfrequenz getaktet wird, beginnt der Zähler 347 mit dem Zählen von Quarztaktimpulsen scheinbar in der Mitte der Impulse des Sig¬ nals ZS. Diese scheinbare Zählweise ist in Zeile d der Figur 16 durch Pfeile dargestellt.
Der bei 344r zugeführte Quarztakt mit der Frequenz von 4,332 MHz gelangt ferner zu einem Takteingang eines weiteren Zählers 352, dessen Ausgang mit dem Eingang eines weiteren Decoders 353 verbunden ist, der einen vorgebbaren Wert von [38] auf¬ weist. Der Ausgang des Decoders 353 ist an einen Rücksetzein¬ gang des Flip-Flops 351 angeschlossen, dessen invertierender Ausgang mit dem Rücksetzeingang des Zählers 352 verbunden ist. Der nichtinvertierende Ausgang des Flip-Flops 351 führt das Signal ZD, das in Zeile g der Figur 16 dargestellt ist.
Sobald das Flip-Flop 351 durch den Synchronimpuls S gesetzt ist, kann der Zähler 352 mit dem Zählen beginnen und setzt über den Decoder 353 das Flip-Flop 351 bei Erreichen des Wer¬ tes [38] zurück. Das Signal ZD ist gegenüber dem vektoriellen Summensignal ZS um 90° phasenverschoben.
Das Signal ZD wird ferner den Dateneingängen zweier Flip-Flops 354,354' zugeführt. Diese bilden zusammen mit Verzögerungs¬ schaltungen 355,355' einen Frequenz/Phasen-Demodulator 356. Über einen Eingang wird ein regenerierter 57-kHz-Hilfsträger zugeführt, der direkt an den Takteingang des Flip-Flops 354 und nach Invertierung bei 358 an den Takteingang des Flip- Flops 354' gelangt. Jedes Setzen eines der Flip-Flops 354,354' bewirkt über die VerzögerungsSchaltungen 355,355' ein an¬ schließendes Rücksetzen der Flip-Flops. Mit den Ausgangsimpul¬ sen des Flip-Flops 354 wird ein weiteres Flip-Flop 359 ge¬ setzt. Mit den Ausgangsimpulsen des Flip-Flops 354' wird das Flip-Flop 359 rückgesetzt. Das Flip-Flop 359 liefert an seinem Ausgang das demodulierte Signal ZD. Figur 17 zeigt ein Ausführungsbeispiel für einen Trägerregene¬ rator, der einen 57-kHz-Träger aus dem Signal Z gewinnt. Dazu wird das Signal Z über einen Eingang 371 einer Schaltung 372 zur Synchronimpulserzeugung zugeführt. Die Schaltung 372 er¬ hält über einen weiteren Eingang 373 das 4,332-MHz-Taktsignal direkt und ein Signal halber Frequenz über einen Frequenztei¬ ler 374. Einzelheiten der Schaltung 372 werden später im Zu¬ sammenhang mit Figur 18 näher erläutert.
Von der Schaltung 372 erzeugte Synchronimpulse Sl treten dann auf, wenn das Signal Z relativ genau einer 57-kHz-Taktperiode entspricht und mit der Phase eines in der Schaltung 372 vor¬ handenen synchronisierbaren Teilers übereinstimmt. Die Syn¬ chronimpulse Sl werden von einer Und-Schaltung 378 erst dann zur Synchronisation eines Zähers 375 freigegeben, wenn ein weiterer Zähler 376 einen an einem Komparator 377 anliegenden Sollwert Wl überschritten hat. Außerdem wird mit Hilfe eines Zählers 379, eines Decoders 380 und eines Flip-Flops 381 über¬ wacht, ob die Synchronimpulsfolge Sl, mit welcher der Zähler 376 inkrementiert wird, kontinuierlich ist. Bei Impulslücken erreicht der Zähler 379 den durch den Decoder 380 gegebenen Wert von beispielsweise [128]'. Dann wird das Flip-Flop 381 gesetzt und der Zähler 376 zurückgesetzt. Der Zähler 376 kann dann mit dem nächsten Impuls des Signals Sl neu gestartet wer¬ den. Der Zähler 375 wird mit doppelter Frequenz getaktet, die aus dem 4,332-MHz-Taktsignal mit Hilfe einer Frequenzverdoppe¬ lungsschaltung 382 erzeugt wird, und wird mit Hilfe eines De¬ coders 383 beim Zählerstand [76] zurückgesetzt.
Weiterhin kann der Zähler 375 nur synchronisiert werden, wenn er entweder den Zählerstand ">64" erreicht hat oder das Flip- Flop 390 gesetzt ist. Die entsprechende Verknüpfung erfolgt mit der Oder-Schaltung 389. Diese Maßnahme dient dazu, Syn¬ chronimpulse im Zählbereich 0 bis 63 des Zählers 375 unwirksam zu machen, denn diese sind als Störgröße anzusehen. Um jedoch ein schnelles Einschwingen des Demodulators zu gewährleisten, ist es erforderlich, die Bedingung solange aufzuheben, bis ein Synchronimpulε in den Zählbereich ">64" fällt. Dazu wird zu Beginn des Einschwingens mit einem extern generierten Impuls "RS" das Flip-Flop 390 gesetzt.
Die genannten vier Bedingungen zur Synchronisation des Zähler 375 haben den Zweck, ein Jittern des 57-kHz-Trägers zu vermin¬ dern. Weil der Zähler 375 mit der doppelten Frequenz des Quarztaktsignals betrieben und bei dem Zählerstand [76] zu¬ rückgesetzt wird, entspricht eine Zählperiode einer Frequenz von 114 kHz. Mit einem Komparator 384, dem ein Sollwert W2 = 38 zugeführt wird, wird der Zählerstand [38] selektiert. Mit dem Ausgangsi puls des Komparators 384 wird ein Flip-Flop 385 getriggert, das an seinem Ausgang 386 den gewünschten 57-kHz- Träger liefert, der bei einem RDS-System mit Verkehrsfunksi¬ gnalen gegenüber dem Signal ZD um 90° phasengedreht ist.
Figur 18 zeigt ein Blockschaltbild der Schaltung 372 (Figur 17) zur Erzeugung des Synchronimpulses Sl. Der Schaltung wer¬ den über Eingänge 391,392,393,394 das Signal Z, das 2,166-MHz- Taktsignal, der Synchronimpuls S und der Takt mit der doppel¬ ten Frequenz des 4,332-MHz-Taktsignals zugeführt.
Die positive Flanke des Synchronimpulses S taktet ein Flip- Flop 402, das nach einer kurzen, durch ein Verzögerungsglied 403 bedingten Zeit, wieder zurückgesetzt wird. Dieser Nadel¬ impuls wird jedoch nur dann erzeugt, wenn ein Zähler 405 den in einem Decoder 406 abgelegten Wert erreicht hat. Hiermit wird bewirkt, daß nur Z-Impulse ab einer vorgegebenen Impuls¬ breite ausgewertet werden.
Mit den Ausgangsimpulsen des Flip-Flops 402 wird ein synchro¬ nisierbarer Frequenzteiler gestartet, der aus einem Zähler 407, einem Decoder 408 und einer Oder-Schaltung 409 besteht. Die Periodendauer des vom Zähler 407 erzeugten Signals ent¬ spricht einer halben 57-kHz-Taktperiode. Basis zur Erzeugung der Synchronimpulse Sl ist der mit der doppelten Quarztaktfrequenz betriebene Zähler 407. Wenn die positive Flanke des Ausgangsimpulses des Flip-Flops 402 wäh¬ rend des durch den Decoder 408 eingeleiteten Rücksetzvorgangs auftritt, wird mit einem Flip-Flop 410 ein Nadelimpuls er¬ zeugt, der dem Ausgang 411 als Signal Sl entnehmbar ist. In diesem Fall kann davon ausgegangen werden, daß beim Empfang von RDS-Signalen mit Verkehrsfunksignalen die Phase des Sig¬ nals Z zur Synchronisation auswertbar ist und daß bei RDS-Sig¬ nalen sich das momentane Signal Z im Bereich von 57 kHz befin¬ det.
Die Synchronimpulse S treten in der Regel in Zeitabständen von 57-kHz-Taktperioden auf. Die Zählperiode des Zählers 407 ent¬ spricht 114 kHz, es ist jedoch gleichgültig, ob der Träger bei seiner positiven oder negativen Taktflanke synchronisiert wird.
Die Schaltung 320 (Figur 13) zur Gewinnung der doppelten Bit¬ taktfrequenz wird im folgenden anhand von Figur 19 näher er¬ läutert. Ein Zähler 421 dient als Vorteiler und wird mit dem bei 422 zugeführten 57-kHz-Träger getaktet. Mit Hilfe dreier Decoder 423 bis 425 werden bei drei benachbarten Zählerständen Impulse abgeleitet, von denen jeweils ein Impuls mit Hilfe eines Umschalters 426 ausgewählt wird, um einen weiteren Zäh¬ ler 427 zu takten. Dessen Ausgang ist mit einem Achtfach-Deco- der 428 verbunden, an dessen Ausgängen A bis H jeweils ein Impuls bei einem von acht benachbarten Zählerständen ausgege¬ ben wird.
Mit den Zähler 421 und 427 wird an sich schon ein Takt mit der doppelten Bittaktfrequenz abgeleitet. Die beschriebenen Deco¬ der sowie die im folgenden beschriebenen Schaltungen dienen jedoch dazu, die Phase des Bittaktes nach möglichst kurzer Zeit richtig einzustellen. Zu diesem Zweck wird zunächst über einen Eingang 429 ein Signal zugeführt, das durch Demodulation des Signals A mit Hilfe des Flip-Flops 319 und des 57-kHz-Trä- gers (Figur 13) erzeugt wird. Aus den Taktflanken dieses Si¬ gnals werden in einem Impulsformer 430 Nadelimpulse abgelei¬ tet, die einer Impulsfreigabeschaltung 431 zugeführt werden, welche später im Zusammenhang mit Figur 21 näher erläutert wird.
Die AusgangsImpulse I der Impulsfreigabeschaltung werden einer Phasenauswahlschaltung 432 zugeführt, welche von den an den Ausgängen A bis H des Decoders 428 anstehenden Impulsen denje¬ nigen mit der richtigen Phasenlage auswählt und als Signal 2BT mit doppelter Bittaktfrequenz zum Ausgang 433 führt. Mit Hilfe einer Schaltung 434 zur Phasenfeinregelung wird eines der Aus- gangssignale der Decoder 423,424,425 über den Umschalter 426 ausgewählt.
Im folgenden wird anhand von Figur 20 die Phasenauswahlschal¬ tung 432 (Figur 19) näher erläutert. Von jeweils acht gleichen Teilen sind stellvertretend nur zwei Teile dargestellt. Ein¬ gängen 441 bis 448 werden die Impulse A bis H vom Decoder 428 (Figur 19) zugeführt. Über einen weiteren Eingang 449 erhält die Phasenauswahlschaltung die Impulse I der Freigabeschaltung 431 (Figur 19) . Diese werden mit jedem der Impulse A bis H in den Und-Schaltungen 451 bis 458 verknüpft, deren Ausgänge mit Takteingängen von Zählern 461 bis 468 verbunden sind. Daran schließen sich Decoder 471 bis 478 an, deren Ausgänge mit ei¬ nem Speicher 479 und einer Oder-Schaltung 480 verbunden sind. Der Ausgang der Oder-Schaltung 480 ist mit Rücksetzeingängen der Zähler 461 bis 468 und mit einem Eingang einer Und-Schal¬ tung 481 verbunden, deren anderer Eingang mit einem Freigabe¬ signal F beaufschlagt ist, das von der Phasenfeinregelschal- tung 434 (Figur 19) zugeführt wird.
Ausgänge des Speichers 479 sind über je eine Und-Schaltung 491 bis 498 mit einer Oder-Schaltung 499 verbunden, an deren Aus¬ gang 500 das Taktsignal 2BT abnehmbar ist. Die Werte der Decoder 471 bid 478 sind untereinander gleich. Einer der Zähler erreicht zuerst den Decoderwert, worauf über die Oder-Schaltung 480 alle Zähler zurückgesetzt werden und der Vorgang wiederholt wird. Bei jedem Rücksetzen der Zähler werden die decodierten Zählerstände in den Speicher 479 über¬ nommen, wobei nur derjenige Zähler, der zuerst den Decoderwert erreicht hat, einen 1-Pegel am Ausgang seines Decoders auf¬ weist. Mit Hilfe der Und-Schaltungen 491 bis 498 und den Aus¬ gängen des Speichers 479 wird dann derjenige Impuls A bis H ausgewählt, der die richtige Phase aufweist.
Figur 21 stellt ein Blockschaltbild der Impulsfreigabeschal¬ tung 431 (Figur 19) dar. Einem ersten Eingang 501 wird das Ausgangssignal des Impulsformer 430 (Figur 19) zugeführt, wäh¬ rend ein zweiter Eingang 502 das 4,332-MHz-Taktsignal erhält, welches anschließend bei 503 durch acht geteilt wird. Damit wird ein Zähler 504 getaktet, der von den bei 501 zugeführten Impulsen J über eine Oder-Schaltung 505 zurückgesetzt wird. Der Zähler wird ferner bei Erreichen des Wertes [228] mit Hil¬ fe eines Decoders 506 zurückgesetzt, der an den Ausgang des Zählers 504 angeschlossen ist.
An den Ausgang des Zählers 504 ist ferner ein Decoder 507 an¬ geschlossen, der bei dem Zählerstand [216] einen Impuls ab¬ gibt, mit welchem ein Flip-Flop 508 gesetzt wird.
Die Taktfrequenz für den Zähler beträgt durch die Erequenztei- lung 541,5 kHz, so daß 228 Perioden einer halben RDS-Bittakt¬ periode von 421,1 μs entsprechen. Im Zeitbereich von 216 Peri¬ oden (Decoder 507) bis 240 Perioden werden Nadelimpulse I für die Phasenauswahlschaltung 432 (Figur 19) freigegeben, wozu der Ausgang des Flip-Flops 508 über eine Und-Schaltung 509 mit dem Ausgang 510 der Impulsfreigabeschaltung verbunden ist.
Die Rückflanken der Impulse bei 240 Perioden werden mit Hilfe eines weiteren Zählers 511, eines weiteren Decoders 512 und eines weiteren Flip-Flops 513 festgelegt. Sobald der Zähler 504 den Wert [228] erreicht hat, wird das Flip-Flop 513 ge¬ setzt und der Zähler 511 gestartet, der bis [12] zählt, worauf der Decoder 512 beide Flip-Flops über die Oder-Schaltung 514 zurücksetzt. Beide Flip-Flops werden aber auch zurückgesetzt, wenn ein Impuls J vorhanden ist. Nur diejenigen vom Impulsfor¬ mer 430 (Figur 19) zugeführten Nadelimpulse, welche in das durch die Impulsfreigabeschaltung erzeugte Zeitfenster fallen, werden als Impulse I über den Ausgang 510 der Phasenauswahl¬ schaltung 432 (Figur 19) zugeführt, da sie für die Gewinnung des RDS-Bittaktsignals als richtig und auswertbar anzusehen sind.
Figur 22 zeigt ein Blockschaltbild der Phasenf inregeischal- tung 434 (Figur 19). In den durch die Decoder 423 bis 425 des Zählers 421 (Figur 19) gegebenen Zeitbereich fällt eine be¬ stimmte Anzahl von I-Impulsen. Mit der RegelSchaltung wird diejenige Stellung des Umschalters 426 gefunden, der gleich viele I-Impulse in die beiden äußeren Teilbereich fallen, die mit n+0 und n+2 gekennzeichnet sind. Während dieser Teilberei¬ che liegt abwechselnd an den Eingängen 521,522 jeweils eine "1" an. Weiteren Eingängen 523,524 werden die I-Impulse und das Taktsignal 2BT mit doppelter Bitfrequenz zugeführt. Die EingangsSignale werden mit Und-Schaltungen 525,526 derart ver¬ knüpft, daß die während des Teilbereichs n+0 auftretenden I- Impulse einen Aufwärts/Abwärts-Zähler 527 inkrementieren, wäh¬ rend die I-Impulse während des Teilbereichs n+2 den Aufwärts/- Abwärts-Zähler 527 dekrementieren. Dieses erfolgt jedoch nur während der Impulse des Signals 2BT.
Die Ausgänge der Und-Schaltung 525 und 526 sind mit je einem Eingang einer Oder-Schaltung 528 verbunden, deren Ausgang an den Takteingang eines Zählers 529 angeschlossen ist. Ein Deco¬ der 530 erzeugt ein Signal, wenn der Zählerstand des Zählers 529 [16] erreicht hat und setzt damit ein Flip-Flop 531. Dem Aufwärts/Abwärts-Zähler 527 sind zwei Decoder 532,533 zugeord¬ net mit den Werten [0] und [15]. Sobald einer der Zählerstände erreicht ist, wird über eine Oder-Schaltung 534 der Zähler 529 zurückgesetzt und ein vorgegebener Wert in den Aufwärts/Ab- wärts-Zähler 527 geladen. Außerdem werden die AusgangsImpulse der Decoder 532,533 dazu benutzt, einen weiteren Aufwärts/Ab- wärts-Zähler 535 zu inkrementieren bzw. zu dekrementieren. An den Ausgang des weiteren Aufwärts/Abwärts-Zählers 535 sind drei Decoder 536,537,538 angeschlossen, welche an ihren Aus¬ gängen 539,540,541 jeweils ein Signal abgeben, das eine ent¬ sprechende Stellung des Schalters 426 (Figur 19) bewirkt.
Wenn etwa gleich viele I-Impulse in den Teilbereich n+0 und in den Teilbereich n+2 fallen, kann der Zähler 529 bis zum Wert [16] hochzählen, worauf der Decoder 530 das Flip-Flop 531 setzt. Wenn jedoch der Aufwärts/Abwärts-Zähler 527 in kürzerer Zeit den Wert [0] oder [15] erreicht, wird er wieder auf den mittleren Wert [8] geladen und der Zähler 529 wird erneut ge¬ startet, bevor er den Wert [16] erreicht. Außerdem wird der Wert des Aufwärts/Abwärts-Zähler 535 UM, [1] in diejenige Richtung verändert, bei der durch die neue Stellung des Schal¬ ters 426 (Figur 19) die gewünschte Verteilung der I-Impulse erreicht werden kann.
Nachdem das Flip-Flop 531 gesetzt wurde, ist die Phasenfeinre¬ gelung unterbrochen. Sie kann erst wieder aktiviert wrden, wenn ein anderer der Zähler 461 bis 468 (Figur 20) als der im Speicher 479 zuvor abgelegte zuerst den entsprechenden Deco¬ derwert erreicht. In diesem Fall liegt an einem der Ausgänge der Gatter 542 bis 549 "1-Pegel" an, womit über die Oder- Schaltung 550 das Flip-Flop 531 zurückgesetzt wird.
Es wird mit der beschriebenen Schaltung erreicht, daß sich nach kurzer Zeit die Phasenfeinregelung automatisch abschaltet und damit der RDS-Bittakt praktisch jitterfrei ist. Erst bei großen Phasenfehlern wird die Regelung wieder eingeschaltet, womit eine relativ große Störfestigkeit der RDS-Bittakterzeu- gung gegeben ist.

Claims

Ansprüche:
1. Demodulator für Radio-Daten-Signale, deren Übertragung durch Phasenumtastung eines unterdrückten Hilfsträgers erfolgt, dadurch gekennzeichnet, daß das empfangene hüfs¬ trägerfrequente Signal in ein erstes Rechtecksignal (A) umgewandelt wird und daß ein zweites hilfsträgerfrequentes Rechtecksignal gebildet wird, das in eine solche zeitliche Relation zum ersten Rechtecksignal gebracht wird, daß durch einen Vergleich der beiden Rechtecksignale eine Pha¬ seninformation für das erste Rechtecksignal (A) erhalten wird.
2. Demodulator nach Anspruch 1, dadurch gekennzeichnet, daß das empfangene hüfsträgerfrequente Signal in das erste Rechtecksignal (A) mit konstantem Tastverhältnis umgewan¬ delt wird.
3. Demodulator nach Anspruch 1 oder 2, dadurch gekenn¬ zeichnet, daß das zweite Rechtecksignal (B) die Hilfsträ¬ gerfrequenz aufweist und mit seiner Phasenlage zu bestimm¬ ten Zeitpunkten mit der Phasenlage des ersten Rechtecksig¬ nals (A) in Übereinstimmung gebracht wird, daß eine sich ergebende Phasendifferenz zwischen den Rechtecksignalen bezüglich ihres zeitlichen Verlaufs und ihrer Größe ausge¬ wertet wird und daß bei Entstehen einer Phasendifferenz innerhalb einer vorgegebenen Zeitspanne ein Ladeimpuls (L) abgeleitet wird, der die Phasenlage des zweiten Rechteck¬ signals (B) in Übereinstimmung mit der Phasenlage des er¬ sten Rechtecksignals bringt und eine Flanke des demodu¬ lierten Radio-Daten-Signals bildet.
4. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß die Phasendifferenz zwischen den Rechtecksignalen durch Bestimmung der Impulsbreite eines dritten Rechtecksignals (C) erfolgt, welches aus dem ersten und dem zweiten Recht¬ ecksignal mit Hilfe einer Logikschaltung (5), vorzugsweise einer Exklusiv-Oder-Schaltung, abgeleitet wird.
5. Demodulator nach Anspruch 3 oder 4, dadurch gekenn¬ zeichnet, daß zur Bildung des ersten Rechtecksignals das empfangene hüfsträgerfrequente Signal einen Zähler (32) startet, der mit einer Frequenz getaktet wird, die ein Vielfaches, vorzugsweise das 76fache, der Frequenz des Hufsträgers beträgt, und der bei Erreichen des halben Vielfachen zurückgesetzt wird.
6. Demodulator nach einem der Ansprüche 3 bis 5, dadurch ge¬ kennzeichnet, daß zur Bildung des zweiten Rechtecksignals (B) ein Zähler (7) vorgesehen ist, der mit einer Frequenz getaktet wird, die ein Vielfaches, vorzugsweise das 76fa- che, der Frequenz des Hilfsträgers beträgt und der bei Erreichen des Vielfachen zurückgesetzt wird, daß der Zäh¬ lerstand, der während einer Flanke des ersten Rechtecksi¬ gnals innerhalb der vom Signal (L) vorgegebenen Dauer auf¬ tritt, in einen Speicher (9) geladen wird, daß ein Kompa¬ rator (11) vorgesehen ist, der den Inhalt des Speichers (9) mit dem Zählerstand vergleicht und daß bei Gleichheit eine Flanke des zweiten Rechtecksignals (B) und eine halbe Periodendauer des Hilfsträgers später die andere Flanke des zweiten Rechtecksignals (B) erzeugt wird.
7. Demodulator nach Anspruch 6, dadurch gekennzeichnet, daß ein weiterer Zähler (13) vorgesehen ist, der ebenfalls mit dem Vielfachen der Hilfsträgerfrequenz getaktet wird, daß der Ausgang des Komparators (11) mit dem Setzeingang eines Flip-Flops (12) verbunden ist, dessen Rücksetzeingang an den Ausgang eines Decoders (14) angeschlossen ist, der ein Signal abgibt, wenn der weitere Zähler einen der halben Periodendauer entsprechenden Zählerstand erreicht hat, und daß ein Ausgang des Flip-Flops (12) mit dem Rücksetzein¬ gang des weiteren Zählers (13) verbunden ist.
8. Demodulator nach einem der vorhergehenden Ansprüche, da¬ durch gekennzeichnet, daß der Ladeimpuls (L) ferner nur erzeugt wird, wenn die Phasendifferenz zwischen dem ersten und dem zweiten Rechtecksignal innerhalb der Zeit seit dem letzten Ladeimpuls schwellwertabhängig ununterbrochen ab¬ genommen hat.
9. Demodulator nach einem der vorhergehenden Ansprüche, da¬ durch gekennzeichnet, daß ferner ein Ladeimpuls nur abge¬ leitet wird, wenn die Summe aller Phasenabweichungen zwi¬ schen dem ersten und dem zweiten Rechtecksignal seit dem vorangegangenen Ladeimpuls einen vorgegebenen Schwellwert überschritten hat.
10. Demodulator nach einem der vorhergehenden Ansprüche, da¬ durch gekennzeichnet, daß ein Taktsignal mit der Frequenz des Hilfsträgers aus dem Quarztaktsignal höherer Frequenz durch Frequenzteilung abgeleitet wird und daß durch weite¬ re Frequenzteilung ein Bittaktsignal für das demodulierte Radio-Daten-Signal erzeugt wird.
11. Demodulator nach Anspruch 10, dadurch gekennzeichnet, daß für die weitere Frequenzteilung mindestens ein Schieberegister (23) vorgesehen ist, das zum Zeitpunkt des Auftretens eines aus dem Ladeimpuls (L) abgeleiteten Da- tenimpulssignals auf einen vorgegebenen Wert gesetzt wird.
12. Demodulator nach Anspruch 11, dadurch gekennzeichnet, daß ein Ausgang des Schieberegisters (23) mit dem Eingang ei¬ nes weiteren Schieberegisters (24) verbunden ist, dessen Ausgang das Bittaktisignal führt, daß das vom Ladeimpuls (L) abgeleitete Datenimpulssignal ein Flip-Flop (25) trig- gert und daß das Ausgangssignal des Flip-Flops (25) und das Bittaktsignal einem Differenz-Decoder (26) zuführbar sind.
13. Demodulator nach Anspruch 1 oder 2, dadurch gekenn¬ zeichnet,
- daß das empfangene hüfsträgerfrequente Signal um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögert wird,
- daß die Phasendifferenz zwischen dem empfangenen und dem verzögerten hüfsträgerfrequenten Signal gemessen wird und
- daß ein Datenimpulssignal abgeleitet wird, das in Ab¬ hängigkeit vom Vorzeichen der gemessenen Phasendiffe¬ renz einen ersten oder einen zweiten Pegel einnimmt.
14. Demodulator nach Anspruch 13, dadurch gekennzeichnet, daß zur Erzeugung des verzögerten hüfsträgerfrequenten Sig¬ nals ein Oszillator, der ein Vielfaches der Frequenz des Hilfsträgers erzeugt, und ein Zähler vorgesehen sind, der bei einem Zählerstand zurückgesetzt wird, der dem Vielfa¬ chen entspricht, daß der Zählerstand, der bei jeweils ei¬ ner Flanke des Rechtecksignals vorhanden ist, um eine hal¬ be Bittaktperiode verzögert wird und daß eine Flanke des verzögerten hüfsträgerfrequenten Signals (B) abgeleitet wird, wenn der Zählerstand dem verzögerten Zählerstand entspricht.
15. Demodulator nach Anspruch 14, dadurch gekennzeichnet, daß die Verzögerung mittels Schieberegister erfolgt.
16. Demodulator nach Anspruch 14 oder 15, dadurch gekennzeich¬ net, daß ein weiterer Zähler vorgesehen ist, der mit dem Vielfachen der Frequenz des Hilfsträgers getaktet wird und der mit einer Flanke des verzögerten hüfsträgerfrequenten Signals (B) gestartet und bei Erreichen des halben Vielfa- chens gestoppt wird, womit eine weitere Flanke des verzö¬ gerten hüfsträgerfrequenten Signals (B) abgeleitet wird.
17. Demodulator nach einem der vorhergehenden Ansprüche, da¬ durch gekennzeichnet, daß der Pegel des Datenimpulssignals nur dann geändert wird, wenn sich die Phase des hüfsträ¬ gerfrequenten Signals (A) in vorgebbarem Maß gegenüber der Phase des verzögerten hüfsträgerfrequenten Signals (B) geändert hat.
18. Demodulator nach Anspruch 17, dadurch gekennzeichnet, daß Zähler (245,252; 246,253) zur Auszählung von Impulsen (E,E) mit Taktimpulsen des Oszillators (206) vorgesehen sind und daß bei Erreichen jeweils eines vorgegebenen Zäh¬ lerstandes das Datenimpulssignal auf den entsprechenden Pegel gesetzt wird.
19. Demodulator nach Anspruch 18, dadurch gekennzeichnet, daß die während der Phasenunterschiede zwischen dem hüfsträ¬ gerfrequenten Signal (A) und dem verzögerten hüfsträger¬ frequenten Signal (B) gezählten Taktsignale für beide Vor¬ zeichen der Phasenabweichung getrennt mit einem ersten Sollwert verglichen werden, daß jeweils bei Erreichen des ersten Sollwertes ein weiterer Zähler (252,253) je Vorzei¬ chen der Phasenabweichung getaktet wird und daß die Zäh¬ lerstände der weiteren Zähler (252,253) mit einem weiteren Sollwert verglichen werden und daß einer der Pegel des Datenimpulssignals gesetzt wird, sobald einer der weiteren Zähler (252,253) den weiteren Sollwert erreicht.
20. Demodulator nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, daß die Zähler (252,253) über ein Flip- Flop (257) wechselseitig freigegeben und rückgesetzt wer¬ den.
21. Demodulator nach Anspruch 1 oder 2, dadurch gekenn¬ zeichnet,
- daß das empfangene hüfsträgerfrequente Signal um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögert wird, daß das empfangene und das verzögerte hüfsträgerfre¬ quente Signal vektoriell addiert werden,
- daß aus dem Ergebnis der vektoriellen Addition ein Rechtecksignal (ZD) abgeleitet wird, dessen Phase von dem empfangenen und dem verzögerten hüfsträgerfrequen¬ ten Signal abhängt,
- daß aus dem vektoreill addierten Signal der Hilfsträger wiedergewonnen wird, und
- daß von dem Rechtecksignal ein Datenimpulssignal abge¬ leitet wird, das in Abhängigkeit vom Vorzeichen der gemessenen Phasendifferenz zwischen dem Rechtecksignal und dem wiedergewonnenen Hilfsträger einen ersten und einen zweiten Pegel einnimmt.
22. Demodulator nach Anspruch 21, dadurch gekennzeichnet, daß daß Rechtecksignal nur zur Demodulation ausgewertet wird, wenn die Amplitude des vektoriell addierten Signals aus¬ reichend groß ist.
23. Demodulator nach Anspruch 21 oder 22, dadurch gekennzeich¬ net, daß ein Signal mit der doppelten Bittaktfrequenz aus dem wiedergewonnenen Hilfsträger und dem unvεrzögerten Signal (A) oder dem verzögerten Signal (B) abgeleitet wird und zur Demodulation verwendet wird.
24. Demodulator nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, daß zur Erzeugung des verzögerten hüfsträgerfrequenten Signals ein Oszillator, der ein Vielfaches der Frequenz des Hilfsträgers erzeugt, und ein Zähler vorgesehen sind, der bei einem Zählerstand zurück¬ gesetzt wird, der dem Vielfachen entspricht, daß der Zäh¬ lerstand, der bei jeweils einer Flanke des Rechtecksignals vorhanden ist, um eine halbe Bittaktperiode verzögert wird und daß eine Flanke des verzögerten hüfsträgerfrequenten Signals (B) abgeleitet wird, wenn der Zählerstand dem ver¬ zögerten Zählerstand entspricht.
25. Demodulator nach Anspruch 24, dadurch gekennzeichnet, daß die Verzögerung mittels Schieberegister erfolgt.
26. Demodulator nach Anspruch 24 oder 25, dadurch gekennzeich¬ net, daß ein weiterer Zähler vorgesehen ist, der mit dem Vielfachen der Frequenz des Hilfsträgers getaktet wird und der mit einer Flanke des verzögerten hüfsträgerfrequenten Signals (B) gestartet und bei Erreichen des halben Vielfa- chens gestoppt wird, womit eine weitere Flanke des verzö¬ gerten hüfsträgerfrequenten Signals (B) abgeleitet wird.
27. Demodulator nach einem der vorhergehenden Ansprüche, da¬ durch gekennzeichnet, daß aus dem Rechtecksignal (ZD) mit Hilfe eines Frequenzphasendemodulators (321) in Abhängig¬ keit vom Vorzeichen der Phasendifferenz Zählimpulse abge¬ leitet werden, die einem ersten Zähler (322) und einem zweiten Zähler (323) zugeführt werden, daß die Zähler mit einer Frequenz, welche der doppelten Bittaktfrequenz ent¬ spricht, zurückgesetzt werden und daß die jeweils vor dem Zurücksetzen vorhandenen Zählerstände verglichen werden, worauf aus dem Vergleichsergebnis ein Datenimpulssignal abgeleitet wird.
28. Demodulator nach Ansrpuch 27, dadurch gekennzeichnet, daß ein Sprung im Datenimpulssignal nur erzeugt wird, wenn das Ausgangssignal des Komparators (326) innerhalb von zwei Perioden des Taktsignals mit doppelter Bittaktfrequenz den gleichen Wert aufweist.
29. Demodulator nach Anspruch 27 oder 28, dadurch gekennzeich¬ net, daß für den Frequenzphasendemodulator (321) ein Trä¬ ger mit Hilfe eines Synchronsignals (Sl) abgeleitet wird, dessen Flanken im wesentlichen in der Mitte der Impulse des Rechtecksignals beginnen, wobei Zählimpulse bis zu einem vorgegebenen Zählerstand gezählt werden, deren Fre¬ quenz während der Impulse des Rechtecksignals halb so groß wie während der Intervalle des Rechtecksignals ist.
30. Demodulator nach einem der Ansprüche 27 bis 29, dadurch gekennzeichnet, daß zur Erzeugung eines Taktsignals (BT) mit doppelter Bittaktfrequenz ein wiedergewonnener 57-kHz- Hüfsträger, der rechteckförmig ist, zur Demodulation des empfangenen oder des verzögerten hüfsträgerfrequenten Signals dient, wobei die Impulsflanken des demodulierten Signals zur Phasenbestimmung des Taktsignals (BT) benutzt werden.
31. Demodulator nach Anspruch 30, dadurch gekennzeichnet, daß phasenbestimmende Impulse nur in einem vorgegebenen Zeit¬ bereich wirksam sind.
32. Demodulator nach Anspruch 31, dadurch gekennzeichnet, daß mit einem Zähler und mehreren Decodern von dem wiederge¬ wonnenen Träger benachbarte Impulse abgeleitet werden und derjenige Impuls zur Erzeugung des doppelten Bittaktes (2BT) ausgewählt wird, zu dessen Zeit auch die phasenbe¬ stimmenden Impulse auftreten.
33. Demodulator nach Anspruch 32, dadurch gekennzeichnet, daß innerhalb der mit Decodern abgeleiteten Impulse mit einer Phasenfeinregeischaltung eine Mittelung der phasenbestim¬ menden Impulse zur feineren Phasenbestimmung des Taktsi¬ gnals (BT) vorgenommen wird.
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