WO1993014568A1 - Treiberschaltung - Google Patents

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WO1993014568A1
WO1993014568A1 PCT/DE1992/001076 DE9201076W WO9314568A1 WO 1993014568 A1 WO1993014568 A1 WO 1993014568A1 DE 9201076 W DE9201076 W DE 9201076W WO 9314568 A1 WO9314568 A1 WO 9314568A1
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driver circuit
output
output semiconductor
semiconductor switches
circuit according
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PCT/DE1992/001076
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Inventor
Hans-Peter Klose
Original Assignee
Robert Bosch Gmbh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Definitions

  • the invention relates to a driver circuit with at least two paral lel switched, by e ngangs tenusi gnal e controllable output semiconductor switches for switching a load.
  • the driver circuit according to the invention with the characterizing features of the main claim has the advantage over the prior art that, while maintaining the reliability, in particular • be i for small loads the flankenste 1 he it reduced and the cross current is minimized.
  • the charging current peaks are reduced or distributed over time, so that small and large loads can be switched while avoiding the disadvantages mentioned above. This can be achieved without regulation by relatively simple electronic means.
  • a multi-stage design of the delay device with different delay times for at least two of the output semiconductor scarf results in an even more significant reduction in the maximum charging current, that is to say a better time distribution, so that the slope is further reduced.
  • a particularly simple circuit design is achieved in that the different delay times are integer multiples of a first delay time for a first of the delayed controlled output sharks. As a result, uniform time delay modules can be used.
  • an arrangement has proven to be particularly advantageous in which a first group of at least two parallel output semiconductor switches between the load and the positive pole of a supply voltage and a second group of at least two Further parallel switched output semiconductor switches are connected between the load and the negative pole of the supply voltage, switching means for opening the output semiconductor switch of one group being provided during the gradual closing of the output semiconductor lead switch of the other group.
  • the output semiconductor switches are expediently designed as transistors, in particular as field-effect transistors or MOSFET.
  • each individual output semiconductor switch has a drive power which is below the total driver power required for switching through the maximum load
  • FIG. 1 shows a circuit configuration of a driver circuit as an exemplary embodiment of the invention
  • an input 10 of the driver circuit shown is connected via a latch 11 to the gate of a first p-channel defective transistor 12 (hereinafter referred to as p-FET), whose drain-source path between the positive pole a supply voltage and an output 13 is connected to connect a load.
  • p-FET first p-channel defective transistor 12
  • a second p-FET 14 and a third p-FET 15 are connected in parallel with the first p-FET 12.
  • the output of the latch 11 is connected to the gate of the third p-FET 15 via a first time delay element 16, and the output of this first time delay element 16 is connected to the gate of the second p-FET 14 via a further time delay element 17.
  • the output of the latch 11 is also connected via the series connection of a diode 18 with a first switch 19 to the gate of the third p-FET 15 and via the series connection of a diode 20 with a second switch 21 to the gate of the z-second p- FET
  • the two switches 19, 21 are controlled jointly by output signals I-, the latch 11, so that the switches 19, 21 are closed during a 1 signal (high). That at the gate of the third p-FET
  • n-FET first n-channel field effect transistor 22
  • a second n-FET 23 and a third n-FET 24 are connected in parallel with this first n-FET 22.
  • the output of the latch 11 controls the gate of the third n-FET 24 via a third time delay element 25, the output of this third time delay element 25 again controlling the gate of the second n-FET 23 via a fourth time delay element 26.
  • the series connection of a diode 27 with a third switch 28 between the output "of the Latsch 11 and the gate of the third n-FET 24th and the series connection of a diode 29 with a fourth switch 30 is connected between the output of the latch 11 and the gate of the second n-FET 23.
  • the third and fourth switches 28, 30 are controlled by the output of the latch 11 via an inverter 31, so that the switching state of the third and fourth switches 28, 30 counteracts the switching state of the first and second switches 19, 21 ⁇ is set.
  • the control signal at the gate of the third n-FET 24 is denoted by IP
  • the control signal at the gate of the second n-FET 23 is denoted by IP «. Due to the time delay elements 16, 17, 25, 26, the input signal applied is given to the output with a time delay T.
  • the latch 11 can also be omitted as required.
  • the input 10 is, for example, an input / output connection (e.g. I / O pad) of an integrated circuit, e.g. a CMOS circuit, a microcomputer or the like.
  • the time delay elements 16, 17, 25, 26 can be designed as monostable switching stages.
  • the FETs 1, 14, 15, 22-24 can be designed as a MOSFET, but other semiconductor switches such as transistors can also be used.
  • the number of FETs shown was chosen arbitrarily, and the dashed lines of the plus line and the minus line of the supply voltage indicate that a larger number of FETs can also be provided, which can be switched gradually with a time delay.
  • the load can, for example, also be permanently connected to one of the two poles of the supply voltage, while the other pole is connected to the load via these two FETs or transistors (or a larger number).
  • the load connected to the output but not shown in FIG. 1 is to be controlled.
  • the output signal I becomes an O signal, by means of which the switches 19, 21 are opened and the switches 28, 30 are closed. Since this O signal is present at all gates of the n-FETs 22-24, they block.
  • the p-FET 12 becomes conductive, while the p-FETs 14 and 15 still remain blocked, since 1 signals are still present at the outputs of the time delay elements 16 and 17.
  • the 0 signal is switched through to the output of the time delay element 16, so that the p-FET 15 also becomes conductive.
  • This O signal is in turn switched on after a further delay time T at time t- to the output of the second tent delay element 17, so that the p-FET 14 also becomes conductive. Since the switches 28 and 30 are closed during this time, the time delay elements 25, 26 have no effect. The full driver power is now available, since all p-FETS 12, 14, 15 are electrically conductive.
  • the load should now be switched off again step by step, for which purpose the output signal I of the latch 11 becomes a 1 signal.
  • the switches 19, 21 are closed and the switches 28, 30 are opened accordingly.
  • the switches 19, 21, all p-FETs 12, 14, 15 are blocked and the n-FET 22 is conductive.
  • the signal IP becomes a 1 signal at the time tr, so that the n-FET 24 also becomes conductive.
  • the signal IP also becomes a 1 signal at the time tg, so that the n-FET 23 also becomes conductive.
  • the load is now connected to the negative pole of the supply voltage over the entire driver path, that is to say switched off.
  • the right-hand FET of the FET 12 and 22 ensures that the output is maintained at a defined potential, not floated. At the same time, small load capacities can be reloaded.
  • the FET 15 or the FET 24 is then able to also transfer medium loads.
  • the last FET 14 or 23 then switches in order to also transfer maximum loads. Only the first FET pair 12 or 22 has an effect at very low loads, the FET pair 15 or 24 additionally at medium loads, and the FET pair 14 or 23 then only has an effect at high loads out. 3 shows the conditions when a load is switched off.
  • the upper area shows the voltage curve at maximum load (curve I), at medium load (curve II) and at minimum load (curve III). At maximum load, there is a current profile as shown in the lower part of FIG. 3. In comparison to this, the conditions in a conventional output driver are shown in dotted lines by curve IV. Hier ⁇ from shows that ⁇ is ince reduced by gradually switching off the load flank steep.
  • driver powers of the FETs can either be the same in each case or increase in steps when switched on and off, and can also decrease for special requirements.
  • the delay times T can each be the same or can also be designed differently according to special requirements.

Landscapes

  • Electronic Switches (AREA)

Abstract

Es wird eine Treiberschaltung mit wenigstens zwei parallelgeschalteten, durch Eingangssteuersignale (I1) steuerbaren Ausgangshalbleiterschaltern (12, 14, 15, 22-24) zum Schalten einer Last vorgeschlagen. Hierzu ist eine die Eingangssteuersignale (I1) für wenigstens einen der Ausgangshalbleiterschalter (14, 15, 23, 24) zeitlich verzögernde Verzögerungseinrichtung (16, 17, 25, 26) vorsesehen, während wenigstens ein anderer der Ausgangshalbleiterschalter (12, 22) unverzögert von den Eingangssteuersignalen (I1) beaufschlagt wird. Hierdurch bleibt die Treiberfähigkeit der Treiberschaltung erhalten, jedoch vermindert sich die Flankensteilheit vor allem bei kleinen Lasten, und der Querstrom wird minimiert. Ladestromspitzen werden verringert bzw. zeitlich verteilt.

Description

Tre i berschal tung
STAND DER TECHNIK
Die Erfindung betrifft eine Treiberschaltung mit wenigstens zwei paral lel geschal teten , durch Ei ngangssteuersi gnal e steuerbaren Ausgangshalbleiterschaltern zum Schalten einer Last.
Treiberschaltungen fü Ausgänge von elektronischen Schaltun¬ gen wie integrierten Schaltungen, Mikrorechnern od.dgl. wenden gewöhnlich für schlechteste Betriebsbedingungen ausgelegt, das heißt, selbst unter schl-echtesten Betriebs¬ bedingungen muß durch Wahl der Tre i ber-Trans i stördi ens i o- nierung gewährleistet sein, daß ein Schaltvorgang bei maxima¬ ler Last innerhalb einer maximalen, vorgegebenen Zeit ab¬ läuft. Eine derartige Auslegung hat jedoch den Nachteil, daß unter günstigen Bedingungen, also beispielsweise bei geringer Last, extrem steile Flanken und hohe Ströme erzeugt werden. Infolge derartiger transienter Vorgänge (z.B. "Ground bounce" [verrauschte Versorgung], "Undershot" und EMV- Probleme) treten Störstrahlungen und andere nachteilige Auswirkungen auf, die möglichst vermieden werden sollten.
VORTEILE DER ERFINDUNG
Die erfindungsgemäße Treiberschaltung mit den kennzeichnen¬ den Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß bei Erhaltung der Trei erf higkeit i nsbesondere • be i kleinen Lasten die Fl ankenste 1 he it verringert und der Querstrom minimiert wird. Die Ladestromspitzen werden ver¬ ringert bzw. zeitlich verteilt, so daß kleine und große Lasten unter Vermeidung der vorstehend genannten Nachteile geschaltet werden können. Dies kann ohne Regelung durch relativ einfache elektronische Mittel erreicht werden.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Treiberschaltung möglich.
Durch eine mehrstufige Ausbildung der Verzögerungseinrichtung mit unterschiedl chen Verzögerungszeiten für wenigstens zwei der Ausgangshalbleiterschal er tritt eine noch deut¬ l ichere Verminderung des maximalen Ladestroms, das heißt eine bessere zeitliche Verteilung auf, so daß die Flanken¬ steilheit nochmals verringert wird. Eine besonders einfache Schaltungsausführung wird dadurch erreicht, daß die unter¬ schiedlichen Verzögerungszeiten ganzzahl ige Vielfache einer ersten Verzögerungszeit für einen ersten der verzögert angesteuerten Ausgangshai bl eiterschal ter sind. Hierdurch können einheitliche Zeitverzögerungsbausteine verwendet werden.
Zur besonders günstigen Ein- und Ausschaltung der Treiber¬ schaltung hat sich eine Anordnung als besonders vorteilhaft erwiesen, bei der eine erste Gruppe von wenigstens zwei paral lel geschal teten Ausgangshalbleiterschaltern zwischen der Last .und dem positiven Pol einer Versorgungsspannung und eine zweite Gruppe von wenigstens zwei weiteren par¬ allel geschal teten Ausgangshalbleiterschaltern zwischen der Last und dem negativen Pol der Versorgungsspannung geschaltet sind, wobei Schaltmittel zum Öffnen der Ausgangs¬ halblei erschalter der einen Gruppe während des zeitlich abgestuften Schließens der Au sgangshal blei terschal er der anderen Gruppe vorgesehen sind. Die Ausgangshalbleiterschalter sind zweckmäßigerweise als Transistoren, insbesondere als Feldeffekt-Transistoren bzw. MOSFET ausgebildet.
Bei der Dimensionierung ist es im Hinblick auf eine optimale Auslegung und Erzielung des erfindungsgemäßen Ziels erforder¬ lich, daß jeder einzelne Ausgangshalbleiterschalter eine unter der erforderlichen Gesamttreiberleistung zum Durch¬ schalten der maximalen Last liegende Tre i ber1 ei stung aufweist
Als günstig hat es sich auch erwiesen, daß bei den zeitlich abgestuft eingeschalteten Ausgangshalbleiterschaltern je¬ weils der nachfolgend einschaltende Ausgangshalbleiter¬ schalter eine höhere Treiberleistung als der zuvor ein¬ schaltende Ausgangshalbleiterschalter aufweist.
ZEICHNUNG
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Fig. 1 eine schaltungsmäßige Ausgestaltung einer Treiber¬ schaltung als Ausführungsbeispiel der Erfindung,
Fig. 2 ein Si gnal diagramm zur Erläuterung der Wirkungs¬ weise anhand der Schaltvorgänge der einzelnen Ausgangstrans i stören und
Fig. 3 ein weiteres Si gnal di agramm zur Erläuterung der erfindungsgemäß erreichten Effekte.
BESCHREIBUNG DES AUSFÜHRUNGSBEISPIELS
Bei dem in Fig. 1 dargestellten Ausführungsbeispiel ist ein Eingang 10 der dargestellten Treiberschaltung über ein Latch 11 mit dem Gate eines ersten p-Kanal -Fei deffekt- Transistors 12 (im folgenden als p-FET bezeichnet) verbunden, dessen Drain-Source-Strecke zwischen dem positiven Pol einer Versorgungsspannung und einem Ausgang 13 zum Anschluß einer Last geschaltet ist. Parallel zum ersten p-FET 12 sind ein zweiter p-FET 14 und ein dritter p-FET 15 geschal¬ tet. Der Ausgang des Latch 11 ist über ein erstes Zeit¬ verzögerungsglied 16 mit dem Gate des dritten p-FET 15 verbunden, und der Ausgang dieses ersten Zeitverzögerungs¬ glieds 16 ist über ein weiteres Zeitverzögerungsglied 17 mit dem Gate des zweiten p-FET 14 verbunden. Der Ausgang des Latch 11 ist weiterhin über die Reihenschaltung einer Diode 18 mit einem ersten Schalter 19 an das Gate des drit¬ ten p-FET 15 und über die Reihenschaltung einer Diode 20 mit einem zweiten Schalter 21 an das Gate des z-weiten p-FET
14 angeschlossen. Die beiden Schalter 19,21 werden gemeinsam durch Ausgangssignale I-, des Latch 11 so gesteuert, daß jeweils die Schalter 19,21 während eines 1-Signals (high) geschlossen sind. Das jeweils am Gate des dritten p-FET
15 anliegende Signal ist mit IN-, und das am Gate des zweiten p-FET 14 angeliegende Signal mit IN? bezeichnet.
Um den Ausgang 13 mit dem negativen Pol der Versorgungs¬ spannung zu verbinden, ist eine weitere Schaltungsanordnung vorgesehen, die im wesentlichen der bisher beschriebenen Schaltungsanordnung entspricht. Ein erster n-Kanal -Fei d- effekt-Transi stör 22 (im folgenden als n-FET bezeichnet) ist zwischen den Ausgang 13 und den negativen Pol der Ver¬ sorgungsspannung geschaltet und wird vom Ausgang des Latch 11 gesteuert. Parallel zu diesem ersten n-FET 22 sind ein zweiter n-FET 23 und ein dritter n-FET 24 geschaltet. Der Ausgang des Latch 11 steuert über ein drittes Zeitverzöge¬ rungsglied 25 das Gate des dritten n-FET 24, wobei der Ausgang dieses dritten Zeitverzögerungsglieds 25 wieder¬ um über ein viertes Ze i tverzögerungsgl ied 26 das Gate des zweiten n-FET 23 steuert. Wiederum ist die Reihenschaltung einer Diode 27 mit einem dritten Schalter 28 zwischen den Ausgang "des Latsch 11 und das Gate des dritten n-FET 24 sowie die Reihenschaltung einer Diode 29 mit einem vierten Schalter 30 zwischen den Ausgang des Latch 11 und das Gate des zweiten n-FET 23 geschaltet. Der dritte und der vierte Schalter 28,30 werden durch den Ausgang des Latch 11 über einen Inverter 31 gesteuert, so daß der Schaltzustand des dritten und des vierten Schalters 28,30 jeweils dem Schalt¬ zustand des ersten und des zweiten Schalters 19,21 entgegen¬ gesetzt ist. Das Steuersignal am Gate des dritten n-FET 24 ist mit IP, und das Steuersignal am Gate des zweiten n-FET 23 mit IP« bezeichnet. Durch die Zeitverzögerungs¬ glieder 16,17,25,26 wird jeweils das anl iegende Eingangs¬ signal um die Zeit T verzögert an den Ausgang gegeben.
In Abwandlung des dargestellten Ausführungsbeispiels kann je nach Bedarf das Latch 11 auch entfallen. Der Eingang 10 ist beispielsweise ein Eingangs-/Ausgangs-AnSchluß (z.B. I/O-Pad) e ines integrierten Schaltkreises, z.B. eines CMOS- Schaltkreises, eines Mikrorechners od.dgl. Die Zeitver¬ zögerungsglieder 16,17,25,26 können als monostabile Schalt¬ stufen ausgebildet sein. Die FETs 1 , 14, 15, 22-24 können als MOSFET ausgebildet sein, jedoch können auch andere Halbleiterschalter wie Transistoren verwendet werden. Die dargestellte Anzahl von FETs wurde willkürlich gewählt, und die gestrichelten Linien der Plus-Leitung und der Minus- Leitung der Versorgungsspannung deuten an, daß auch eine größere Zahl von FETs vorgesehen sein kann, die zeitlich verzögert stufenweise schaltbar sind. Es müssen jedoch mindestens zwei zeitlich verzögert schaltende FETs bzw. Transistoren zum Schalten der Last über den Ausgang 13 vorgesehen sein. Hierzu kann die Last beispielsweise auch fest mit einem der beiden Pole der Versorgungsspannung verbunden sein, während der andere-Pol über diese beiden FETs bzw. Transistoren (oder eine größere Zahl) mit der Last verbunden ist.
Gemäß Fig. 2 sei zur Erläuterung zunächst davon ausgegangen daß am Ausgang des Latch 11 ein 1-Signal (high) anliegt, durch das die FETs 12,14,15 sperren und die FETs 22-24 leiten. Der Ausgang 13 l iegt dadurch auf O-Potential (low) bzw. Minus-Potential . Die beiden Schalter 19,21 sind ge¬ schlossen und die beiden Schalter 28,30 geöffnet, jedoch spielt der Schal zustand der Schalter zu diesem Zeitpunkt keine Rol le.
Nun soll zum Zeitpunkt t, die am Ausgang angeschlossene, jedoch in Fig. 1 nicht dargestellte Last angesteuert werden. Hierzu wird das Ausgangssignal I, zu einem O-Signal, durch das die Schalter 19,21 geöffnet und die Schalter 28,30 geschlossen werden. Da somit dieses O-Signal an allen Gates der n-FETs 22-24 anliegt, sperren diese. Gleichzeitig wird der p-FET 12 stromleitend, während die p-FETs 14 und 15 noch gesperrt bleiben, da an den Ausgängen der Zeitverzöge¬ rungsglieder 16 und 17 immer noch 1-Signale vorliegen.
Nach der Verzögerungszeit T zum Zeitpunkt t? wird das 0- Signal auf den Ausgang des Zeitverzögerungsglieds 16 durch¬ geschaltet, so daß zusätzlich noch der p-FET 15 stromleitend wird. Dieses O-Signal wird wiederum nach einer weiteren Verzögerungszeit T zum Zeitpunkt t-, zum Ausgang des zweiten Zeltverzögerungsglieds 17 durchgeschaltet, so daß auch der p-FET 14 stromleitend wird. Da während dieser Zeit die Schalter 28 und 30 geschlossen sind, wirken sich die Zeitverzögerungsglieder 25,26 nicht aus. Nunmehr liegt die volle Treiberleistung vor, indem alle p-FETS 12,14,15 stromleitend sind.
Zum Zeitpunkt t„ soll nun die Last wieder stufenweise abge¬ schaltet werden, wozu das Ausgangssignal I, des Latch 11 zu einem 1-Signal wird. Dadurch werden die Schalter 19,21 geschlossen und entsprechend die Schalter 28,30 geöffnet. Durch das Schließen der Schalter 19,21 werden alle p-FETs 12,14,15 gesperrt und der n-FET 22 stromleitend. Nach einer Verzögerungszeit T wird zum Zeitpunkt tr das Signal IP, zu einem 1-Signal, so daß auch der n-FET 24 stromleitend wird. Nach einer weiteren Verzögerungszeit T wird zum Zeit¬ punkt tg auch das Signal IP zu einem 1-Signal, so daß auch der n-FET 23 stromleitend wird. Nun ist die Last über die gesamte Treiberstrecke mit dem negativen Pol der Ver¬ sorgungsspannung verbunden, also abgeschaltet.
Zu Beginn des Einschaltens der Last zum Zeitpunkt t1 und zu 'Beginn des Ausschaltens der Last zum Zeitpunkt t, sorgt der rechte FET 12 bzw. der FET 22 dafür, daß der Ausgang auf einem definierten Potential gehalten wird, also nicht floated. Gleichzeitig können kleine Lastkapazitäten umge¬ laden werden. Nach der ersten Zeitverzögerungszeit T ist dann der FET 15 bzw. der FET 24 in der Lage, auch mittlere Lasten umzuladen. Nach der weiteren Verzögerungszeit T schaltet dann jeweils der letzte FET 14 bzw. 23, um auch maximale Lasten umzuladen. Bei sehr geringen Lasten wirkt sich lediglich das erste FET-Paar 12 bzw. 22 aus, bei mitt¬ leren Lasten zusätzlich das FET-Paar 15 bzw. 24, und nur bei großen Lasten wirkt sich dann noch das FET-Paar 14 bzw. 23 aus. In Fig. 3 sind die Verhältnisse beim Ausschal¬ ten einer Last dargestellt. Der obere Bereich zeigt den Spannungsverlauf bei maximaler Last (Kurve I), bei mittlerer Last (Kurve II) und bei minimaler Last (Kurve III). Bei maximaler Last ergibt sich ein Stromverlauf, wie er im unteren Teil von Fig. 3 dargestellt ist. Im Vergleich hierzu sind die Verhältnisse bei einem herkömmlichen Ausgangs¬ treiber punktiert durch die Kurve IV dargestellt. Hier¬ aus geht hervor, daß^ durch das stufenweise Ausschalten der Last die Flankensteil eit verringert wird.
Bei Bedarf können noch weitere Stufen hinzutreten, um das Ein- oder Ausschalten der Last noch feiner abgestuft vor- zunehmen. Dabei können die Treiberleistungen der FETs ent¬ weder jeweils gleich sein oder abgestuft beim Ein- und Ausschalten ansteigen, für spezielle Anforderungen auch abnehmen. Die Verzögerungszeiten T können jeweils gleich sein oder ebenfalls entsprechend speziellen Erfordernissen unterschiedlich ausgelegt sein.

Claims

An sprüche
1. Treiberschaltung mit wenigstens zwei paral 1 el geschal teten , durch Eingangssteuersignale steuerbaren Ausgangshalbleiter¬ schaltern zum Schalten einer Last, dadurch gekennzeichnet, daß eine die Eingangssteuersignale (I, ) für wenigstens einen der Ausgangshalbleiterschalter (14,15,23,24) zeitlich verzögernde Verzögerungseinrichtung (16,17,25,26) vorge¬ sehen ist, während wenigstens ein anderer der Ausgangshalb¬ leiterschalter (12,22) unverzögert von den Eingangssteuer¬ signalen (I-, ) beaufschlagt wird.
2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (16,17,25,26) mehrstufig mit unterschiedlichen Verzögerungszeiten f ür wenigstens' zwei der Ausgangshalbleiterschalter (14,15 bzw. 23,24) ausgebildet ist.
3. Treiberschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die unterschiedl ichen Verzögerungszeiten ganzzahlige Vielfache einer ersten Verzögerungszeit (T) fü einen ersten der verzögert angesteuerten Ausgangshalbleiterschalter
(15 bzw. 24) sind.
4. Treiberschaltung nach einem der Ansprüche 1 bis 3, da¬ durch gekennzeichnet, daß wengistens eine erste Gruppe von wenigstens zwei paral 1 el geschal teten Ausgangshalbleiter¬ schaltern (12,14,15) zwischen der Last und dem positiven Pol einer Versorgungsspannung und eine zwei e Gruppe von wenigstens zwei weiteren paral 1 el geschal teten Ausgangs¬ halbleiterschaltern (22-24) zwischen der Last und dem nega¬ tiven Pol der Versorgungsspannung geschaltet sind, wobei Schaltmittel (19,21,28,30) zum Öffnen der Ausgangshai bl eiter■ Schalter der einen Gruppe während des zeitlich abgestuften Schließens der Ausgangshalbleiterschalter der anderen Gruppe vorgesehen sind.
5. Treiberschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltmittel (19,21,28,30) von den Ausgangssignalen der Verzögerungseinrichtung oder von den Eingangssteuer¬ signalen (Ii ) steuerbar sind.
6. Treiberschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangshalbleiterschalter (12,14,15,22-24) als Transistoren ausgebildet sind.
7. Treiberschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgangshalbleiterschalter (12,14,15,22-24) als Feldeffekt-Transistoren (FET) ausgebildet sind.
8. Treiberschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Ausgangshalbleiterschalter (12,14,15,22-24) als MOSFET ausgebildet sind.
9. Treiberschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeder einzelne Ausgangshalb¬ leiterschalter (12,14,15,22-24) eine unter der erforder¬ lichen Gesamttreiberleistung zum Durchschalten einer maxi¬ malen Last liegende Treiberleistung aufweist.
10. Treiberschaltung nach Anspruch 9, dadurch gekennzeichnet, daß bei den zeitl ich abgestuft einschaltenden Ausgangshalb- leitern (12,14,15 bzw. 22-24) jeweils der nachfolgend ein.- schaltende Ausgangshalbleiterschalter eine höhere Treiber¬ leistung als der zuvor einschaltende Ausgangshalbleiter¬ schalter aufweist.
11. Treiberschaltung nach einem der vorhergehenden Ansprü¬ che, gekennzeichnet durch die Ausbildung als Treiberschaltung für einen Ei ngangs-/Ausgangs-Anschl uß (I/O-Pad) eines inte¬ grierten Schaltkreises.
PCT/DE1992/001076 1992-01-14 1992-12-22 Treiberschaltung WO1993014568A1 (de)

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