WO1990011618A1 - Method of producing semiconductor devices - Google Patents

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Hidetoshi Wakamatsu
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Oki Electric Industry Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for diffusing impurities into a polycrystalline silicon layer formed on an insulating layer:
  • DRAMs dynamic switching memory cells
  • One-capacity memory cell has been widely used.
  • miniaturization of the memory cell for dense cathodic of the DRAM remarkable, if using some kind of 3-dimensional structures, ensure the capacitance is a difficult situation c
  • FIG. 1 is a cross-sectional view of a conventional semiconductor memory device according c
  • a field oxide film 102 is formed on a part of the P-type silicon substrate 101, and a groove 1 is formed in the silicon substrate 101 at the end of the field oxide film 102. 0 3 have been dug.
  • a thick oxide film 104 is formed on the inner wall of the groove 103, and a capacity electrode 106 made of a polycrystalline silicon film and a dielectric thin film 100 are formed on the thick oxide film 104. 7 and cell plate electrode 1 0 8 Is formed.
  • the capacitor electrode 106 is connected to one of the diffusion layers 11 la of an adjacently provided transistor and the contact 105 by a contact 105.
  • the transfer gate transistor 106 is an oxide film 109, It consists of a data electrode 110 and a diffusion layer llla, which forms a source drain, and 11 lb.
  • the other diffusion layer 111b of the transistor transistor is connected to the bit line 114 through a contact hole 113 provided in the interlayer insulating film 112.
  • the transfer transistor and the capacitor are protected by a passivation film 115.
  • the capacitor electrode 106 is formed by solid-phase diffusion of impurities into a polycrystalline silicon film from a silica glass film containing impurities in an inert gas atmosphere.
  • the solid-phase diffusion method as described above has a problem that impurities are not sufficiently introduced into the polycrystalline silicon film in the groove:
  • the element isolation capability between cells is reduced.
  • New 2 in the heat treatment atmosphere gas is partially high impurity concentration region in the silicon cable preparative film after heat treatment forms, the impurity concentration distribution in the polycrystalline silicon film may become uneven , There is also a problem that a film-like or microcrystalline-like precipitate that suppresses diffusion of impurities is formed at the interface between the silicate film and the polycrystalline silicon film.
  • the present invention Upon introducing impurities into the polycrystalline silicon formed on the oxide film formed on a semiconductor substrate, the arsenic concentration on the polycrystalline silicon is converted at As 2 0 3 2 5 wt%
  • the above silicate glass film is formed, and heat treatment is performed at 1000 ° C or more for 60 minutes or more in a mixed gas atmosphere of N 2 and O 2 with an oxygen partial pressure ratio in the range of 0.05 to 0.7.
  • AsSG film concentration of arsenic in the arsenic-containing silicate glass film
  • the generation of precipitates formed at the interface between the As SG film and the polycrystalline silicon film can be prevented.
  • the heat treatment of the present invention is performed in a mixed gas atmosphere of N 2 and O 2 so that the oxygen partial pressure becomes 0.05 to 0.7.
  • the condition that the oxygen partial pressure ratio is 0.05 to 0.7 is necessary for introducing sufficient impurities into the polycrystalline silicon film.
  • Use a gas mixture of N 2 and O 2 When, with only N 2 is formed suppressing precipitates diffusion of As at the boundary of the AsSG film and the polycrystalline silicon film, 0 2 alone oxidation of As polycrystalline silicon film surface in the polycrystalline silicon film This is because the concentration of As in the polycrystalline cinchon film is disadvantageously reduced by being incorporated into the film.
  • FIG. 1 is a cross-sectional view of a DRAM cell manufacturing process according to a preferred embodiment of the present invention
  • FIG. 2 is a cross-sectional view of a conventional DRAM cell
  • FIG. Figure 4 shows the relationship between the sheet resistance of the silicon film and Fig. 4 shows the oxygen partial pressure ratio of the atmosphere gas during heat treatment and the amount of decrease in the polycrystalline silicon film.
  • Fig. 6 shows the oxygen partial pressure ratio and the carrier concentration of As in the polycrystalline silicon film.
  • Fig. 6 divides the conditions for forming the polycrystalline silicon film and introducing As from the As SG film into three parts.
  • Fig. 7 shows how the sheet resistance at the place where As was introduced changes when the atmosphere gas, temperature, and time during heat treatment are changed.
  • Fig. 7 shows the three conditions shown in Fig.
  • Figure 8 shows the relationship between the thickness of the As SG film and the sheet resistance of the polycrystalline silicon film.
  • Fig. 9 shows the relationship between the arsenic concentration of the AsSG film and the sheet resistance of the polycrystalline silicon film, and
  • Fig. 10 shows the relationship between the capacitance of the stacked capacitor and the bias voltage.
  • FIG. 1 is a cross-sectional view showing a manufacturing process of a semiconductor memory device according to an embodiment of the present invention along a bit line direction.
  • a P-type silicon with an impurity concentration of about 1 X 10:: ⁇ 1 ⁇ ⁇ 0 : ⁇ ⁇ 3 Prepare a silicon single crystal substrate (hereinafter simply referred to as silicon substrate) 1.
  • the thickness 6000 A of approximately Fi Lumpur de oxide film (S i 0 2) 2 is formed, the full I Lumpur de oxide film 2 of about 2000 A etching After the removal, a silicon oxide film 3 of about 300 to 500 A is formed on the surface of the silicon substrate where the field oxide film 2 is not formed.
  • a silicon nitride film 4 is deposited on the entire surface of the silicon substrate by a low pressure CVD method at a thickness of about 1000 to 3000 A, and a silicon oxide film 5 is deposited on the entire surface of the silicon nitride film 4 at a pressure of about 4000 to 7000 A by the normal pressure CVD method. It is deposited (see Fig. 1 (a)).
  • the silicon oxide film 5 and the silicon nitride film 4 are sequentially patterned to form an opening 6 and to expose the exposed field oxide film 2. It is removed by dry etching (see Fig. 1 (b)).
  • RIE reactive ion etching
  • the exposed silicon substrate 1 is oxidized in a wet oxygen atmosphere to form a silicon film having a thickness of about 1,000 to 1500 on the side and bottom surfaces of the groove 7.
  • a con oxide film 8 is formed (see FIG. 1 (d)).
  • a normal photolithography is performed.
  • the resist 9 is patterned by the lithography, and the silicon oxide film 8 on the shoulder of the groove 7 is removed by etching using the resist 9 as a mask to form a cell contact portion 11 [first. 1 See Fig. (E)].
  • a polycrystalline silicon film (capacitor electrode) 12 is deposited on the entire surface of the silicon substrate by low-pressure CVD at about 1500 to 2000 A: In order to reduce the sheet resistance of the film 12, solid phase diffusion is performed using the As SG film 13 to introduce As into the polycrystalline silicon film 12. The heat treatment at this time is performed under the conditions of an oxygen partial pressure ratio of about 0.2, 1000 ° C, and 60 minutes in order to introduce a high concentration of impurities into the crystal grains of the polycrystalline silicon film 12. [See Figure 1)].
  • Fig. 3 shows the relationship between the sheet resistance of the polycrystalline silicon film and the oxygen partial pressure.
  • Fig. 4 shows the relationship between the decrease in the polycrystalline silicon film after the heat treatment and the oxygen partial pressure ratio.
  • the oxygen partial pressure of the mixed gas of N 2 and O 2 of the present invention is 0.05 compared to the conventional amount of reduction of the polycrystalline silicon film in the N 2 atmosphere.
  • the decrease of the polycrystalline silicon film is only slightly increased, and the thickness of the polycrystalline silicon film is sufficient for the change in oxygen partial pressure during heat treatment. Hold It can be seen that there is controllability.
  • FIG. 5 is a diagram C showing the relationship between the electrically activated arsenic concentration (carrier concentration) in the AsSG film after the heat treatment and the oxygen partial pressure ratio.
  • the carrier concentration is 1 X 10 ⁇ ⁇ ' ⁇ ⁇ 3 or more, and the oxygen partial pressure ratio is in the range of 0.05 to 0.7, the carrier concentration is 1 X 1 It can be seen from the figure that it is 0 19 cm 3 or more.
  • the thickness of the AsSG film is 4000 A
  • the concentration of As is 25 wt% As 2 (
  • the heat treatment conditions are a temperature of 1000 ° C. and a time of 60 minutes. .
  • FIG. 7 (c) A comparative experiment was performed under the three conditions (see FIG. 7 (c)).
  • the AsSG film 13 has a thickness of 4000 A and contains 25% by weight of As 20
  • the polycrystalline silicon film 12 has a thickness of 1500 A
  • the substrate 1 is a Si substrate.
  • the experimental results are shown in FIG. 6.
  • the conditions of each data A to E in FIG. 6 are as shown in the table below.
  • condition (a) when the AsSG film 13 is formed directly on the Si substrate 1 and solid-phase diffusion is performed (condition (a)), the diffusion occurs even when the ambient gas, temperature, and time are changed. There is no significant difference in the sheet resistance value of the Si substrate 1 after this.
  • condition (b) the ambient gas, The sheet resistance of the polysilicon film 12 differs depending on the temperature and time.
  • the atmospheric gas is N 2 + 0 2 (10% or 67%), unless the temperature is 1000 ° C or more and the time is 60 minutes or more, the sheet resistance of the polysilicon film 12 will not be about 300 ⁇ .
  • the thickness of the AsSG film was set to 4000 A. However, the experiment was carried out by changing the thickness of the AsSG film and the atmosphere gas. The experiment was performed under the conditions (c) in FIG. Similarly, the AsSG film contains 25% by weight of As 2 (and the polycrystalline silicon film has a thickness of 1500A and is heat-treated for 60 minutes at 1000 '. The experimental results are shown in Fig. 8. Show. As it can be seen from FIG. 8, while the sheet resistance of polycrystalline silicon and is not about 6000A thickness of AsSG film in an N 2 atmosphere is not about 300 Omega, of N 2 + 1 0% 0 2 In an atmosphere, the sheet resistance of polycrystalline silicon is about 300 ⁇ even with a 2000A AsSG film.
  • Heat treatment should be performed at about 1000 ° C or more for 60 minutes or more
  • FIG. 10 is a diagram showing the relationship between the capacitance of the stacked capacitor in the trench and the bias voltage.
  • FIG. 10 (a) shows a conventional one
  • FIG. 10 (b) shows a one according to the present invention.
  • the measurement is performed under the condition of a frequency of 1 MHz, changing the bias voltage from 15 V to 5 V.
  • the opening of the groove is 0.8 X 0.8 ixm-, the depth is about 4 m, and the number of grooves is 5,000.
  • heat treatment was performed in a mixed gas atmosphere of N 2 and O 2 there was almost no decrease in the capacitance even at the + side of the bias voltage, and sufficient capacitor electrodes were formed.
  • the AsSG film was revolved while rotating the wafer so that the step coverage was good so that the thickness of the AsSG film on the silicon substrate surface was about 2000 to 6000 A. Also it includes As 2 0, about 2 5-3 0% by weight in the AsSG film:
  • the thickness of the AsSG film 13 on the side wall and bottom surface of the groove is very thin: after the heat treatment, the groove is filled with the AsSG film 13 due to the good fluidity of the AsSG film 13. In addition, part of the arsenic diffuses into the silicon substrate 1 by the heat treatment, and an N ⁇ diffusion layer 16 in the cell contact portion is formed (see FIG. 1 (g)).
  • the polycrystalline silicon film 18 and the silicon nitride film 17 are patterned using photolithography (see FIG. 1 (h)).
  • the gate oxide film 19 of the transistor transistor is grown by thermal oxidation to a thickness of about 15 to 20 nm.
  • a polycrystalline silicon film of 20 is deposited on the entire surface, and phosphorus is introduced by heat diffusion to be patterned. Then, an N— diffusion layer 21 is formed by ion implantation of arsenic. Thereafter, an interlayer insulating film 22 is deposited on the entire surface.
  • a contact hole 23 between the diffusion layer 21 and the bit line is opened in the interlayer insulating film 22.
  • the bit line 24 is formed of a material such as one Si alloy.
  • a silicon nitride film is deposited as a passivation film 25 on the entire surface to obtain a semiconductor memory device having DRAM cells (see FIG. 1 (i)).
  • the method for manufacturing a semiconductor device according to the present invention can be used when a polycrystalline silicon film is formed on an insulating film and the polycrystalline silicon film has conductivity. I can do it. In particular, as described in the embodiment, it can be used to form a capacitor electrode and is suitable as a DRAM manufacturing method.

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Description

明 細 書
半導体装置の製造方法
技術分野
本発明は、 半導体装置の製造方法に係り、 特に絶縁層上に 形成された多結晶シリ コン層への不純物拡散方法に関するも のである：
背景技術
従来、 ダイナミ ッ クラ ンダムアクセスメモリ （以下 DRAMと いう） のセルには、 1 つのスイ ッチング トラ ンジスタと、 1 つのキャパシタから構成される 1 トラ ンジスタ . 1 キャパシ 夕型のメモリセルが広く用いられてきた。 最近、 DRAMの高密 度化のためのメモリセルの微細化は目ざましく、 何らかの 3 次元構造を用いなければ、 キャパシタ容量の確保が困難な状 況にある c
そこで、 この種の分野の技術としては、 溝内にスタ ッ ク ト キャパシタを埋め込んだ DRAMが開発されている。 例えば、 日 経マイ クロデバイス別冊 Να 1 ( 1987 ) 「実用化に向けて始動す る 4Μ DRAM の全貌」 P.215 〜220 に示されるような BSCC (Buried Stacked Capacitor Cell) が提案されている c 第 2 図は係る従来の半導体記憶装置の断面図である c
P型シ リ コン基板 1 0 1上の一部にはフィールド酸化膜 1 0 2が形成されており、 このフィールド酸化膜 1 0 2の端 部のシ リ コン基板 1 0 1 中には溝 1 0 3が掘られている。 そ の溝 1 0 3の内壁には厚い酸化膜 1 0 4が形成され、 この厚 い酸化膜 1 0 4上には多結晶シリ コン膜からなるキャパシ夕 電極 1 0 6、 誘電体薄膜 1 0 7及びセルプレー ト電極 1 0 8 からなるキャパシ夕が形成されている。 キャパシタ電極 106 は、 隣接して設けられている トラ ンスファゲー ト トラ ンジス タの一方の拡散層 1 1 l a とコンタク ト 1 0 5で接続されて いる c トランスファゲー ト トラ ンジスタは酸化膜 1 0 9、 デ 一タ電極 1 1 0及びソース ドレイ ンを形成する拡散層 llla， 1 1 l bから構成されている。 トラ ンスファゲー ト トラ ンジ ス夕のもう一方の拡散層 1 1 1 bは層間絶縁膜 1 1 2に設け られたコンタク トホール 1 1 3 を介してビッ ト線 1 1 4 に接 続されている。 トラ ンスファゲー ト トランジスタとキャパシ 夕はパッ シベーシ ヨ ン膜 1 1 5で保護されている。
ここで、 キャパシ夕電極 1 0 6 は、 不純物を含むシ リ ケ一 トガラス膜から不活性ガス雰囲気中で、 不純物を多結晶シリ コン膜に固相拡散させることによって形成されている c (ジ ヤーナノレ * ォブ · ェレク トロケ ミ カノレ · ソサエティ一 · 1972, 8月 Vol.119 Να8 Ρ1080〜Ρ1084 参照）
しかしながら、 上述のような固相拡散法では、 溝内の多結 晶シリ コン膜中に不純物が十分に導入されないという問題が のつ ：；
また、 多結晶シ リ コンに不純物を十分に導入させるため、 熱処理温度を高く したり熱処理時間を長くすると、 セルキヤ パシタとのコンタク ト部である Ν— 拡散層部の形成時の接合 が深くなり、 セル間の素子分離能力が低下するという問題が あな
更に、 熱処理雰囲気ガスに Ν2を用いると、 熱処理後のシリ ケー ト膜中に部分的に不純物濃度の高い領域が形成されて、 多結晶シリ コン膜中の不純物濃度分布が不均一になったり、 シリゲー ト膜と多結晶シ リ コン膜の界面に、 不純物の拡散を 抑止するフィ ルム状或いは微結晶状の析出物が形成されると いう問題もある。
本発明は多結晶シリ コン膜に不純物を十分に導入すること が出来る半導体装置の製造方法を提供することを目的として いる- また、 本発明はセル間の素子分離能力を低下させることな く溝内の多結晶シ リ コン膜に不純物を導入する方法を提供す ることを他の目的としている。
発明の開示
本発明は半導体基板上に形成された酸化膜の上に形成され た多結晶シリ コンに不純物を導入するにあたり、 多結晶シリ コン上にヒ素濃度が As 203で換算して 2 5重量％以上のシリ ゲー トガラス膜を形成し、 酸素分圧比が 0. 0 5〜 0. 7 の範囲 の N 2と 02の混合ガス雰囲気下で、 1000°C以上で 6 0分以上の 熱処理を行なう
熱処理雰囲気ガスに N 2と 02の混合ガスを用い、 その酸素分 圧比 〔02 Z ( N2 + 02 ) 〕 を 0· 0 5〜0· 7の範囲に設定するこ とで、 熱処理後において、 ヒ素を含むシリゲー トガラス膜 (以下 AsSG膜という） 中の部分的なヒ素濃度の高濃度化や
As SG膜と多結晶シ リ コン膜の界面に形成される析出物の発生 を防止することができる。
また、 本発明の熱処理は酸素分圧 0. 0 5〜0. 7 となるよう な N 2と 02の混合ガス雰囲気で行なう。 酸素分圧比が 0. 0 5〜 0. 7 という条件は、 多結晶シリ コン膜中に十分な不純物を導 入するために必要なものである。 N 2と 02の混合ガスを用いる と、 N 2のみでは AsSG膜と多結晶シリ コン膜の境界に Asの拡散 を抑制する析出物が形成され、 02のみでは多結晶シリ コン膜 中の Asが多結晶シリ コン膜表面の酸化膜中に取り込まれて多 結晶シンコン膜中の As濃度が減少し不都合だからである： 図面の簡単な説明
第 1 図はこの発明の好ましい実施例である DRAMセルの製造 工程断面図、 第 2図は従来の DRAMセルの断面図、 第 3図は熱 処理時の雰囲気ガスの酸素分圧比と多結晶シリ コン膜のシー ト抵抗との関係を示す図、 第 4図は熱処理時の雰囲気ガスの 酸素分圧比と多結晶シ リ コン膜の減少量を示す図、 第 5図は 熱処理時の雰囲気ガスの酸素分圧比と多結晶シリ コン膜中の Asのキヤ リァ濃度を示す図、 第 6図は多結晶シリ コン膜の形 成場所、 As SG膜から Asを導入する場所の条件を 3つに分け、 さらに熱処理時の雰囲気ガス， 温度， 時間を変えた場合、 As が導入された場所のシ一 ト抵抗がどのように変化するかを示 した図、 第 7図は第 6図の 3つの条件を具体的に示す図、 第 8図は As SG膜の膜厚と多結晶シリ コン膜のシー ト抵抗との関 係を示す図、 第 9図は AsSG膜のヒ素濃度と多結晶シリ コン膜 のシー ト抵抗との関係を示す図、 第 1 0図はスタ ッ ク ドキヤ パシ夕の容量とバイァス電圧の関係を示した図である c 発明を実施するための最良の形態
以下、 本発明の実施例について図面を参照しながら詳細に 説明する。
第 1 図は本発明の実施例を示す半導体記憶装置のビッ トラ ィ ン方向に沿った製造工程断面図である。
まず、 不純物濃度 1 X 1 0 :：〜 1 Χ ΐ 0 : ϋ αη 3程度の P型シリ コン単結晶基板 （以下、 単にシ リ コン基板と言う） 1 を用意 する。 このシリ コン基板 1 のメ モリセルに 5 X 10 ' 6〜 2 X 10 ' cm 3程度の濃度で深さ 5 程度の Pゥエルを形成する。 次 に、 L0C0S (選択酸化） 法を用い、 膜厚 6000 A程度のフィ ー ル ド酸化膜（S i 02 ) 2を形成し、 そのフ ィ ール ド酸化膜 2を 2000 A程度のエツチング除去した後、 フィ ールド酸化膜 2が 形成されていないシ リ コン基板表面にシ リ コン酸化膜 3を 3 0 0〜 5 0 0 A程度形成する。
次いで、 減圧 C V D法により シリ コン基板全面にシリ コン 窒化膜 4を 1000〜3000 A程度堆積させ、 常圧 C V D法により 上記シリ コン窒化膜 4上全面にシリ コン酸化膜 5を 4000〜 7000 A程度堆積させる 〔第 1 図 (a)参照〕 。
次に、 通常のホ ト リ ソグラフィ一により、 シリ コン酸化膜 5 、 シ リ コ ン窒化膜 4 を順次パターニングし、 開口部 6を形 成し、 露出しているフィ ール ド酸化膜 2を ドライエッチング により除去する 〔第 1 図 (b)参照〕 。
次に、 シ リ コ ン酸化膜 5 をマスクにして、 異方性の極めて 強いリアクティ ブイオンエツチング（RIE ) を行ない、 シリ コ ン基板 1 に深さ約 4 μ ια の略垂直な側壁をもった溝 7を形成 した後、 マスクに用いたシ リ コン酸化膜 5は除去する 〔第 1 図 (C)参照〕
次に、 シリ コン窒化膜 4 を耐酸化性マスクとして、 湿式酸 素雰囲気でもって露出しているシリ コ ン基板 1 を酸化し、 溝 7 の側面と底面に膜厚 1000〜 1500人程度のシリ コン酸化膜 8 を形成する 〔第 1 図 (d)参照〕 。
次に、 シリ コン窒化膜 4を除去した後、 通常のホ ト リ ソ グラフィ一によって、 レジス ト 9 をパターニングし、 このレ ジス ト 9をマスクにして溝 7の肩部のシリ コン酸化膜 8をェ ツチング除去して、 セル · コンタク ト部 1 1 を形成する 〔第 1 図 (e)参照〕 。
次に、 レジス ト 9を除去した後、 低圧 C V D法によりシリ コ ン基板全面に、 多結晶シ リ コ ン膜 （キャパシタ電極） 1 2 を 1500〜2000 A程度堆積させる： そして、 多結晶シリ コン膜 1 2のシー ト抵抗を下げるため、 As SG膜 1 3を用いて、 固相 拡散を行い、 多結晶シリ コン膜 1 2中に Asを導入する。 この 時の熱処理は、 多結晶シ リ コ ン膜 1 2の結晶粒に高濃度の不 純物を導入するために、 酸素分圧比 0. 2程度、 1000°C， 6 0 分間という条件で行う 〔第 1 図ば)参照〕 。
第 3図は多結晶シ リ コ ン膜のシー ト抵抗と酸素分圧の関係 を示したものである- この図に示すように、 従来の N 2雰囲気中ではシー ト抵抗力く、 6 0 0 程度であるのに比べて、 本発明の N 2と 02の混合 ガスで、 酸素分圧比が 0. 0 5〜0. 7の範囲では、 3 0 0 Ω Ζ 匚程度のシ一 ト抵抗になり、 多結晶シリ コン膜に十分な不純 物が導入されていることが分かる =
第 4図は熱処理後の多結晶シリ コン膜の減少量と酸素分圧 比の関係を示したものである。
この図から明らかなように、 従来の N2雰囲気中での多結晶 シ リ コ ン膜の減少量に比べて、 本発明の N2と 02の混合ガスで、 酸素分圧が 0. 0 5〜0. 7の範囲では、 多結晶シリ コン膜の減 少量はわずかに増加しているだけであり、 熱処理中の酸素分 圧の変化に対して十分な多結晶シリ コン膜の膜厚を保持する 制御性があることが分かる。
第 5図は、 熱処理後の AsSG膜中の電気的に活性化している ヒ素濃度 （キャ リ ア濃度） と酸素分圧比との関係を示した図 Cある。
キャ リ ア濃度は 1 X 1 0 ι ς'αη·3以上であると望ましいとさ れている力 、 酸素分圧比が 0. 0 5〜 0. 7の範囲ではキャ リ ア 濃度が 1 X 1 0 19 cm 3以上であることが図からわかる。
なお、 第 3図， 第 4 図及び第 5 図において、 AsSG膜の膜厚 は 4000A、 As濃度は 2 5重量％As2( 、 熱処理条件は温度が 1000°Cで時間が 6 0分である。
なお、 AsSG膜の拡散源として半導体基板へ固相拡散を行う とは、 N2と 02との混合ガスを用いることは特開昭 63-160326 、 特開昭 53- 46272などに開示されているように知られている c しかしながら、 本願発明者は AsSG膜 1 3を拡散源として (a)半 導体基板 1 へ固相拡散する場合 （第 7図 (a)参照） 、 （b)半導体 基板 1上に直接形成された多結晶シ リ コ ン膜 1 3 に固相拡散 する場合 （第 7図 (b)参照） 、 （0半導体基板 1上に Si02膜 2を 介して形成された多結晶シリ コン膜 1 3 に固相拡散する場合
(第 7図 (c)参照） の三種類の条件で比較実験を行なった。 こ の実験において、 AsSG膜 1 3 は膜厚 4000A、 2 5重量％の As20, を含んでおり、 多結晶シリ コン膜 1 2の膜厚は 1500 A また、 基板 1 は Si基板である。 この実験結果を第 6図に示す 第 6図の各データ A〜Eの条件は下表の通りである。 雰囲気ガス 温度 （て） 時間 （分）
A N2+ 1 0 % 02 9 5 0 6 0
B N2 1 0 0 0 6 0
C N2+ 1 0 % 02 1 0 0 0 2 0
D N2+ 6 7 % 02 1 0 0 0 6 0
E N2+ 1 0 % 0-, 1 0 0 0 6 0
第 6図からわかるように、 Si基板 1 に直接 AsSG膜 1 3を形 成して固相拡散を行なった場合 （(a)の条件） では雰囲気ガス， 温度， 時間を変えても、 拡散された後の Si基板 1のシー ト抵 抗値に大きな差はない。 Si基板 1上に形成された多結晶シリ コン膜 1 2へ多結晶シリ コン膜 1 2上に形成された AsSG膜 1 3から固相拡散を行う場合 （条件 (b)) では、 雰囲気ガス， 温度， 時間によってポリ シ リ コン膜 1 2のシ一 ト抵抗が異な つている。 Si基板 1上に Si02膜 2を介して形成されたポリ シ リ コン膜 1 2へ AsSG膜 1 3から固相拡散を行なう場合 （条件 (C)) では、 雰囲気ガスは N2 + 02 ( 1 0 % or 6 7 %) 、 温度 は 1000°C以上、 時間は 6 0分以上でないと、 ポリ シリ コン膜 1 2のシー ト抵抗が 3 0 0 Ω程度とならない。
なお、 第 6図の実験では AsSG膜の膜厚を 4000Aとしたが、 AsSG膜の膜厚及び雰囲気ガスを変えて実験を行なつてみた： なお実験は第 6図の (c)の条件と同じで、 AsSG膜は 2 5重量％ の As2( を含み、 多結晶シリ コン膜は 1500Aの膜厚， 1000'て で 6 0分の熱処理を行なっている。 この実験結果を第 8図に 示す。 第 8図からわかるように、 N2雰囲気では AsSG膜の膜厚 が 6000Aぐらいないと多結晶シリ コンのシー ト抵抗値が 300 Ω程度にならないのに対し、 N2+ 1 0 % 02 の雰囲気では 2000Aの AsSG膜でも多結晶シ リ コ ンのシ一ト抵抗値が 3 0 0 Ω程度になる。
さらに、 AsSG膜の As2( 濃度と雰囲気ガスとを変えて実験 を行なった。 なお、 その他の条件については第 8図の実験と 同じであり、 AsSG膜の膜厚は 4000Aである。 第 9 図に示した 実験結果からわかるように AsSG膜は約 2 5重量％以上の As2( を含む必要があり、 しかも雰囲気ガスは N2+ 1 0 % 02 ガス でないと多結晶シリ コン膜のシー ト抵抗値が 3 0 0 Ω程度に ならない。
以上の実験結果から、 下記条件で多結晶シ リ コ ン膜へ十分 な不純物が導入されることがわかった。
1. 絶縁膜上に形成された多結晶シ リ コ ン膜に AsSG膜から 熱拡散により Asを導入すること
2. AsSG膜のヒ素濃度は As20, に換算して約 2 5重量％以 上必要であること
3. 熱処理は約 1000°C以上で 6 0分以上行なうこと
4. 熱処理は N2 + 02の混合ガス雰囲気で行ない、 この混合 ガスの酸素分圧比は 0. Q 5〜 0. 7であること
さて、 上述の条件で形成された多結晶シリ コン膜をキャパ シ夕電極とするキャパシタについて述べる- 第 1 0図は溝内のスタ ック トキャパシ夕の容量とバイァス 電圧の関係を示した図であり、 第 1 0図 (a)は従来のもの、 第 1 0図 (b)は本発明のものを示している。 測定は、 周波数 1 MHzの条件下で、 バイアス電圧を一 5 V から 5 Vまで変化させて行う。 なお、 溝の開口は 0. 8 X 0. 8 ixm - 、 深さは約 4 m 、 溝の数は 5000個である。
第 1 0図 (a)に示す従来の N2雰囲気中で熱処理を行ったもの は、 バイアス電圧の +側でキャパシ夕容量の減少が見られる = 第 1 0 図 (b)に示す本発明の N2と 02の混合ガス雰囲気中で熱処 理を行ったものは、 バイアス電圧の +側でもキャパシ夕容量 の減少はほとんど見られず、 十分なキャパシタ電極が形成さ れている
なお、 上記測定において、 AsSG膜はステップカバレッジが 良好になるように、 ウェハを自転させながら公転させ、 シリ コン基板表面での AsSG膜厚が 2000〜 6000 A程度になるように している。 また、 AsSG膜中には 2 5〜 3 0重量％程度の As20, を含んでいる：
第 1 図（f)に戻って、 工程の説明をする：
熱処理前は溝側壁と底面の AsSG膜 1 3の膜厚は非常に薄い: 熱処理後は、 AsSG膜 1 3 の良好な流動性により溝は AsSG膜 1 3で埋め込まれる。 また、 熱処理によってヒ素の一部がシ リ コン基板 1 に拡散し、 セル · コンタク ト部の N - 拡散層 1 6が形成される 〔第 1 図 (g)参照〕 。
AsSG膜 1 3を除去後、 ホ ト リ ソグラフィ一を用いて、 キヤ パシ夕電極としての多結晶シ リ コ ン膜 1 2をパターニングす る
パターニングされた多結晶シリ コン膜 1 2上に、 キャパシ 夕誘電体薄膜となるシ リ コ ン窒化膜 1 7を減圧 C V D法によ り、 膜厚 1 o〜 i 5 nm程度堆積させる c シ リ コ ン窒化膜の欠 陥密度を下げ、 絶縁耐圧を上げる目的で、 9 0 0 °C前後の湿 式酸素雰囲気中で熱処理を行う。 更に、 キャパシタのセルプ レー ト電極となる多結晶シリ コン膜 1 8を減圧 C V D法によ り、 膜厚 1500〜2000 A程度堆積させ、 リ ン （Ρ ) を POC ^ , を用いた熱拡散法により、 多結晶シリ コン膜へ高濃度に導入 する
ホ ト リ ソグラ フ ィ一を用いて、 多結晶シ リ コ ン膜 1 8 と シ リ コン窒化膜 1 7をパターニングする 〔第 1 図 (h)参照〕 。
ト ラ ンスフ ァゲー ト ト ラ ン ジスタのゲー ト酸化膜 1 9を熱 酸化により膜厚 1 5〜 2 0 nm程度成長させる。 ゲー ト電極
2 0 となる多結晶シ リ コ ン膜を全面に堆積させ、 リ ンを熱拡 散により導入し、 パターニングする。 その後、 砒素をイオン 注入することにより N — 拡散層 2 1 を形成する。 その後、 全 面に層間絶縁膜 2 2を堆積する。
拡散層 2 1 とビッ ト線とのコンタク トホール 2 3を層間絶 縁膜 2 2 に開孔する。 ビッ ト線 2 4を例えば 一 S i合金の ような材料で形成する。
最後に、 全面にシリ コン窒化膜をパッ シベーシヨ ン膜 2 5 として堆積させ、 DRAMセルを有する半導体記憶装置を得る 〔第 1 図（i)参照〕 。
産業上の利用可能性
以上のように、 本発明の半導体装置の製造方法は、 絶縁膜 上に多結晶シ リ コ ン膜を形成し、 この多結晶シ リ コ ン膜に導 電性を持たせるときに用いることが出来る。 特に実施例で説 明したように、 キャパシ夕の電極を形成するのに利用するこ とが出来、 DRAMの製造方法として適している。

Claims

請求の範囲
1 . 絶縁膜上に多結晶シ リ コ ン層を形成する工程と、 この多結晶シ リ コ ン層上に、 ヒ素濃度が As 2(L で換算して 2 5重量％以上のシリゲー トガラス層を形成する工程と、 この後酸素分圧比が 0. 0 5〜0. 7の酸素と窒素との混合ガ ス雰囲気中で 1000て以上、 6 0分以上の熱処理を行なうこ と により多結晶シリ コン層にヒ素を導入する工程とを有するこ とを特徴とする半導体装置の製造方法：
2 . 前記絶縁膜は半導体基板上に形成されている請求の範 囲第 1項記載の半導体装置の製造方法。
3 . 前記絶縁膜はシ リ コ ン酸化膜である請求の範囲第 1項 記載の半導体装置の製造方法。
4 . 半導体基板に溝を設ける工程と、
前記溝の内壁に第 1 の絶縁膜を形成する工程と、
前記第 1 の絶縁膜上に多結晶シ リ コン層を形成する工程と、 前記多結晶シリ コン層上にヒ素濃度が As 20 . に換算して 2 5重量％以上のシリゲー トガラス層を形成する工程と、 この後、 酸素分圧比が 0. 0 5〜 0. 7の N 2と 02との混合ガス 雰囲気で 1000°C以上 6 0分間以上の熱処理を行なうことによ り、 前記多結晶シ リ コ ン膜に導電性をもたせる工程と、 前記シリゲー トガラス層を除去する工程と、
この後、 前記導電性を有した多結晶シリ コン膜上に第 2の 絶縁膜を形成する工程と、
前記第 2 の絶縁膜上に電極層を形成する工程とを有するス タ ッ ク トキャパシ夕の製造方法：
5 . 前記第 1 の絶縁膜形成後、 前記溝の肩部の一部を除去 13 する工程を含む請求の範囲第 4項記載のスタ ック トキャパシ 夕の製造方法。
6 . 前記半導体基板はフィールド酸化膜が設けられている 請求の範囲第 4項記載のスタ ッ ク トキャパシタの製造方法 .
7 . 前記溝は前記フィ ールド酸化膜の端部に形成される請 求の範囲第 5項記載のスタ ック トキャパシタの製造方法-
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