WO1980002347A1 - Offset compensating circuit - Google Patents

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WO1980002347A1
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offset
signal
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PCT/JP1980/000084
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Inventor
M Ohhata
T Matsumura
M Yamasawa
T Chujo
M Takahashi
Original Assignee
Fujitsu Ltd
M Ohhata
T Matsumura
M Yamasawa
T Chujo
M Takahashi
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063Setting decision thresholds using feedback techniques only
    • H04L25/064Subtraction of the threshold from the signal, which is then compared to a supplementary fixed threshold
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic

Definitions

  • the present invention relates to offset compensation circuits, and in particular, for example, codes used in PCM (pulse code modulation) communication systems.
  • the present invention relates to an offset compensation circuit suitable for application to a decoder.
  • Such a means for suppressing the offset from the outside can be indirectly applied to the LSI chip through the input Z output bin of the LSI chip, if it dares. You can only do it.
  • an offset suppression means from the outside uses a corresponding input / output pin of the LSI. This can be realized as an adjustment capacitor or an adjustment resistor connected to the capacitor.
  • an object of the present invention is to provide an offset compensation that can be integrally contained in a circuit to be offset compensated without adding any external suppression means.
  • the idea is to propose a circuit.
  • an input voltage is received, and after a predetermined operation, an output voltage is sent out.
  • the input voltage is compensated for via a feedback loop.
  • the integrated voltage is superimposed on the input voltage of the circuit, and the integrated voltage is changed in the negative voltage direction or the positive voltage, respectively, according to the input voltage fluctuating in the positive voltage direction or the negative voltage direction. It changes stepwise in direction, and this step change occurs with a very gentle slope.
  • the integrated voltage is a so-called switch.
  • the present invention is based on the following facts. That is, the above-mentioned code.
  • a circuit such as a decoding circuit
  • the output voltage of the circuit will have a probability of occurrence of a positive voltage and a probability of occurrence of a negative voltage. It looks honest Under the conditions, it will be sent out.
  • FIG. 1 is a block diagram showing an example of a circuit using a conventional offset compensation circuit
  • FIG. 2 is a block diagram showing an example of a circuit using the offset compensating circuit of the first embodiment according to the present invention
  • FIG. 3 is a diagram showing a bipolar reference voltage generating circuit shown in FIG. A circuit diagram showing an example of the circuit 22;
  • Fig. 4 is a diagram showing the waveforms of signals appearing in the circuit shown in Fig. 2;
  • FIG. 5 is a signal waveform diagram for schematically explaining an offset compensation operation performed under the control of the circuit 21 in FIG. 2;
  • FIG. 6 is a circuit diagram showing an example of a coding circuit incorporating the offset compensation circuit 21 shown in FIG. 2;
  • FIG. 7 is a circuit diagram showing an example of a coding circuit using an offset compensating circuit according to the second embodiment based on the present invention
  • FIG. 8 is a switch diagram shown in FIG. A circuit diagram showing an example of a controller
  • FIG. 9 is a circuit diagram showing an example of a coding circuit using an offset compensating circuit according to a third embodiment of the present invention.
  • FIG. 10 is an up / down diagram shown in FIG. A graph used to describe the pseudo-offsets contained in the counter;
  • OMPI The first 1 figure - used to describe the relationship between the input voltage signal v in and support amp Li Ngumisao operation grayed la off;
  • FIG. 12 is a circuit diagram showing an example of a coding circuit using the offset compensation circuit of the fourth embodiment according to the present invention.
  • FIG. 13 is a diagram showing waveforms of signals appearing in the circuit shown in FIG.
  • FIG. 1 is a block diagram showing an example of a circuit using a conventional offset compensation circuit.
  • reference numeral 11 denotes a circuit to be subjected to offset compensation.
  • the circuit receives the input voltage signal V in, after a predetermined operation, and sends the output voltage signal V o ut.
  • Reference numeral 12 denotes an offset compensation circuit.
  • the circuit 11 includes, for example, an operational amplifier 13 that operates as an analog adder and a discriminating circuit 14.
  • Discrimination circuit 1 4 is provided with a pli cell Tsu G Voltage V s> Large / J of levels of the operational amplifier 1 3 or et of the output voltage and the ° Li Se Tsu G Voltage V s level, depending on the comparison result And sends out a positive or negative output voltage signal V 0 ut.
  • the output voltage signal V ou t is Ru der also required to perform a sign operation in the code and decrypt operations.
  • the input voltage signal V in, for example voice
  • OMPI It is equivalent to a signal. -Since the circuit 11 has an operational amplifier inside, an offset is induced in the circuit 11. This offset is induced not only by the presence of the operational amplifier, but also by the presence of a filter (not shown in FIG. 1) composed of an operational amplifier, for example. It is something. This filter is usually provided before the circuit 11. Mocha rather a and include off cell Bok in the output voltage signal V ou t, Les bell as a result, the output voltage signal V 0 U t is ⁇ O off Se Tsu City of Les Bell It will be different from the true value by the minute.
  • an offset compensation circuit 12 is incorporated in the circuit 11 so as to suppress such an offset.
  • V / IPO ⁇ If the change in the signal Vout occurs toward a positive potential rather than a negative potential, it means that a positive offset has been induced in the circuit. . Conversely, if the change in the output voltage signal at the end of the output is more negative than the positive potential, then the negative offset will occur. Is induced in the circuit. Therefore, the output voltage signal v ou t by using a low-pass filtering device in the first! ) was positive or extracting negative low frequency Ingredient, the low-frequency components thereof are extracted in the second, and through the negative feedback loop, it's on the this you applied to the input voltage signal V i n, Offsets can be suppressed. The same function as that of the low-pass filter is exerted by the offset compensation circuit 12 shown in FIG. 1, and the circuit 12 forms a capacitor 15 forming a CR integration circuit. And a resistor 16.
  • V ou t very low frequency components follow all rather of the CR integrator is al or no al Invite Kere have a time constant very size 3 ⁇ 4.
  • a capacitor having such a large capacitance value is used as an LSI chip, regardless of a resistor having such a large resistance value. It cannot be stored inside.
  • the offset compensation circuit is integrally housed in the LSI circuit, and therefore, additional external means for suppressing the offset is necessary. It is said that.
  • FIG. 2 An example of a circuit using an offset compensating circuit based on the first embodiment of the present invention is shown in a block diagram in FIG. 2, where the same reference numerals or reference symbols as those in FIG. 1 are used. Indicates that what is shown is the same component as each other.
  • reference numeral 21 denotes an offset compensating circuit based on the first embodiment of the present invention.
  • the circuit 21 mainly has a bipolar reference voltage. It comprises a generator 22, an integrating circuit 23 and a voltage divider 24.
  • a special part of the present invention is the integration circuit 23.
  • the circuit 2 Sa down pull-- halls de co down Devon, scan I pitch SW ⁇ integral co emissions Devon Sa C 2 and an operational amplifier Do from OP] 3, these components are The so-called switch dock.
  • It comprises a switch 31 with S ⁇ and a voltage divider 32 with at least two resistors. From the connection point between the two resistors, the positive reference voltage + Vr or the negative reference voltage depends on the connection state of switch 31.
  • the reference voltage Vref may be the same as the existing reference voltage originally used in the ordinary encoding / decoding circuit.
  • the symbol t means time
  • the symbol Q means the amount of charge charged to the capacitor.
  • Equation ( 2 ) can be rewritten as the following equation ( 3 ).
  • the ratio of C 2 / C 1 is a relative value of the capacitance values C 1 and C 2 , it is necessary to increase the magnitude of these values themselves.
  • the time constant ⁇ can be set large. That is, a large time constant can be obtained with two very small capacitors. As a result, the capacitance of the capacitor 15 (see Fig. 1) is much smaller than that of the capacitor 15 without impairing the function of the normal integrator. Two one O PI
  • FIG. 4 is a diagram showing a waveform of a signal appearing in the circuit of FIG.
  • set voltage V s of the constant level (a a) Contact chain line see one-dot) is applied to the discriminating circuit 1 4 in the column]
  • Ji input voltage signals V in is the same
  • Tsu preparative example vary along the solid line of the a) the column, les bell difference between these voltages V s and Vi n is discovered me by the discriminating circuit 1 4.
  • the signal transmitted from the circuit 14 is closed. Obtained as ls e C'L (a b) output voltage signals synchronized with the field reference) V ou t.
  • the output voltage signal V 0 ut is, as shown in the column,] 9, according to the relationship between the voltages V s and V in , with the signal at the * 0 level or the ⁇ 1 level.
  • Become . "0" or w 1 of the voltage V ou t "information for displaying a leveling Le is also applied to the bipolar reference voltage generator 2 2.
  • generator 2 2 the" 1 "or “0” in accordance Lepe of Le, and in synchronization with the click Lock KUHA 0 pulse CL, the positive reference voltage + V r or respectively sends a negative reference voltage -V r (a b) and d) Column.
  • the bipolar reference voltage Vr is the value of each clock.
  • the offset is from a very low frequency component, so that the time constant of the integration circuit 23 is considerably large. In this sense, the integrating circuit 23 can be regarded as a low-pass filter.
  • a voltage divider 24 (FIG. 2) is introduced into the circuit 21.
  • the increased voltage V i is reduced via the voltage divider 24 to a relatively low level.
  • Such a level reduction effect of the voltage Vi can be realized not only by the voltage divider 24 described above but also by the voltage divider 25 indicated by a dotted line in FIG.
  • FIG. 5 is a waveform diagram used to schematically explain an offset compensation operation based on the control of the circuit 21 shown in FIG.
  • V in represents the input voltage signal, for example, a sine wave signal.
  • V c is, I display the voltage to be negatively fed back to the circuit 2 1 O] 3 sent ⁇ one input voltage signal V in ⁇ be.
  • This negative feedback is kept stable when the positive integral (indicated by arrow B) and the negative integral (indicated by arrow A) are equal. If a positive or negative offset is superimposed on the input voltage signal Vin, a negative integral (A :) or a positive integral (B :), respectively, will be applied to the positive or negative offset. It increases by the absolute value of the set.
  • Fig. 6 shows the offset compensation circuit shown in Fig. 2.
  • FIG. 2 is a circuit diagram showing an example of a circuit incorporating 21.
  • Input voltage signal V in is Analog Selecting audio signal through the operational amplifier 1 3, Ana. B Gunodi digital variable Applied to the encoder 61 from the converter.
  • the encoder 61 may play the same function as the discrimination circuit 1 4 (Fig. 2), and sends the output data D ou t constituting the example 8 bits of the PCM communication signals.
  • the most significant bit of the eight bits is usually called the sign bit. Code bit of this, the level is by level settings voltage V s of the input voltage signal V in as shown in FIG.
  • a negative sign bit corresponds to the "0" level in FIG. 4, while a positive sign bit corresponds to the "1" level in FIG. Or phrase ⁇ rather, capacitor C i is, depending on the polarity of the sign bit, by the reference voltage + V r or a V r]? Is charged.
  • the resistors R s and R 4 constitute the voltage divider 25 (FIG. 2) described above.
  • the operational amplifier OP of the integrating circuit 23 outputs the output voltage Vi (see Fig. 4).
  • This voltage Vi is superimposed on the input voltage signal Vin in a negative feedback mode as an offset compensation signal.
  • the resistors R 5 and R 6 constitute the voltage divider 24 described above (FIG. 2).
  • the voltage applied to the encoder 61 is rather spring the input voltage V in it is also that a or al's voltage (Vin + V c).
  • the compensation level of the voltage V c is the high Ku ing in proportion to the input voltage Vin, the waveform distortion is defined as Ku ignore.
  • the clause is good j? Low frequency of the input voltage signal V in, the waveform distortion is good size rather than that Do not.
  • the frequency of the output data signal is 300 Hz and the switch is
  • an offset compensation circuit that can be easily integrated in an LSI circuit is proposed. This is because it is necessary to introduce a large-capacity capacitor in the circuit to be compensated.
  • FIG. 7 is a circuit diagram showing an example of a coding circuit using an offset compensating circuit based on the second embodiment of the present invention.
  • the components denoted by the same reference numerals or symbols as those shown in FIGS. 2, 3 and 6 are the same as each other. Therefore, the components 71 and 72 are newly introduced in the second embodiment.
  • switches SW and 31 are clocks. Lus CL and code bit extraction circuit
  • the switches SW and 31 are directly driven by the sign bit from 62, but the switches SW and 31 are connected via the buffer means 70. And these
  • the buffer means 70 to be driven is constituted by an up-down counter 71 and a switch controller 72].
  • This buffer means 70 is effective for eliminating disadvantages occurring in the offset supplementary circuit based on the first embodiment. That is, in the first embodiment, the above-described disadvantage, that is, the waveform distortion induced in the input voltage signal Vin is observed. The reason is that off Se Tsu preparative compensation voltage V c is because continuous, is superimposed on the input voltage signal V in. Or Ku the far] 9, the voltage that will be applied to the encoder 61, the input voltage signal V in the even of the rather name the truth of the voltage, and so correct voltage to the sum of Vi n and V c.
  • the buffer means 70 has the disadvantages of the first embodiment without the disadvantages brought about by the use of the control means described above. Can be eliminated. In other words, the buffer means 70 does not respond to the fluctuation of the output data signal D out caused by the audio signal to be transmitted, and does not generate the signal due to the offset. It can respond only to the output data signal D out Q fluctuation. It should be noted that this buffer means, together with the offset compensating circuit 21, can also be housed integrally in the LSI circuit.
  • the control signals D and D 2 from the switch controller 72 drive the switches 31 and SW to activate the integration circuit 23.
  • the encoder 61 receives the output signal from the adder 13 and encodes it. This encoded signal. That is, the output data signal Dout is stored in the code bit of the code bit extraction circuit 62 composed of a register. The most significant bit of the register (62) indicates the sign bit S of the output data signal D out . The sign bit S is applied as an up / down designation bit to the up / down control terminal of the up / down counter 71.
  • the sign bit S of the register (62) is updated each time each sampling operation for obtaining the output data signal D out is performed.
  • Bit UZD In recent and that the logic "1" or 0 ", mosquitoes c te 7 1 click Lock KUHA 0 ls e CL each A tool; ° mosquito window down bets or Dow down mosquitoes window down Therefore, the count value of the counter 71 is
  • the reference count value of the counter 71 is preset to, for example, (0, 1, 0 to 0).
  • the count value of the counter 71 may be either underflow or overflow. Because the counter 71 is This is because it has a big structure that prevents both underflow and overflow.
  • the counter 71 is formed as a 5-bit counter. 3 As a result, if there are no offsets, then in the long run, such underflows will not be included in the count value of counter 71. No overflow occurs. Therefore, the controller 7 2 also circuits 2 1 also not operated, there is no and this to off cell Tsu preparative compensation voltage V c is applied to the input voltage signal V in.
  • control signal D 2 is either O bar off b c or A down Zehnder off port ⁇ means raw Jitako and.. control
  • the signal D i -in this case indicates whether an offset of the opposite polarity is contained in the output data signal D out and , if a positive offset is present, the control signal
  • D 1 turns on the contact S of the switch 31, and supplies a negative reference voltage —V′ref to the capacitor C 1. Conversely, if a negative offset is present, the control signal will make contact S non-conductive and make contact S ⁇ conductive, so that a positive reference voltage will be applied. Supplied to Den.
  • control signal D 2 contacts S 2 of the scan I Tsu switch SW is operated as a normally closed contact, is when you contact S 2 nonconductive, to conduct the contacts S i.
  • co-charging charge of emissions Devon Sa C i is transferred to the integrating circuit 2 3, off cell Tsu door compensation voltage V c is the circuit 2 3! ) Generated.
  • the offset compensating circuit 21 having the buffer means 70 is capable of controlling the variation of the output data signal D out generated by the audio signal to be transmitted. to what we do not respond, Ru only can and child to respond Tsu by the off cell Tsu bets against induced the signal D ou t. After all, the encoder 6 1, consisting of in-induced period of off cell Tsu door dividing fluff, always with this Togaka ability to receive an input voltage V in of the truth.
  • FIG. 8 is a circuit diagram showing an example of the switch controller 72 shown in FIG. As shown in this figure,]), circuit
  • OMPI Reference numeral 72 denotes an AND gate 81 and a D flip-flop 82.
  • the preset value is
  • FIG. 9 shows an offset based on the third embodiment of the present invention.
  • ⁇ ⁇ ⁇ G is a circuit diagram showing an example of a coding circuit using a compensation circuit.
  • the circuit in the third embodiment further includes means for improving the function of the offset compensation circuit (FIG. 7) in the second embodiment.
  • the above-mentioned Z-down counter 71 has a disadvantage in that a pseudo-offset is easily included therein. This pseudo offset cannot be directly canceled by the offset compensation circuit 21 (FIG. 7). This pseudo offset will be described with reference to FIG.
  • FIG. 10 is a graph for explaining the pseudo-offset accumulated in the counter 71.
  • the horizontal axis represents the elapsed time t and] 3
  • the vertical axis represents the value obtained by counting the logic 1 "or" 0 "of the code bit S (Fig. 7).
  • the number of mounts is shown as N. Bits (1, 0, 0 ... 0), (0, 1, 0 ... 0), and (0, 0, 0-0) are the above-mentioned ages, respectively. Corresponds to one perforation ⁇ , preset value (reference value), and underflow.In the normal state, the number of continuous code bit S counts (curve 10 0 :) varies along the reference value (0, 1, 0,...) However, the curve 100 as a whole is either upward or downward from the reference value. For example, if an upward shift occurs, a curve 101 is obtained. In this case, the number of counts indicated by the curve 101 is P0 in the figure. It is illustrated.
  • Timer 9 1 Each time the output signal D is sent out, the signal D is fed back to itself via the line L. When timer 91 receives signal D via line L, timer 91 is reset to zero and clocks again. Start counting Lus CL. The number of c that the timer 9 9 has predetermined. Each time the timer CL has counted down, the timer 91 sends out the signal ⁇ ).
  • the pseudo offset can be discharged from the counter 71 by the output signal D].
  • the true offset revel becomes very high or low, the counter 71 will
  • the output signal D has a good influence as described above.
  • the signal D 2 is the timer 9 1
  • the pseudo-offset is the one shown in FIG.
  • the symbol SP ' represents a continuous sampling point having a frequency of 8 kHz according to the sampling theorem. If the length of each period (P, ⁇ ') of the signal Vin is equal to ⁇ X ⁇ (the symbol ⁇ is the sampling point
  • the first condition is the difference between the numbers N p and N n
  • FIG. 12 is a circuit diagram showing an example of a circuit using an offset compensation circuit based on the fourth embodiment of the present invention.
  • the fourth embodiment includes the counter means already described, that is, the counter means operable to deactivate the counter 71]] ?, Due to this, the counter 71 does not accumulate pseudo-offsets in itself.
  • components denoted by the same reference numerals or symbols as used in FIG. 9 are the same as one another.
  • Reference numeral 120 denotes a power counter means for detecting the two conditions described above, and the counter operation of the counter 71 is stopped through its pan control terminal ⁇ . It can be.
  • FIG. 13 is a diagram showing a waveform of a signal appearing in the counter means 120.
  • FIG. The D flip-flop (FF 1) 122 and the AND gate 122 detect both ends of each cycle (see P and P ′ in FIG. 11). That is, the flip-flop 1 2 1 and the gate
  • MSB sign bit S
  • Pulse Pi is a clock. Synchronized with the pulse CLK2, it is applied to the preset terminal (Preset) of the up-Z down-counter 124 via the AND gate 123. Then, a predetermined initial value, ie, preset data, for example,
  • N p - N n is representing the Do Tsutako to any one of the + 1 one 1 (I, bit Q i is not output to the gate 1 2 5).
  • c from the port 125 The pulse P 4 indicates the first condition, that is, the difference IN p —N n I is equal to 1.
  • the second condition described above is detected by D-flip-flops 126, D-flip-flops 127 and AND gates 128. Is done. That is, c from gate 1 28.
  • Loose P 6 indicates that two consecutive periods of difference IN p — N n I equal to 1 have occurred twice in succession.

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Description

明 細 書 - 発明の名称
オ フ セ ッ ト補償回路
技術分野
本 明はオ フ セ ッ ト 補償回路に関 し、 特に、 例え ば PCM ( パルス符号変調 ) 通信シス テ ム内に使用す る符号 。 復号器に応用 して好適なオ フ セ ッ ト 補償回 路に関する 。
背景技術
一般に、 演算増幅器を含んで ¾ る回路にお ては 種々 の要因、 例えば差動増幅器を構成する 2 つの ト ラ ン ス タ の間に生ずる不整合あるいは温度変動等 によ !) 、 該回路か ら直流電圧誤差が発生する 。 この 直流電圧誤差は通常オ フ セ ッ 卜 と称せられる 。 こ の 種の回路においては、 その よ う なオ フ セ ッ ト が伝送 される こ と を抑圧するために、 これを該回路内にお て補償 しなければ ¾ ら 。 前述したよ う 演算 増幅器を内部に含むよ う な回路と して符号 · 復号回 路を例に と る と、 オ フ セ ッ ト がその内部に誘起され た場合、 該回路 よ 再生される音声信号はその品質 が劣化 し、 又無通話時に該回路 よ ]? 送出されるノ ィ ズの レ ベ ルは増大 して しま う 。 従って、 音声品質を 向上 し、 又ノ イ ズの レ ベ ルを低減するために も、 ォ フ セ ッ ト は抑圧されなければ ¾ ら ¾い。 も し、 その よ う な符号 , 復号回路がデ ィ ス ク リ ー ト ¾電気部品 よ ])構成されるな らば、 そのオ フ セ ッ ト を抑圧する こ とは比較的容易である。 なぜ ら、 こ のオフ セ ッ ト抑圧のために、 該符号 · 復号回路の 外部よ 1) マ ニ ュ ア ルでこれ らデ ィ ス ク リ ー ト 電気 部品の電気特性を容易に調整でき るからである。 然 し ¾が ら、 近年、 その符号 · 復号回路を LS I ( 大規 模集積 ) 回路の形態で製造する傾向にあ ]?、 これに よ って性能の安定化、 量産に よ る コ ス ト ダ ウ ンを図 つている。 と ころが、 LS I 回路の形態で製造された 符号 · 復号回路は LS I 外部よ ]3 マ ニ ュ アルで調整で きず、 従って LS I チ ッ プその も のに対して直接、 外 部よ ]? オ フ セ ッ ト抑圧手段を作用させる こ と は不可 能と な る。 この よ う な外部からのオ フ セ ッ ト抑圧手 段は、 あえてする な らば、 LS Iチップの入力 Z出力 ビ ンを通 して、 該 LS I チ ッ プに間接的に作用させる こ とができ るのみである。 例えば、 この よ う な外部 か らのオ フ セ ッ ト 抑圧手段は、 LSIの対応する入力/ 出力 ヒ。ンに接続される調整用 コ ン デ ン サあるいは調 整用抵抗と して実現でき る。 然しながら、 大量生産 において、 その よ う な抑圧手段を 1 つ 1 つ LS I の対 応する ピ ン に取 ]?付ける こ とは好ま し く い。 と い う のは、 その よ う な抑圧手段付き の LS I チ ッ プは安 定した性能を得る こ とが困難である し、 又低価格に
OMPI も でき ない。 か く して、 その よ う な外部からの抑圧 手段を LS I 回路に付加する こ と く、 オ フ セ ッ ト を 抑圧する こ と が望まれる。 - 発明の開示
従って本発明の目的は、 そのよ う ¾外部か らの抑 圧手段を一切付加する こ と な く、 オ フ セ ッ ト 補償さ れるべき 回路内に一体に収容可能なオ フ セ ッ ト 補償 回路を提案する こ と であ る。
本発明に よれば、 入力電圧を受信して所定の動作 を経た後出力電圧を送出する よ う ¾、 且つオ フ セ ッ ト '補償されるべき 回路において、 帰還ル一 プを介 し て該回'路の入力電圧に積分電圧を重畳する よ う にな し、 該積分電圧は、 該入力電圧が正電圧方向又は負 電圧方向に変動するのに応じて、 それぞれ、 負電圧 方向又は正電圧方向に階段状に変化 し、 こ の階段状 の変化は、 極めてゆるやかな傾斜を も って行 われ る。 この場合、 前記積分電圧は、 いわゆる ス ィ ツ チ
F · キ ヤ ハ。 シ タ · フ ィ ル タ に よ って生成されるのが 好ま しい。 '
本発明は次の事実に基づいて成立する こ と に注 目 すべき であ る。 するわち、 前述の符号 。 復号回路の 如き 回路にあ っては、 も しオ フ セ ッ ト が無い とすれ ば、 長期的に見て、 該回路の出力電圧は、 正電圧の 発生確率と負電圧の発生確率とがほぽ等 しい よ う な 条件の も と に、 送出せ しめ られる とい う こ とである 図面の簡単 ¾説明
第 1 図は、 従来のオ フ セ ッ ト 補償回路を使用 した 回路の一例を示すブ ロ ッ ク 図 ;
第 2 図は、 本発明に基づ く 第 1 実施例のオ フ セ ッ ト 補償回路を使用 した回路の一例を示すプロ ク図 ; 第 3 図は、 第 2 図に示す両極性基準電圧発生回路 2 2 の一例を示す回路図 ;
第 4 図は、 第 2 図に示す回路内に現われる信号の 波形を示す図 ;
第 5 図は、 第 2 図の回路 2 1 の制御の も とに行な われるオ フ セ ッ ト 補償動作を図解的に説明するため の信号波形図 ;
第 6 図は、 第 2 図に示すオ フ セ ッ ト補償回路 2 1 を組み込んだ符号回路の一例を示す回路図 ;
第 7 図は、 本発明に基つ' く 第 2 実施例のオ フ セ ッ ト 補償回路を用いた符号回路の一例を示す回路図 ; 第 8 図は、 第 7 図に示すス ィ ツ チ制御器の一例を 示す回路図 ;
第 9 図は、 本発明に基づ く 第 3 実施例のオ フ セ ッ ト補償回路を使用 した符号回路の一例を示す回路図 ; 第 1 0 図は、 第 7 図に示すアツプ /ダウ ン カ ウ ン タ に含まれる擬似オ フ セ ッ ト を説明するために用い る グ ラ フ ;
OMPI 第 1 1 図は、 - 入力電圧信号 v i n と サ ンプ リ ング操 作と の間の関係を説明するために用いるグ ラ フ ;
第 1 2 図は、 本発明に基づ く第 4実施例のオ フ セ ッ ト補償回路を使用 した符号回路の一例を示す回路 図、 および ;
第 1 3 図は、 第 1 2 図に示す回路に現われる信号 の波形を示す図である 。
発明を実施するため の最良の形態
本発明は、 添付図面を参照 して、 以下の好実施例 を説明する こ と に よ !) 明白 と るろ う 。
従来のオ フ セ ッ ト 補償回路を用いた回路の一例を プ ロ ッ ク図にて示す第 1 図にお て、 参照番号 1 1 はオ フ セ ッ ト 補償されるべき 回路を表わ し、 該回路 は入力電圧信号 V i n を受信 して、 所定の動作を経た 後、 出力電圧信号 Vo utを送出する 。 参照番号 1 2 は オ フ セ ッ ト 補償回路を表わす。 回路 1 1 は、 例えば アナ 口 グ加算器と して動作する演算増幅器 1 3 と、 判別回路 1 4 と から構成される 。 判別回路 1 4 はプ リ セ ッ ト 電圧 Vsを備え > 演算増幅器 1 3 か らの出力 電圧のレ ベル と ° リ セ ッ ト 電圧 V sのレベル と の大 /J、 比較結果に応 じて、 正又は負の出力電圧信号 V0ut を 送出する 。 この出力電圧信号 Voutは、 符号および復 号操作における符号操作を実行するのに必要な も の であ る。 この場合、 入力電圧信号 V i n は例えば音声
OMPI 信号に相当する ものである 。- 回路 1 1 は内部に演算増幅器を有するため、 該回 路 1 1 内にオ フ セ ッ ト を誘起する 。 こ のオ フ セ ッ ト は演算増幅器の存在に よ っ てのみな らず、 例えば演 算増幅器からなる フ ィ ル タ ( 第 1 図中に図示せず ) の存在に よ っても誘起される ものである 。 この フ ィ ル タ は通常該回路 1 1 の前段に設け られる。 と もか く 、 出力電圧信号 Vo u tの中にオ フ セ 卜 が含まれる と、 結果的に該出力電圧信号 V0 Utのレ ベ ルは、 該ォ フ セ ッ ト の レ ベ ル分だけ、 真の値か らずれる こ とに なる 。 結局、 既述 したよ う に、 符号 , 復号回路内に オ フ セ ッ ト が誘起される と、 該回路よ ]J 再生される 音声の品質は劣化 し、 又、 無通話時のノ イ ズレ ベ ル が増大して しま う 。 力 く して、 この よ う なオ フ セ グ ト を抑圧すべ く 、 該回路 1 1 内にオ フ セ ッ ト補償回 路 1 2 が組み入れ られるのである 。
前述の音声信号についてみる と、 これには一般に 知 られて る事実がある 。 すなわち、 音声信号を長 期的にみる と、 音声信号の正の振幅が現われる確率 と負の振幅が現われる確率 とがほぽ等し く る とい う事実である。 別言すれば、 出力電圧信号 Vo u tの低 周波成分が、 回路の接地電位に対し正の電位および 負の電位の間を非常にゆつ く D ど変化するのである 従っ て、 も し、 その非常にゆつ く と した出力電圧
OMPI
V/IPO~~ 信号 Vou tの変化が、 負電位よ もむしろ正電位に向 つ て生 じている場合には、 該回路内には正のオ フ セ ッ ト が誘起されている と う こ とに ¾ る。 これとは 逆に、 も しそ.の出力電圧信号のゆ つ く ]? と した変化 が、 正電位よ もむ しろ負電位に向って生 じて る 場合には、 負のオ フ セ ッ ト が該回路内に誘起されて いる とい う こ とに なる 。 それ故、 第 1 に低域ろ波器 を用いて出力電圧信号 vou t よ!)正又は負の低周波成 分を抽出 し、 第 2 にその抽出された低周波成分を、 負帰還ループを介 して、 入力電圧信号 V i n に印加す る こ と に よ って、 オ フ セ ツ ト を抑圧する こ とができ る 。 前記低域ろ波器と 同様の機能は、 第 1 図のオ フ セ ッ ト 補償回路 1 2 に よ っ て発揮され、 該回路 1 2 は C R積分回路を形成する コ ン デ ン サ 1 5 および抵 抗 1 6 か ら構成される 。
C R積分回路につい てみる と、 コ ン デ ン サ 1 5 の 容量値 C と抵抗 1 6 の抵抗値 Rは共に大き な値で ¾ ければ らない。 ¾ぜ ¾ ら、 前述 した出力電圧信号
Vo utの非常に低い周波数成分に追従すべ く、 該 C R 積分回路は非常に大き な時定数を有 し ¾ければ ら ないか らである。 然 しるが ら、 LS I 回路においては、 そのよ う に大き な抵抗値を備える抵抗はと もか く 、 その よ う に大き な容量値を備える コ ン デ ン サを LS I チ ッ プ内に収納する こ とはでき い。 既に述べたと
' OMPI お 、 C R 電気部品の如き外部か らの手段を、 対応 する入力ノ出力 ピンを介して、 LS I 回路に接続 し ければ らない理由はこ こにあるのである。 と ころ が、 既述 したとお ]) 、 このよ う 外部か らの手段を 1 つずつ LS I 回路に取 ]p 付ける こ とは、 量産された LS I 回路の性能の安定化な らびに低 コ ス ト 化に支障 を来たすこ とになる 。
本発明にお ては、 オ フ セ ッ ト 補償回路が LS I 回 路内に一体に収納され、 このため、 オ フ セ ッ ト を抑 圧するための、 付加的な外部か らの手段は必要とさ れ い。
本発明の第 1 実施例に基づ く オ フ セ ッ ト補償回路 を使用 した回路の一例を プロ ッ ク図にて示す第 2 図 に いて、 第 1 図 と 同一の参照番号又は参照記号で 示されたも のは相互に同一の構成要素である こ と を 示す。 本第 2 図にお て、 参照番号 2 1 は、 本発明 の第 1 実施例に基づ く オ フ セ ッ ト補償回路を表わ し. 該回路 2 1 は主と して両極性基準電圧発生器 2 2 、 積分回路 2 3 および分圧器 2 4 から構成される 。 と わけ、 本発明の特徵的 部分は積分回路 2 3 であ る 。 該回路 2 3 は、 サ ン プ ル - ホ ー ル ド コ ン デ ン 、 ス ィ ッ チ S Wゝ 積分コ ン デ ン サ C 2 および 演算増幅器 O P から な ]3、 これ らの構成要素は、 い わゆるス ィ ッ チ ド キ ヤ ハ。 シ タ 形積分回路を形成す
OMPI る 。 こ の ス ィ ッ チ ド キ ヤ ハ0 シ タ 形積分回路 2 3 は、 実質的には通常の C R積分回路と等価である。 これ ら回路 2 3 と通常の C R積分回路の相違は次の点に あ る 。 すなわち、 積分回路 2 3 に含まれる抵抗およ びコ ン デ ン サ の各々 の抵抗値 R および容量値 C が、 それぞれ通常の C R積分回路において得られる、 対 応する これ らの値よ j? も遙かに大である こ とである。 発生器 2 2 から送出される両極性基準電圧土 Vrのい ずれか一方の電圧は、 ス ィ ツ チ S Wの接点 S 2 を介 して、 サ ン プル - ホ ー ル ド コ ン デ ン サ C i に供給 され、 該コ ン デ ン サ C i はこの供給電圧のレ ベ ルま で充電される 。 次に、 このコ ン デ ン サ C i における 充電電圧は、 ス ィ ッ チ S Wの接点 S i を介して積分 コ ン デ ン サ C 2 に放電される 。 ス ィ ツ チ S Wの接点 S i および S 2 は、 周波数 " ι のク ロ ッ クハ。 ル ス
C L に同期 して交互に導通と ¾る 。 なお、 このク ロ ッ クハ0ル ス C Lはタ イ ミ ン ク,回路 2 6 を介して、 該 ス ィ ツ チ S Wを制御する よ う にな っている 。 前記両 極性基準電圧発生器 2 2 の一例は第 3 図に示される。 第 3 図において、 発生器 2 2 は、 接点 S i および
S ί を備えたス ィ ッ チ 3 1 と少な く と も 2 つ の抵抗 を備えた分圧器 3 2 とから構成される 。 これ ら 2 つ の抵抗の中間の接続点か らは、 ス ィ ッ チ 3 1 の接続 状態に応 じ.て、 正の基準電圧 +Vr又は負の基準電圧
O PI 0 — Vr力 出力される 。 このス ィ ツ チ 3 1 の接続状態は 判別回路 1 4 ( 第 2 図参照 ) の出力に応じて決定さ し る o 接 S ί および S はそれぞれ基準電圧 + Vr e f および一 Vr ef を受電する 。 これ らの基準電圧 士 Vre f は、 通常の符号 · 復号回路にも と も と使われ ている既存の基準電圧と共通でよい。
次に、 第 2 図に示したス ィ ッ チ ド キ ヤ ハ0シタ形 積分回路 2 3 の機能について述べる 。 該回路 2 3 内 に現われる見かけ上の抵抗値 R は、 次式(1)で表わさ
V
R = (1)
I
こ に、 記号 I はコ ン デ ン サ C i へ流入する電'流を 思味し、 SLi Vはス ィ ツ チ S Wの共通接点に現われ る電圧レ ぺノレを意味する 。 こ の電流 I は次式(2)で表 わすこ とができ る
dQ
(2)
d t
こ こに、 記号 t は時間を意味し、 記号 Q はコ ン デ ン に充電される電荷量を意味する 。 さ らに上記
(2)式は、 次式(3)に書き換え られる。
Figure imgf000012_0001
か く して、 電流 I は上記 (2)およ び(3)式に鑑み、 次式
(4)を も って表現 し得る 。
I = C 1 X V X / 1 (4) この (4)式を上記(1)式に代入すれば、 次式 (5)が得 られ
O PI - る
R = (5)
C i X /
この結果、 積分回路 2 3 のみかけ上の C R時定数 τ は、 上記(5)式を も とに次式(6)で表現される 。
C
r = C 2 X R = (6)
C 1 X / 既に述べた如 く、 この .で は、 出力電圧信号 Voutから 音声信号を取 ]?除いた信号の非常に低い周波数成分 にのみ追従すべ く 、 相当大き る値に設定されなけれ ばな らない。 上記(6)式に よれば、 C 2/Q 1 の比を大き く選び若 し く は周波数 1 を低 く選ぶこ と に よ ]? 、 時定数 て の値を大き く する こ とができ る 。 この場合 周波数 1 はいわゆるサ ン プ リ ング定理に よ D 8 kHzに設定されるので、 時定数 ては、 C2ZC 1の比を 大き く選ぶことに よ j?、 大き く設定する こ とができ る 。 こ こ に、 C 2/ C 1 の比は容量値 C 1 およ び C 2 の 相対的な値であるか ら、 これ らの値その も のの大き さ を増大させる こ'と しに、 時定数 τ を大き く 設定 し得る こ と に注意すべき である 。 すなわち、 大き な 時定数 で が、 非常に小容量の 2 つのコ ン デ ン サに よ つ て得られる。 この結果、 コ ン デ ン サ 1 5 ( 第 1 図 参照 ) が、 通常の積分回路の機能を損う こ と な しに コ ン デ ン サ 1 5 の容量値よ も遙かに小容量の 2 つ 一 O PI
/»,. WIPO一 の コ ン デ ン サ および C 2 に よ ]) 置き換え得るの である 。 従って、 このよ う な小容量値のコ ン デ ン サ
( C 1 , C 2 ) であれば、 LSI チ ッ プ内に一体に収 納可能と なる 。
第 2 図に示 した回路の動作は以下のとお!) である。 なお、 第 4 図は、 第 2 図の回路に現われる信号の波 形を示す図である。 第 2 および 4 図において、 一定 レ ベル の設定電圧 Vs ( 第 a) 欄における一点鎖線参 照 ) が判別回路 1 4 に印加されてお ])、 又、 入力電 圧信号 Vin が同 じ第 a)欄内の実線に沿って変化する 場合を例に と っ て説明する と、 これら電圧 Vsおよび Vi n 間の レ ベ ル差が判別回路 1 4 に よ って検出され る 。 か く して該回路 1 4 から送出される信号は、 ク 口 ッ クハ。 ル ス C'L ( 第 b)欄参照) に同期 した出力電 圧信号 Vout として得られる 。 つま 、 出力電圧信号 V0utは、 第 欄に示すとお ]9 、 電圧 Vsおよび Vin 間 の関係に従っ て、 * 0 " レ ベ ル若し く は β 1 " レ ぺ ル の信号と なる 。 電圧 Voutの " 0 " 又は w 1 " レ べ ルを表示する情報は、 両極性基準電圧発生器 2 2 に も 印加される 。 そ して、 発生器 2 2 は、 その " 1 " 又は " 0 " レ ペ ル の情報に従って、 且つク ロ ッ クハ0 ルス C L に同期して、 それぞれ正の基準電圧 + Vr 又 は負の基準電圧—Vrを送出する ( 第 b) および d) 欄. 参照 ) 。 お、 両極性基準電圧士 Vrは、 各ク ロ ッ ク ハ。 ル ス C L の立下 に向期して出力される 。 発生器 2 2 よ ]9 基準電圧 ±Vrを送出する間、 ス ィ ツ チ S W の接点 S 2 が導通 してお ]? 、 従っ て、 コ ン デ ン サ C 1 はその基準電圧レ ベ ル に充電される 。 他方、 ス イ ッ チ S Wの接点 S i カ ク ロ ッ クハ0 ル ス C L に同期 して導通する毎に、 コ ン デ ン サ に充電されてい た電荷はコ ン デ ン サ C 2 に転送される。 こ の電荷転 送がなされる毎に、 演算増幅器 O P は積分動作を実 行する 。 か く して、 積分回路 2 3 か らの出力電圧 Vi は、 第 e) 欄に示す如 く 、 階段状に変化する 。 コ ン デ ン サ 0 1 に充電された電荷は演算増幅器 O P の 反転入力 ( 一 ) に印加される故、 コ ン デ ン サ C i に 負の基準電圧—Vrが印加され続ける限 ]3、 該電圧 Viは正の電圧方向に上昇し続ける 。 これとは逆に、 コ ン デ ン サ に正の基準電圧 +Vrが印加され続け る限 ])、 出 力電圧 Viは負の電圧方向に下降し続ける この出力電圧 Viは、 演算増幅器 1 3 にお て、 入力 電圧信号 Vin に重畳される。 かく の如 く 、 入力電圧 信号 Vin に対して負帰還がかけ られる こ とになる 。 こ こに、 入力電圧信号 Vin が音声信号の電圧を表わ す も の とする と、 も しオ フ セ ッ ト補償されるべき 回 路中に殆どオ フ セ ト が無いとすれば、 出力電圧信 号 Voutの負レ ベ ル ( " 0 " ) の発生確率とその正 レ ぺル ( 《 1 " :) の発生確率 とは ,、 長期的に見てほぽ 等 し く なる。 この場合、 積分回路 2 3 の出力電圧
Viは零とな る。 然 しながら、 実際の状況下では、 才 フ セ ッ ト 補償されるべき 回路内には常に何らか らの オ フ セ ッ 卜が誘起されてお ]?、 従って前記出力電圧
Vi が常に現われ、 入力電圧信号 Vi n に負帰還される。 この結果、 出力電圧 Vout¾ 0 " レ ベル の発生確率 とその w 1 " レ ベ ル の発生確率は徐々 に等 しく !)、 従ってオ フ セ ッ ト は徐々 に零に向って抑圧されて行 く 。 か く の如 く、 オ フセ ッ ト補償が遂行される。 既 述のと お ]?、 オ フ セ ッ ト は非常に低い周波数成分か ら るため、 積分回路 2 3 の時定数は相当大き な も の と なる。 この意味において、 該積分回路 2 3 は低 域ろ波器とみ すこ とができ る。
又、 前述 したとお 、 ク ロ ッ クハ。ル ス C Lはサ ン プ リ ン グ定理に従って 8 kHz の周波数を有する か ら、 サ ンプ リ ン グ点の数は非常に大と なる。 従って、 も しコ ン デ ン サ C i が電圧 + Vr 又は— Vr に よ っ て 違続的に長期間充電されたとする と、 出力電圧 Vi の ピーク レ ペルはかな ]?高い レ ベルへ向って変化 して 行 く こ とに ¾ る。 この場合、 増大 して行った出力電 圧 Vi は、 今度は、 入力電圧信号 Vi n に対 し良い影響 ではな く、 むしろ悪い影響を及ぼすこ とになる。 つ ま ])、 入力電圧信号 Vi n に波形歪みを生 じさせる こ とになる の よ う な悪い影響を信号 Vi n に与えな
O PI い よ う にするため、 回路 2 1 内に分圧器 2 4 ( 第 2 図 ) が導入される 。 か く の如 く、 増大 した電圧 V iは 該分圧器 2 4 を経由 して比較的低いレ ベ ル へ低減さ れる 。 この よ う な、 電圧 V i のレ ベル低減効果は、 前 記分圧器 2 4 のみな らず、 第 2 図中の点線で示す分 圧器 2 5 に よ って も実現でき る 。
第 5 図は、 第 2 図に示した回路 2 1 の制御の も と に ¾されるオ フ セ ッ ト補償動作を、 図解的に説明す る ために用いる波形図である 。 第 5 図において、 参 照記号 Vi n は上記入力電圧信号、 例えば正弦波信号 を表わす。 参照記号 Vcは、 回路 2 1 よ ]3 送出され且 つ入力電圧信号 V i n に負帰還されるべき 電圧を表わ ■ す。 'この負帰還は、 正の積分量 ( 矢印 B で示す ) と 負の積分量 ( 矢印 Aで示す ) とが等 し く ¾る と き、 安定に維持される 。 も し、 正又は負のオ フ セ ッ トが 入力電圧信号 V i n に重畳される と、 それぞれ負の積 分量 ( A :) 又は正の積分量 ( B :) が、 該正又は負の オ フ セ ッ ト の絶対値分だけ増加する こ とに ¾る 。
第 6 図は、 第 2 図に示 したオ フ セ ッ ト 補償回路
2 1 を組み込んだ回路の一例を示す回路図であ る 。 本図において、 第 2 図および第 3 図に示 した参照番 号又は記号と 同一のも のは相互に同一の構成要素で ある 。 ア ナ ロ グ音声信号である入力電圧信号 V i n は、 演算増幅器 1 3 を介して、 アナ.ロ グノディ ジタル 変 換器から ¾る符号器 6 1 に印加される 。 符号器 6 1 は、 判別回路 1 4 ( 第 2 図 ) と同様の機能を果し、 例えば 8 ビ ッ ト の PCM通信信号を構成する出力デー タ Doutを送出する 。 この 8 ビ ト の中の最上位 ビ ッ ト は通常、 符号ビ ッ ト と呼ばれる 。 こ の符号ビ ッ ト は、 第 4 図に示した入力電圧信号 Vi n の レ ベルが設 定電圧 Vs のレベル よ ]) 高 く 又は低 く るるのに応じて、 それぞれ正ビ グ ト 又は負ビ グ ト を表示する 。 該 8 ビ ッ ト の残 ]? の 7 ビ ッ ト は、 入力電圧信号 Vin の振幅 の大き さを表わすが、 本発明にお ては余 関係が い。 こ の符号 ビ ッ ト は、 符号ビ ッ ト抽出回路 6 2 よ ]? 抽出される 。 さ らに、 こ の符号ビ ッ ト の極性に 従っ て、 ス ィ ッ チ 3 1 の接点 S i および S の 1 つ を導通せしめる。 該接点 S 〖 および S は、 それぞ れ正および負の基準電圧 +V'ref および一 V'ref を受電 する 。 これ ら電圧士 V'ref が比較的低いレ ベ ルである 場合には、 分圧器 3 2 ( 第 3 図 ) の如き分圧器は不 要である 。 負の符号ビ ッ ト は第 4 図の " 0 " レ ベ ル に相当 し、 一方、 正の符号ビ ッ トは第 4 図の " 1 " レ ベルに相当する。 か く の如 く、 コ ンデンサ C i は、 符号ビ ッ ト の極性に応 じて、 基準電圧 +Vr又は一 Vr に よ ]? 充電される 。 抵抗 R s およ び R 4 は既述の分 圧器 2 5 ( 第 2 図 ) を構成する 。 積分回路 2 3 の演 算増幅器 O P は出力電圧 Vi (第 4図参照 ) を,出力 し、 !
O PI こ の電圧 Viは、 オフ セ-ッ ト補償信号と して、 負帰還 モー ドで入力電圧信号 Vin に重畳される 。 抵抗 R 5 お よび R 6 は既述の分圧器 2 4 ( 第 2 図 ) を構成す る 0
コ ンデ ン サ C i および C 2 な らびに抵抗 U s およ び R 6 の値を決定するに際 しては、 波形歪みが考慮 されるべきで る 。 こ の波形歪みは、 補償電圧 Vcを 入力電圧信号 Vin に重畳する こ と に よ !) 、 該信号
Vin 内に誘起される ものである。 とい う のは、 符号 器 6 1 に印加される電圧は入力電圧 Vin その も ので はる く て、 電圧 ( Vin + Vc ) だか らである 。 も し、 補償電圧 Vc のレベルが、 入力電圧 Vin に比 して高 く な る と、 上記波形歪みは無視でぎな く なる。 入力電 圧 Vin がよ 1?低く なれば る程、 波形歪みは よ 大 き く なる 。 又、 入力電圧信号 Vin の周波数がよ j? 低 く なれば、 その波形歪みはよ 大き く な る 。 出力デ —タ信号の周波数が 3 0 0 Hzであ 且つス ィ ツ チ
S Wおよび 3 1 ( 第 6 図参照 ) が 8 kHzのサ ンプリ ン グ周波数で動作 Ϊせしめ られたとする と、 入力電圧 信号 Vin に対するサ ン プ リ ン 操作は、 該信号 Vin の半周期間に 1 4 回違続で行なわれる こ とに ¾る。 こ の例に よれば、 ;符号 ビ ッ ト 抽出回路 6 2 (第 6図) は、 信号 Vin の半周期間において、 正若 し く は負の 同一極性の符号 ビ ッ ト を 1 4 回違続で送出する 。 こ
Ο ΡΙ
0一 のため出力電圧 Vi 、 従ってオ フ セ グ- ト 補償電圧 vc は 1 4段の階段 ( 第 4 図の e ) 欐における電圧 V i の 階段を参照 ) に沿っ て リ -ャに上昇又は下降する 。 この結果、 オ フ セ ッ ト補償電圧 Vcのヒ。一ク値は徐々 に大き なレ ベル に向っ て増大する 。 それ故、 比
R 4 /R 3 , i Zll sおよび C a Z C iは、 上記電圧 Vcの ピーク値が、 符号器の最小分解能レ ベル よ 1) も遙か に下まわる よ う に、 設定され ¾ければな らない。
か く して、 本発明に よ ]? 、 LS I 回路内に一体に^ 納する こ とが容易 ¾ オ フ セ ッ ト補償回路が提案され る 。 ぜな ら、 補償されるべき 回路内に大容量のコ , ンデンサを導入する必要が ¾いか らである 。
第 7 図は本発明の第 2実施例に基づ く オ フ セ ッ ト 補償回路を使用 した符号回路の一例を示す回路図で あ る 。 第 7 図において、 第 2 、 3 および 6 図に示し た参照番号又は記号と 同一の も のが付された構成要 素は相互に同一である。 従って、 構成要素 7 1 およ び 7 2 が、 本第 2 実施例において新たに導入された も のと なる 。 既述 した第 1 実施例を表わす第 2 図お よび第 6 図において、 ス ィ ツ チ S Wおよび 3 1 は、 ク ロ ッ クハ。 ル ス C L な らびに符号ビ ッ ト 抽出回路
6 2 からの符号 ビ グ ト に よ って直接駆動されていた と ころが、 本第 2実施例に よれば、 ス ィ ッ チ S Wお よび 3 1 は、 バ ッ フ ァ手段 7 0 を介して、 これらク
OMPI ロ ッ クハ0ル ス C L、 符号 ビ ッ ト 等に よ !)駆動される 該バ ッ フ ァ手段 7 0 は具体的には、 ア ップノダウ ン カ ウ ン タ 7 1 お よ びス ィ ツ チ制御器 7 2 よ ]? 構成さ れる 。 こ の バ ッ フ ァ手段 7 0 は、 第 1 実施例に基つ' く オ フ セ ッ ト 補儻回路内に生ずる不利点を除去する のに有効である。 すなわち、 第 1 実施例では既述の 不利点、 つま ]? 入力電圧信号 Vin 内に誘起される波 形歪みが見 られる 。 その理由は、 オ フ セ ッ ト 補償電 圧 Vcが、 連続して、 入力電圧信号 Vi n に重畳される からである 。 か く のとお ]9 、 符号器 6 1 に印加され る電圧は、 入力電圧信号 Vi n その も のの真実の電圧 ではな く 、 Vin と Vcの和に等 しい電圧である。
第 7 図に戻る と、 バ ッ フ ァ手段 7 0 は、 前述 した 制御手段の利用に よ ]? 持た らされる不利点を伴 う こ と な しに、 前記の第 1 実施例の不利点を解消する こ とができ る 。 別言すれば、 該パ ッ フ ァ手段 7 0 は、 伝送すべき音声信号に よ つ て生ずる 出力デー タ信号 Dout の変動には応答せず、 オ フ セ ッ ト に よ っ て生ず る出力データ信号 Dout Q変動にのみ応答 し得る も の である。 ¾お、 このパ ッ フ ァ手段 も又、 オ フ セ ッ ト 補償回路 2 1 と共に、 LSI 回路内に一体に収容し得 る こ と に注意すべき である 。 ス ィ ツ チ制御器 7 2 か らの制御信号 D および D 2 はス ィ ッ チ 3 1 および S Wを駆動 し、 積分回路 2 3 を作動せしめる 。 回路 2 3 か らの正又は負の補償電圧 Vcは、 それぞれ正又 は負のオ フ セ ッ ト に応答 して、 アナ ロ グ加算器 1 3 に印加される 。 符号器 6 1 は加算器 1 3 か らの出力 信号を受信 し、 これを符号化する 。 この符号化信号. すなわち出力デー タ信号 Doutは、 レ ジス タか らなる 符号ビ グ ト抽出回路 6 2 の符号 ビ ッ ト に、 ス ト アさ れる 。 レ ジス タ ( 6 2 ) の最上位 ビ グ ト は出力デー タ信号 Dout の符号ビ ツ ト S を表示する 。 符号ビ 'ク ト S は、 アツプノダウン 指定 ビ ッ ト と して、 ァ ップ ダウ ン カ ウ ン タ 7 1 のア ツ プ ダウ ン 制御端 子に印加される 。 カ ウ ン タ 7 1 は、 アツプ/ダゥソ 指定 ビ ッ ト U Z D に従って、 ク ロ ッ クハ0 ル ス C Lを ア ッ プ カ ウ ン ト 又はダ ウ ン カ ウ ン ト する 。 ス ィ ツ チ 制御器 7 2 はデ ィ ジタ ル出力 A i , A 2 - AMを受信 して制御信号 D i および D 2 を出力する。
レ 'クス タ ( 6 2 ) の符号 ビ グ ト S は、 出力デー タ 信号 Doutを得るための各サ ンプ リ ン グ操作が実行さ れる毎に更新される。 ビ ッ ト U Z Dが論理 " 1 " 又 は 0 " に る と き、 カ ウ ン タ 7 1 はク ロ ッ クハ0ル ス C L をそれぞれア ツ ;° カ ウ ン ト 又はダ ウ ン カ ウ ン ト する 。 従っ て、 カ ウ ン タ 7 1 のカ ウ ン ト値は
( 0 , 0 , 0… 0 ) および ( 1 , 0 , 0… 0 ) の間を変ィ匕す る 。 この場合、 カ ウ ン タ 7 1 の基準カ ウ ン ト 値は、 例えば ( 0 , 1 , 0〜0 ) にプ リ セ ッ ト される 。 こ の基
OMPI - 準値 ( 0 , 1 , 0 ··· 0 ) は、 前も って、 外部プ リ セ ッ ト データ ( Bi , B2 〜BM )によ ]?与え られる 。 このデー タ ( , B2 〜BM )は、 制御器 7 2 よ ]? 制御信号 D 2 が出力され且つカ ウ ン タ 7 1 に対してプ リ セ ッ ト指 令ハ。ル ス P C と して印加される毎に、 該カ ウ ン タ
7 1 内にプ リ セ ッ ト される 。
音声信号の極性は正又は負と交互に変化する ので、 カ ウ ン タ 7 1 の カ ウ ン ト値は ( 0 , 1 , 0—0 ) よ ]?
( 1 , 0 , 0〜0 ) 又は ( 0 , 0 , 0〜0 ) へ向っ て変動す る 。 この場合、 音声信号の正負極性発生確率がほぽ 等しい こ と か ら、 長期的に見てカ ウ ン タ 7 1 のカ ウ ン ト 値は ( 0 , 1 , 0— 0 ) に保持される 。 と ころが、 も し 3 0 0 Hzの如き 低周波の音声信号が与えられた とする と、 その カ ウ ン ト 値は前記プ リ セ ッ ト 値 . ( 0 , 1 , 0…。 :) から変位する 。 この場合、 サ ンプ リ ン グ操作が 8 kHzのサ ンプ リ ン グ周波数を も ってな される とする と、 音声信号の半周期の間に 1 4 回そ のサ ンプ リ ン グ操作が実行される 。 それ故、 アツプノ ダウン 指定ビ ッ ト Uノ D は 1 4 回連続で論理 " 0 " 又は " 1 " と なる 。 か く して、 カ ウ ン タ 7 1 のデ ィ ジタ ル出力 ( At , A2 〜AM:)は( 0 , 0 , 0…ひ )又は
( 1 , 0 , 0— 0 ) へ接近 して行 く 。 然 しなが ら、 カ ウ ン タ 7 1 の カ ウ ン ト 値はア ン ダー フ ロ ウ も オー バ ー フ ロ ウ も しる 。 なぜ ら、 カ ウ ン タ 7 1 が、 その よ う ア ン ダー フ ロ ウ も オー バ ー フ ロ ウ も生 じさせ ない よ う な ビ グ ト 構成にな っ ているか らである。 例 えば、 カ ウ ン タ 7 1 は 5 ビ ッ ト 構成のカ ウ ン タ よ ] 3 形成される。 この結果、 も し何らオ フ セ ッ トが存在 し いのな らば、 長期的に見ても、 カ ウ ン タ 7 1 の カ ウ ン ト 値にその よ う な ア ン ダー フ ロ ウ も オー バー フ ロ ウ も生 じる こ とがない。 従って、 制御器 7 2 も 回路 2 1 も作動せず、 入力電圧信号 V i n にはオ フ セ ッ ト 補償電圧 Vcが印加される こ とがない。
然 しな力; ら、 も し出力デー タ信号 DOUT内にオ フ セ ッ 卜 が含まれたとする と、 ア ッ プ Zダウ ン 指定 ビ ッ ト U Z D は論理 " 1 " が過多にな ]? ある は論理 " 0 " が過多になる 。 この結果、 カ ウ ン タ 7 1 のデ ィ ジタ ル出力 ( Α ι , A2 - AM )にはオーバ一 フ ロ ウ 又 はア ンダ J フ ロ ウが発生する こ とにるる 。 この と き 同時に、 ス ィ グ チ制御器 7 2 から制御信号 およ び D 2 が送出され、 そしてオ フ セ ッ ト補償回路 2 1 は作動せしめ られ-る 。 も しア ン ダー フ ロ ウがあれば ( 負のオ フ セ ッ ト 発生 ) 、 正のオ フ セ ッ ト 補償電圧 Vcが加算器 1 3に印加される 。 逆に も し、 オー バ ー フ ロ ウがあれば ( 正のオ フ セ ッ ト 発生 ) 、 負のオ フ セ ッ ト補償電圧 Vcが加算器 1 3に印加される。
制御信号 D 2 の発生は、 オー バ ー フ ロ ウ又はア ン ダー フ 口 ゥ いずれかが生 じたこ と.を意味する 。 制御 信号 D i は-この場合、 ずれの極性のオ フ セ ッ 卜が 出力データ信号 Dout内に含まれているかを表示する も し正のオ フ セ ッ ト が存在するな らば、 制御信号
D 1 はス ィ ツ チ 3 1 の接点 S を導通せ しめ、 そし て、 負の基準電圧— V'ref をコ ンデン サ C 1 に供給す る 。 これとは逆に、 も し負のオ フ セ ッ トが存在する な らば、 制御信号 は接点 S を非導通に し、 接 点 S 〖 を導通にするから、 正の基準電圧 がコ ン デン に供給される。
他方、 制御信号 D 2 はス ィ ツ チ S Wの接点 S 2 を 常閉接点と して動作させ、 接点 S 2 を非導通にする と き は、 接点 S i を導通にする 。 こ こに、 コ ンデ ン サ C i の充電電荷は積分回路 2 3 に転送され、 オ フ セ ッ ト 補償電圧 Vcが該回路 2 3 よ !)生成される。
上述の如 く 、 バ ッ フ ァ手段 7 0 を備えたオ フ セ ッ ト 補償回路 2 1 は、 伝送されるべき音声信号その も のに よ つ て生ぜ しめ られる出力データ信号 Doutの変 動には何 ら応答せず、 オ フ セ ッ ト に よ っ て誘起され た該信号 Doutに対してのみ応答する こ とができ る 。 結局、 符号器 6 1 は、 オ フ セ ッ ト の誘起期間中を除 けば、 常に真実の入力電圧 Vin を受信する こ とが可 能と なる 。
第 8 図は、 第 7 図に示 したス ィ ツ チ制御器 7 2 の 一例を示す回路図である。 本図に示すと お ]) 、 回路
OMPI一 7 2 は ANDゲー ト 8 1 および D · フ リ ッ プ フ ロ ッ プ 8 2 からなる。 こ こで例えばプ リ セ ッ ト 値が
( 0 , 1 , 0 , 0 , 0 , 0 ) で表わされている も のとすれ ば、. 前記オー バ ー フ ロ ウは、 (丄, 0 , 0 , 0 , 0 , 0 ) と して表わされ、 一方、 前記ア ン ダー フ ロ ウ は
(1 , 0 , 0 , 0 , 0 , 0 ) と して表わされる 。 このため、 も しオー バ ー フ ロ ウ又はア ン ダー フ ロ ウが発生すれ ば出力 ビ ッ ト I 2 〜IMは全て論理 ¾ 1 " と な ]? AND ゲー ト 8 1 は開成する 。 こ こに、 制御信号 D 2 がグ ー ト 8 1 から出力される こ と になる 。 さ らに、 ォ一 パ一 フ 口 ゥ 又はア ン ダー フ 口 ゥ のいずれが発生 して いるかは、 最上位 ビ ッ ト ( MSB :) が論理 * 0 " であ るか 《 Ί " であるかを識別するだけで簡単に判別し 得る ( 上記論理の う ちアンダーラ ィ ンを施 した論理 " " 又は " 丄 " を参照 ) 。 MSB か ら論理 * 1 " が 出力されていれば、 ォ一パー フ ロ ウ の発生を表示す る制御信号 D i が フ リ ッ プ フ ロ グ プ 8 2 を経由 し て得 られ、 一方、 その MSB か ら論理 " 0 " が出力さ れていれば、 ア ン ダー フ ロ ウ の発^を表示する制御 信号 D i 力 フ リ ッ プ フ ロ ッ プ 8 2 を経由 して得 ら れる 。 フ リ ッ プ フ ロ ッ プ 8 2 は信号 D i および
D 2 間のタ イ ミ ン グ関係を規定す ^ために導入され ている 。
第 9 図は、 本発明の第 3 実施例に基づ く オ フ セ ッ
Ο ΡΙ ^ ト 補償回路を使用 した符号回路の一例を示す回路図' である 。 本第 3 実施例における回路は、 第 2 実施例 におけるオ フ セ ッ ト 補償回路 ( 第 7 図 ) の機能に改 良を加えるための手段をさ らに含むものである 。 前 記アップ Zダウ ン カ ウ ン タ 7 1 には、 その中に擬似 オ フ セ ッ ト を内包し易 と う不都合がある 。 こ の 擬似オ フ セ ッ ト は、 オ フ セ ッ ト補償回路 2 1 ( 第 7 図 ) に よ つ ては直接相殺する こ とのでき い もので ある 。 この擬似オ フ セ ッ ト について第 1 0 図を参照 しなが ら説明する 。 第 1 0 図はカ ウ ン タ 7 1 内に累 積された擬似オ フ セ ッ ト を説明するため の グ ラ フ で ある 。 横軸には経過時間 t を と ]3、 縦軸には符号ビ ッ ト S ( 第 7 図 ) の論理 1 " 又は " 0 " をカ ウ ン ト する こ と に よ っ て得 られたカ ウ ン ト数 N をと つ て 示す。 ビ ッ ト ( 1 , 0 , 0… 0 ) , ( 0 , 1 , 0… 0 ) お よ び ( 0 , 0 , 0〜0 ) はそれぞれ前述 した才 一 パー フ 口 ゥ 、 プ リ セ ッ ト 値 ( 基準値 ) お よ びア ン ダー フ ロ ウ に対応する 。 正常時においては、 連続符号ビ ッ ト S の カ ウ ン ト数 ( 曲線 1 0 0 :) は、 基準値 ( 0 , 1 , 0 …ひ )に沿って変化する 。 然 しなが ら、 該曲線 1 0 0 は、 全体と して、 基準値か ら上方向又は下方向にシ フ ト する 。 例えば上方向へのシ フ ト が生 じたとする と、 曲線 1 0 1 が得られる 。 この場合、 曲線 1 0 1 で示すカ ウ ン ト数には、 図中 P 0 と して図解的.に表
OMPI わ した擬似オ フ セ ッ ト が-含まれる こ と になる 。 たと え真実のオ フ セ ッ ト が存在し ¾いと しても、 も し擬 似オ フ セ ッ ト P 0 の レ ベルがかな ]? 高く な ] 9 又は低 く つたとする と、 オー バ ー フ ロ ウ又はア ン ダー フ ロ ウが頻繁に発生し始める 。 従って、 このよ う な擬 似オ フ セ ッ ト P Oは周期的にカ ウ ン タ 7 1 か ら排出 されなければ ら い。 第 9 図において、 タ イ マー ( T ) 9 1 がそのオ フ セ ッ ト P O を排出するために 動作する 。 す ¾わち、 タ イ マー 9 1 か らは出力信号 D 'ζ が周期的に送出され、 プ リ セ ッ ト 指令ハ。 ル ス
P C と して O Rゲー ト 9 2 に印加される。 前記の制 御信号 D 2 も又 O R ゲー ト 9 2 を介してカ ウ ン タ
7 1 に印加される。
タ イ マー 9 1 よ !) 出力信号 D が送出される毎に 該信号 D はラ イ ン Lを介して自己へ帰還される 。 タ イ マー 9 1 がラ イ ン L を介して信号 D を受信す る と、 タ イ マー 9 1 は零に リ セ ッ ト され、 そして再 びク ロ ッ クハ。ルス C L を カ ウ ン ト し始める 。 タ イ マ 一 9 1 が予め定めた数のハ。ルス C L をカ ウ ン ト し終 える毎に、 該タ イ マー 9 1 は信号 Γ) を送出する 。
か く して、 出力信号 D に よ ])、 カ ウ ン タ 7 1 か ら擬似オ フ セ ツ ト を排出する こ とができ る 。 と ころ が、 も し真のオ フ セ ッ ト の レペルが非常に高 く 又は 低 ぐなる と、 カ ウ ン タ 7 1 は、 オー バ ー フ ロ ウ又は
ΟΜΡΙ
WIPO ア ン ダー フ 口 ゥ の発生を表示する情報を頻繁に送出 しなければな らな く なる。 とい う のは、 その よ う
非常に レ ベルの高い又は低いオ フ セ グ ト は迅速に抑 圧されなければな らな か らである 。 この よ う な場 合において、 前記出力信号 D は前述した良い影響
よ 1) もむ しろ悪 影響をカ ウ ン タ 7 1 に及ぽしてし ま う 。 なぜな ら、 カ ウ ン タ 7 1 が頻繁にオー バ ー フ
口 ゥ 又はア ダー フ ロ ゥ を表示する情報を送出 し
ければる らないと きに、 その信号 D が現われる と、 当該情報がカ ウ ン タ 7 1 から頻繁に送出する こ とが で き く つ て しま う か らである 。 つま !) 、 該信号
D 2 ' は不必要にカ ウ ン タ 7 1 を リ セ ッ ト して しま う こ と になる 。 こ の よ う な問題を解決すべ く 、 第 9 図 に示すよ う に、 信号 D 2 がラ イ ン L を通してタ イ マ
- 9 1 に も 印加される 。 該信号 D 2 がタ イ マー 9 1
に印加されれぱ、 タ イ マー 9 1 は零に リ セ ッ ト され る 。 従うて、 信号 D 2 がタ イ マー 9 1 に印加されて 力 ら、 該タ イ マー 9 1 が予め定めた数のハ。 ル ス C L
を カ ウ ン ト し終える までの間は、 前記信号 D がタ イ マ一 9 1 から送出される こ と を禁止で き る 。
前記擬似オ フ セ ッ ト は、 第 7 図に示 したパ ク フ ァ
手段 7 0 に よ ]?抑圧される 。 と ころが、 この種の擬 似オ フ セ ッ ト はバ ッ フ ァ手段 7 0 のみな らず、 カ ウ - ン タ手段に よ っても抑圧でき る。 この、 符号 ビ ッ ト
OMPI
V/IPO
、A ノ S を力 ゥ ン ト するための力 ゥ ンタ手段の詳細は後述 する 。 このよ う な擬似オ フ セ ッ ト は、 次の よ う な事 実か ら生 じる もの と考え られる 。 すなわちカ ウ ン ト 数 Np と カ ウ ン ト数 Nn とが常に等し く ¾る とは限 ら いこ とである 。 こ こに、 数 Npは入力電圧信号 Vin の 1 周期内における正の符号 ビ ッ ト S の数を意味し、 数 Nnはその同一周期内における負の符号ビ ッ ト S の 数を意味する 。 第 1 1 図を参照 して以下説明する 。 なお第 1 1 図は、 入力電圧信号 Vin と サ ンプ リ ン グ 操作との間の関係を示し、 前記擬似オ フ セ ッ ト の発 生原因を説明するために用い られるグラ フである 。 こ こに記号 S P'は、 サ ン プ リ ン グ定理に従っ て 8 kHz の周波数を有する連続のサ ン プ リ ン グ点を表わ す。 も し、 信号 Vin の各周期 ( P , Ρ' )の長さが η X ρに等しいとすると ( 記号 ρ は、 サ ン プ リ ン グ点
S Ρ に よ っ て規定される各サンプ リ ング周期を表わ し、 記号 η は奇数 ( 1 , 3 , 5…:)を表わす )、 数 Np は 数 Nnと一致しな く な る。 例えば、 周期 P 内において、 数 Np ( tt 1 " ) は 3 であるのに対して数 Nn ( * 0 " ) は 2 である 。 このため、 数 Np と数 Nn の差、 するわ ち差 I Np — Nn I は奇数と 、 上記例では 1 と なる。 周期 P'について見る と、 数 Np ( « 1 " :) が 5で数 Nn ( w 0 " :) が 2 であるか ら、 差 I Np — Nn 1 は奇数、 するわち 3 と なる。 この よ う な状況下では、 たとえ
OMPI
V/IFO 真実のオ フ セ ッ トが存しな く て も、 数 Nnに対して数 Npが過多にるるか ら、 カ ウ ン タ 7 1 の カ ウ ン ト数は オーバ フ ロ ウ に対応する ( 1 9 0 , 0— 0 ) に向っ て 徐々 に増大する。 この理由は、 擬似オフセ ッ ト P O ( 第 1 0 図参照 ) がカ ウ ン タ 7 1 内に累積されるか らである 。 同様にこの よ う ¾擬似オ フ セ ッ ト は、 数 Np に対し数 Nnが奇数 ( 1 , 3 , 5…:)分だけ過多に ¾ る場合に も累積される。 さ らに、 も し連続周期
( P , Ρ ' ··· ) に亘つて数 Nn 又は Np に対しそれぞれ 数 Np 又は Nnが過多になれば、 その よ う な擬似オ フ セ ッ ト の レ ベ ルは、 急速に非常に高 レ ベ ル又は非 常に低いレ ベルに到達する こ とに なる。
上記の事実に鑑み、 次の 2 条件が検出される場合 には、 カ ウ ン タ 7 1 内に擬似オ フ セ ッ ト を累積させ る ことを防止すべ く 、 カ ウ ン タ 7 1 はその動作を停 止すべき である 。 第 1 の条件とは、 数 Np と Nn の差
I Np - Nn I が奇数になる こ とである 。 特に、 その差 が 1 と なる場合に対 してはこれを確実に検出する必 要がある 。 とい う のは、 その差 I Np — Nn 1 が 3 , 5
7 …の如 く 比較的大き な奇数である場合、 この よ う な差は、 本来のオ フ セ ッ ト 補償動作を通して 1 に低 減でき るか らである。 結局、 差 I Np — Nn I が 1であ る こ とを検出するのが最も重要になる 。
上記 2 条件の う ちの第 2 の条件とは、 上記第 1 の 条件、 すなわち差 | Np— Nn | が奇数である こ と、 が 違続 K周期に亘つて現われる こ とである 。 こ こに は 1 以外の正の整数である。 好ま し く は K == 2 であ るが、 Κ = 3 , 4 等であ っても 良い。 第 1 2 図は、 本発明の第 4実施例に基づ く オ フ セ ッ ト補償回路を 使用 した回路の一例を示す回路図である 。 本第 4 実 施例は、 既に述べたカ ウ ン タ手段、 つま ]) カ ウ ン タ 7 1 を非駆動にする よ う に動作 し得る カ ウ ン タ手段 を含むも のであ ]?、 これに よ ]) カ ウ ン タ 7 1 は自 内 に擬似オ フ セ ッ ト を累積する こ とがない。 第 1 2 図 において、 第 9 図に用いたの と同一の参照番号又は 記号が付された構成要素は相互に同一である。 参照 番号 1 2 0 は、 既述 した 2条件を検出するための力 ゥ ン タ手段を示 し、 カ ウ ン タ 7 1 の カ ウ ン ト 動作を、 その驟動制御端子 Ε を通して停止させる こ とができ る 。 第 1 3 図は、 カ ウ ン タ手段 1 2 0 内に現われる 信号の波形を示す図である 。 D · フ リ ッ プ フ ロ ッ プ ( F F 1 ) 1 2 1 お よ び AND ゲー ト 1 2 2 は、 各 周期 ( 第 1 1 図の P , P'参照)の両端を検出する 。 すなわち フ リ ッ プ フ ロ ッ プ 1 2 1 お よ びゲー ト
1 2 2は、 符号ビ ッ ト S ( MSB ) の " 0 "から ¾ 1 " への遷移を検出する。 こ の遷移は、 入力電圧信号
Vin の各周期の両端にお て生ずる 。 各周期におけ る該遷移において、 出力は論理 w 1 " 力 し、 - 又、 MSB は論理 " 1 " と なる 。 これ らの論理 " 1 " は、 ANDグー ト 1 2 2 に印加される 。 そして AND ー ト 1 2 2 はハ0ル ス P i を出力する。 パ ル ス P i は、 ク ロ ッ クハ。 ル ス CLK 2 に同期して、 ANDケ 一 ト 123 を介 し、 アツプ Zダウ ン カ ウ ン タ 1 2 4 のプ リ セ ッ ト 端子 ( Preset )に印加される 。 する と、 予め定め た初期値、 すなわちプ リ セ ッ ト データ 、 例えば
( 1 , 0 , 0… 0 1 )がカウンタ 1 2 4 内に ロ ー ドされる, その後、 カ ウ ン タ 1 2 4 は、 ア ツ プ Zダウ ン 指定端 子 ( UPZDOWN )に印加される符号ビ ッ ト S ( MSB ) の正又は負に従っ て、 ク ロ ッ ク端子 CLKに与えられ る ク ロ ッ クハ0ル ス CLK 3 を カ ウ ン ト ア ツ : 7°し又は力 ゥ ン ト ダウ ンする動作を開始 し、 その後カ ウ ンタ
1 2 4 は.ク ロ ッ クハ0ル ス CLK 3 のカ ウ ン ト を停止す る 。 この結果、 カ ウ ン タ 1 2 4 は、 信号 Vin の各周 期における差 I Np— Nn Iを出力する 。 ゲー ト 1 2 2 よ ]? 次のハ0 ル ス P 1 が供給される と、 このハ。 ル ス P 1 はカ ウ ン タ 1 2 4 の :° リ セ ッ ト 端子 ( Preset ) に印加される 。 ANDゲー ト 1 2 5 はこの差 | Np— Nn | が 1 であるか否かを検出する 。 も しこの差(Np— Nn ) が + 1 であれば、 カ ウ ン ト数は ( 1 , 0 , 0〜0 , 1 ) か ら ( 1 , 0 , 0 ··· 1 , 0 )へ変化する 。 これと逆に、 も しこの差 ( Np— Nn )がー 1であれば、 そのカ ウ ン ト 数は ( 1 , 0 , 0… 0 , 1 ) か ら ( 1 , 0 , 0… 0 , 0 ) へ変 fUREA
O PI 化する。 従つ-て、 カ ウ ン タ 1 2 4 の出力 ( QM一 , QM-2 , QM-3 "· Qo :) がオー ル ¾ 1 " になれば、 差
( Np — Nn :)が + 1か一 1 のいずれかにな つたこ とを 表わす ( お、 ビ ッ ト Q i はゲー ト 1 2 5 へは出力 されない ) 。 か く して、 ケ,ー ト 1 2 5 からのハ。 ル ス P 4 は前記第 1 の条件、 すなわち差 I Np — Nn Iが 1 に等し こ とを表示する こ と になる 。 次に、 既述の 第 2 の条件は D - フ リ ッ プ フ ロ ッ プ 1 2 6 、 D · フ リ ッ プ フ ロ ッ プ 1 2 7 および ANDゲー ト 1 2 8 に よ って検出される 。 す わち、 ゲー ト 1 2 8 か ら のハ。ル ス P 6 は、 差 I Np — Nn I が 1に等 しい周期が 2 回連続して発生したこ と を表示する 。 差 | Np— Nn | が 1 に等しい一つの周期が現われる と、 こ の差
i Np — Nn | はフリ ッ プ フ ロ タ 7° 1 2 7 に ロー ドさ れる 。 さ らに、 該一つの周期に引続く 次の周期も 又 1 に等 しい差 | Np— Nn | を有していたとすれば、 こ の情報は フ リ ' プ フ ロ ッ プ 1 2 6 へ ロ ー ドされる 。 このと き、 フ リ ッ プ フ ロ ッ ブ 1 2 6 および 1 2 7 の両 Q 出力が論理 " 1 " と なるから、 ANDグー ト
1 2 8 は開成する 。 このゲー ト 1 2 8 からのハ o ル ス P 6 はカ ウ ン タ 7 1 の驟動制御端子 E に印加される。 これに よ ]? 、 カ ウ ン タ 7 1 の カ ウ ン ト 動作は停止し、 カ ウ ン タ 7 1 内に擬似オ フ セ ッ ト P 0 が累積する こ と を防止する 。
Figure imgf000034_0001
以上述べたよ う に本発明に よれば、 LS I 回路と し て製造する こ とが容易なオ フ セ ッ ト補償回路が実現 される 。

Claims

請 求 の 範 囲
1. オ フ セ ッ ト補償されるべき 回路内に組み込ま れるオ フ セ ッ ト補償回路であ っ て、
前記の補償されるべき 回路から出力される 出力信 号の極性に従って、 正の基準電圧又は負の基準電圧 のいずれかを送出する両極性電圧発生器と、
前記両極性電圧発生器からの正又は負の基準電圧 を受電して、 前記の補償されるべき 回路の入力信号 に、 負帰還にて該正又は負の基準電圧を重畳する ス イ ッ チ ド キ ヤ ハ。 シ タ 形積分回路と を有 してな ]) 、 こ こに該ス ィ ッ チ ド キ ヤ ハ。シタ形積分回路は、 ス イ ッ チ ン ク、手段と、 サ ン プル - ホ 一ル ド コ ン デ ン サ と しで機能する第 1 の コ ン デ ン サ と 、 積分コ ン デ ンサと して機能する第 2 のコ ン デンサを含んでなる 演算増幅器とから構成され、 前記ス イ ッ チ ン グ手段 は、 一方において前記正又は負の基準電圧を前記第 1 の コ ン デ ン サ に充電する よ う に動作し、 他方にお い て該第 1 の コ ン デ ン サの充電電荷を前記第 2 の コ ン デンサに転送する よ う に動作する こ と を特徵とす るオ フ セ 'ク ト 補償回路。
2. 前記両極性電圧発生器が、 前記正の基準電圧 を受電する第 1 の接点と、 前記負の基準電圧を受電 する第 2 の接点と、 該正又は負の基準電圧を前記ス ィ ツ チ ド キ ヤ ハ。 シ タ 形積分回路内の前記ス ィ ツ チ
O PI
_ ン グ手段に転送する共通接点とを備えたス ィ ツ チか ら構成される請求の範囲第 1 項記載の回路。
3. ス イ ッ チ ド キ ヤ ハ。 シ タ 形積分回路の出力段 に分圧器を設ける請求の範囲第 1 項記載の回路。
5 4. 前記ス ィ ッ チ ド キ ヤ ハ。シタ形積分回路の入 力段と前記両極性電圧発生器の間に分圧器を接続す -. る請求の範囲第 1 項記載の回路。
5. バ ッ フ ァ手段をさ らに付加し、 該パ ッ フ ァ手 . 段は前記補償されるべき 回路の出力信号を受信 して0 前記ス ィ ッ チ ド キ ヤ ハ。 シ タ 形積分回路を駆動 し又 は非駆動とする よ う に動作 し、 さ らに該バ ッ フ ァ手 段は該補償されるべき 回路の出力信号その ものの変 化には応答せず、 ^ フ セ ッ ト に よ って誘.起される該 出力信号の変化にのみ応答する請求の範囲第 1 項記5, 載の回路。
6. 前記バ ッ フ ァ手段はア ップ Zダウ ン カ ウ ン タ を含んでな ]?、 該アツプノダウ ン カ ウ ン タは前記出 力信号の極性に従って、 該カ ウ ン タ 内に予めプ リ セ ノ ト された数か ら、 ク ロ ッ クハ o ル スを カ ウ ン ト ア ツ0 プ し又はカ ウ ン ト ダ ウ ンする請求の範囲第 5 項記載 の回路。
7. 前記バ ッ フ ァ手段内に制御器を含み、 該制御 器は前記アツプノダウ ン カ ウ ン タ か らの出力を受信4 して第 1 の制御信号および第 2 の制御信号を.送出 し、
OMPI
4 WIPO 該第 1 の制御信号は、 該アツプ ダウ ン カ ウ ン タ に けるア ン ダー フ 口 ゥ又はォ一パー フ 口 ゥ の発生に 従って前記両極性電圧発生器か らの正又は負のいず れか一方の基準電圧を指定し、 前記第 2 の制御信号 5 は前記ス ィ ツ チン グ手段を駆動せしめる と共に前記 ァ ッ ザ /ダウ ン カ ウ ン タ に プ リ セ ッ ト される前記の
• 数を ロ ー ドせ しめる よ う に動作する請求の範囲第 6 項記載の回路。
8. 前記制御器は AND グー ト と フ リ ッ プ フ ロ ッ0 プとか ら ]?、 これ らは前記アップ "ダウ ン カ ウ ン タ の出力を受信 して前記ォ一パー フ Π ゥ 又はア ン ダ
— フ ロ ウが発生 したと き、 それぞれ(1 , 0 , 0 , 0〜0:)' 出力および ( 0 , 0 , 0 , 0—0 )出力を受信 し、 該 AND ゲー ト は該出力の最上位ビ ッ ト を除 く反転した出力5 ビ ッ ト を受信 して前記第 2 の制御信号を出力し、 該 フ リ ッ プ フ ロ ッ プは前記最上位 ビ ッ ト を受信して 前記第 1 の制御信号を出力する請求の範囲第 7 項記 載の回路。
9. 前記アッ プ/ダウ ン カ ウ ンタから擬似オフセ ッ ト を排出する手段をさ らに設け、 こ こに該擬似オ フ セ ッ ト は前記補償されるべき 回路内に誘起された真 の オ フ セ ッ ト ではな く 、 該ア ッ プ zダウ ン カ ウ ン タ 内に累積さ 'れたオ フ セ ッ ト である請求の範囲第 7 項 記載の回路。
OMPI WIPO
10. 前記の排出のための手段がタ イ マーか ら ¾ J? 該タ イ マ一は前記ア ッ プ ダウ ン カ ウ ン タ 内に前記 のプ リ セ ッ ト される数を ロ ー ドするためのハ° ル スを 周期的に出力する請求の範囲第 9 項記載の回路。
5 11. 前記タ イ マーは、 前記制御器よ ]? 前記第 2 の
制御信号が印加される毎に零に リ セ ッ ト される請求
-. の範囲第 1 0 項記載の回路。
12. 第 1 の条件および第 2 の条件の発生を検出す
. るための手段を設け、 該検出するための手段は前記
0 アップノダウ ン カ ウ ン タ の カ ウ ン ト 動作を禁止する
ための信号を出力 し、 こ こに前記第 1 の条件とは数
Np と数 Nn の差すなわち I Np — Nn I が奇数である こ とであ ]? 、 前記第 2 の条件とは該第 1 の条件が、 前 記の補償されるべき 回路の出力信号における K ( K
5 は正の整数 ) 回連続の周期に亘つて発生 したこ とで
あ ]?、 該数 Npは 1 つの該周期内においてサ ン プルさ れた正極性 ビ ッ 卜 の発生数を意味 し、 該数 Nnは該 1 つの周期と 同一の周期内において同一のサ ン プ リ ン グ周波数でサ ン プル された負極性ビ ッ ト の発生数を
0 意味する請求の範囲第 6項記載の回路。
13. 前記差 I Np — Nn I が 1に設定され、 前記 Kが
2 に設定される請求の範囲第 1 2 項記載の回路。
14. 一対の D · フ リ ツ ; 7° フ ロ ッ プおよび AND ゲ 4 一 ト に よ 1 つの前記周期の両端を検出 し、. 該 D ·
,- R£A
OMPI Ί WIPO .、. フ リ ッ :° フ ロ ッ プは、 その D 入力において、 前記 のサ ン プルされた極性 ビ ッ ト を順次受信 し、 該 AND ゲー ト は、 その第 1 入力において、 該 D · フ リ ッ プ フ .口 ッ プの Q 出力を受信 し、 その第 2 入力にお 5 て、 該サ ンプルさ れた極性 ビ ッ トその も のを受信す る請求の範囲第 1 3 項記載の回路。
-.
15. —対のアップ Zダウン カ ウ ン タ手段および復 号手段をさ らに設け、 該ア ッ プ Zダウ ン カ ウ ン タ手 段は前記 ANDゲー ト からの出力に よ ってプリ セ ッ ト0 さ れ、 該ア ッ プ Zダウ ン カ ウ ン タ 手段のア ッ プ Zダ ゥ ン 指定入力には各前記のサ ン プルされた極性 ビ ッ ト が入力され、 該復号手段は該アツプ ダウ ン 力 ゥ ン タ手段の出力を受信 して前記第 1 の条件す わ ち I Np — Nn I が 1である条件が発生したこ と を表示5 する出力信号を送出する請求の範囲第 1 4項記載の 回路。
16. —対の第 1 および第 2 の フ リ プ フ ロ ッ プ および AND ゲー ト をさ らに設け、 該第 1 の フ リ ッ プ フ 口 ッ プは前記第 1 の条件の発生 iに よ っ てセ ッ ト0 され、 該第 2 の フ リ ッ プ フ ロ ッ プは該第 1 の条件 の発生以前に発生した同様の第 1 の条件に よ つてセ ッ ト され、 該 AND 一 ト は該第 1 お:よび第 2 の フ リ ッ プ フ ロ ッ ブの両 Q 出力を受信 し、 該 AND ゲー ト4 の出力は前記第 2 の条件の発生を表示する請求の範 囲第 1 4 項記載の回路
¾ ム ひ、 一 OMH
WIPO 、
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