JP4734183B2 - オフセット調整装置 - Google Patents

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Description

本発明は、オフセット調整装置に関する。
アナログ信号に含まれるＤＣオフセットを除去する装置として、オフセット調整装置が用いられている。例えば、特許文献１には、光ディスク装置の光ピックアップから出力される信号からＲＦ信号を生成する回路において、ＲＦ信号のオフセットを除去するためのオフセット調整装置が開示されている。
図１４は、特許文献１に開示された装置と同等のオフセット調整装置の構成を示す図である。オフセット調整装置１００は、オペアンプ１１０、抵抗１１１，１１２、ローパスフィルタ（ＬＰＦ）１１３、Ａ／Ｄコンバータ１１４、電圧制御部１１５、Ｄ／Ａコンバータ１１６、及びＣＰＵ１２０を含んで構成されている。
オフセット調整装置１００に入力される入力信号ＶINは、例えば、光ピックアップから出力される信号である。光ピックアップから出力される信号は微小であるため、オフセット調整装置１００は、抵抗１１１，１１２の抵抗値の比に応じたゲインで入力信号ＶINを増幅した出力信号ＶOを出力する。抵抗１１１の抵抗値をＲ1、抵抗１１２の抵抗値をＲfとすると、オフセット調整装置１００におけるゲインは、Ｒf／Ｒ1と表される。なお、出力信号ＶOの振幅レベルを所定レベルとするため、ＣＰＵ１２０の制御によって抵抗１１２の抵抗値Ｒfが調整されることにより、オフセット調整装置１００のゲインが変更される。
ここで、入力信号ＶINには、光ピックアップの特性等によるオフセットが含まれている。また、オペアンプ１１０によっても、オフセットが発生することとなる。このようにして出力信号ＶOにオフセットが含まれたままにすると、後段の処理に影響を与える可能性がある。そこで、オフセット調整装置１００では、オペアンプ１１０の＋入力端子に印加する電圧を制御することにより、出力信号ＶOに含まれるオフセットを除去している。
オフセット調整装置１００における、オフセットを除去する動作について説明する。まず、ＬＰＦ１１３により、出力信号ＶOのＤＣレベルが検出される。検出されたＤＣレベルは、Ａ／Ｄコンバータ１１４によってデジタル信号に変換され、電圧制御部１１５に入力される。電圧制御部１１５は、ＣＰＵ１２０の制御により、出力信号ＶOのオフセットが除去されるように、オペアンプ１１０の＋入力端子に印加される電圧を制御するための制御データを、一段階大きく又は小さくして出力する。Ｄ／Ａコンバータ１１６は、電圧制御部１１５から出力される制御データをアナログ変換した電圧ＶDAを生成し、オペアンプ１１０の＋入力端子に印加する。そして、電圧制御部１１５は、出力信号ＶOのオフセットが除去されるまで、つまり、出力信号ＶOのＤＣレベルが所定の目標レベルとなるまで、制御データの変更を繰り返し実行する。
特開２００４−３４８９０８号公報
ここで、オフセット調整装置１００においては、次式（１）の関係が成立する。
Figure 0004734183
そして、式（１）より、出力信号ＶOは、次式（２）に示す通りとなる。
Figure 0004734183
したがって、電圧ＶDAの変化量ΔＶDAに対する出力信号ＶOの変化量ΔＶOは、次式（３）により表されるようになる。
Figure 0004734183
ここで、式（３）に含まれるＲf／Ｒ1は、オフセット調整装置１００におけるゲインを示すものである。つまり、オフセット調整装置１００のゲインが大きいとΔＶOが大きくなり、オフセット調整装置１００のゲインが小さいとΔＶOが小さくなる。換言すると、オフセット調整装置１００におけるオフセット調整精度が、ゲインによって変動することとなる。
図１５は、オフセット調整装置１００のゲインに応じた出力信号ＶOのオフセット調整過程の一例を示す図である。時刻Ｔ１にオフセットの調整が開始され、電圧制御部１１５の制御によって、電圧ＶDAが段階的に小さくなっていったとする。そして、電圧ＶDAが一段階小さくなったときの電圧ＶOのＤＣレベルの変化量は、前述したように、オフセット調整装置１００のゲイン（Ｒf／Ｒ1）に応じて変化する。そのため、オフセット調整装置１００のゲイン（Ｒf／Ｒ1）が大きい場合には、オフセットの調整精度が悪くなってしまう。その結果、出力信号ＶOのＤＣレベルと目標レベルＶREFとの差が大きくなり、オフセットの調整結果も悪くなる可能性がある。
また、式（２）より、出力信号ＶOのオフセットを除去する条件として、次式（４）が導かれる。
Figure 0004734183
ここで、オフセット調整装置１００におけるゲイン（Ｒf／Ｒ1）をＧと表すと、出力信号ＶOのオフセットを除去する条件は、次式（５）のように表すことができる。
Figure 0004734183
そして、電圧ＶDAのダイナミックレンジを−Ａ≦ＶDA≦Ａとすると、出力信号ＶOのオフセットを除去可能な入力信号ＶINの範囲を示すオフセット調整許容範囲は、次式（６）に示される通りとなる。
Figure 0004734183
この式（６）から明らかなように、ゲインＧが大きくなるに連れて、オフセット調整装置１００における入力オフセット調整許容範囲は、小さくなってしまう。したがって、オフセット調整装置１００では、ゲインを大きくすると、出力信号ＶOのオフセットを除去できない可能性がある。
本発明は上記課題を鑑みてなされたものであり、オフセット調整精度及びオフセット調整許容範囲がゲインによらず制御可能なオフセット調整装置を提供することを目的とする。
上記目的を達成するため、本発明のオフセット調整装置は、一方の入力端子に第１抵抗を介して入力信号が入力され、他方の入力端子に参照電圧が印加され、前記一方の入力端子と前記出力端子との間に第２抵抗が接続されるオペアンプの前記出力端子から出力される出力信号のオフセットを調整するオフセット調整装置であって、一端に前記オフセットを調整するための調整電圧が印加され、他端が前記オペアンプの前記一方の入力端子と接続され、抵抗値を調整可能な調整抵抗と、前記オフセットを除去すべく、前記出力信号のＤＣレベルに基づいて前記調整抵抗に印加される前記調整電圧を制御する制御部と、前記出力信号の振幅レベルを所定のレベルとすべく前記第２抵抗の抵抗値を調整するとともに、前記第２抵抗の抵抗値と前記調整抵抗の抵抗値との比率を所定の値とすべく前記調整抵抗の抵抗値を調整するゲイン調整部と、を備えることとする。
また、前記制御部は、前記出力信号を増幅して出力する増幅回路から出力される増幅された出力信号のオフセットを除去すべく、前記増幅回路から出力される前記出力信号のＤＣレベルに基づいて、前記調整抵抗に印加される前記調整電圧を制御することとしてもよい。
また、前記制御部は、前記出力信号のＤＣレベルに基づいて、前記出力信号のオフセットを除去可能な調整電圧の目標レベルを算出する算出部と、前記調整抵抗に印加される前記調整電圧を、前記算出部によって算出された前記目標レベルに調整する調整部と、を含んで構成されることとすることもできる。
さらに、前記制御部は、前記出力信号のＤＣレベルを平均化して出力する平均化部を更に含んで構成され、前記算出部は、前記平均化部から出力される平均化された前記出力信号のＤＣレベルに基づいて、前記出力信号のオフセットを除去可能な調整電圧の目標レベルを算出することとしてもよい。
また、前記調整部は、前記調整抵抗に印加される前記調整電圧を、前記算出部によって算出された前記目標レベルまで段階的に変更することとしてもよい。
また、前記オフセット調整装置は、前記出力信号のオフセットを除去すべく、前記出力信号のＤＣレベルに基づいて前記調整抵抗の抵抗値を調整する調整範囲制御部を更に備えることとしてもよい。
オフセット調整精度及びオフセット調整許容範囲がゲインによらず制御可能なオフセット調整装置を提供することができる。
＝＝第１実施形態＝＝
図１は、本発明の第１実施形態におけるオフセット調整装置の構成を示す図である。オフセット調整装置１Ａは、オペアンプ１０、抵抗１１〜１３、ローパスフィルタ（ＬＰＦ）１４、Ａ／Ｄコンバータ１５、電圧制御部１６、Ｄ／Ａコンバータ１７、及びＣＰＵ（Central Processing Unit）２０を含んで構成されている。
オペアンプ１０は、入力信号ＶINを増幅して出力信号ＶOを出力するための回路である。入力信号ＶINは、例えば、光ディスク装置の光ピックアップから出力される微小レベルの信号等である。オペアンプ１０の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗１１を介して入力信号ＶINが入力されている。
抵抗１１（第１抵抗）は、一端に入力信号ＶINが入力され、他端がオペアンプ１０の−入力端子と接続されている。抵抗１２（第２抵抗）は、一端がオペアンプ１０の−入力端子と接続され、他端がオペアンプ１０の出力端子と接続されている。抵抗１３（調整抵抗）は、一端にＤ／Ａコンバータ１７から出力される調整電圧ＶDAが印加され、他端がオペアンプ１０の−入力端子と接続されている。ここでは、抵抗１１の抵抗値をＲ1、抵抗１２の抵抗値をＲf、抵抗１３の抵抗値をＲDAと表すこととする。なお、抵抗１２，１３は可変抵抗であり、抵抗値Ｒf及び抵抗値ＲDAはＣＰＵ２０の制御によって調整可能である。
ＬＰＦ１４は、出力信号ＶOのＤＣレベル（直流成分の信号レベル）を出力する直流成分出力回路を構成している。
Ａ／Ｄコンバータ１５は、ＬＰＦ１４から出力されるＤＣレベルをデジタル信号に変換して出力する。
電圧制御部１６は、Ａ／Ｄコンバータ１５から出力されるデジタル信号に基づいて、出力信号ＶOのＤＣオフセットが除去される条件である、出力信号ＶOのＤＣレベルが所定レベル（ＶREF）となる調整電圧ＶDAの目標レベルを算出する。そして、電圧制御部１６は、調整電圧ＶDAを目標レベルとするための制御データをＤ／Ａコンバータ１７に出力する。
Ｄ／Ａコンバータ１７は、電圧制御部１６から出力される制御データをアナログ変換した調整電圧ＶDAを出力する。
ＣＰＵ２０は、メモリ（不図示）に格納されたプログラムを実行することにより、抵抗１２，１３の抵抗値の調整や、電圧制御部１６における処理の制御等を行う。
なお、オフセット調整装置１ＡにおけるＬＰＦ１４、Ａ／Ｄコンバータ１５、電圧制御部１６、Ｄ／Ａコンバータ１７、及びＣＰＵ２０が本発明の制御部に相当する。また、ＣＰＵ２０が、本発明のゲイン調整部及び調整範囲制御部に相当する。
このようなオフセット調整装置１Ａにおいては、次式（７）の関係が成立する。
Figure 0004734183
そして、式（７）より、出力信号ＶOは、次式（８）に示す通りとなる。
Figure 0004734183
さらに、ＶREFを基準として、ＶIN＝ＶREF＋α、ＶDA＝ＶREF＋βとすると、出力信号ＶOは、次式（９）で表すことができる。
Figure 0004734183
したがって、出力信号ＶOのオフセットを除去するための条件、つまり、出力信号ＶOのＤＣレベルを所定レベルＶREFとするための条件は、次式（１０）で示すものとなる。
Figure 0004734183
ここで、（Ｒf／Ｒ1）αは、Ａ／Ｄコンバータ１５から出力される出力信号ＶOのＤＣレベルである。つまり、電圧制御部１６は、式（１０）に基づいて、調整電圧ＶDA（＝β＋ＶREF）の目標レベルを算出することができる。
図２は、電圧制御部１６の構成例を示すブロック図である。電圧制御部１６は、平均化部３０、算出部３１、メモリ３２、及びフェードイン処理部３３（調整部）を備えている。
平均化部３０は、Ａ／Ｄコンバータ１５から出力される、ＤＣレベルを示すデジタル信号を平均化して出力する。平均化部は、例えば、ＣＰＵ２０の制御により動作するＦＩＲフィルタ等のデジタルフィルタを用いて構成することができる。
算出部３１は、平均化部３０から出力される出力信号ＶOのＤＣレベルに基づいて、出力信号ＶOのＤＣレベルが所定レベル（ＶREF）となる調整電圧ＶDAの目標レベルを算出し、目標レベルを示すデータをメモリ３２に格納する。
メモリ３２は、ＲＡＭ（Random Access Memory）等の書き込み可能な記憶領域であり、算出部３１によって算出されたデータが記憶される。
フェードイン処理部３３は、ＣＰＵ２０の制御により、調整電圧ＶDAが段階的に目標レベルに近づくように、Ｄ／Ａコンバータ１７に出力する制御データを、メモリ３２に格納されたデータに段階的に近づけていく。フェードイン処理部３３は、例えば、カウンタを用いて構成することができる。この場合、フェードイン処理部３３は、制御データとして出力されるカウンタ値を、メモリ３２に格納されたデータによって示される値までカウントダウンまたはカウントアップしていくことにより、調整電圧ＶDAを段階的に目標レベルに近づけることができる。
なお、平均化部３０、算出部３１、及びフェードイン処理部３３は、ハードウェアに限らず、ソフトウェア処理により実現することも可能である。例えば、ＣＰＵ２０又はその他のプロセッサ（不図示）が、メモリ（不図示）に格納されたプログラムを実行することにより、平均化部３０、算出部３１、及びフェードイン処理部３３の各機能を実現することとしてもよい。
次に、オフセット調整装置１Ａの動作について説明する。まず、ＣＰＵ２０は、出力信号ＶOの振幅レベルを所定レベルとするために、抵抗１２の抵抗値Ｒfを調整して入力信号ＶINに対するゲイン（Ｒf／Ｒ1）を変更する。ここで、式（８）より、オフセット調整装置１Ａにおける、調整電圧ＶDAの変化量ΔＶDAに対する出力信号ＶOの変化量ΔＶOは、次式（１１）に表されるようになる。
Figure 0004734183
式（１１）より、オフセット調整装置１Ａにおけるオフセット調整精度は、Ｒf／ＲDAに依存していることがわかる。つまり、オフセット調整装置１Ａにおいては、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず、抵抗１３の抵抗値ＲDAによってオフセット調整精度を制御することができる。そこで、ＣＰＵ２０は、Ｒf／ＲDAが所定の値となるように、抵抗値Ｒfの変動に合わせて、抵抗１３の抵抗値ＲDAを調整する。これにより、オフセット調整装置１Ａにおけるオフセット調整精度は、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず固定となる。
また、出力信号ＶOのオフセットを除去するための条件を示す式（１０）より、次式（１２）が導かれる。
Figure 0004734183
よって、β（＝ＶDA−ＶREF）の可変範囲を−Ａ≦β≦Ａとすると、α（＝ＶIN−ＶREF）の可変範囲は、次式（１３）で示す通りとなる。
Figure 0004734183
つまり、オフセット調整装置１Ａにおける、出力信号ＶOのオフセットを除去可能な入力信号ＶINの範囲を示すオフセット調整許容範囲は、抵抗１３の抵抗値ＲDAによって制御することができる。ただし、入力オフセット調整許容範囲は、抵抗値ＲDAが大きくなるにつれて狭くなる。一方、式（１１）に示されるように、抵抗値ＲDAが大きくなるにつれてオフセット調整精度は良くなる。したがって、オフセット調整装置１Ａでは、入力オフセット調整許容範囲を考慮した上で、オフセット調整精度、つまり、Ｒf／ＲDAの比率が決定される。
ＣＰＵ２０によって抵抗値Ｒfおよび抵抗値ＲDAの調整が行われると、電圧制御部１６は、オフセット調整処理を開始する。図３は、オフセット調整処理の一例を示すフローチャートである。まず、平均化部３０が、Ａ／Ｄコンバータ１５から出力される、出力信号ＶOのＤＣレベルを示すデジタル信号を平均化して出力する（Ｓ３０１）。そして、算出部３１は、平均化部３０から出力される平均化されたＤＣレベルをもとに、出力信号ＶOのＤＣレベルを所定レベル（ＶREF）とするための調整電圧ＶDAの目標レベルを算出し（Ｓ３０２）、算出した目標レベルを示すデータをメモリ３２に格納する（Ｓ３０３）。
データがメモリ３２に格納されると、フェードイン処理部３３は、Ｄ／Ａコンバータ１７に出力している制御データがメモリ３２に格納されたデータ（メモリデータ）と等しいかどうかチェックする（Ｓ３０４）。つまり、フェードイン処理部３３は、調整電圧ＶDAが目標レベルであるかどうかをチェックしている。制御データがメモリ３２に格納されたデータと等しい場合（Ｓ３０４：Ｙ）、フェードイン処理部３３は、出力している制御データをそのまま保持し（Ｓ３０５）、処理を終了する。一方、制御データがメモリ３２に格納されたデータと異なる場合（Ｓ３０４：Ｎ）、フェードイン処理部３３は、制御データがメモリ３２に格納されたデータとなるまで、制御データをメモリ３２に格納されたデータに段階的に近づけて行く（Ｓ３０６）。そして、制御データがメモリ３２に格納されたデータになると、フェードイン処理部３３は、出力している制御データを保持し（Ｓ３０５）、処理を終了する。
図４は、オフセット調整装置１Ａにおける、出力信号ＶOのオフセット調整過程の一例を示す図である。時刻Ｔ１に、電圧制御部１６の平均化部３０及び算出部３１による調整電圧ＶDAの目標レベル算出が開始されたとする。そして、時刻Ｔ２に、調整電圧ＶDAの目標レベル算出の算出が終了すると、フェードイン処理部３３によって、調整電圧ＶDAが目標レベルに向かって段階的に変更されていく。これに伴って、出力信号ＶOのＤＣレベルも段階的に変化していく。その後、時刻Ｔ３に、調整電圧ＶDAが目標レベルになると、出力信号ＶOのＤＣレベルが所定レベル（ＶREF）となり、出力信号ＶOのＤＣオフセットが除去された状態となる。
このように、オフセット調整装置１Ａでは、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらずオフセット調整精度及びオフセット調整許容範囲を制御することができる。そして、抵抗１２の抵抗値Ｒfの変更に連動してＲf／ＲDAの比率が所定の値となるように制御されることにより、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず、オフセット調整精度を固定とすることができる。
また、オフセット調整装置１Ａの電圧制御部１６では、平均化部３０によって出力信号ＶOのＤＣレベルの平均化が行われている。そのため、ノイズ等による出力信号ＶOのＤＣレベルのぶれを抑制することができる。
また、オフセット調整装置１Ａの電圧制御部１６では、フェードイン処理部３３によって調整電圧ＶDAが目標レベルまで段階的に変更される。これにより、出力信号ＶOのＤＣレベルの急激な変化を抑制することができる。
＝＝第２実施形態＝＝
図５は、本発明の第２実施形態におけるオフセット調整装置の構成を示す図である。オフセット調整装置１Ｂは、抵抗１２の抵抗値Ｒfが固定、抵抗１１の抵抗値Ｒ1が可変となっている以外は、第１実施形態のオフセット調整装置１Ａと同様の構成となっている。
オフセット調整装置１Ｂでは、ＣＰＵ２０によって抵抗１１の抵抗値Ｒ1が調整されることにより、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）が変更される。オフセット調整装置１Ｂにおける、調整電圧ＶDAの変化量ΔＶDAに対する出力信号ＶOの変化量ΔＶOは、式（１１）に示した通りである。したがって、オフセット調整装置１Ｂでのオフセット調整精度は、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず変動しない。換言すると、オフセット調整装置１Ｂでは、抵抗１３の抵抗値ＲDAを調整することにより、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず、オフセット調整精度及びオフセット調整許容範囲を制御することができる。
＝＝第３実施形態＝＝
図６は、本発明の第３実施形態におけるオフセット調整装置の構成を示す図である。オフセット調整装置１Ｃは、第１実施形態のオフセット調整装置１Ａの構成要素に加え、オペアンプ４０及び抵抗４１，４２を備えている。
オペアンプ４０（増幅回路）は、オペアンプ１０から出力される信号Ｖ1をさらに増幅して出力信号Ｖ0を出力するための回路である。オペアンプ４０の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗４１を介して信号Ｖ1が入力されている。
抵抗４１は、一端がオペアンプ１０の出力端子と接続され、他端がオペアンプ４０の−入力端子と接続されている。抵抗４２は、一端がオペアンプ４０の−入力端子と接続され、他端がオペアンプ４０の出力端子と接続されている。ここでは、抵抗４１の抵抗値をＲ2、抵抗４２の抵抗値をＲf2と表すこととする。なお、抵抗４１，４２の抵抗値は固定であり、オペアンプ４０によるゲイン（Ｒf2／Ｒ2）も固定であることとする。
そして、オフセット調整装置１Ｃでは、ＬＰＦ１４が、オペアンプ４０から出力される出力信号ＶOのＤＣレベルを出力する構成となっている。
このようなオフセット調整装置１Ｃにおける、オペアンプ１０から出力される信号Ｖ1は、式（８）より、次式（１４）に示す通りとなる。
Figure 0004734183
また、オフセット調整装置１Ｃでは、次式（１５）の関係が成立する。
Figure 0004734183
そして、式（１５）より、信号Ｖ1は次式（１６）のように表すことができる。
Figure 0004734183
よって、式（１４）及び（１６）より、次式（１７）が導かれる。
Figure 0004734183
したがって、出力信号ＶOは、次式（１８）により示される。
Figure 0004734183
さらに、ＶREFを基準として、ＶIN＝ＶREF＋α、ＶDA＝ＶREF＋βとすると、出力信号ＶOは、次式（１９）で表すことができる。
Figure 0004734183
したがって、出力信号ＶOのオフセットを除去するための条件、つまり、出力信号ＶOのＤＣレベルを所定レベルＶREFとするための条件は、次式（２０）で示すものとなる。
Figure 0004734183
ここで、（Ｒf2／Ｒ2）・（Ｒf／Ｒ1）αは、Ａ／Ｄコンバータ１５から出力される出力信号ＶOのＤＣレベルである。つまり、電圧制御部１６は、式（２０）に基づいて、調整電圧ＶDA（＝β＋ＶREF）の目標レベルを算出することができる。
また、式（１８）より、オフセット調整装置１Ｃにおける、調整電圧ＶDAの変化量ΔＶDAに対する出力信号ＶOの変化量ΔＶOは、次式（２１）に表されるようになる。
Figure 0004734183
ゲイン（Ｒf2／Ｒ2）は固定であるから、式（２１）より、オフセット調整装置１Ｃにおけるオフセット調整精度は、Ｒf／ＲDAに依存していることがわかる。つまり、オフセット調整装置１Ｃにおいては、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず、抵抗１３の抵抗値ＲDAによって制御することができる。そこで、ＣＰＵ２０は、Ｒf／ＲDAが所定の値となるように、抵抗値Ｒfの変動に合わせて、抵抗１３の抵抗値ＲDAを調整する。これにより、オフセット調整装置１Ｃにおけるオフセット調整精度は、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず固定となる。
また、出力信号ＶOのオフセットを除去するための条件を示す式（２０）より、次式（２２）が導かれる。
Figure 0004734183
よって、β（＝ＶDA−ＶREF）の可変範囲を−Ａ≦β≦Ａとすると、α（＝ＶIN−ＶREF）の可変範囲は、次式（２３）で示す通りとなる。
Figure 0004734183
つまり、オフセット調整装置１Ｃにおける、出力信号ＶOのオフセットを除去可能な入力信号ＶINの範囲を示すオフセット調整許容範囲は、抵抗１３の抵抗値ＲDAによって制御することができる。ただし、入力オフセット調整許容範囲は、抵抗値ＲDAが大きくなるにつれて狭くなる。一方、式（２１）に示されるように、抵抗値ＲDAが大きくなるにつれてオフセット調整精度は良くなる。そこで、入力オフセット調整許容範囲が考慮された上で、オフセット調整精度、つまり、Ｒf／ＲDAの比率が決定される。
このように、オフセット調整装置１Ｃでは、第１実施形態のオフセット調整装置１Ａと同様に、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらずオフセット調整精度及びオフセット調整許容範囲を制御することができる。そして、抵抗１２の抵抗値Ｒfの変更に連動してＲf／ＲDAの比率が所定の値となるように制御されることにより、入力信号ＶINに対するゲイン（Ｒf／Ｒ1）によらず、オフセット調整精度を固定とすることができる。
＝＝適用例＝＝
次に、本実施形態のオフセット調整装置の適用例について説明する。図７は、光ディスク装置の構成例を示すブロック図である。光ディスク装置５０は、光ピックアップ５１、ＣＰＵ５２、ＲＦ信号処理回路５３、及びＤＳＰ（Digital Signal Processor）５５を含んで構成されている。また、ＲＦ信号処理回路５３は、ＲＦ信号生成回路６０及びエラー信号生成回路６１を含んで構成され、ＤＳＰ５５は、デコード処理回路６２及びサーボ処理回路６４を含んで構成されている。
光ピックアップ５１は、ＣＤやＤＶＤ等の光ディスクにビームを照射して得られる信号を出力する。ＲＦ信号処理回路５３は、ＣＰＵ５２の制御により、光ピックアップから出力される信号に基づいて、音声等を再生するためのＲＦ（Radio Frequency）信号、及び、サーボ処理に用いられるＦＥ（Focusing Error）信号及びＴＥ（Tracking Error）信号を生成して出力する。ＤＳＰ５５のデコード処理回路６２は、ＲＦ信号処理回路５３のＲＦ信号生成回路６０から出力されるＲＦ信号に対して、復調処理や音響処理等を施して出力する。そして、デコード処理回路６２から出力された信号は、最終的にはスピーカ６５から音声として出力される。また、ＤＳＰ５５のサーボ処理回路６４は、ＲＦ信号処理回路５３のエラー信号生成回路６１から出力されるＦＥ信号及びＴＥ信号に基づいて、フォーカシングサーボやトラッキングサーボ等の制御を行う。
このような光ディスク装置５０のＲＦ信号生成回路６０及びエラー信号生成回路６１において、本実施形態のオフセット調整装置を適用することができる。図８は、ＲＦ信号生成回路６０の構成例を示す図である。ＲＦ信号生成回路６０は、オペアンプ１０Ａ，４０Ａ、抵抗６６〜６９，１２Ａ，１３Ａ，４１Ａ，４２Ａ、ＬＰＦ１４Ａ、Ａ／Ｄコンバータ１５Ａ、電圧制御部１６Ａ、及びＤ／Ａコンバータ１７Ａを備えている。
このＲＦ信号生成回路６０は、第３実施形態のオフセット調整装置１Ｃを適用した構成となっている。つまり、オペアンプ１０Ａ，４０Ａは、オフセット調整装置１Ｃのオペアンプ１０，４０に相当し、ＬＰＦ１４Ａ、Ａ／Ｄコンバータ１５Ａ、電圧制御部１６Ａ、及びＤ／Ａコンバータ１７Ａは、オフセット調整装置１ＣのＬＰＦ１４、Ａ／Ｄコンバータ１５、電圧制御部１６、及びＤ／Ａコンバータ１７に相当する。また、抵抗６６〜６９は、オフセット調整装置１Ｃの抵抗１１に相当し、抵抗１２Ａ，１３Ａ，４１Ａ，４２Ａは、オフセット調整装置１Ｃの１２，１３，４１，４２に相当する。
抵抗６６の一端には、光ピックアップ５１から出力される信号Ａが入力され、抵抗６７の一端には、光ピックアップ５１から出力される信号Ｂが入力され、抵抗６８の一端には、光ピックアップ５１から出力される信号Ｃが入力され、抵抗６９の一端には、光ピックアップ５１から出力される信号Ｄが入力されている。そして、信号Ａ〜Ｄを加算・増幅して得られる出力信号ＶOがＲＦ信号となっている。
このようなＲＦ信号生成回路６０では、第３実施形態において示したように、オペアンプ１０Ａのゲインによらず、抵抗１３Ａの抵抗値ＲDAにより、オフセット調整精度及びオフセット調整許容範囲を制御することができる。そして、抵抗１２Ａの抵抗値Ｒfの変更に連動してＲf／ＲDAの比率が所定の値となるように制御されることにより、ＡＣゲインによらず、オフセット調整精度を固定とすることができる。
図９は、エラー信号生成回路６１の一つであるＦＥ信号生成回路の構成例を示す図である。ＦＥ信号生成回路６１Ａは、オペアンプ１０Ｂ、抵抗１１Ｂ〜１３Ｂ、ＬＰＦ１４Ｂ、Ａ／Ｄコンバータ１５Ｂ、電圧制御部１６Ｂ、及びＤ／Ａコンバータ１７Ｂを備えている。さらに、ＦＥ信号生成回路６１Ａは、オペアンプ７０，７１、抵抗７２〜７９を備えている。このＦＥ信号生成回路６１Ａは、第１実施形態のオフセット調整装置１Ａを応用した構成となっている。ここで、オペアンプ１０Ｂは、オフセット調整装置１Ａのオペアンプ１０に相当し、抵抗１１Ｂ〜１３Ｂ、ＬＰＦ１４Ｂ、Ａ／Ｄコンバータ１５Ｂ、電圧制御部１６Ｂ、及びＤ／Ａコンバータ１７Ｂは、オフセット調整装置１Ａの抵抗１１〜１３、ＬＰＦ１４、Ａ／Ｄコンバータ１５、電圧制御部１６、及びＤ／Ａコンバータ１７に相当する。
オペアンプ７０は、光ピックアップ５１から出力される信号Ａ，Ｃを加算・増幅した信号ＶACを出力するための回路である。オペアンプ７０の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗７２，７３を介して入力信号Ａ，Ｃが入力されている。
抵抗７２は、一端に光ピックアップ５１から出力される信号Ａが入力され、他端がオペアンプ７０の−入力端子と接続されている。抵抗７３は、一端に光ピックアップ５１から出力される信号Ｂが入力され、他端がオペアンプ７０の−入力端子と接続されている。抵抗７６は、一端がオペアンプ７０の−入力端子と接続され、他端がオペアンプ７０の出力端子と接続されている。なお、抵抗７６は可変抵抗であり、信号ＶACの振幅レベルが所定のレベルとなるように、抵抗７６の抵抗値ＲfはＣＰＵ５２の制御によって調整される。
オペアンプ７１は、光ピックアップ５１から出力される信号Ｂ，Ｄを加算・増幅した信号ＶBDを出力するための回路である。オペアンプ７１の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗７４，７５を介して入力信号Ｂ，Ｄが入力されている。
抵抗７４は、一端に光ピックアップ５１から出力される信号Ｂが入力され、他端がオペアンプ７１の−入力端子と接続されている。抵抗７５は、一端に光ピックアップ５１から出力される信号Ｄが入力され、他端がオペアンプ７１の−入力端子と接続されている。抵抗７７は、一端がオペアンプ７１の−入力端子と接続され、他端がオペアンプ７１の出力端子と接続されている。なお、抵抗７７は可変抵抗であり、信号ＶBDの振幅レベルが所定のレベルとなるように、抵抗７７の抵抗値ＲfはＣＰＵ５２の制御によって調整される。
そして、オペアンプ７０から出力される信号ＶACは、抵抗１１Ｂを介してオペアンプ１０Ｂの−入力端子に印加され、オペアンプ７１から出力される信号ＶBDは、抵抗７８を介してオペアンプ１０Ｂの＋入力端子に印加されている。
抵抗７８は、一端がオペアンプ７１の出力端子と接続され、他端がオペアンプ１０Ｂの＋入力端子と接続されている。抵抗７９は、一端に所定の参照電圧ＶREFが印加され、他端がオペアンプ１０Ｂの＋入力端子と接続されている。なお、抵抗１１Ｂ，１２Ｂ，７８，７９の抵抗値は全て同じであり、オペアンプ１０Ｂは引き算回路を構成している。つまり、オペアンプ１０Ｂから出力される出力信号ＶOは、（Ａ＋Ｃ）−（Ｂ＋Ｄ）を増幅したＦＥ信号となっている。
ここで、抵抗１１Ｂ，１２Ｂ，７８，７９の抵抗値をＲ、オペアンプ１０Ｂの＋入力端子に印加される電圧をＶS（参照電圧）とすると、ＦＥ信号生成回路６１Ａにおいては、次式（２４）の関係が成立する。
Figure 0004734183
そして、式（２４）より、出力信号ＶOは、次式（２５）に示す通りとなる。
Figure 0004734183
また、ＦＥ信号生成回路６１Ａにおいては、次式（２６）の関係も成立する。
Figure 0004734183
式（２６）よりＶS＝（１／２）（ＶBD＋ＶREF）となり、これを式（２５）に代入することにより、出力信号ＶOは次式（２７）のように表される。
Figure 0004734183
よって、出力信号ＶOのオフセットを除去するための条件、つまり、出力信号ＶOのＤＣレベルをＶREFとするための条件は、ＶAC＝ＶREF＋α、ＶBD＝ＶREF＋β、ＶDA＝ＶREF＋γとすると、次式（２８）で示すものとなる。
Figure 0004734183
したがって、電圧制御部１６Ｂは、式（２８）に基づいて、出力信号ＶOのオフセットを除去する（出力信号ＶO＝ＶREF）ための調整電圧ＶDAの目標レベルを算出することができる。
また、式（２７）より、ＦＥ信号生成回路６１Ａにおける、調整電圧ＶDAの変化量ΔＶDAに対する出力信号ＶOの変化量ΔＶOは、次式（２９）に表されるようになる。
Figure 0004734183
式（２９）より、ＦＥ信号生成回路６１Ａにおけるオフセット調整精度は、Ｒ／ＲDAに依存していることがわかる。つまり、ＦＥ信号生成回路６１Ａにおいては、抵抗１３Ｂの抵抗値ＲDAによってオフセット調整精度を制御することができる。そして、抵抗値Ｒは固定であるため、抵抗１３Ｂの抵抗値ＲDAを固定とすることにより、オフセット調整精度を固定とすることができる。また、オフセット調整許容範囲についても、抵抗１３Ｂの抵抗値ＲDAによって制御することができる。
図１０は、エラー信号生成回路６１の一つであるＴＥ信号生成回路の構成例を示す図である。ＴＥ信号生成回路６１Ｂは、オペアンプ１０Ｃ、抵抗１１Ｃ〜１３Ｃ、ＬＰＦ１４Ｃ、Ａ／Ｄコンバータ１５Ｃ、電圧制御部１６Ｃ、及びＤ／Ａコンバータ１７Ｃを備えている。さらに、ＴＥ信号生成回路６１Ｂは、オペアンプ８０，８１、抵抗８２〜８７を備えている。このＴＥ信号生成回路６１Ｂは、ＦＥ信号生成回路６１Ａと同様の構成となっている。
オペアンプ８０は、光ピックアップ５１から出力される信号Ｅを増幅した信号ＶEを出力するための回路である。オペアンプ８０の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗８２を介して入力信号Ｅが入力されている。
抵抗８２は、一端に光ピックアップ５１から出力される信号Ｅが入力され、他端がオペアンプ８０の−入力端子と接続されている。抵抗８４は、一端がオペアンプ８０の−入力端子と接続され、他端がオペアンプ８０の出力端子と接続されている。なお、抵抗８４は可変抵抗であり、信号ＶEの振幅レベルが所定のレベルとなるように、抵抗８４の抵抗値ＲfはＣＰＵ５２の制御によって調整される。
オペアンプ８１は、光ピックアップ５１から出力される信号Ｆを増幅した信号ＶFを出力するための回路である。オペアンプ８１の＋入力端子には、所定の参照電圧ＶREFが印加され、−入力端子には、抵抗８３を介して入力信号Ｆが入力されている。
抵抗８３は、一端に光ピックアップ５１から出力される信号Ｆが入力され、他端がオペアンプ８１の−入力端子と接続されている。抵抗８５は、一端がオペアンプ８１の−入力端子と接続され、他端がオペアンプ８１の出力端子と接続されている。なお、抵抗８５は可変抵抗であり、信号ＶFの振幅レベルが所定のレベルとなるように、抵抗８５の抵抗値ＲfはＣＰＵ５２の制御によって調整される。
そして、オペアンプ８０から出力される信号ＶEは、抵抗１１Ｃを介してオペアンプ１０Ｃの−入力端子に印加され、オペアンプ８１から出力される信号ＶFは、抵抗８６を介してオペアンプ１０Ｃの＋入力端子に印加されている。
抵抗８６は、一端がオペアンプ８１の出力端子と接続され、他端がオペアンプ１０Ｃの＋入力端子と接続されている。抵抗８７は、一端に所定の参照電圧ＶREFが印加され、他端がオペアンプ１０Ｃの＋入力端子と接続されている。なお、抵抗１１Ｃ，１２Ｃ，８６，８７の抵抗値は全て同じであり、オペアンプ１０Ｃは引き算回路となっている。つまり、オペアンプ１０Ｃから出力される出力信号ＶOは、Ｅ−Ｆを増幅したＴＥ信号となっている。
このようなＴＥ信号生成回路６１Ｂでは、ＦＥ信号生成回路６１ＡにおけるＶACがＶEとなり、ＦＥ信号生成回路６１ＡにおけるＶBDがＶFとなっている。したがって、ＴＥ信号生成回路６１Ｂにおけるオフセット調整精度も、Ｒ／ＲDAに依存していること言うことができる。つまり、ＴＥ信号生成回路６１Ｂにおいては、抵抗１３Ｃの抵抗値ＲDAによってオフセット調整精度を制御することができる。そして、抵抗１２Ｃの抵抗値Ｒは固定であるため、抵抗１３Ｃの抵抗値ＲDAを固定とすることにより、オフセット調整精度を固定とすることができる。また、オフセット調整許容範囲についても、抵抗１３Ｃの抵抗値ＲDAによって制御することができる。
＝＝自動制御＝＝
次に、光ディスク装置５０における、ＲＦ信号生成回路６０のオフセット調整及びゲイン調整を行う処理について説明する。図１１は、光ディスク装置５０におけるオフセット調整処理及びゲイン調整処理の全体の流れを示すフローチャートである。まず、ＣＰＵ５２は、ＲＦ信号生成回路６０における抵抗１２Ａの抵抗値Ｒf及び抵抗１３Ａの抵抗値ＲDAを初期値に調整する（Ｓ１１０１）。そして、ＣＰＵ５２は、電圧制御部１６Ａを制御することにより出力信号ＶO（ＲＦ信号）のオフセット（回路内部のオフセット）を調整するオフセット調整処理を実行する（Ｓ１１０２）。オフセット調整処理が行われた後に、光ディスク装置５０は光ディスクを回転させ、光ピックアップ５１から信号が出力される（Ｓ１１０３）。光ピックアップ５１からの信号にはＤＣオフセットが含まれているため、ＣＰＵ５２は、再度、オフセット調整処理を実行する（Ｓ１１０４）。その後、ＣＰＵ５２は、出力信号ＶOの振幅レベルを所定レベルとするため、ゲイン調整処理を実行する（Ｓ１１０５）。さらに、ＣＰＵ５２は、ゲインの変動に伴って発生するＤＣオフセットに対して、再度、オフセット調整処理を実行する（Ｓ１１０６）。
図１２は、オフセット調整処理（Ｓ１１０２，Ｓ１１０４，Ｓ１１０６）の詳細を示すフローチャートである。まず、ＣＰＵ５２は、Ａ／Ｄコンバータ１５Ａから出力されるデジタル信号によって、出力信号ＶOのＤＣレベルを検出する（Ｓ１２０１）。また、平均化部３０が、Ａ／Ｄコンバータ１５から出力される、出力信号ＶOのＤＣレベルを示すデジタル信号を平均化して出力する（Ｓ１２０２）。そして、ＣＰＵ５２は、平均化されたＤＣレベルがオフセット調整許容範囲にあるかどうかを確認する（Ｓ１２０３）。オフセット調整許容範囲にない場合（Ｓ１２０３：Ｎ）、ＣＰＵ５２は、オフセット調整許容範囲となるように、抵抗１３Ａの抵抗値ＲDAを調整し、抵抗１２Ａの抵抗値Ｒfとの比率を変更する（Ｓ１２０４）。つまり、オフセット調整許容範囲にない場合には、抵抗値ＲDAを小さくすることにより、オフセット調整許容範囲が拡大される。その後の処理（Ｓ１２０５〜Ｓ１２０９）は、前述した処理（Ｓ３０２〜Ｓ３０６）と同様であり、出力信号ＶOのオフセットが除去される。
図１３は、ゲイン調整処理（Ｓ１１０５）の詳細を示すフローチャートである。まず、ＣＰＵ５２は、出力信号ＶOの振幅レベルを検出する（Ｓ１３０１）。ＣＰＵ５２は、検出された出力信号ＶOの振幅レベルに基づいて、出力信号ＶOの振幅レベルを所定レベルとするためのゲインを算出する（Ｓ１３０２）。そして、ＣＰＵ５２は、算出されたゲインとなるように抵抗１２Ａの抵抗値Ｒfを変更し、抵抗値Ｒfの変更に連動して抵抗１３Ａの抵抗値ＲDAも変更する（Ｓ１３０４）。つまり、ゲインの変更によってオフセット調整精度が変わらないよう、Ｒf／ＲDAの比率をオフセット調整処理で定めた比率とすべく、抵抗値ＲDAが変更される。
このようにオフセット調整処理においてオフセット調整許容範囲が調整されることにより、出力信号ＶOのＤＣオフセットを適切に除去することができる。また、ゲイン調整処理において抵抗１２Ａの抵抗値Ｒfと連動して抵抗１３Ａの抵抗値ＲDAが変更されることにより、ゲインの変更によらず、オフセット調整処理で定められたオフセット調整精度が維持されることとなる。
以上、本発明の実施形態について説明した。前述したように、調整電圧ＶDAが印加される抵抗の抵抗値ＲDAを調整することにより、オフセット調整精度及びオフセット調整許容範囲をゲインによらず制御することができる。
また、オフセット調整装置１Ｃに示したように、増幅回路（オペアンプ４０）によるオフセットも含めてオフセット調整をすることができる。
また、平均化部３０によって出力信号ＶOのＤＣレベルの平均化が行われることにより、ノイズ等による出力信号ＶOのＤＣレベルのぶれを抑制することができる。
また、フェードイン処理部３３によって調整電圧ＶDAが目標レベルまで段階的に変更されることにより、出力信号ＶOのＤＣレベルの急激な変化を抑制することができる。
また、ゲイン調整処理において抵抗値Ｒfと連動して抵抗値ＲDAが変更されることにより、ゲインの変更によらず、オフセット調整精度を維持することができる。
また、オフセット調整処理において、出力信号ＶOのＤＣレベルに応じて抵抗値ＲDAが調整されることにより、出力信号ＶOのＤＣオフセットを適切に除去することができる。
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
本発明の第１実施形態におけるオフセット調整装置の構成を示す図である。 電圧制御部の構成例を示すブロック図である。 オフセット調整処理の一例を示すフローチャートである。 オフセット調整装置における、出力信号ＶOのオフセット調整過程の一例を示す図である。 本発明の第２実施形態におけるオフセット調整装置の構成を示す図である。 本発明の第３実施形態におけるオフセット調整装置の構成を示す図である。 光ディスク装置の構成例を示すブロック図である。 ＲＦ信号生成回路の構成例を示す図である。 エラー信号生成回路の一つであるＦＥ信号生成回路の構成例を示す図である。 エラー信号生成回路の一つであるＴＥ信号生成回路の構成例を示す図である。 光ディスク装置におけるオフセット調整処理及びゲイン調整処理の全体の流れを示すフローチャートである。 オフセット調整処理の詳細を示すフローチャートである。 ゲイン調整処理の詳細を示すフローチャートである。 特許文献１に開示された回路と同等のオフセット調整装置の構成を示す図である。 オフセット調整装置のゲインに応じた出力信号ＶOのオフセット調整過程の一例を示す図である。
符号の説明
１Ａ，１Ｂ，１Ｃ オフセット調整装置
１０，４０，４０Ａ オペアンプ
１１〜１３ 抵抗
１１Ｂ，１１Ｃ，１２Ｂ，１２Ｃ，１３Ｂ，１３Ｃ 抵抗
４１，４２，４１Ａ，４２Ａ 抵抗
６６〜６９，７２〜７９，８２〜８７ 抵抗
１４，１４Ａ，１４Ｂ，１４Ｃ ＬＰＦ
１５，１５Ａ，１５Ｂ，１５Ｃ Ａ／Ｄコンバータ
１６，１６Ａ，１６Ｂ，１６Ｃ 電圧制御部
１７，１７Ａ，１７Ｂ，１７Ｃ Ｄ／Ａコンバータ
２０，５２ ＣＰＵ ３０ 平均化部
３１ 算出部 ３２ メモリ
３３ フェードイン処理部 ５０ 光ディスク装置
５１ 光ピックアップ ５３ ＲＦ信号処理回路
５５ ＤＳＰ ６０ ＲＦ信号生成回路
６１ エラー信号生成回路 ６１Ａ ＦＥ信号生成回路
６１Ｂ ＴＥ信号生成回路 ６２ デコード処理回路
６４ サーボ処理回路 ６５ スピーカ

Claims (6)

  1. 一方の入力端子に第１抵抗を介して入力信号が入力され、他方の入力端子に参照電圧が印加され、前記一方の入力端子と前記出力端子との間に第２抵抗が接続されるオペアンプの前記出力端子から出力される出力信号のオフセットを調整するオフセット調整装置であって、
    一端に前記オフセットを調整するための調整電圧が印加され、他端が前記オペアンプの前記一方の入力端子と接続され、抵抗値を調整可能な調整抵抗と、
    前記オフセットを除去すべく、前記出力信号のＤＣレベルに基づいて前記調整抵抗に印加される前記調整電圧を制御する制御部と、
    前記出力信号の振幅レベルを所定のレベルとすべく前記第２抵抗の抵抗値を調整するとともに、前記第２抵抗の抵抗値と前記調整抵抗の抵抗値との比率を所定の値とすべく前記調整抵抗の抵抗値を調整するゲイン調整部と、
    を備えることを特徴とするオフセット調整装置。
  2. 請求項１に記載のオフセット調整装置であって、
    前記制御部は、前記出力信号を増幅して出力する増幅回路から出力される増幅された出力信号のオフセットを除去すべく、前記増幅回路から出力される前記出力信号のＤＣレベルに基づいて、前記調整抵抗に印加される前記調整電圧を制御すること、
    を特徴とするオフセット調整装置。
  3. 請求項１又は２に記載のオフセット調整装置であって、
    前記制御部は、
    前記出力信号のＤＣレベルに基づいて、前記出力信号のオフセットを除去可能な調整電圧の目標レベルを算出する算出部と、
    前記調整抵抗に印加される前記調整電圧を、前記算出部によって算出された前記目標レベルに調整する調整部と、
    を含んで構成されることを特徴とするオフセット調整装置。
  4. 請求項３に記載のオフセット調整装置であって、
    前記制御部は、前記出力信号のＤＣレベルを平均化して出力する平均化部を更に含んで構成され、
    前記算出部は、前記平均化部から出力される平均化された前記出力信号のＤＣレベルに基づいて、前記出力信号のオフセットを除去可能な調整電圧の目標レベルを算出すること、
    を特徴とするオフセット調整装置。
  5. 請求項３又は４に記載のオフセット調整装置であって、
    前記調整部は、前記調整抵抗に印加される前記調整電圧を、前記算出部によって算出された前記目標レベルまで段階的に変更すること、
    を特徴とするオフセット調整装置。
  6. 請求項１〜５の何れか一項に記載のオフセット調整装置であって、
    前記出力信号のオフセットを除去すべく、前記出力信号のＤＣレベルに基づいて前記調整抵抗の抵抗値を調整する調整範囲制御部を、
    更に備えることを特徴とするオフセット調整装置。
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JP2005532016A (ja) * 2002-06-28 2005-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 自動周波数同調位相ロックループ
JP2009081749A (ja) * 2007-09-27 2009-04-16 Hitachi Ltd 低オフセット入力回路
GB2456783B (en) * 2008-01-23 2010-03-03 Ip Access Ltd Communication unit and method for frequency synchronising in a cellular communication network
JP2009259305A (ja) * 2008-04-11 2009-11-05 Panasonic Corp 集積回路、光ディスク装置、及び信号処理方法
GB2459865B (en) * 2008-05-07 2011-03-16 Wolfson Microelectronics Plc Amplifier Circuit
CN102262411B (zh) * 2010-05-26 2013-09-18 北大方正集团有限公司 一种精确控制电压的方法和装置
TWI533645B (zh) * 2013-01-07 2016-05-11 晨星半導體股份有限公司 訊號接收裝置與訊號接收方法
CN103944595B (zh) * 2013-01-23 2016-08-03 晨星半导体股份有限公司 信号接收装置与信号接收方法
US9160270B2 (en) 2013-05-15 2015-10-13 Rohm Co., Ltd. Operational amplifier, motor drive device, magnetic disk storage device, and electronic appliance
US9178461B2 (en) 2013-05-15 2015-11-03 Rohm Co., Ltd. Back electromotive force monitoring circuit, motor drive device, magnetic disk storage device, and electronic appliance
US8963752B2 (en) 2013-05-15 2015-02-24 Rohm Co., Ltd. A/D converter, motor drive device, magnetic disk storage device, and electronic appliance
KR20150069936A (ko) * 2013-12-16 2015-06-24 현대자동차주식회사 차동 증폭기의 오프셋 보정장치 및 방법
JP6480271B2 (ja) * 2015-05-29 2019-03-06 日本電信電話株式会社 重み付き加減算回路
JP2016225777A (ja) * 2015-05-29 2016-12-28 日本電信電話株式会社 振幅検出回路
CN112385902A (zh) * 2020-11-03 2021-02-23 深圳市合元科技有限公司 一种气溶胶生成装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2062393B (en) * 1979-04-25 1984-01-25 Fujitsu Ltd Offset compensating circuit
JPH10198974A (ja) * 1996-12-27 1998-07-31 Sanyo Electric Co Ltd オフセット調整回路
JP3635518B2 (ja) * 1997-11-27 2005-04-06 パイオニア株式会社 トラッキングエラー信号補正装置及び情報再生装置
JPH11271364A (ja) * 1998-03-24 1999-10-08 Yokogawa Electric Corp ゼロ調整回路
KR20000041301A (ko) * 1998-12-22 2000-07-15 윤종용 광 디스크 재생 시스템의 전류/전압 변환 증폭 장치 및 방법
JP2001044770A (ja) * 1999-07-30 2001-02-16 Fujitsu Ten Ltd 増幅回路
JP3967065B2 (ja) * 2000-06-12 2007-08-29 三菱電機株式会社 増幅回路
JP2002298375A (ja) * 2001-04-02 2002-10-11 Ricoh Co Ltd 受光信号処理装置
JP4152256B2 (ja) * 2003-05-21 2008-09-17 三洋電機株式会社 光ディスク用オフセット調整回路、集積回路、光ディスク装置、及びオフセット調整方法
JP4152257B2 (ja) * 2003-05-26 2008-09-17 三洋電機株式会社 光ディスク用オフセット調整回路、集積回路、光ディスク装置、及びオフセット調整方法
JP2005101870A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 信号調整回路

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