KR100882415B1 - 오프셋 조정 장치 - Google Patents

오프셋 조정 장치 Download PDF

Info

Publication number
KR100882415B1
KR100882415B1 KR1020070060437A KR20070060437A KR100882415B1 KR 100882415 B1 KR100882415 B1 KR 100882415B1 KR 1020070060437 A KR1020070060437 A KR 1020070060437A KR 20070060437 A KR20070060437 A KR 20070060437A KR 100882415 B1 KR100882415 B1 KR 100882415B1
Authority
KR
South Korea
Prior art keywords
offset
resistor
output
adjustment
output signal
Prior art date
Application number
KR1020070060437A
Other languages
English (en)
Other versions
KR20070121545A (ko
Inventor
야스마사 하야까와
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20070121545A publication Critical patent/KR20070121545A/ko
Application granted granted Critical
Publication of KR100882415B1 publication Critical patent/KR100882415B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
    • G11B7/09—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
    • H03F3/45977—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/321—Use of a microprocessor in an amplifier circuit or its control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45136—One differential amplifier in IC-block form being shown
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45522—Indexing scheme relating to differential amplifiers the FBC comprising one or more potentiometers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45591—Indexing scheme relating to differential amplifiers the IC comprising one or more potentiometers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)
  • Optical Recording Or Reproduction (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 게인에 상관없이 제어한다. 한쪽의 입력 단자에 제1 저항을 통하여 입력 신호가 입력되고, 다른 쪽의 입력 단자에 참조 전압이 인가되고, 한쪽의 입력 단자와 출력 단자 사이에 제2 저항이 접속되는 오피앰프의 출력 단자로부터 출력되는 출력 신호의 오프셋을 조정하는 오프셋 조정 장치로서, 일단에 오프셋을 조정하기 위한 조정 전압이 인가되고, 타단이 오피앰프의 한쪽의 입력 단자와 접속되고, 저항값을 조정 가능한 조정 저항과, 오프셋을 제거하기 위해, 출력 신호의 DC 레벨에 기초하여 조정 저항에 인가되는 조정 전압을 제어하는 제어부를 구비한다.
전압 제어, 평균화, 산출, 페이드인 처리, 오피앰프, 조정 전압

Description

오프셋 조정 장치{OFFSET ADJUSTING DEVICE}
도 1은 본 발명의 제1 실시 형태에서의 오프셋 조정 장치의 구성을 도시하는 도면.
도 2는 전압 제어부의 구성예를 도시하는 블록도.
도 3은 오프셋 조정 처리의 일례를 나타내는 플로우차트.
도 4는 오프셋 조정 장치에서의, 출력 신호 VO의 오프셋 조정 과정의 일례를 도시하는 도면.
도 5는 본 발명의 제2 실시 형태에서의 오프셋 조정 장치의 구성을 도시하는 도면.
도 6은 본 발명의 제3 실시 형태에서의 오프셋 조정 장치의 구성을 도시하는 도면.
도 7은 광 디스크 장치의 구성예를 도시하는 블록도.
도 8은 RF 신호 생성 회로의 구성예를 도시하는 도면.
도 9는 에러 신호 생성 회로의 하나인 FE 신호 생성 회로의 구성예를 도시하는 도면.
도 10은 에러 신호 생성 회로의 하나인 TE 신호 생성 회로의 구성예를 도시 하는 도면.
도 11은 광 디스크 장치에서의 오프셋 조정 처리 및 게인 조정 처리의 전체의 흐름을 설명하는 플로우차트.
도 12는 오프셋 조정 처리의 상세 내용을 도시하는 플로우차트.
도 13은 게인 조정 처리의 상세를 나타내는 플로우차트.
도 14는 특허 문헌 1에 개시된 회로와 동등한 오프셋 조정 장치의 구성을 도시하는 도면.
도 15는 오프셋 조정 장치의 게인에 따른 출력 신호 VO의 오프셋 조정 과정의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1A, 1B, 1C : 오프셋 조정 장치
10, 40, 40A : 오피앰프
11∼13 : 저항
11B, 11C, 12B, 12C, 13B, 13C : 저항
41, 42, 41A, 42A : 저항
66∼69, 72∼79, 82∼87 : 저항
14, 14A, 14B, 14C : LPF
15, 15A, 15B, 15C : A/D 컨버터
16, 16A, 16B, 16C : 전압 제어부
17, 17A, 17B, 17C : D/A 컨버터
20, 52 : CPU
30 : 평균화부
31 : 산출부
32 : 메모리
33 : 페이드인 처리부
50 : 광 디스크 장치
51 : 광 픽업
53 : RF 신호 처리 회로
55 : DSP
60 : RF 신호 생성 회로
61 : 에러 신호 생성 회로
61A : FE 신호 생성 회로
61B : TE 신호 생성 회로
62 : 디코드 처리 회로
64 : 서보 처리 회로
65 : 스피커
[특허 문헌1] 일본 특개 2004-348908호 공보
본 발명은, 오프셋 조정 장치에 관한 것이다.
아날로그 신호에 포함되는 DC 오프셋을 제거하는 장치로서, 오프셋 조정 장치가 이용되고 있다. 예를 들면, 특허 문헌 1에는, 광 디스크 장치의 광 픽업으로부터 출력되는 신호로부터 RF 신호를 생성하는 회로에서, RF 신호의 오프셋을 제거하기 위한 오프셋 조정 장치가 개시되어 있다.
도 14는, 특허 문헌 1에 개시된 장치와 동등한 오프셋 조정 장치의 구성을 도시하는 도면이다. 오프셋 조정 장치(100)는, 오피앰프(110), 저항(111, 112), 로우패스 필터(LPF)(113), A/D 컨버터(114), 전압 제어부(115), D/A 컨버터(116), 및 CPU(120)를 포함하여 구성되어 있다.
오프셋 조정 장치(100)에 입력되는 입력 신호 VIN은, 예를 들면, 광 픽업으로부터 출력되는 신호이다. 광 픽업으로부터 출력되는 신호는 미소하기 때문에, 오프셋 조정 장치(100)는, 저항(111, 112)의 저항값의 비에 따른 게인으로 입력 신호 VIN을 증폭한 출력 신호 VO를 출력한다. 저항(111)의 저항값을 R1, 저항(112)의 저항값을 Rf로 하면, 오프셋 조정 장치(100)에서의 게인은, Rf/R1로 나타낸다. 또한, 출력 신호 VO의 진폭 레벨을 소정 레벨로 하기 위해서, CPU(120)의 제어에 의해 저항(112)의 저항값 Rf가 조정됨으로써, 오프셋 조정 장치(100)의 게인이 변경된다.
여기에서, 입력 신호 VIN에는, 광 픽업의 특성 등에 의한 오프셋이 포함되어 있다. 또한, 오피앰프(110)에 의해서도, 오프셋이 발생하게 된다. 이와 같이 하여 출력 신호 VO에 오프셋이 포함된 채로 두면, 후단의 처리에 영향을 줄 가능성이 있다. 따라서, 오프셋 조정 장치(100)에서는, 오피앰프(110)의 ＋입력 단자에 인가하는 전압을 제어함으로써, 출력 신호 VO에 포함되는 오프셋을 제거하고 있다.
오프셋 조정 장치(100)에서의, 오프셋을 제거하는 동작에 대하여 설명한다. 우선, LPF(113)에 의해, 출력 신호 VO의 DC 레벨이 검출된다. 검출된 DC 레벨은, A/D 컨버터(114)에 의해 디지털 신호로 변환되어, 전압 제어부(115)에 입력된다. 전압 제어부(115)는, CPU(120)의 제어에 의해, 출력 신호 VO의 오프셋이 제거되도록, 오피앰프(110)의 ＋입력 단자에 인가되는 전압을 제어하기 위한 제어 데이터를, 1단계 크게 또는 작게 하여 출력한다. D/A 컨버터(116)는, 전압 제어부(115)로부터 출력되는 제어 데이터를 아날로그 변환한 전압 VDA를 생성하고, 오피앰프(110)의 ＋입력 단자에 인가한다. 그리고, 전압 제어부(115)는, 출력 신호 VO의 오프셋이 제거될 때까지, 즉, 출력 신호 VO의 DC 레벨이 소정의 목표 레벨이 될 때까지, 제어 데이터의 변경을 반복해 실행한다.
여기에서, 오프셋 조정 장치(100)에서는, 다음 수학식 1의 관계가 성립한다.
Figure 112007044588774-pat00001
그리고, 수학식 1로부터, 출력 신호 VO는, 다음 수학식 2로 표현하는 바와 같이 된다.
Figure 112007044588774-pat00002
따라서, 전압 VDA의 변화량 ΔVDA에 대한 출력 신호 VO의 변화량 ΔVO는, 다음 수학식 3에 의해 표현되게 된다.
Figure 112007044588774-pat00003
여기에서, 수학식 3에 포함되는 Rf/R1은, 오프셋 조정 장치(100)에서의 게인을 나타내는 것이다. 즉, 오프셋 조정 장치(100)의 게인이 크면 ΔVO가 커지고, 오프셋 조정 장치(100)의 게인이 작으면 ΔVO가 작아진다. 환언하면, 오프셋 조정 장치(100)에서의 오프셋 조정 정밀도가, 게인에 의해 변동하게 된다.
도 15는, 오프셋 조정 장치(100)의 게인에 따른 출력 신호 VO의 오프셋 조정 과정의 일례를 도시하는 도면이다. 시각 T1에 오프셋의 조정이 개시되고, 전압 제어부(115)의 제어에 의해, 전압 VDA가 단계적으로 작아져 간 것으로 된다. 그리고, 전압 VDA가 1단계 작아졌을 때의 전압 VO의 DC 레벨의 변화량은, 전술한 바와 같이, 오프셋 조정 장치(100)의 게인(Rf/R1)에 따라서 변화된다. 그 때문에, 오프셋 조정 장치(100)의 게인(Rf/R1)이 클 경우에는, 오프셋의 조정 정밀도가 나빠지게 된다. 그 결과, 출력 신호 VO의 DC 레벨과 목표 레벨 VREF의 차가 크게 되고, 오프셋의 조정 결과도 나빠질 가능성이 있다.
또한, 수학식 2로부터, 출력 신호 VO의 오프셋을 제거하는 조건으로서, 다음수학식 4가 유도된다.
Figure 112007044588774-pat00004
여기에서, 오프셋 조정 장치(100)에서의 게인(Rf/R1)을 G로 표현하면, 출력 신호 VO의 오프셋을 제거하는 조건은, 다음 수학식 5와 같이 표현할 수 있다.
Figure 112007044588774-pat00005
그리고, 전압 VDA의 동적 범위를 ―A≤VDA≤A로 하면, 출력 신호 VO의 오프셋을 제거 가능한 입력 신호 VIN의 범위를 나타내는 오프셋 조정 허용 범위는, 다음 수학식 6으로 표현되는 바와 같이 된다.
Figure 112007044588774-pat00006
이 수학식 6으로부터 분명한 바와 같이, 게인 G가 커짐에 따라, 오프셋 조정 장치(100)에서의 입력 오프셋 조정 허용 범위는 작아지게 된다. 따라서, 오프셋 조정 장치(100)에서는, 게인을 크게 하면, 출력 신호 VO의 오프셋을 제거할 수 없을 가능성이 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로서, 오프셋 조정 정밀도 및 오프셋 조정 허용 범위가 게인에 상관없이 제어 가능한 오프셋 조정 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 오프셋 조정 장치는, 한쪽의 입력 단자에 제1 저항을 통하여 입력 신호가 입력되고, 다른 쪽의 입력 단자에 참조 전압이 인가되고, 상기 한쪽의 입력 단자와 상기 출력 단자 사이에 제2 저항이 접속되는 오피앰프의 상기 출력 단자로부터 출력되는 출력 신호의 오프셋을 조정하는 오프셋 조정 장치로서, 일단에 상기 오프셋을 조정하기 위한 조정 전압이 인가되 고, 타단이 상기 오피앰프의 상기 한쪽의 입력 단자와 접속되고, 저항값을 조정 가능한 조정 저항과, 상기 오프셋을 제거하기 위해, 상기 출력 신호의 DC 레벨에 기초하여 상기 조정 저항에 인가되는 상기 조정 전압을 제어하는 제어부를 구비하는 것으로 한다.
또한, 상기 제어부는, 상기 출력 신호를 증폭하여 출력하는 증폭 회로로부터 출력되는 증폭된 출력 신호의 오프셋을 제거하기 위해, 상기 증폭 회로로부터 출력되는 상기 출력 신호의 DC 레벨에 기초하여, 상기 조정 저항에 인가되는 상기 조정 전압을 제어하는 것으로 하여도 된다.
또한, 상기 제어부는, 상기 출력 신호의 DC 레벨에 기초하여, 상기 출력 신호의 오프셋을 제거 가능한 조정 전압의 목표 레벨을 산출하는 산출부와, 상기 조정 저항에 인가되는 상기 조정 전압을, 상기 산출부에 의해 산출된 상기 목표 레벨로 조정하는 조정부를 포함하여 구성되는 것으로 할 수도 있다.
또한, 상기 제어부는, 상기 출력 신호의 DC 레벨을 평균화하여 출력하는 평균화부를 더 포함하여 구성되고, 상기 산출부는, 상기 평균화부로부터 출력되는 평균화된 상기 출력 신호의 DC 레벨에 기초하여, 상기 출력 신호의 오프셋을 제거 가능한 조정 전압의 목표 레벨을 산출하는 것으로 하여도 된다.
또한, 상기 조정부는, 상기 조정 저항에 인가되는 상기 조정 전압을, 상기 산출부에 의해 산출된 상기 목표 레벨까지 단계적으로 변경하는 것으로 하여도 된다.
또한, 상기 오프셋 조정 장치는, 상기 출력 신호의 진폭 레벨을 소정의 레벨 로 하기 위해 상기 제2 저항의 저항값을 조정함과 함께, 상기 제2 저항의 저항값과 상기 조정 저항의 저항값의 비율을 소정의 값으로 하기 위해 상기 조정 저항의 저항값을 조정하는 게인 조정부를 더 구비하는 것으로 할 수도 있다.
또한, 상기 오프셋 조정 장치는, 상기 출력 신호의 오프셋을 제거하기 위해, 상기 출력 신호의 DC 레벨에 기초하여 상기 조정 저항의 저항값을 조정하는 조정 범위 제어부를 더 구비하는 것으로 하여도 된다.
<발명을 실시하기 위한 최량의 형태>
==제1 실시 형태==
도 1은, 본 발명의 제1 실시 형태에서의 오프셋 조정 장치의 구성을 도시하는 도면이다. 오프셋 조정 장치(1A)는, 오피앰프(10), 저항(11∼13), 로우패스 필터(LPF)(14), A/D 컨버터(15), 전압 제어부(16), D/A 컨버터(17), 및 CPU(Central Processing Unit)(20)를 포함하여 구성되어 있다.
오피앰프(10)는, 입력 신호 VIN을 증폭하여 출력 신호 VO를 출력하기 위한 회로이다. 입력 신호 VIN은, 예를 들면, 광 디스크 장치의 광 픽업으로부터 출력되는 미소 레벨의 신호 등이다. 오피앰프(10)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(11)을 통하여 입력 신호 VIN이 입력되고 있다.
저항(11)(제1 저항)은, 일단에 입력 신호 VIN이 입력되고, 타단이 오피앰프(10)의 －입력 단자와 접속되어 있다. 저항(12)(제2 저항)은, 일단이 오피앰 프(10)의 －입력 단자와 접속되고, 타단이 오피앰프(10)의 출력 단자와 접속되어 있다. 저항(13)(조정 저항)은, 일단에 D/A 컨버터(17)로부터 출력되는 조정 전압 VDA가 인가되고, 타단이 오피앰프(10)의 －입력 단자와 접속되어 있다. 여기에서는, 저항(11)의 저항값을 R1, 저항(12)의 저항값을 Rf, 저항(13)의 저항값을 RDA로 나타내는 것으로 한다. 또한, 저항(12, 13)은 가변 저항이며, 저항값 Rf 및 저항값 RDA는 CPU(20)의 제어에 의해 조정 가능하다.
LPF(14)는, 출력 신호 VO의 DC 레벨(직류 성분의 신호 레벨)을 출력하는 직류 성분 출력 회로를 구성하고 있다.
A/D 컨버터(15)는, LPF(14)로부터 출력되는 DC 레벨을 디지털 신호로 변환하여 출력한다.
전압 제어부(16)는, A/D 컨버터(15)로부터 출력되는 디지털 신호에 기초하여, 출력 신호 VO의 DC 오프셋이 제거되는 조건인, 출력 신호 VO의 DC 레벨이 소정 레벨(VREF)로 되는 조정 전압 VDA의 목표 레벨을 산출한다. 그리고, 전압 제어부(16)는, 조정 전압 VDA를 목표 레벨로 하기 위한 제어 데이터를 D/A 컨버터(17)에 출력한다.
D/A 컨버터(17)는, 전압 제어부(16)로부터 출력되는 제어 데이터를 아날로그 변환한 조정 전압 VDA를 출력한다.
CPU(20)는, 메모리(도시 생략)에 저장된 프로그램을 실행함으로써, 저항(12, 13)의 저항값의 조정이나, 전압 제어부(16)에서의 처리의 제어 등을 행한다.
또한, 오프셋 조정 장치(1A)에서의 LPF(14), A/D 컨버터(15), 전압 제어부(16), D/A 컨버터(17), 및 CPU(20)가 본 발명의 제어부에 상당한다. 또한, CPU(20)가, 본 발명의 게인 조정부 및 조정 범위 제어부에 상당한다.
이러한 오프셋 조정 장치(1A)에서는, 다음 수학식 7의 관계가 성립한다.
Figure 112007044588774-pat00007
그리고, 수학식 7로부터, 출력 신호 VO는, 다음 수학식 8로 표현된 바와 같이 된다.
Figure 112007044588774-pat00008
또한, VREF를 기준으로 하여, VIN=VREF+α, VDA=VREF+β로 하면, 출력 신호 VO는, 다음 수학식 9로 표현할 수 있다.
Figure 112007044588774-pat00009
따라서, 출력 신호 VO의 오프셋을 제거하기 위한 조건, 즉, 출력 신호 VO의 DC 레벨을 소정 레벨 VREF로 하기 위한 조건은, 다음 수학식 10으로 표현하는 것으로 된다.
Figure 112007044588774-pat00010
여기에서, (Rf/R1)α은, A/D 컨버터(15)로부터 출력되는 출력 신호 VO의 DC 레벨이다. 즉, 전압 제어부(16)는, 수학식 10에 기초하여, 조정 전압 VDA(=β+VREF)의 목표 레벨을 산출할 수 있다.
도 2는, 전압 제어부(16)의 구성예를 도시하는 블록도이다. 전압 제어부(16)는, 평균화부(30), 산출부(31), 메모리(32), 및 페이드인 처리부(33)(조정부)를 구비하고 있다.
평균화부(30)는, A/D 컨버터(15)로부터 출력되는, DC 레벨을 나타내는 디지털 신호를 평균화하여 출력한다. 평균화부는, 예를 들면, CPU(20)의 제어에 의해 동작하는 FIR 필터 등의 디지털 필터를 이용하여 구성할 수 있다.
산출부(31)는, 평균화부(30)로부터 출력되는 출력 신호 VO의 DC 레벨에 기초 하여, 출력 신호 VO의 DC 레벨이 소정 레벨(VREF)로 되는 조정 전압 VDA의 목표 레벨을 산출하고, 목표 레벨을 나타내는 데이터를 메모리(32)에 저장한다.
메모리(32)는, RAM(Random Access Memory) 등의 기입 가능한 기억 영역이며, 산출부(31)에 의해 산출된 데이터가 기억된다.
페이드인 처리부(33)는, CPU(20)의 제어에 의해, 조정 전압 VDA가 단계적으로 목표 레벨에 가깝게 되도록, D/A 컨버터(17)에 출력하는 제어 데이터를, 메모리(32)에 저장된 데이터에 단계적으로 가깝게 하여 간다. 페이드인 처리부(33)는, 예를 들면, 카운터를 이용하여 구성할 수 있다. 이 경우, 페이드인 처리부(33)는, 제어 데이터로서 출력되는 카운터 값을, 메모리(32)에 저장된 데이터에 의해 나타내어지는 값까지 카운트다운 또는 카운트업해 감에 의해, 조정 전압 VDA를 단계적으로 목표 레벨에 가깝게 할 수 있다.
또한, 평균화부(30), 산출부(31), 및 페이드인 처리부(33)는, 하드웨어에 한정되지 않고, 소프트웨어 처리에 의해 실현하는 것도 가능하다. 예를 들면, CPU(20) 또는 그 밖의 프로세서(도시 생략)가, 메모리 (도시 생략)에 저장된 프로그램을 실행함으로써, 평균화부(30), 산출부(31), 및 페이드인 처리부(33)의 각 기능을 실현하는 것으로 하여도 된다.
다음으로, 오프셋 조정 장치(1A)의 동작에 대하여 설명한다. 우선, CPU(20)는, 출력 신호 VO의 진폭 레벨을 소정 레벨로 하기 위해, 저항(12)의 저항값 Rf를 조정하여 입력 신호 VIN에 대한 게인(Rf/R1)을 변경한다. 여기에서, 수학식 8로부터, 오프셋 조정 장치(1A)에서의, 조정 전압 VDA의 변화량 ΔVDA에 대한 출력 신호 VO의 변화량 ΔVO는, 다음 수학식 11로 표현되는 바와 같이 된다.
Figure 112007044588774-pat00011
수학식 11로부터, 오프셋 조정 장치(1A)에서의 오프셋 조정 정밀도는, Rf/RDA에 의존하고 있는 것을 알 수 있다. 즉, 오프셋 조정 장치(1A)에서는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이, 저항(13)의 저항값 RDA에 의해 오프셋 조정 정밀도를 제어할 수 있다. 따라서, CPU(20)는, Rf/RDA가 소정의 값으로 되도록, 저항값 Rf의 변동에 맞추어, 저항(13)의 저항값 RDA를 조정한다. 이에 의해, 오프셋 조정 장치(1A)에서의 오프셋 조정 정밀도는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이 고정된다.
또한, 출력 신호 VO의 오프셋을 제거하기 위한 조건을 나타내는 수학식 10으로부터, 다음 수학식 12가 유도된다.
Figure 112007044588774-pat00012
따라서, β(=VDA-VREF)의 가변 범위를 ―A≤β≤A로 하면, α(=VIN-VREF)의 가변 범위는, 다음 수학식 13으로 표현된 바와 같이 된다.
Figure 112007044588774-pat00013
즉, 오프셋 조정 장치(1A)에서의, 출력 신호 VO의 오프셋을 제거 가능한 입력 신호 VIN의 범위를 나타내는 오프셋 조정 허용 범위는, 저항(13)의 저항값 RDA에 의해 제어할 수 있다. 단, 입력 오프셋 조정 허용 범위는, 저항값 RDA가 커짐에 따라서 좁아진다. 한편, 수학식 11로 표현된 바와 같이, 저항값 RDA가 커짐에 따라서 오프셋 조정 정밀도는 좋아진다. 따라서, 오프셋 조정 장치(1A)에서는, 입력 오프셋 조정 허용 범위를 고려한 상태에서, 오프셋 조정 정밀도, 즉, Rf/RDA의 비율이 결정된다.
CPU(20)에 의해 저항값 Rf 및 저항값 RDA의 조정이 행해지면, 전압 제어부(16)는, 오프셋 조정 처리를 개시한다. 도 3은, 오프셋 조정 처리의 일례를 나타내는 플로우차트이다. 우선, 평균화부(30)가, A/D 컨버터(15)로부터 출력되는, 출력 신호 VO의 DC 레벨을 나타내는 디지털 신호를 평균화하여 출력한다(S301). 그리고, 산출부(31)는, 평균화부(30)로부터 출력되는 평균화된 DC 레벨에 기초하여, 출력 신호 VO의 DC 레벨을 소정 레벨(VREF)로 하기 위한 조정 전압 VDA의 목표 레벨을 산출하고(S302), 산출한 목표 레벨을 나타내는 데이터를 메모리(32)에 저장한다(S303).
데이터가 메모리(32)에 저장되면, 페이드인 처리부(33)는, D/A 컨버터(17)에 출력하고 있는 제어 데이터가 메모리(32)에 저장된 데이터(메모리 데이터)와 동일한지 여부를 체크한다(S304). 즉, 페이드인 처리부(33)는, 조정 전압 VDA가 목표 레벨인지의 여부를 체크하고 있다. 제어 데이터가 메모리(32)에 저장된 데이터와 동일할 경우(S304:예), 페이드인 처리부(33)는, 출력하고 있는 제어 데이터를 그대로 유지하고(S305), 처리를 종료한다. 한편, 제어 데이터가 메모리(32)에 저장된 데이터와 상이한 경우(S304:아니오), 페이드인 처리부(33)는, 제어 데이터가 메모리(32)에 저장된 데이터로 될 때까지, 제어 데이터를 메모리(32)에 저장된 데이터에 단계적으로 가깝게 하여 간다(S306). 그리고, 제어 데이터가 메모리(32)에 저장된 데이터로 되면, 페이드인 처리부(33)는, 출력하고 있는 제어 데이터를 유지하고(S305), 처리를 종료한다.
도 4는, 오프셋 조정 장치(1A)에서의, 출력 신호 VO의 오프셋 조정 과정의 일례를 도시하는 도면이다. 시각 T1에, 전압 제어부(16)의 평균화부(30) 및 산출부(31)에 의한 조정 전압 VDA의 목표 레벨 산출이 개시된 것으로 한다. 그리고, 시각 T2에, 조정 전압 VDA의 목표 레벨 산출의 산출이 종료하면, 페이드인 처리부(33) 에 의해, 조정 전압 VDA가 목표 레벨을 향하여 단계적으로 변경되어 간다. 이에 수반하여, 출력 신호 VO의 DC 레벨도 단계적으로 변화되어 간다. 그 후, 시각 T3에, 조정 전압 VDA가 목표 레벨이 되면, 출력 신호 VO의 DC 레벨이 소정 레벨(VREF)로 되고, 출력 신호 VO의 DC 오프셋이 제거된 상태로 된다.
이와 같이, 오프셋 조정 장치(1A)에서는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이 오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 제어할 수 있다. 그리고, 저항(12)의 저항값 Rf의 변경에 연동하여 Rf/RDA의 비율이 소정의 값으로 되도록 제어됨으로써, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이, 오프셋 조정 정밀도를 고정할 수 있다.
또한, 오프셋 조정 장치(1A)의 전압 제어부(16)에서는, 평균화부(30)에 의해 출력 신호 VO의 DC 레벨의 평균화가 행해지고 있다. 그 때문에, 노이즈 등에 의한 출력 신호 VO의 DC 레벨의 흔들림을 억제할 수 있다.
또한, 오프셋 조정 장치(1A)의 전압 제어부(16)에서는, 페이드인 처리부(33)에 의해 조정 전압 VDA가 목표 레벨까지 단계적으로 변경된다. 이에 의해, 출력 신호 VO의 DC 레벨의 급격한 변화를 억제할 수 있다.
==제2 실시 형태==
도 5는, 본 발명의 제2 실시 형태에서의 오프셋 조정 장치의 구성을 도시하 는 도면이다. 오프셋 조정 장치(1B)는, 저항(12)의 저항값 Rf가 고정, 저항(11)의 저항값 R1이 가변으로 되어 있는 이외에는, 제1 실시 형태의 오프셋 조정 장치(1A)와 마찬가지의 구성으로 되어 있다.
오프셋 조정 장치(1B)에서는, CPU(20)에 의해 저항(11)의 저항값 R1이 조정됨으로써, 입력 신호 VIN에 대한 게인(Rf/R1)이 변경된다. 오프셋 조정 장치(1B)에서의, 조정 전압 VDA의 변화량 ΔVDA에 대한 출력 신호 VO의 변화량 ΔVO는, 수학식 11로 표현된 바와 같다. 따라서, 오프셋 조정 장치(1B)에서의 오프셋 조정 정밀도는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이 변동하지 않는다. 환언하면, 오프셋 조정 장치(1B)에서는, 저항(13)의 저항값 RDA를 조정함으로써, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이, 오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 제어할 수 있다.
==제3 실시 형태==
도 6은, 본 발명의 제3 실시 형태에서의 오프셋 조정 장치의 구성을 도시하는 도면이다. 오프셋 조정 장치(1C)는, 제1 실시 형태의 오프셋 조정 장치(1A)의 구성 요소 외에 오피앰프(40) 및 저항(41, 42)을 구비하고 있다.
오피앰프(40)(증폭 회로)는, 오피앰프(10)로부터 출력되는 신호 V1을 더 증폭하여 출력 신호 VO를 출력하기 위한 회로이다. 오피앰프(40)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(41)을 통하여 신호 V1이 입력되고 있다.
저항(41)은, 일단이 오피앰프(10)의 출력 단자와 접속되고, 타단이 오피앰프(40)의 －입력 단자와 접속되어 있다. 저항(42)은, 일단이 오피앰프(40)의 －입력 단자와 접속되고, 타단이 오피앰프(40)의 출력 단자와 접속되어 있다. 여기에서는, 저항(41)의 저항값을 R2, 저항(42)의 저항값을 Rf2로 표현하는 것으로 한다. 또한, 저항(41, 42)의 저항값은 고정이며, 오피앰프(40)에 의한 게인(Rf2/R2)도 고정인 것으로 한다.
그리고, 오프셋 조정 장치(1C)에서는, LPF(14)가, 오피앰프(40)로부터 출력되는 출력 신호 VO의 DC 레벨을 출력하는 구성으로 되어 있다.
이러한 오프셋 조정 장치(1C)에서의, 오피앰프(10)로부터 출력되는 신호 V1은, 수학식 8로부터, 다음 수학식 14로 표현된 바와 같이 된다.
Figure 112007044588774-pat00014
또한, 오프셋 조정 장치(1C)에서는, 다음 수학식 15의 관계가 성립한다.
Figure 112007044588774-pat00015
그리고, 수학식 15로부터, 신호 V1은 다음 수학식 16과 같이 표현할 수 있다.
Figure 112007044588774-pat00016
따라서, 수학식 14 및 16으로부터, 다음 수학식 17이 유도된다.
Figure 112007044588774-pat00017
따라서, 출력 신호 VO는, 다음 수학식 18에 의해 표현된다.
Figure 112007044588774-pat00018
또한, VREF를 기준으로 하여, VIN=VREF+α, VDA=VREF+β로 하면, 출력 신호 VO는, 다음 수학식 19로 표현할 수 있다.
Figure 112007044588774-pat00019
따라서, 출력 신호 VO의 오프셋을 제거하기 위한 조건, 즉, 출력 신호 VO의 DC 레벨을 소정 레벨 VREF로 하기 위한 조건은, 다음 수학식 20으로 표현하는 것으로 된다.
Figure 112007044588774-pat00020
여기에서, (Rf2/R2)·(Rf/R1)α은, A/D 컨버터(15)로부터 출력되는 출력 신호 VO의 DC 레벨이다. 즉, 전압 제어부(16)는, 수학식 20에 기초하여, 조정 전압 VDA(=β+VREF)의 목표 레벨을 산출할 수 있다.
또한, 수학식 18로부터, 오프셋 조정 장치(1C)에서의, 조정 전압 VDA의 변화량 ΔVDA에 대한 출력 신호 VO의 변화량 ΔVO는, 다음 수학식 21로 표현하게 된다.
Figure 112007044588774-pat00021
게인(Rf2/R2)은 고정이기 때문에, 수학식 21로부터, 오프셋 조정 장치(1C)에서의 오프셋 조정 정밀도는, Rf/RDA에 의존하고 있는 것을 알 수 있다. 즉, 오프셋 조정 장치(1C)에서는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이, 저항(13)의 저항값 RDA에 의해 제어할 수 있다. 따라서, CPU(20)는, Rf/RDA가 소정의 값으로 되도록, 저항값 Rf의 변동에 맞추어, 저항(13)의 저항값 RDA를 조정한다. 이에 의해, 오프셋 조정 장치(1C)에서의 오프셋 조정 정밀도는, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이 고정된다.
또한, 출력 신호 VO의 오프셋을 제거하기 위한 조건을 나타내는 수학식 20으로부터, 다음 수학식 22가 유도된다.
Figure 112007044588774-pat00022
따라서, β(=VDA-VREF)의 가변 범위를 ―A≤β≤A로 하면, α(=VIN-VREF)의 가변 범위는, 다음 수학식 23으로 표현한 바와 같이 된다.
Figure 112007044588774-pat00023
즉, 오프셋 조정 장치(1C)에서의, 출력 신호 VO의 오프셋을 제거 가능한 입력 신호 VIN의 범위를 나타내는 오프셋 조정 허용 범위는, 저항(13)의 저항값 RDA에 의해 제어할 수 있다. 단, 입력 오프셋 조정 허용 범위는, 저항값 RDA가 커짐에 따라서 좁아진다. 한편, 수학식 21로 표현된 바와 같이, 저항값 RDA가 커짐에 따라서 오프셋 조정 정밀도는 좋아진다. 따라서, 입력 오프셋 조정 허용 범위가 고려된 상태에서, 오프셋 조정 정밀도, 즉, Rf/RDA의 비율이 결정된다.
이와 같이, 오프셋 조정 장치(1C)에서는, 제1 실시 형태의 오프셋 조정 장치(1A)와 마찬가지로, 입력 신호 VIN에 대한 게인(Rf/R1)에 상관없이 오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 제어할 수 있다. 그리고, 저항(12)의 저항값 Rf의 변경에 연동하여 Rf/RDA의 비율이 소정의 값으로 되도록 제어됨으로써, 입력 신 호 VIN에 대한 게인(Rf/R1)에 상관없이, 오프셋 조정 정밀도를 고정으로 할 수 있다.
==적용예==
다음으로, 본 실시 형태의 오프셋 조정 장치의 적용예에 대하여 설명한다. 도 7은, 광 디스크 장치의 구성예를 도시하는 블록도이다. 광 디스크 장치(50)는, 광 픽업(51), CPU(52), RF 신호 처리 회로(53), 및 DSP(Digital Signal Processor)(55)를 포함하여 구성되어 있다. 또한, RF 신호 처리 회로(53)는, RF 신호 생성 회로(60) 및 에러 신호 생성 회로(61)를 포함하여 구성되고, DSP(55)는, 디코드 처리 회로(62) 및 서보 처리 회로(64)를 포함하여 구성되어 있다.
광 픽업(51)은, CD나 DVD 등의 광 디스크에 빔을 조사하여 얻어지는 신호를 출력한다. RF 신호 처리 회로(53)는, CPU(52)의 제어에 의해, 광 픽업으로부터 출력되는 신호에 기초하여, 음성 등을 재생하기 위한 RF(Radio Frequency) 신호, 및, 서보 처리에 이용되는 FE(Focusing Error) 신호 및 TE(Tracking Error) 신호를 생성하여 출력한다. DSP(55)의 디코드 처리 회로(62)는, RF 신호 처리 회로(53)의 RF 신호 생성 회로(60)로부터 출력되는 RF 신호에 대하여, 복조 처리나 음향 처리 등을 실시하여 출력한다. 그리고, 디코드 처리 회로(62)로부터 출력된 신호는, 최종적으로는 스피커(65)로부터 음성으로서 출력된다. 또한, DSP(55)의 서보 처리 회로(64)는, RF 신호 처리 회로(53)의 에러 신호 생성 회로(61)로부터 출력되는 FE 신호 및 TE 신호에 기초하여, 포커싱 서보나 트랙킹 서보 등의 제어를 행한다.
이러한 광 디스크 장치(50)의 RF 신호 생성 회로(60) 및 에러 신호 생성 회 로(61)에서, 본 실시 형태의 오프셋 조정 장치를 적용할 수 있다. 도 8은, RF 신호 생성 회로(60)의 구성예를 도시하는 도면이다. RF 신호 생성 회로(60)는, 오피앰프(10A, 40A), 저항(66∼69, 12A, 13A, 41A, 42A), LPF(14A), A/D 컨버터(15A), 전압 제어부(16A), 및 D/A 컨버터(17A)를 구비하고 있다.
이 RF 신호 생성 회로(60)는, 제3 실시 형태의 오프셋 조정 장치(1C)를 적용한 구성으로 되어 있다. 즉, 오피앰프(10A, 40A)는, 오프셋 조정 장치(1C)의 오피앰프(10, 40)에 상당하고, LPF(14A), A/D 컨버터(15A), 전압 제어부(16A), 및 D/A 컨버터(17A)는, 오프셋 조정 장치(1C)의 LPF(14), A/D 컨버터(15), 전압 제어부(16), 및 D/A 컨버터(17)에 상당한다. 또한, 저항(66∼69)은, 오프셋 조정 장치(1C)의 저항(11)에 상당하고, 저항(12A, 13A, 41A, 42A)은, 오프셋 조정 장치(1C)의 저항(12, 13, 41, 42)에 상당한다.
저항(66)의 일단에는, 광 픽업(51)으로부터 출력되는 신호 A가 입력되고, 저항(67)의 일단에는, 광 픽업(51)으로부터 출력되는 신호 B가 입력되고, 저항(68)의 일단에는, 광 픽업(51)으로부터 출력되는 신호 C가 입력되고, 저항(69)의 일단에는, 광 픽업(51)으로부터 출력되는 신호 D가 입력되고 있다. 그리고, 신호 A∼D를 가산·증폭하여 얻어지는 출력 신호 VO가 RF 신호로 되어 있다.
이러한 RF 신호 생성 회로(60)에서는, 제3 실시 형태에서 설명한 바와 같이, 오피앰프(10A)의 게인에 상관없이, 저항(13A)의 저항값 RDA에 의해, 오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 제어할 수 있다. 그리고, 저항(12A)의 저항값 Rf 의 변경에 연동하여 Rf/RDA의 비율이 소정의 값으로 되도록 제어됨으로써, AC 게인에 상관없이, 오프셋 조정 정밀도를 고정으로 할 수 있다.
도 9는, 에러 신호 생성 회로(61)의 하나인 FE 신호 생성 회로의 구성예를 도시하는 도면이다. FE 신호 생성 회로(61A)는, 오피앰프(10B), 저항(11B∼13B), LPF(14B), A/D 컨버터(15B), 전압 제어부(16B), 및 D/A 컨버터(17B)를 구비하고 있다. 또한, FE 신호 생성 회로(61A)는, 오피앰프(70, 71), 저항(72∼79)을 구비하고 있다. 이 FE 신호 생성 회로(61A)는, 제1 실시 형태의 오프셋 조정 장치(1A)를 응용한 구성으로 되어 있다. 여기에서, 오피앰프(10B)는, 오프셋 조정 장치(1A)의 오피앰프(10)에 상당하고, 저항(11B∼13B), LPF(14B), A/D 컨버터(15B), 전압 제어부(16B), 및 D/A 컨버터(17B)는, 오프셋 조정 장치(1A)의 저항(11∼13), LPF(14), A/D 컨버터(15), 전압 제어부(16), 및 D/A 컨버터(17)에 상당한다.
오피앰프(70)는, 광 픽업(51)으로부터 출력되는 신호 A, C를 가산·증폭한 신호 VAC를 출력하기 위한 회로이다. 오피앰프(70)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(72, 73)을 통하여 입력 신호 A, C가 입력되고 있다.
저항(72)은, 일단에 광 픽업(51)으로부터 출력되는 신호 A가 입력되고, 타단이 오피앰프(70)의 －입력 단자와 접속되어 있다. 저항(73)은, 일단에 광 픽업(51)으로부터 출력되는 신호 B가 입력되고, 타단이 오피앰프(70)의 －입력 단자와 접속되어 있다. 저항(76)은, 일단이 오피앰프(70)의 －입력 단자와 접속되고, 타단이 오피앰프(70)의 출력 단자와 접속되어 있다. 또한, 저항(76)은 가변 저항이며, 신호 VAC의 진폭 레벨이 소정의 레벨로 되도록, 저항(76)의 저항값 Rf는 CPU(52)의 제어에 의해 조정된다.
오피앰프(71)는, 광 픽업(51)으로부터 출력되는 신호 B, D를 가산·증폭한 신호 VBD을 출력하기 위한 회로이다. 오피앰프(71)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(74, 75)을 통하여 입력 신호 B, D가 입력되고 있다.
저항(74)은, 일단에 광 픽업(51)으로부터 출력되는 신호 B가 입력되고, 타단이 오피앰프(71)의 －입력 단자와 접속되어 있다. 저항(75)은, 일단에 광 픽업(51)으로부터 출력되는 신호 D가 입력되고, 타단이 오피앰프(71)의 －입력 단자와 접속되어 있다. 저항(77)은, 일단이 오피앰프(71)의 －입력 단자와 접속되고, 타단이 오피앰프(71)의 출력 단자와 접속되어 있다. 또한, 저항(77)은 가변 저항이며, 신호 VBD의 진폭 레벨이 소정의 레벨로 되도록, 저항(77)의 저항값 Rf는 CPU(52)의 제어에 의해 조정된다.
그리고, 오피앰프(70)로부터 출력되는 신호 VAC은, 저항(11B)을 통하여 오피앰프(10B)의 －입력 단자에 인가되고, 오피앰프(71)로부터 출력되는 신호 VBD는, 저항(78)을 통하여 오피앰프(10B)의 ＋입력 단자에 인가되고 있다.
저항(78)은, 일단이 오피앰프(71)의 출력 단자와 접속되고, 타단이 오피앰 프(10B)의 ＋입력 단자와 접속되어 있다. 저항(79)은, 일단에 소정의 참조 전압 VREF가 인가되고, 타단이 오피앰프(10B)의 ＋입력 단자와 접속되어 있다. 또한, 저항(11B, 12B, 78, 79)의 저항값은 모두 동일하고, 오피앰프(10B)는 뺄셈 회로를 구성하고 있다. 즉, 오피앰프(10B)로부터 출력되는 출력 신호 VO는, (A+C)-(B+D)을 증폭한 FE 신호로 되어 있다.
여기에서, 저항(11B, 12B, 78, 79)의 저항값을 R, 오피앰프(10B)의 ＋입력 단자에 인가되는 전압을 Vs(참조 전압)로 하면, FE 신호 생성 회로(61A)에서는, 다음 수학식 24의 관계가 성립한다.
Figure 112007044588774-pat00024
그리고, 수학식 24로부터, 출력 신호 VO는, 다음 수학식 25로 표현된 바와 같이 된다.
Figure 112007044588774-pat00025
또한, FE 신호 생성 회로(61A)에서는, 다음 수학식 26의 관계도 성립한다.
Figure 112007044588774-pat00026
수학식 26으로부터 Vs=(1/2)(VBD+VREF)로 되고, 이것을 수학식 25에 대입함으로써, 출력 신호 VO는 다음 수학식 27과 같이 표현된다.
Figure 112007044588774-pat00027
따라서, 출력 신호 VO의 오프셋을 제거하기 위한 조건, 즉, 출력 신호 VO의 DC 레벨을 VREF로 하기 위한 조건은, VAC=VREF+α, VBD=VREF+β, VDA=VREF+γ로 하면, 다음 수학식 28로 표현하는 것으로 된다.
Figure 112007044588774-pat00028
따라서, 전압 제어부(16B)는, 수학식 28에 기초하여, 출력 신호 VO의 오프셋을 제거하기(출력 신호 VO=VREF) 위한 조정 전압 VDA의 목표 레벨을 산출할 수 있다.
또한, 수학식 27로부터, FE 신호 생성 회로(61A)에서의, 조정 전압 VDA의 변화량 ΔVDA에 대한 출력 신호 VO의 변화량 ΔVO는, 다음 수학식 29로 표현되게 된다.
Figure 112007044588774-pat00029
수학식 29로부터, FE 신호 생성 회로(61A)에서의 오프셋 조정 정밀도는, R/RDA에 의존하고 있는 것을 알 수 있다. 즉, FE 신호 생성 회로(61A)에서는, 저항(13B)의 저항값 RDA에 의해 오프셋 조정 정밀도를 제어할 수 있다. 그리고, 저항값 R는 고정이기 때문에, 저항(13B)의 저항값 RDA를 고정함으로써, 오프셋 조정 정밀도를 고정할 수 있다. 또한, 오프셋 조정 허용 범위에 대해서도, 저항(13B)의 저항값 RDA에 의해 제어할 수 있다.
도 10은, 에러 신호 생성 회로(61)의 하나인 TE 신호 생성 회로의 구성예를 도시하는 도면이다. TE 신호 생성 회로(61B)는, 오피앰프(10C), 저항(11C∼13C), LPF(14C), A/D 컨버터(15C), 전압 제어부(16C), 및 D/A 컨버터(17C)를 구비하고 있다. 또한, TE 신호 생성 회로(61B)는, 오피앰프(80, 81), 저항(82∼87)을 구비하고 있다. 이 TE 신호 생성 회로(61B)는, FE 신호 생성 회로(61A)와 마찬가지의 구성으로 되어 있다.
오피앰프(80)는, 광 픽업(51)으로부터 출력되는 신호 E를 증폭한 신호 VE를 출력하기 위한 회로이다. 오피앰프(80)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(82)을 통하여 입력 신호 E가 입력되고 있다.
저항(82)은, 일단에 광 픽업(51)으로부터 출력되는 신호 E가 입력되고, 타단이 오피앰프(80)의 －입력 단자와 접속되어 있다. 저항(84)은, 일단이 오피앰프(80)의 －입력 단자와 접속되고, 타단이 오피앰프(80)의 출력 단자와 접속되어 있다. 또한, 저항(84)은 가변 저항이며, 신호 VE의 진폭 레벨이 소정의 레벨로 되도록, 저항(84)의 저항값 Rf는 CPU(52)의 제어에 의해 조정된다.
오피앰프(81)는, 광 픽업(51)으로부터 출력되는 신호 F를 증폭한 신호 VF를 출력하기 위한 회로이다. 오피앰프(81)의 ＋입력 단자에는, 소정의 참조 전압 VREF가 인가되고, －입력 단자에는, 저항(83)을 통하여 입력 신호 F가 입력되고 있다.
저항(83)은, 일단에 광 픽업(51)으로부터 출력되는 신호 F가 입력되고, 타단이 오피앰프(81)의 －입력 단자와 접속되어 있다. 저항(85)은, 일단이 오피앰프(81)의 －입력 단자와 접속되고, 타단이 오피앰프(81)의 출력 단자와 접속되어 있다. 또한, 저항(85)은 가변 저항이며, 신호 VF의 진폭 레벨이 소정의 레벨로 되도록, 저항(85)의 저항값 Rf는 CPU(52)의 제어에 의해 조정된다.
그리고, 오피앰프(80)로부터 출력되는 신호 VE는, 저항(11C)을 통하여 오피앰프(10C)의 －입력 단자에 인가되고, 오피앰프(81)로부터 출력되는 신호 VF는, 저항(86)을 통하여 오피앰프(10C)의 ＋입력 단자에 인가되고 있다.
저항(86)은, 일단이 오피앰프(81)의 출력 단자와 접속되고, 타단이 오피앰프(10C)의 ＋입력 단자와 접속되어 있다. 저항(87)은, 일단에 소정의 참조 전압 VREF가 인가되고, 타단이 오피앰프(10C)의 ＋입력 단자와 접속되어 있다. 또한, 저항(11C, 12C, 86, 87)의 저항값은 모두 동일하고, 오피앰프(10C)는 뺄셈 회로로 되어 있다. 즉, 오피앰프(10C)로부터 출력되는 출력 신호 VO는, E-F를 증폭한 TE 신호로 되어 있다.
이러한 TE 신호 생성 회로(61B)에서는, FE 신호 생성 회로(61A)에서의 VAC가 VE로 되고, FE 신호 생성 회로(61A)에서의 VBD가 VF로 되어 있다. 따라서, TE 신호 생성 회로(61B)에서의 오프셋 조정 정밀도도, R/RDA에 의존하고 있다고 할 수 있다. 즉, TE 신호 생성 회로(61B)에서는, 저항(13C)의 저항값 RDA에 의해 오프셋 조정 정밀도를 제어할 수 있다. 그리고, 저항(12C)의 저항값 R은 고정이기 때문에, 저항(13C)의 저항값 RDA를 고정함으로써, 오프셋 조정 정밀도를 고정으로 할 수 있다. 또한, 오프셋 조정 허용 범위에 대해서도, 저항(13C)의 저항값 RDA에 의해 제어할 수 있다.
==자동 제어==
다음으로, 광 디스크 장치(50)에서의, RF 신호 생성 회로(60)의 오프셋 조정 및 게인 조정을 행하는 처리에 대하여 설명한다. 도 11은, 광 디스크 장치(50)에서의 오프셋 조정 처리 및 게인 조정 처리의 전체의 흐름을 설명하는 플로우차트이다. 우선, CPU(52)는, RF 신호 생성 회로(60)에서의 저항(12A)의 저항값 Rf 및 저 항(13A)의 저항값 RDA를 초기값으로 조정한다(S1101). 그리고, CPU(52)는, 전압 제어부(16A)를 제어함으로써 출력 신호 VO(RF 신호)의 오프셋(회로 내부의 오프셋)을 조정하는 오프셋 조정 처리를 실행한다(S1102). 오프셋 조정 처리가 행해진 후에, 광 디스크 장치(50)는 광 디스크를 회전시키고, 광 픽업(51)으로부터 신호가 출력된다(S1103). 광 픽업(51)으로부터의 신호에는 DC 오프셋이 포함되어 있기 때문에, CPU(52)는, 재차, 오프셋 조정 처리를 실행한다(S1104). 그 후, CPU(52)는, 출력 신호 VO의 진폭 레벨을 소정 레벨로 하기 위해서, 게인 조정 처리를 실행한다(S1105). 또한, CPU(52)는, 게인의 변동에 수반하여 발생하는 DC 오프셋에 대하여, 재차, 오프셋 조정 처리를 실행한다(S1106).
도 12는, 오프셋 조정 처리(S1102, S1104, S1106)의 상세를 나타내는 플로우차트이다. 우선, CPU(52)는, A/D 컨버터(15A)로부터 출력되는 디지털 신호에 의해, 출력 신호 VO의 DC 레벨을 검출한다(S1201). 또한, 평균화부(30)가, A/D 컨버터(15)로부터 출력되는, 출력 신호 VO의 DC 레벨을 나타내는 디지털 신호를 평균화하여 출력한다(S1202). 그리고, CPU(52)는, 평균화된 DC 레벨이 오프셋 조정 허용 범위에 있는지 여부를 확인한다(S1203). 오프셋 조정 허용 범위에 있지 않은 경우(S1203:아니오), CPU(52)는, 오프셋 조정 허용 범위로 되도록, 저항(13A)의 저항값 RDA를 조정하고, 저항(12A)의 저항값 Rf와의 비율을 변경한다(S1204). 즉, 오프셋 조정 허용 범위에 있지 않은 경우에는, 저항값 RDA를 작게함으로써, 오프셋 조정 허용 범위가 확대된다. 그 후의 처리(S1205∼S1209)는, 전술한 처리(S302∼S306)와 마찬가지로서, 출력 신호 VO의 오프셋이 제거된다.
도 13은, 게인 조정 처리(S1105)의 상세를 나타내는 플로우차트이다. 우선, CPU(52)는, 출력 신호 VO의 진폭 레벨을 검출한다(S1301). CPU(52)는, 검출된 출력 신호 VO의 진폭 레벨에 기초하여, 출력 신호 VO의 진폭 레벨을 소정 레벨로 하기 위한 게인을 산출한다(S1302). 그리고, CPU(52)는, 산출된 게인으로 되도록 저항(12A)의 저항값 Rf를 변경하고, 저항값 Rf의 변경에 연동하여 저항(13A)의 저항값 RDA도 변경한다(S1304). 즉, 게인의 변경에 의해 오프셋 조정 정밀도가 변하지 않도록, Rf/RDA의 비율을 오프셋 조정 처리에서 정한 비율로 하기 위해, 저항값 RDA가 변경된다.
이와 같이 오프셋 조정 처리에서 오프셋 조정 허용 범위가 조정됨으로써, 출력 신호 VO의 DC 오프셋을 적절하게 제거할 수 있다. 또한, 게인 조정 처리에서 저항(12A)의 저항값 Rf와 연동하여 저항(13A)의 저항값 RDA가 변경됨으로써, 게인의 변경에 상관없이, 오프셋 조정 처리에서 정해진 오프셋 조정 정밀도가 유지 되게 된다.
이상, 본 발명의 실시 형태에 대하여 설명했다. 전술한 바와 같이, 조정 전압 VDA가 인가되는 저항의 저항값 RDA를 조정함으로써, 오프셋 조정 정밀도 및 오프 셋 조정 허용 범위를 게인에 상관없이 제어할 수 있다.
또한, 오프셋 조정 장치(1C)에 나타낸 바와 같이, 증폭 회로(오피앰프(40))에 의한 오프셋도 포함시켜서 오프셋 조정을 할 수 있다.
또한, 평균화부(30)에 의해 출력 신호 VO의 DC 레벨의 평균화가 행해지는 것에 의해, 노이즈 등에 의한 출력 신호 VO의 DC 레벨의 흔들림을 억제할 수 있다.
또한, 페이드인 처리부(33)에 의해 조정 전압 VDA가 목표 레벨까지 단계적으로 변경됨으로써, 출력 신호 VO의 DC 레벨의 급격한 변화를 억제할 수 있다.
또한, 게인 조정 처리에서 저항값 Rf와 연동하여 저항값 RDA가 변경됨으로써, 게인의 변경에 상관없이, 오프셋 조정 정밀도를 유지할 수 있다.
또한, 오프셋 조정 처리에서, 출력 신호 VO의 DC 레벨에 따라서 저항값 RDA가 조정됨으로써, 출력 신호 VO의 DC 오프셋을 적절하게 제거할 수 있다.
또한, 상기 실시예는 본 발명의 이해를 쉽게 하기 위한 것이고, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경, 개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.
오프셋 조정 정밀도 및 오프셋 조정 허용 범위를 게인에 상관없이 제어 가능한 오프셋 조정 장치를 제공할 수 있다.

Claims (7)

  1. 한쪽의 입력 단자에 제1 저항을 통하여 입력 신호가 입력되고, 다른쪽의 입력 단자에 참조 전압이 인가되고, 상기 한쪽의 입력 단자와 출력 단자 사이에 제2 저항이 접속되는 오피앰프의 상기 출력 단자로부터 출력되는 출력 신호의 오프셋을 조정하는 오프셋 조정 장치로서,
    일단에 상기 오프셋을 조정하기 위한 조정 전압이 인가되고, 타단이 상기 오피앰프의 상기 한쪽의 입력 단자와 접속되고, 저항값을 조정 가능한 조정 저항과,
    상기 오프셋을 제거하기 위해, 상기 출력 신호의 DC 레벨에 기초하여 상기 조정 저항에 인가되는 상기 조정 전압을 제어하는 제어부를 구비하고,
    상기 제어부는, 상기 출력 신호를 증폭하여 출력하는 증폭 회로로부터 출력되는 증폭된 출력 신호의 오프셋을 제거하기 위해, 상기 증폭 회로로부터 출력되는 상기 출력 신호의 DC 레벨에 기초하여, 상기 조정 저항에 인가되는 상기 조정 전압을 제어하는 것을 특징으로 하는 오프셋 조정 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어부는,
    상기 출력 신호의 DC 레벨에 기초하여, 상기 출력 신호의 오프셋을 제거 가능한 조정 전압의 목표 레벨을 산출하는 산출부와,
    상기 조정 저항에 인가되는 상기 조정 전압을, 상기 산출부에 의해 산출된 상기 목표 레벨로 조정하는 조정부
    를 포함하여 구성되는 것을 특징으로 하는 오프셋 조정 장치.
  4. 제3항에 있어서,
    상기 제어부는, 상기 출력 신호의 DC 레벨을 평균화하여 출력하는 평균화부를 더 포함하여 구성되고,
    상기 산출부는, 상기 평균화부로부터 출력되는 평균화된 상기 출력 신호의 DC 레벨에 기초하여, 상기 출력 신호의 오프셋을 제거 가능한 조정 전압의 목표 레벨을 산출하는 것을 특징으로 하는 오프셋 조정 장치.
  5. 제3항에 있어서,
    상기 조정부는, 상기 조정 저항에 인가되는 상기 조정 전압을, 상기 산출부에 의해 산출된 상기 목표 레벨까지 단계적으로 변경하는 것을 특징으로 하는 오프셋 조정 장치.
  6. 제1항에 있어서,
    상기 출력 신호의 진폭 레벨을 소정의 레벨로 하기 위해 상기 제2 저항의 저항값을 조정함과 함께, 상기 제2 저항의 저항값과 상기 조정 저항의 저항값의 비율을 소정의 값으로 하기 위해 상기 조정 저항의 저항값을 조정하는 게인 조정부를 더 구비하는 것을 특징으로 하는 오프셋 조정 장치.
  7. 제1항에 있어서,
    상기 출력 신호의 오프셋을 제거하기 위해, 상기 출력 신호의 DC 레벨에 기초하여 상기 조정 저항의 저항값을 조정하는 조정 범위 제어부를 더 구비하는 것을 특징으로 하는 오프셋 조정 장치.
KR1020070060437A 2006-06-21 2007-06-20 오프셋 조정 장치 KR100882415B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006171794A JP4734183B2 (ja) 2006-06-21 2006-06-21 オフセット調整装置
JPJP-P-2006-00171794 2006-06-21

Publications (2)

Publication Number Publication Date
KR20070121545A KR20070121545A (ko) 2007-12-27
KR100882415B1 true KR100882415B1 (ko) 2009-02-05

Family

ID=38872984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070060437A KR100882415B1 (ko) 2006-06-21 2007-06-20 오프셋 조정 장치

Country Status (4)

Country Link
US (1) US7592848B2 (ko)
JP (1) JP4734183B2 (ko)
KR (1) KR100882415B1 (ko)
CN (1) CN100576323C (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005532016A (ja) * 2002-06-28 2005-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 自動周波数同調位相ロックループ
JP2009081749A (ja) * 2007-09-27 2009-04-16 Hitachi Ltd 低オフセット入力回路
GB2456783B (en) * 2008-01-23 2010-03-03 Ip Access Ltd Communication unit and method for frequency synchronising in a cellular communication network
JP2009259305A (ja) * 2008-04-11 2009-11-05 Panasonic Corp 集積回路、光ディスク装置、及び信号処理方法
GB2459865B (en) * 2008-05-07 2011-03-16 Wolfson Microelectronics Plc Amplifier Circuit
CN102262411B (zh) * 2010-05-26 2013-09-18 北大方正集团有限公司 一种精确控制电压的方法和装置
TWI533645B (zh) * 2013-01-07 2016-05-11 晨星半導體股份有限公司 訊號接收裝置與訊號接收方法
CN103944595B (zh) * 2013-01-23 2016-08-03 晨星半导体股份有限公司 信号接收装置与信号接收方法
US9160270B2 (en) 2013-05-15 2015-10-13 Rohm Co., Ltd. Operational amplifier, motor drive device, magnetic disk storage device, and electronic appliance
US8963752B2 (en) 2013-05-15 2015-02-24 Rohm Co., Ltd. A/D converter, motor drive device, magnetic disk storage device, and electronic appliance
US9178461B2 (en) 2013-05-15 2015-11-03 Rohm Co., Ltd. Back electromotive force monitoring circuit, motor drive device, magnetic disk storage device, and electronic appliance
KR20150069936A (ko) * 2013-12-16 2015-06-24 현대자동차주식회사 차동 증폭기의 오프셋 보정장치 및 방법
JP6480271B2 (ja) * 2015-05-29 2019-03-06 日本電信電話株式会社 重み付き加減算回路
JP2016225777A (ja) * 2015-05-29 2016-12-28 日本電信電話株式会社 振幅検出回路
CN112385902B (zh) * 2020-11-03 2024-09-06 深圳市合元科技有限公司 一种气溶胶生成装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041301A (ko) * 1998-12-22 2000-07-15 윤종용 광 디스크 재생 시스템의 전류/전압 변환 증폭 장치 및 방법
JP2004348843A (ja) * 2003-05-21 2004-12-09 Sanyo Electric Co Ltd 光ディスク用オフセット調整回路、集積回路、光ディスク装置、及びオフセット調整方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2062393B (en) * 1979-04-25 1984-01-25 Fujitsu Ltd Offset compensating circuit
JPH10198974A (ja) * 1996-12-27 1998-07-31 Sanyo Electric Co Ltd オフセット調整回路
JP3635518B2 (ja) * 1997-11-27 2005-04-06 パイオニア株式会社 トラッキングエラー信号補正装置及び情報再生装置
JPH11271364A (ja) * 1998-03-24 1999-10-08 Yokogawa Electric Corp ゼロ調整回路
JP2001044770A (ja) * 1999-07-30 2001-02-16 Fujitsu Ten Ltd 増幅回路
JP3967065B2 (ja) * 2000-06-12 2007-08-29 三菱電機株式会社 増幅回路
JP2002298375A (ja) * 2001-04-02 2002-10-11 Ricoh Co Ltd 受光信号処理装置
JP4152257B2 (ja) * 2003-05-26 2008-09-17 三洋電機株式会社 光ディスク用オフセット調整回路、集積回路、光ディスク装置、及びオフセット調整方法
JP2005101870A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 信号調整回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041301A (ko) * 1998-12-22 2000-07-15 윤종용 광 디스크 재생 시스템의 전류/전압 변환 증폭 장치 및 방법
JP2004348843A (ja) * 2003-05-21 2004-12-09 Sanyo Electric Co Ltd 光ディスク用オフセット調整回路、集積回路、光ディスク装置、及びオフセット調整方法

Also Published As

Publication number Publication date
JP4734183B2 (ja) 2011-07-27
CN101093678A (zh) 2007-12-26
US7592848B2 (en) 2009-09-22
KR20070121545A (ko) 2007-12-27
JP2008004156A (ja) 2008-01-10
CN100576323C (zh) 2009-12-30
US20070296481A1 (en) 2007-12-27

Similar Documents

Publication Publication Date Title
KR100882415B1 (ko) 오프셋 조정 장치
US10637423B2 (en) Tracking and correcting gain of open-loop driver in a multi-path processing system
US8036389B2 (en) Apparatus and method of canceling vocal component in an audio signal
JP4568572B2 (ja) 音声信号出力回路、および音声出力を発生する電子機器
JP6689837B2 (ja) ポップ音雑音を最小限にし、または排除するための調節可能なランプアップ／ダウン利得を伴う増幅器
US9154874B2 (en) Howling detection device, howling suppressing device and method of detecting howling
JP4016206B2 (ja) 音声信号処理装置及び音声信号処理方法
US20070054638A1 (en) Apparatus and method to control audio volume in D class amplifier
US20120148072A1 (en) Apparatus and method for widening audio signal band
US20080174362A1 (en) Voltage supply circuit and circuit device
JP6994656B2 (ja) 信号処理装置及び調整方法
JP4688225B2 (ja) 電力増幅装置
US10771895B2 (en) Audio signal processing device
US20080025167A1 (en) Calibration apparatus and related method for servo system of optical disc drive
JP2011044909A (ja) 音声処理装置およびその動作方法
US20070176684A1 (en) Waveform equalizer and information reproducing apparatus therewith
US8169260B2 (en) Amplifier circuit utilizing characteristic correction and smooth curvilinear correction
KR101169312B1 (ko) 신호 레벨 조정 장치, 이득값 갱신 방법, 및 프로그램
KR20080057487A (ko) 광 디스크 장치에 있어서 결함 처리 장치
JP2005117486A (ja) 信号処理装置、記録装置、信号処理方法、プログラム、及び記憶媒体
JP6226166B2 (ja) 音響再生装置
JP2003009276A (ja) 自動音量制御装置
JP2000041300A (ja) 聴覚補償処理方法及びディジタル補聴器
WO2005057575A1 (en) Method and system for controlling the level of a data signal read from an optical disc
JP2005348118A (ja) 音質調整回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee