JPS5952575B2 - オフセット補償回路 - Google Patents

Description

【発明の詳細な説明】 本発明はオフセット補償回路、特にＰＣＭ通信システム
における符号・復号器に用いて好適なオフセット補償回
路に関する。

一般に演算増幅器等を含んでなる回路においては、不整
合等の種々の要因に基づいて直流誤差が生ずるのが普通
である。

この直流誤差は通常オフセットと呼ばれ、その補償をな
すべきことが要求される。

この演算増幅器を含んでなるものとして例えば符号・復
合器があるが、この符号・復合器において前記オフセラ
１〜が生ずると、再生された音声の音質が悪化しあるい
は無通話時における雑音が大になるという問題を伴うこ
とになり、是非とも解決すべきことが要求される。

この問題を解決する場合、符号・復合器がテ゛イスクリ
ートな部品で構成されるときはその解決は比較的容易で
ある。

なぜなら、その内部回路の全てが外部に露出しているか
らである。

ところが、近年は該符号・複合器を大規模集積回路をも
って形成するのが普通になってきている。

これは、性能の安定化あるいは量産による低価格化を狙
ったものである。

このため、前記問題を解決するに当って、その内部回路
に直接手を加えることが不可能となった。

強いて手を加えるとすれば大規模集積回路の外部に突出
した入出力ピンに何らかの策を施し得るのみである。

例えば、入出力ピンのいずれかに対して外付はコンデン
サあるいは外付は抵抗を接続するという策である。

然しなから、大規模集積回路の１つ１つに最適なこれら
外付は素子を設けることは、性能の安定化にとって好ま
しくないし、またコスト増にもつながる。

このため、前記外付は素子等を用いることなく自らオフ
セット補償し得る回路の提案が種々なされてきた。

従って本発明の目的は、ＰＣＭ通信システムにおける符
号・復合器等に用いて好適な新たな形式のオフセット補
償回路を提案することである。

上記目的に従い本発明は、極性が統計的に正負等確率で
現われる入力アナログ信号を受信してこれを出力テ゛イ
ジタル信号として取り出すアナログ／ディジタル変換器
に付加されるべきオフセット補償回路であって、該出力
ディジタル信号の変動を大時定数をもって積分する積分
回路と、該積分回路の出力を前記入力アナログ信号に帰
還するアナログ加算器とを備えたオフセット補償回路に
対し、前記出力ディジタル信号の変動のうち、該出力テ
゛イジタル信号自身の変動についてはこれに対し応答す
ることなく、一方、該出力ディジタル信号の変動のうち
オフセットに起因して累積加算された変動が正または負
の許容範囲を超えたときはこれに応答して制御信号を出
力するバッファ手段を付加し、該制御信号が出力された
時に前記積分回路を作動し且つ該制御信号が出力される
毎にその後一定期間を経過したとき、前記バッファ手段
において前記累積加算された変動を前記正または負の許
容範囲の中心に強制的にリセットする様にしたことを特
徴とするものである。

以下図面に従って本発明を説明する。

第１図は一般的なオフセット補償回路を備えたアナログ
／ディジタル変換器を示すブロック図である。

本図において、Ａｌｌはアナログ／ディジタル変換すべ
き入力アナログ信号であり、音声であればその極性は統
計的に正負等確率で現われることが知られている。

なお入力アナログ信号Ａ＋ｎは既に低域ろ波フィルタ（
図示せず）により例えば３、４ｋＨｚ以下の周波数帯域
に制限されている。

入力アナログ信号Ａ４．−、はアナログ加算器１１を経
由してアナログ／ディジタル変換器１２に印加され、こ
れより出力テ゛イジタル信号り。

ｕｔが取り出される。

この出力ディジタル信号り。ｕｔは通常その極性を表わ
す符号ビットと、これに引続く数ビットのレベル表示ビ
ットからなり、このうち符号ビットを積分回路１３に印
加する。

この積分回路１３は原理的にＣＲ積分を行ない、その時
定数は極めて大である。

時定数が大であることにより、出力ディジタル信号り。

ｕｌの音声成分に基づく短周期且つ統計的に正負等確率
である符号ビットに関する周波数成分は殆んどが除去さ
れ、結局長周期のオフセットに起因して変動する極めて
低い周波数成分、あるいは直流分が抽出され、アナログ
加算器１１に負帰還される。

ここにオフセット補償がなされる。

然しなから、第１図に示す一般的なオフセット補償回路
では、次の様な欠点がある。

■ オフセット補償が常時実行されるため、出力ディジ
タル信号り。

Ｕ、の音声成分に歪が付加されてしまうこと。

■ 積分回路１３のＣおよびＲとして大容量、高抵抗の
ものを使用しなければならず、大規模集積回路化が図れ
ないこと。

等である。また、この他の形式として、定期的にオフセ
ットを検出し、アナログ加算器に負帰還する形式のもの
があるが、この場合は、オフセット検出のための期間を
挿入しなければならず、高速のアナログ／ディジタル変
換が実行できない欠点がある。

上述した欠点のうち、■の欠点は後述のスイッチドキャ
パシタ形積分回路によって解消できる（本出願人より提
案済み）。

従って、本発明は、残る上記２欠点を解消するのに適し
たオフセット補償回路を提供するものである。

第２図は本発明に基づくオフセット補償回路を含むアナ
ログ／テ゛イジタル変換器の一実施例を示すブロック図
である。

本図において、第１図と同様の構成要素については同一
の参照番号または記号を付して示す。

従って、図中の２０で示すブロック、すなわちバッファ
手段が本発明により新たに設けられた部分である。

また、大時定数の積分回路１３については、大規模集積
回路化に適した、提案済みの構成が採用されている。

バッファ手段２０は、出力テ゛イジタル信号り。

Ｕ。のうち音声成分に基づく変動についてはこれに応答
せず、一方、オフセット該出力デイジタル信号Ｄｏｕｔ
のうちオフセットに起因して累積加算された変動が正ま
たは負の許容範囲を超えたときはこれに応答し、制御信
号Ｄ （Ｄ、おびＢ２からなる）を出力する。

制御信号りは、積分回路１３を起動し、正のオフセラ１
〜に対しては、負の帰還電圧を、負のオフセラＩ・に対
しては正の帰還電圧を、それぞれアナログ加算器１１に
印加する。

このバッファ手段２０は、−具体例として出力ディジタ
ル信号り。

ｕｔを一部分岐してこれをストアするレジスタ２１と、
レジスタ２１にストアされた信号り師の符号ビットＳを
カウント制御人力Ｕ／ＤとしクロックＣＬＫを計数する
アップ／ダウンカウンタ２２と、アップ／ダウンカウン
タ２２のテ゛イジタル出力Ａ１．Ａ２・・・ＡＭを受信
するコントロール回路２３とから構成される。

コントロール回路２３は制御信号Ｄ１およびＢ２を出力
する。

制御信号Ｄ１およびＢ２は共に積分回路１３に人力され
、これを起動する。

前記レジスタ２１内の符号ビットＳは極性を表示するビ
ットであり、サンプリング毎（例えば８ｋＨｚ）に更新
される。

この符号ピッｌ−Ｕ／Ｄが６４１１１ （正）である
が’ｏ” （負）であるかに応じて、タロツクＣＬＫ
を計数するカウンタ２２は、その計数値をそれぞれカウ
ントアツプまたはカウントダウンする。

カウンタ２２がカウント出力（Ａｈ Ａ２・・・ＡＭ）
として（００・・・０）から（１１・・・１）までとり
得るものとすれば、カウントダウンおよび功つントアツ
プの基準値を例えば（１０・・・０）に設定しておく。

この基準値は、図中プリセットテ゛−タＢ１．Ｂ２・・
・ＢＭとして示される。

このプリセットデータＢ１．Ｂ２・・・Ｂｈ、のプリセ
ットは、制御信号Ｄ２の一部をＯＲゲート２４を通して
プリセット入力（ＰＲＥＳＥＴ） とすることにより行
なわれる。

音声信号は正負極性をもって変化するから、カウンタ２
２の計数値は（００・・・０）側または（１１・・・１
）側へ向って変動する。

この場合、正負極性の発生確率は統計的にほぼ等しいか
ら、長期的にみてプリセット値（１０・・・０）に安定
している。

こののプリセット値から最も遠ざかるのは音声が、帯域
の下限である３００Ｈ２になったときである。

すなわち、サンプリングが８ｋＨｚで行なわれるとすれ
ば符号ピッ）Ｕ／Ｄは連続して１３回°“０゛となり（
若しくは１３回連続して“１°゛）、カウント出力（０
０・・・０） （若しくは（１１・・・１））に接近す
る。

然し、カウンタ２２はこの様な場合にもアンダーフロー
もオーバーフローもしないように例えば４ビツト構成と
なっている。

従って、積分回路１３を何ら起動しない。

ところか゛、出力テ゛イジタル信号り。

ｕｔにオフセットが含まれていたとすると、符号ピッｔ
−Ｕ／Ｄは“１゛側若しくは０゛側に過多となり、カウ
ンタ２２はオーバーフロー若しくはダウンフローする。

これら、オーバーフロー若しくはアンダーフローが制御
信号Ｄ□、Ｄ２となる。

これにより、アンダーフローの時（負のオフセットあり
）、積分回路１３は正の帰還電圧＋Ｖ’ｒを加算器１１
に印加して負のオフセットを補償する。

逆に、オーバーフローの時（正のオフセットあり）、積
分回路１３は負の帰還電圧−ｖｆを加算器１１に印加し
、この正のオフセットを補償する。

いずれのオフセット補償がなされても、制御信号Ｄ２に
より、カウンタ２２はプリセットされ基準値（Ｂ１．Ｂ
２・・・ＢＭ）に戻され、再び同様の操作を繰り返す。

従ってこの制御信号Ｄ２はオーバーフローまたはアンダ
ーフローのいずれかが発生したことを表示する信号であ
る。

一方、制御信号Ｄ１はオフセットが正側か負側かを表示
するための信号である。

オフセットが正側であれば（カウンタ２２のカウント出
力が（１０・・・０）より （１１・・・１）側にある
場合）、スイッチＳＷ１を接点Ｂ２側へ接続し、負の基
準電圧−Ｖｒｅｆを受信する。

逆にオフセットが負側であれは゛（カウンタ２２のカウ
ント出力が（１０・・・０）より （１１・・・１）側
にある場合）、スイッチＳＷ２を接点Ｂ１側へ接続し、
正の基準電圧子Ｖｒｅｆを受信する。

正負いずれか選択された基準電圧は、必要であれば減衰
器ＡＴＩを通して、スイッチＳＷ２の接点Ｐ１に印加さ
れ、サンプル・ホールド・コンデンサＣ工に充電される
。

もし、前記オーバーフロー若しくはアンダーフローがあ
れば、信号Ｄ２によりスイッチＳＷ２は接点Ｐ２側に切
り換わり、演算増幅器ＯＰの帰環ループに設けた積分コ
ンデンサＣ２を充電する。

これら、スイッチＳＷ２、サンプル・ホールド・コンテ
゛ンサＣ１、演算増幅器ＯＰおよび積分コンデンサＣ２
は全体として、いわゆるスイッチドキャパシタ形積分回
路をなす。

ここに積分コンテ゛ンサＣ２の容量値は演算増幅器ＯＰ
によって拡大され、ＣＲ積分回路としての抵抗Ｒ値もま
たスイッチドキャパシタにより拡大される。

なお、スイッチドキャパシタ形積分回路を利用して、第
１図のＣおよびＲを縮小し、大規模集積回路化に適した
オフセット補償回路を実現することは、本出願人により
提案済みである。

演算増幅器ＯＰからの出力電圧は、必要であれば減衰器
ＡＴ２を通し、正または負のオフセット帰環電圧上■、
となる。

さらに、アナログ加算器１１で入力アナログ信号Ａ、ｎ
に重畳し、オフセットを補償する。

ところで、前述の説明は、周波数はラムダに変動するが
正負極性が統計的にほぼ等確率で現われる生の音声を対
象として行なったが、この他事発明では入力アナログ信
号Ａｌｎとして周波数が一定でしかも正負極性が統計的
に等確率で現われる信号についても考慮する。

というのは、この種の信号、例えば母音を長期間引き延
ばした様な音声、が入力されたとき、本発明のオフセッ
ト補償回路が誤動作することが予想されるからである。

通常、入力アナログ信号Ａ、ｎは、サンプリング定理に
よって例えば８ｋＨｚの一定サンプリング周波数でサン
プリングされた信号であるが、この場合、一定周波数の
信号を一定サンプリング周波数でサンプリングすること
になるから、サンプリングされる信号の位相とサンプリ
ング信号の位相との関係がある特別の条件下におかれる
と、ある有限区間内において前記サンプリングされる信
号の正側（または負側）の方に１ら多く片寄ってサンプ
リングなされることがある。

そうなると、現実には当該信号の極性が正負等確率であ
るにもかがわらず、オフセット補償回路としては、正（
または負）のオフセットが発生したものとみなしてこれ
を補償しようと動作する。

然し、これは明らかに誤まりであり、そのまま放置すれ
ば正常な信号に逆にオフセットを与えてしまう結果とな
る。

そこで本発明は、この様な事態に対処すべく、アップ／
ダウンカウンタ２２のカウント出力を適宜、その中心値
である（１０・・・０）に強制的にリセットすることと
した。

適宜とは、第２図に示す如く、前記制御信号Ｄ２が出力
された後、遅延回路（タイマー）２５によって一定期間
Ｔが遅延したタイミングを意味する。

すなわち、制御信号Ｄ２によって、ＯＲゲート２４を介
し遅延回路２５がリセットされると、それから一定期間
Ｔが経過したとき、Ｄ２′が出力され、ＯＲゲート２４
を介してアップ／ダウンカウンタ２２をプリセットする
のである。

この場合、一定期間Ｔの採り方は、入力されることが予
想されるアナログ信号の波形によって適宜定めることが
できるが、このＴが余り短か過ぎると本来のオフセット
補償動作が阻害されることとなり、逆に余り長過ぎると
、この遅延回路２５の存在意義が失なわれてしまう。

−具体例を挙げれば、Ｔ＝３０ （ｍＳ：）として所期
の目的を効果的に果すことが確認された。

以上説明した様に本発明によれば、変動の激しい出力デ
ィジタル信号り。

ｕｔからオフセット成分のみを抽出し、オフセットが許
容し得ない範囲を超えた時にのみオフセラ１〜を補償で
きるので原人力アナログ信号ＡＩｌに歪を与えることは
非常に少なくなる。

また、オフセット検出のための期間を設ける必要もない
。

さらに、単純な論理回路を挿入するのみであるから大規
模集積回路化も容易である、等の利点を備えたオフセッ
ト補償回路が実現される。

【図面の簡単な説明】

第１図は一般的なオフセット補償回路を備えた”アナロ
グ／ディジタル変換器を示すブロック図、第２図は本発
明に基づくオフセット補償回路を備えたアナログ／ディ
ジタル変換器を示すブロック図である。 図において、１１はアナログ加算器、１２はアナログ／
ディジタル変換器、１３は積分回路、２０はバッファ手
段、２２はアップ／ダウンカウンタ、２５は遅延回路、
Ａｌｎは入力アナログ信号、Ｄｏｕｔは出力ディジタル
信号、Ｓは符号ビットである。

Claims (1)

1. 【特許請求の範囲】 １ 極性が統計的に正負等確率で現われる入力アナログ
   信号を受信してこれを出力ディジタル信号に変換するア
   ナログ／ディジタル変換器に付加されるべきオフセラＩ
   ・補償回路であって、該出力テ゛イジタル信号の変動を
   大時定数をもって積分する積分回路と、該積分回路の出
   力を前記入力アナログ信号に帰還するアナログ加算器と
   を備えてなる該オフセット補償回路に対し、前記出力デ
   ィジタル信号の変動のうち、該出力ディジタル信号自身
   の変動に対しては応答せず、一方、該出力ディジタル信
   号の変動のうち、オフセットに起因して累積加算された
   変動が正または負の許容範囲を超えたときはこれに応答
   して制御信号を出力するバッファ手段を付加し、該制御
   信号が出力された時に前記積分回路を作動し且つ該制御
   信号が出力される毎にその後一定期間を経過したとき、
   前記バッファ手段において前記の累積加算された変動を
   前記正または負の許容範囲の中心に強制的にリセットす
   る様にしたことを特徴とするオフセット補償回路。 ２ バッファ手段が、出力ディジタル信号の符号ビット
   の°“１゛、“０”に応じてカウント・アップまたはカ
   ウント・ダウンするアップ／ダウンカウンタからなり、
   該カウンタのカウント出力のオーバーフローまたはアン
   ダーフローによって制御信号を出力する特許請求の範囲
   第１項記載の回路。 ３ アップ／ダウンカウンタにプリセットすべきプリセ
   ットデータを備え、オーバーフローまたはアンダーフロ
   ーの発生毎に該プリセラ１〜データを、該アップ／ダウ
   ンカウンタにプリセットすると共に、該オーバーフロー
   またはアンダーフローの発生毎に起動される遅延回路を
   具備し、該遅延回路の出力によっても前記のプリセット
   を行なう特許請求の範囲第２項記載の回路。