TWM624922U - 具有切割對位記號的導線架元件 - Google Patents

具有切割對位記號的導線架元件 Download PDF

Info

Publication number
TWM624922U
TWM624922U TW110214789U TW110214789U TWM624922U TW M624922 U TWM624922 U TW M624922U TW 110214789 U TW110214789 U TW 110214789U TW 110214789 U TW110214789 U TW 110214789U TW M624922 U TWM624922 U TW M624922U
Authority
TW
Taiwan
Prior art keywords
lead frame
cutting
units
alignment
outer frame
Prior art date
Application number
TW110214789U
Other languages
English (en)
Inventor
黃嘉能
Original Assignee
長華科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 長華科技股份有限公司 filed Critical 長華科技股份有限公司
Priority to TW110214789U priority Critical patent/TWM624922U/zh
Publication of TWM624922U publication Critical patent/TWM624922U/zh
Priority to US17/721,072 priority patent/US20230187324A1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49565Side rails of the lead frame, e.g. with perforations, sprocket holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種具有切割對位記號的導線架元件,包含一導線架主體、一封膠單元,及多個切割對位單元,其主要結構特徵在於該切割對位單元是透過與該封膠單元於同一製程而形成於該導線架主體的外框,因此,可避免習知於模注形成封膠層的過程因導線架與模具的對位誤差,導致後續形成的封膠層與導線架的切割對位孔的對位產生偏移,而造成封裝切割後的封裝單體的面積誤差問題。

Description

具有切割對位記號的導線架元件
本新型是有關於一種導線架,特別是指一種具有切割對位記號的導線架元件。
一般導線架於設置晶片並封裝形成導線架封裝元件後,會利用形成於導線架之邊框的對位孔作為切割對位記號,對該導線架封裝元件的切單(dicing),以得到獨立的封裝晶粒。
然而,目前用於封裝後切割的切割對位孔是於導電片材蝕刻形成具有多個導線架單元的導線架結構時,即同時形成於該導線架結構的邊框。因此,當對該導線架結構利用封膠以模注方式進行封裝時,由於該導線架結構於模注過程與模具的對位誤差或是模注封膠過程推擠等因素,導致封裝後形成的導線架元件的封膠層與切割對位孔之間會有偏移問題,因此,當利用該等切割對位孔對該導線架元件進行對位切割時,容易發生切割對位不精確,使得切割後的各個封裝單體產生尺寸面積差異過大的問題。
因此,本新型的目的,即在提供一種具有切割對位記號的預成型導線架。
於是,本新型具有切割對位記號的導線架元件,包含多個導線架主體、一封膠單元,及多個切割對位單元。
該導線架主體由導電材料構成,包括多個導線架單元、一外框,及多個形成於該外框的貫通孔,該等導線架單元成陣列排列且彼此連接,該外框框圍該等導線架單元並與至少部分鄰近該外框的該等導線架單元彼此連接。
封膠單元具有一填置於每一個導線架單元的間隙、任相鄰的導線架單元之間的間隙的下膠部,及一形成於該等導線架單元的頂面的上膠部。
該等切割對位單元分別位於該等貫通孔。每一個切割對位單元具有一填置於相應的一貫通孔並與該封膠單元於同一製程形成的膠層,及由該膠層定義出且口徑小於該貫通孔的至少一切割對位孔,且該等切割對位單元可形成至少一沿一X方向延伸的第一切割定位線,及至少一沿Y方向延伸的第二切割定位線。
本新型的功效在於:透過令用於切割對位的切割對位孔與該封膠單元於同一製程形成,而可避免習知於模注形成封膠層的過程因導線架與模具的對位誤差,導致後續形成的封膠層與導線架的切割對位孔的對位產生偏移,而造成封裝切割後的封裝單體的面積誤差問題。
本新型具有切割對位記號的導線架元件是用於供半導體晶片封裝,並提供封裝後切單過程可供切割對位的切割對位記號,以提升切割對位的精準度。於本新型的該半導體晶片是以發光二極體晶片為例說明,然實際實施時並不以此為限。此外,要再說明的是,本新型圖式僅為表示元件間的結構及/或位置相對關係,與各元件的實際尺寸並不相關。
參閱圖1~3,本新型具有切割對位記號的導線架元件200的一實施例,包含一導線架主體2、一封膠單元3,及多個切割對位單元4。
該導線架主體2由導電材料,例如銅系合金或鐵鎳合金等材料構成,包括多個導線架單元21、一外框22、多個形成於該外框22的貫通孔23,及多條連接引腳24。
該等導線架單元21沿一X方向及一Y方向成陣列排列分佈而概成四邊形且彼此連接,且每一個導線架單元2具有至少一晶片座211。於本實施例中該導線架單元2是以供封裝發光二極體晶片為例,因此,該每一個導線架單元2的晶片座211是以具有兩個彼此成一間隙間隔的接觸電極212為例說明。
該外框22會框圍該等導線架單元21而概成四邊型,且該等貫通孔23為形成於該外框22的至少兩側邊。圖1中是以該等貫通孔23為分別形成於該外框22的四個側邊的圓孔,且該外框22的每一側邊均具有多個貫通孔23為例,然而,實際實施時,該等貫通孔23的形狀也可以為方型、橢圓、不規則型等並無需特別限制,且該等貫通孔23也可以是僅形成於該外框22的其中相鄰兩側邊,或相對兩側邊,只要是可以讓後續藉由形成於該等貫通孔23內的切割對位單元4可形成至少一條沿該X方向延伸的第一切割定位線L1,及至少一條沿該Y方向延伸的第二切割定位線L2即可。
該等連接引腳24用於連接該等導線架單元21,以及該外框22與該等導線架單元21,而可令該外框22可與至少部分鄰近該外框22的該等導線架單元21彼此連接,進而讓該等導線架單元21與該外框22連接成一體而不分散。於本實施例中是以任相鄰的導線架單元21的接觸電極212之間,以及與該外框22相鄰的該等導線架單元2的接觸電極212,均有多條用於連接的連接引腳24為例,然而,要說明的是,該等連接引腳24的數量、形狀及位置可視實際設計及需求而有所不同,並不以此為限。
該封膠單元3具有一填置於任相鄰的導線架單元21之間的間隙及每一個導線架單元21的間隙的下膠部31,及一形成於該等導線架單元21及該下膠部31頂面的上膠部32。該上膠部32框圍該等導線架單元21的晶片座211(接觸電極212),且令每一個晶片座211(接觸電極212)的至少部分表面對外裸露。
該等切割對位單元4分別位於該等貫通孔23。具體的說,以該等貫通孔23為如圖1所示分別形成於該外框22的四個側邊的圓孔為例說明:每一個切割對位單元4具有一填置於相應的一貫通孔23且與該封膠單元3於同一製程形成的膠層41,及由該膠層41定義出且口徑小於該貫通孔23的一切割對位孔42,且透過該等切割對位單元4可形成多條沿該X方向延伸的第一切割定位線L1,及多條沿該Y方向延伸的第二切割定位線L2。且該等切割對位單元4的膠層41、該等導線架單元21,及該下膠部32的頂面齊平而位於同一平面。
要說明的是,該切割對位孔42的形狀可以如圖1所示為圓形,或是啞鈴形、橢圓,或是其它對稱性或非對稱性圖案等,只要是具有可供對位之幾何中心即可,並無需別限制。
此外,配合參閱圖4,每一個貫通孔23內之切割對位孔42可以如圖1所示為一個,也可以如圖4所示,該等貫通孔23可以分別形成該外框22的四個頂角(圖4僅顯示形成於其中一個頂角及其中一側邊的貫通孔23)並延伸至相鄰的兩側邊而具有啞鈴狀,而對應位於每一個貫通孔23的切割對位單元4,則可透過該膠層41分別於相鄰兩側邊各定義出一切割對位孔42,而於每一個貫通孔23形成具有2個切割對位孔42的切割對位單元4;或是讓位於該外框22側邊的其中至少部分的貫通孔23內的切割對位單元4具有2個或多個切割對位孔42,同樣也可利用該等切割對位孔42對位而形成多條第一切割定位線L1,及多條第二切割定位線L2。
參閱圖5,於一些實施例中,該封膠單元3還可再具有一外框膠部33。其中,該外框膠部33對應形成該導線架主體2的該外框22頂面並至少令該等切割對位單元4的切割對位孔42對外裸露,且該外框膠部33與該上膠部32的頂面齊平。利用該外框膠部33可讓整體切割高度更平均。
茲將前述該實施例的製作方法說明如下:
(a)首先,提供一由銅、銅系合金或鐵鎳合金等導電材料構成的基片,將該基片不必要的部分蝕刻移除,得到如圖2所示的該導線架主體2。
(b)準備一模具(圖未示),該模具具有供該導線架主體2對位的對位單元,以及多個對應位於該外框22的該等貫通孔23位置設置且徑寬小於該等貫通孔23的定位柱。
(c)將該導線架主體2置入該模具對位並同時令該等定位柱插入該等貫通孔23。之後,將一高分子封膠材料注入該模具中,讓該高分子封膠材料填充於該導線架主體2的間隙並延伸覆蓋該等接觸電極212的部分頂面,以及填充於該等貫通孔23中未被該等定位柱占據的間隙。待該高分子封膠材料固化後將整體自該模具取出並將該等定位柱自該等貫通孔23移出,即可得到如圖1所示該具有切割對位記號的導線架元件。其中,於模注過程填入該等貫通孔23的間隙的高分子封膠材料固化後即為該膠層41,而該等定位柱移除後形成的通孔即為該等切割對位孔42。
當利用前述該具有切割對位記號的導線架元件進行晶片封裝得到導線架封裝元件,並進行封裝晶粒切單時,即可利用該等切割對位單元4形成的第一切割定位線L1及第二切割定位線L2作為切割對位依據,依序對該導線架封裝元件進行切割,即可得到各自獨立的封裝單體。
由於本新型的該等切割對位單元4是與該封膠單元3於同一製程形成,因此具有相同的對位條件,而可避免習知用於切割對位的切割對位孔與封膠層是於前、後不同製程形成,導致封膠層與對位切割孔之間產生對位誤差,而造成後續切割後之封裝單體的尺寸誤差問題,故確實能達成本新型的目的。
惟以上所述者,僅為本新型的實施例而已,當不能以此限定本新型實施的範圍,凡是依本新型申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾,皆仍屬本新型專利涵蓋的範圍內。
200:導線架元件 2:導線架主體 21:導線架單元 211:晶片座 212:接觸電極 22:外框 23:貫通孔 24:連接引腳 3:封膠單元 31:下膠部 32:上膠部 33:外框膠部 4:切割對位單元 41:膠層 42:切割對位孔 L1:第一切割定位線 L2:第二切割定位線 X、Y:方向
本新型的其他的特徵及功效,將於參照圖式的實施方式中清楚地呈現,其中: 圖1是一示意圖,說明本新型該實施例; 圖2是一示意圖,說明該實施例的導線架主體; 圖3是一剖視示意圖,輔助說明圖1中III-III割線的剖視結構; 圖4是一局部放大示意圖,說明本新型該實施例之切割對位單元的另一實施態樣;及 圖5是一示意圖,說明明本新型該實施例之封膠單元的另一實施態樣。
200:導線架元件
211:晶片座
212:接觸電極
22:外框
23:貫通孔
3:封膠單元
4:切割對位單元
41:膠層
42:切割對位孔
L1:第一切割定位線
L2:第二切割定位線
X、Y:方向

Claims (8)

  1. 一種具有切割對位記號的導線架元件,包含: 一導線架主體,由導電材料構成,包括多個導線架單元、一外框,及多個形成於該外框的貫通孔,該等導線架單元成陣列排列且彼此連接,該外框框圍該等導線架單元並與至少部分鄰近該外框的該等導線架單元彼此連接; 一封膠單元,具有一填置於每一個導線架單元的間隙、任相鄰的導線架單元之間的間隙的下膠部,及一形成於該等導線架單元的頂面的上膠部;及 多個切割對位單元,分別位於該等貫通孔,每一個切割對位單元具有一填置於相應的一貫通孔並與該封膠單元於同一製程形成的膠層,及由該膠層定義出且口徑小於該貫通孔的至少一切割對位孔,且該等切割對位單元可形成至少一沿一X方向延伸的第一切割定位線,及至少一沿Y方向延伸的第二切割定位線。
  2. 如請求項1所述具有切割對位記號的導線架元件,其中,該等導線架單元沿該X方向及該Y方向成陣列排列分佈,該外框框圍該等導線架單元而成四邊形,且其中一貫通孔形成於該外框的其中一頂角。
  3. 如請求項2所述具有切割對位記號的導線架元件,其中,對應位於頂角的該貫通孔的切割對位單元具有兩個切割對位孔,且該兩個切割對位孔分別位於該外框相鄰的兩側邊。
  4. 如請求項1所述具有切割對位記號的導線架元件,其中,該等導線架單元沿該X方向及該Y方向成陣列排列分佈,該外框框圍該等導線架單元而成四邊形,該等貫通孔至少位於該外框的相鄰兩側邊,且該至少一第一切割定位線,及該至少一第二切割定位線分別與該兩個側邊平行。
  5. 如請求項1所述具有切割對位記號的導線架元件,其中,該等切割對位單元的膠層、該等導線架單元、該外框及該下膠部的頂面齊平而位於同一平面。
  6. 如請求項1所述具有切割對位記號的導線架元件,其中,該封膠單元還包含一外框膠部,該外框膠部形成於該外框的頂面並令該等切割對位單元對外裸露。
  7. 如請求項6所述具有切割對位記號的導線架元件,其中,每一個導線架單元具有至少一供用於設置半導體晶片的晶片座,該上膠部框圍該等導線架單元的晶片座,且令每一個晶片座的至少部分表面對外裸露。
  8. 如請求項7所述具有切割對位記號的導線架元件,其中,該外框膠部與該上膠部的頂面齊平。
TW110214789U 2021-12-13 2021-12-13 具有切割對位記號的導線架元件 TWM624922U (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110214789U TWM624922U (zh) 2021-12-13 2021-12-13 具有切割對位記號的導線架元件
US17/721,072 US20230187324A1 (en) 2021-12-13 2022-04-14 Lead frame assembly

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110214789U TWM624922U (zh) 2021-12-13 2021-12-13 具有切割對位記號的導線架元件

Publications (1)

Publication Number Publication Date
TWM624922U true TWM624922U (zh) 2022-03-21

Family

ID=81748098

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110214789U TWM624922U (zh) 2021-12-13 2021-12-13 具有切割對位記號的導線架元件

Country Status (2)

Country Link
US (1) US20230187324A1 (zh)
TW (1) TWM624922U (zh)

Also Published As

Publication number Publication date
US20230187324A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
US11398457B2 (en) Packaged integrated circuit devices with through-body conductive vias, and methods of making same
TWI565012B (zh) 一種封裝結構及其製造方法
KR100585100B1 (ko) 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
JP2001028420A (ja) 半導体装置及びその製造方法
US9659842B2 (en) Methods of fabricating QFN semiconductor package and metal plate
TWI629761B (zh) 基板結構及半導體封裝元件之製造方法
JP3877454B2 (ja) 半導体装置の製造方法
US20140091479A1 (en) Semiconductor device with stacked semiconductor chips
JP2007036273A (ja) 半導体集積回路装置の製造方法
JP4803855B2 (ja) 半導体装置の製造方法
JP2001298144A (ja) 半導体装置及びその製造方法
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
TWM624922U (zh) 具有切割對位記號的導線架元件
JP4497304B2 (ja) 半導体装置及びその製造方法
US11710684B2 (en) Package with separate substrate sections
TW451365B (en) Semiconductor package with dual chips
CN216563115U (zh) 具有切割对位记号的导线架组件
JP4698658B2 (ja) 半導体チップ搭載用の絶縁基板
JP4994148B2 (ja) 半導体装置の製造方法
JP2005277434A (ja) 半導体装置
JP5121807B2 (ja) 半導体装置の製造方法
TW201909367A (zh) 扇出半導體裝置及製造扇出半導體裝置的方法
JP2503360Y2 (ja) 樹脂封止型半導体集積回路装置
KR100285663B1 (ko) 패키지화된집적회로소자및그제조방법
TWM407485U (en) Device of stackable semiconductor package having whole surface molding