TWI854598B - 半導體記憶體裝置及其寫入方法 - Google Patents

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Abstract

一種半導體記憶體裝置及其寫入方法。半導體記憶體裝置包括記憶體控制電路以及記憶體陣列。記憶體陣列包括目標記憶體組。目標記憶體組包括目標記憶胞以及感測放大器電路。感測放大器電路經由位元線耦接目標記憶胞，並從記憶體控制電路接收位於第一電壓值範圍內的資料信號，且根據資料信號而在位元線上產生位於第二電壓值範圍內的位元線信號。第二電壓值範圍大於第一電壓值範圍。

Description

半導體記憶體裝置及其寫入方法
本發明是有關於一種資料寫入方法，且特別是有關於一種半導體記憶體裝置及其所採用的寫入方法。
當動態隨機存取記憶體與作為記憶體控制器的系統單晶片（System on a chip，SoC）對接進行溝通時，假如系統單晶片已經走到3奈米/5奈米的製程工藝，其所提供的資料信號的電壓值（I/O電壓）可能都已經降低至0.6伏特以下的水準。此時，面對動態隨機存取記憶體端的對接電壓還維持在1.2伏特的情況，常見的做法就是透過動態隨機存取記憶體的實體層將所接收到的資料信號從適用於系統單晶片的0.6伏特轉換成適用於動態隨機存取記憶體的1.2伏特，或是採用另一種作法而透過在動態隨機存取記憶體本身配置位準移位器（level shifter）來實現電壓轉換。
隨著三維積體電路堆疊（3D-IC stack）的晶片堆疊工藝越發純熟，系統單晶片與動態隨機存取記憶體漸漸走向廣輸入/輸出（Wide I/O）的設計方式，其所對接的輸入輸出埠數量可能動輒都是以百起跳，甚至為了追求頻寬而有數千個對接的輸入輸出埠的需求。在此情況下，對每個輸入輸出埠都增加一組位準移位器來實現電壓轉換的方式不僅會佔據空間，也會提高製造成本。而且，配置位準移位器也會影響到讀寫速度，造成頻寬無法增加。
本發明提供一種半導體記憶體裝置及其寫入方法，不需要位準移位器的協助即可讓動態隨機存取記憶體與系統單晶片順利地對接。
本發明的半導體記憶體裝置包括記憶體控制電路以及記憶體陣列。記憶體陣列耦接記憶體控制電路。記憶體陣列包括目標記憶體組。目標記憶體組包括目標記憶胞以及感測放大器電路。目標記憶胞耦接位元線。感測放大器電路經由位元線耦接目標記憶胞，並從記憶體控制電路接收位於第一電壓值範圍內的資料信號，且根據資料信號而在位元線上產生位於第二電壓值範圍內的位元線信號。第二電壓值範圍大於第一電壓值範圍。
本發明的半導體記憶體裝置的寫入方法包括下列步驟：接收位於第一電壓值範圍內的資料信號；以及根據資料信號而在耦接目標記憶胞的位元線上產生位於第二電壓值範圍內的位元線信號，第二電壓值範圍大於第一電壓值範圍。
基於上述，本發明的半導體記憶體裝置及其寫入方法能夠在沒有配置位準移位器的情況下，將從記憶體控制電路接收的資料信號轉換為電壓值範圍較大的位元線信號，不僅可減少所佔據的空間、製造成本，還有助於頻寬的增加。
為讓本案的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請同時參照圖1與圖2，半導體記憶體裝置100包括記憶體控制電路110以及記憶體陣列120。記憶體陣列120例如為動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）陣列，其耦接記憶體控制電路110。記憶體陣列120包括多個記憶體組122。記憶體控制電路110可根據所接收到的選擇命令在這些記憶體組122中選擇出目標記憶體組124來進行指定操作（例如寫入或讀取等等操作）。為簡化圖示，圖1中僅繪示出2個記憶體組122與1個目標記憶體組124作為代表，但本發明並不以此為限。
記憶體控制電路110除了例如是中央處理單元（central processing unit，CPU），或是其他可程式化之一般用途或特殊用途的微處理器（microprocessor）、數位訊號處理器（digital signal processor，DSP）、可程式化控制器、特殊應用積體電路（application specific integrated circuits，ASIC）、可程式化邏輯裝置（programmable logic device，PLD）或其他類似裝置或這些裝置的組合之外，也可以是透過硬體描述語言（Hardware Description Language, HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）或複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）等方式來實現的硬體電路。
在圖2中，目標記憶體組124包括目標記憶胞200以及感測放大器電路210。目標記憶胞200是藉由記憶體控制電路110所接收到的選擇命令而從目標記憶體組124所具有的多個記憶胞中選擇出來進行指定操作的記憶胞。目標記憶胞200耦接位元線BL。在本實施例中，由於採用差分感測（differential sensing）的方式，耦接目標記憶胞200的位元線BL包括第一位元線BL_t及第二位元線BL_n。
感測放大器電路210經由第一位元線BL_t及第二位元線BL_n耦接目標記憶胞200。感測放大器電路210可從記憶體控制電路110接收位於第一電壓值範圍內的資料信號W_DATA，且根據資料信號W_DATA而在第一位元線BL_t及第二位元線BL_n上產生位於第二電壓值範圍內的位元線信號SBL。在本實施例中，位元線信號SBL包括在第一位元線BL_t上產生的位元線信號SBL_t以及在第二位元線BL_n上產生的位元線信號SBL_n。此外，第二電壓值範圍會大於第一電壓值範圍，舉例來說，第一電壓值範圍為0伏特至0.6伏特，第二電壓值範圍為0伏特至1.2伏特，但本發明並不以此為限。
更詳細來說，感測放大器電路210包括放大器電路212以及選擇電路214。放大器電路212操作在第二電壓值範圍內的電源電壓Vcc（例如1.2伏特）下，可經配置以在對目標記憶胞200進行寫入操作時，反應於預充電信號/PRE而拉升在耦接於位元線BL的資料線DL上的資料電位DP，之後再反應於資料信號W_DATA而拉低資料電位DP，藉此改變位元線BL上的位元線信號SBL的電壓值。
此外，選擇電路214耦接於資料線DL與位元線BL之間。選擇電路214可經配置以根據資料選擇信號MDQS及行選擇信號CSL而決定是否導通資料線DL與位元線BL之間的傳輸路徑。當目標記憶胞200被選擇出來進行指定操作時，資料選擇信號MDQS及行選擇信號CSL會使資料線DL與位元線BL之間的傳輸路徑導通。
在電路的構成上，放大器電路212包括第一P型場效電晶體P1、第一N型場效電晶體N1、第一匯流排保持器（bus holder）BS1、第二P型場效電晶體P2、第二N型場效電晶體N2、第二匯流排保持器BS2。在本實施例中，由於採用差分感測的方式，資料信號W_DATA包括正資料信號W_DATA_t及反資料信號W_DATA_n，資料線DL包括第一資料線DL_t及第二資料線DL_n，資料電位DP包括在第一資料線DL_t上的資料電位DP_t及在第二資料線DL_n上的資料電位DP_n。第一P型場效電晶體P1的源極耦接電源電壓Vcc，第一P型場效電晶體P1的閘極接收預充電信號/PRE。第一N型場效電晶體N1的汲極耦接第一P型場效電晶體P1的汲極及第一資料線DL_t，第一N型場效電晶體N1的閘極接收反資料信號W_DATA_n，第一N型場效電晶體N1的源極耦接接地電位GND。第一匯流排保持器BS1耦接第一資料線DL_t。第二P型場效電晶體P2的源極耦接電源電壓Vcc，第二P型場效電晶體P2的閘極接收預充電信號/PRE。第二N型場效電晶體N2的汲極耦接第二P型場效電晶體P2的汲極及第二資料線DL_n，第二N型場效電晶體N2的閘極接收正資料信號W_DATA_t，第二N型場效電晶體N2的源極耦接接地電位GND。第二匯流排保持器BS2耦接第二資料線DL_n。
第一匯流排保持器BS1包括第一反相器INV1以及第二反相器INV2。第二匯流排保持器BS2包括第三反相器INV3以及第四反相器INV4。第一反相器INV1的輸入端耦接第一資料線DL_t，第二反相器INV2的輸入端耦接第一反相器INV1的輸出端，第二反相器INV2的輸出端耦接第一反相器INV1的輸入端。第三反相器INV3的輸入端耦接第二資料線DL_n，第四反相器INV4的輸入端耦接第三反相器INV3的輸出端，第四反相器INV4的輸出端耦接第三反相器INV3的輸入端。
選擇電路214包括第一開關電晶體SWT1、第二開關電晶體SWT2、第三開關電晶體SWT3及第四開關電晶體SWT4。第一開關電晶體SWT1的第一端耦接第一資料線DL_t，第一開關電晶體SWT1的控制端接收資料選擇信號MDQS。第二開關電晶體SWT2的第一端耦接第一開關電晶體SWT1的第二端，第二開關電晶體SWT2的第二端耦接第一位元線BL_t，第二開關電晶體SWT2的控制端接收行選擇信號CSL。第三開關電晶體SWT3的第一端耦接第二資料線DL_n，第三開關電晶體SWT3的控制端接收資料選擇信號MDQS。第四開關電晶體SWT4的第一端耦接第三開關電晶體SWT3的第二端，第四開關電晶體SWT4的第二端耦接第二位元線BL_n，第四開關電晶體的控制端接收行選擇信號CSL。
基於上述電路的構成，在對目標記憶胞200進行寫入操作時，首先，資料選擇信號MDQS會使第一開關電晶體SWT1及第三開關電晶體SWT3導通，行選擇信號CSL會使第二開關電晶體SWT2及第四開關電晶體SWT4導通，藉此讓第一資料線DL_t與第一位元線BL_t之間的傳輸路徑以及第二資料線DL_n與第二位元線BL_n之間的傳輸路徑導通。在傳輸路徑導通的情況下，位元線信號SBL_t等同於資料電位DP_t，位元線信號SBL_n等同於資料電位DP_n。
並且，目標記憶體組124內部的預充電信號/PRE會轉換至低邏輯準位（例如0伏特），使第一P型場效電晶體P1及第二P型場效電晶體P2導通，而透過在第二電壓值範圍內的電源電壓Vcc來拉升在第一資料線DL_t上的資料電位DP_t及在第二資料線DL_n上的資料電位DP_n（例如拉升至1.2伏特）。在此情況下，拉升後的資料電位DP_t與資料電位DP_n相同，且位於第二電壓值範圍內。同時，位元線信號SBL_t與位元線信號SBL_n皆為高邏輯準位。
在資料電位DP_t與資料電位DP_n被拉升後，預充電信號/PRE會轉換至高邏輯準位（例如1.2伏特），使第一P型場效電晶體P1及第二P型場效電晶體P2斷開。此時，可透過第一匯流排保持器BS1及第二匯流排保持器BS2來分別保持在第一資料線DL_t上的資料電位DP_t及在第二資料線DL_n上的資料電位DP_n。
接著，記憶體控制電路110會將反資料信號W_DATA_n及正資料信號W_DATA_t分別傳送到第一N型場效電晶體N1的閘極以及第二N型場效電晶體N2的閘極，使第一P型場效電晶體P1及第二P型場效電晶體P2中的其中一個導通。正資料信號W_DATA_t與反資料信號W_DATA_n位於第一電壓值範圍內，且正資料信號W_DATA_t的邏輯準位與反資料信號W_DATA_n的邏輯準位互補。舉例來說，當對目標記憶胞200寫入資料「0」時，記憶體控制電路110輸出的正資料信號W_DATA_t為低邏輯準位（例如0伏特），反資料信號W_DATA_n為高邏輯準位（例如6伏特）。在此情況下，接收到反資料信號W_DATA_n的第一N型場效電晶體N1會導通，而拉低第一資料線DL_t上的資料電位DP_t（例如拉低至0伏特）。如此一來，在第一位元線BL_t上產生的位元線信號SBL_t的電壓值也會改變而被拉低至低邏輯準位，從而可根據位元線信號SBL_t及SBL_n之間的差來將資料「0」寫入至目標記憶胞200。
另一方面，當對目標記憶胞200寫入資料「1」時，記憶體控制電路110輸出的正資料信號W_DATA_t為高邏輯準位（例如6伏特），反資料信號W_DATA_n為低邏輯準位（例如0伏特）。在此情況下，接收到正資料信號W_DATA_t的第二N型場效電晶體N2會導通，而拉低第二資料線DL_n上的資料電位DP_n（例如拉低至0伏特）。如此一來，在第一位元線BL_n上產生的位元線信號SBL_n的電壓值也會改變而被拉低至低邏輯準位，從而可根據位元線信號SBL_t及SBL_n之間的差來將資料「1」寫入至目標記憶胞200。
請參照圖3，在本實施例中半導體記憶體裝置的寫入方法包括下列步驟。接收位於第一電壓值範圍內的資料信號（步驟S302）。根據資料信號而在耦接目標記憶胞的位元線上產生位於第二電壓值範圍內的位元線信號，第二電壓值範圍大於第一電壓值範圍（步驟S304）。上述步驟S302及S304的實施細節可參照圖1至圖2的實施例，在此則不再贅述。
綜上所述，本發明的半導體記憶體裝置及其寫入方法可先進行預充電而將採用差分感測的兩個資料電位皆拉升至第二電壓值範圍內的電壓（例如1.2伏特），再根據第一電壓值範圍內資料信號將其中一個資料電位拉低至接地電位（例如0伏特），以確定出正確的資料狀態。如此一來，能夠在沒有配置位準移位器的情況下，將資料信號轉換為電壓值範圍較大的位元線信號，不僅可減少所佔據的空間、製造成本，還有助於頻寬的增加。
100:半導體記憶體裝置 110:記憶體控制電路 120:記憶體陣列 122:記憶體組 124:目標記憶體組 200:目標記憶胞 210:感測放大器電路 212:放大器電路 214:選擇電路 BL:位元線 BL_t:第一位元線 BL_n:第二位元線 BS1:第一匯流排保持器 BS2:第二匯流排保持器 CSL:行選擇信號 DL:資料線 DL_t:第一資料線 DL_n:第二資料線 DP、DP_t、DP_n:資料電位 GND:接地電位 INV1:第一反相器 INV2:第二反相器 INV3:第三反相器 INV4:第四反相器 MDQS:資料選擇信號 N1:第一N型場效電晶體 N2:第二N型場效電晶體 P1:第一P型場效電晶體 P2:第二P型場效電晶體 /PRE:預充電信號 SBL、SBL_t、SBL_n:位元線信號 SWT1:第一開關電晶體 SWT2:第二開關電晶體 SWT3:第三開關電晶體 SWT4:第四開關電晶體 Vcc:電源電壓 W_DATA:資料信號 W_DATA_t:正資料信號 W_DATA_n:反資料信號 S302、S304:步驟
圖1是依照本發明一實施例的半導體記憶體裝置的方塊示意圖。 圖2是依照圖1實施例的目標記憶體組的電路示意圖。 圖3是依照本發明一實施例的半導體記憶體裝置的寫入方法的步驟流程圖。
110:記憶體控制電路
124:目標記憶體組
200:目標記憶胞
210:感測放大器電路
212:放大器電路
214:選擇電路
BL:位元線
BL_t:第一位元線
BL_n:第二位元線
BS1:第一匯流排保持器
BS2:第二匯流排保持器
CSL:行選擇信號
DL:資料線
DL_t:第一資料線
DL_n:第二資料線
DP、DP_t、DP_n:資料電位
GND:接地電位
INV1:第一反相器
INV2:第二反相器
INV3:第三反相器
INV4:第四反相器
MDQS:資料選擇信號
N1:第一N型場效電晶體
N2:第二N型場效電晶體
P1:第一P型場效電晶體
P2:第二P型場效電晶體
/PRE:預充電信號
SBL、SBL_t、SBL_n:位元線信號
SWT1:第一開關電晶體
SWT2:第二開關電晶體
SWT3:第三開關電晶體
SWT4:第四開關電晶體
Vcc:電源電壓
W_DATA:資料信號
W_DATA_t:正資料信號
W_DATA_n:反資料信號

Claims (8)

  1. 一種半導體記憶體裝置，包括：一記憶體控制電路；以及一記憶體陣列，耦接該記憶體控制電路，該記憶體陣列包括一目標記憶體組，其中該目標記憶體組包括：一目標記憶胞，耦接一位元線；以及一感測放大器電路，經由該位元線耦接該目標記憶胞，從該記憶體控制電路接收位於一第一電壓值範圍內的一資料信號，且根據該資料信號而在該位元線上產生位於一第二電壓值範圍內的一位元線信號，該第二電壓值範圍大於該第一電壓值範圍，其中該感測放大器電路包括：一放大器電路，操作在該第二電壓值範圍內的一電源電壓下，經配置以在對該目標記憶胞進行一寫入操作時，反應於一預充電信號而拉升在耦接於該位元線的一資料線上的一資料電位，之後再反應於該資料信號而拉低該資料電位，藉此改變該位元線信號的電壓值。
  2. 如請求項1所述的半導體記憶體裝置，其中該資料信號包括一正資料信號及一反資料信號，該資料線包括一第一資料線及一第二資料線，該放大器電路包括：一第一P型場效電晶體，其源極耦接該電源電壓，其閘極接收該預充電信號； 一第一N型場效電晶體，其汲極耦接該第一P型場效電晶體的汲極及該第一資料線，其閘極接收該反資料信號，其源極耦接一接地電位；一第一匯流排保持器，耦接該第一資料線；一第二P型場效電晶體，其源極耦接該電源電壓，其閘極接收該預充電信號；一第二N型場效電晶體，其汲極耦接該第二P型場效電晶體的汲極及該第二資料線，其閘極接收該正資料信號，其源極耦接該接地電位；以及一第二匯流排保持器，耦接該第二資料線。
  3. 如請求項2所述的半導體記憶體裝置，其中該第一匯流排保持器包括：一第一反相器，其輸入端耦接該第一資料線；以及一第二反相器，其輸入端耦接該第一反相器的輸出端，其輸出端耦接該第一反相器的輸入端，該第二匯流排保持器包括：一第三反相器，其輸入端耦接該第二資料線；以及一第四反相器，其輸入端耦接該第三反相器的輸出端，其輸出端耦接該第三反相器的輸入端。
  4. 如請求項1所述的半導體記憶體裝置，其中該感測放大器電路更包括：一選擇電路，耦接於該資料線與該位元線之間，經配置以根 據一資料選擇信號及一行選擇信號而決定是否導通該資料線與該位元線之間的傳輸路徑。
  5. 如請求項4所述的半導體記憶體裝置，其中該資料線包括一第一資料線及一第二資料線，該位元線包括一第一位元線及一第二位元線，該選擇電路包括：一第一開關電晶體，其第一端耦接該第一資料線，其控制端接收該資料選擇信號；一第二開關電晶體，其第一端耦接該第一開關電晶體的第二端，其第二端耦接該第一位元線，其控制端接收該行選擇信號；一第三開關電晶體，其第一端耦接該第二資料線，其控制端接收該資料選擇信號；以及一第四開關電晶體，其第一端耦接該第三開關電晶體的第二端，其第二端耦接該第二位元線，其控制端接收該行選擇信號。
  6. 如請求項1所述的半導體記憶體裝置，其中該第一電壓值範圍為0伏特至0.6伏特，該第二電壓值範圍為0伏特至1.2伏特。
  7. 一種半導體記憶體裝置的寫入方法，其中該半導體記憶體裝置包括一感測放大器電路，該寫入方法包括下列步驟：透過該感測放大器電路接收位於一第一電壓值範圍內的一資料信號；以及根據該資料信號而在耦接一目標記憶胞的一位元線上產生位於一第二電壓值範圍內的一位元線信號，該第二電壓值範圍大於 該第一電壓值範圍，其中根據該資料信號而在耦接該目標記憶胞的該位元線上產生位於該第二電壓值範圍內的該位元線信號的步驟包括：在對該目標記憶胞進行一寫入操作時，反應於一預充電信號而拉升在耦接於該位元線的一資料線上的一資料電位，之後再反應於該資料信號而拉低該資料電位，藉此改變該位元線信號的電壓值。
  8. 如請求項7所述的半導體記憶體裝置的寫入方法，其中該第一電壓值範圍為0伏特至0.6伏特，該第二電壓值範圍為0伏特至1.2伏特。
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