TWI844090B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI844090B
TWI844090B TW111133479A TW111133479A TWI844090B TW I844090 B TWI844090 B TW I844090B TW 111133479 A TW111133479 A TW 111133479A TW 111133479 A TW111133479 A TW 111133479A TW I844090 B TWI844090 B TW I844090B
Authority
TW
Taiwan
Prior art keywords
layer
forming
semiconductor device
metal layer
metal
Prior art date
Application number
TW111133479A
Other languages
English (en)
Other versions
TW202329254A (zh
Inventor
張正偉
沙哈吉 Ｂ 摩爾
劉奕瑩
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202329254A publication Critical patent/TW202329254A/zh
Application granted granted Critical
Publication of TWI844090B publication Critical patent/TWI844090B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體裝置之形成方法包括：在基底上交替堆疊第一半導體層及第二半導體層；將第一及第二半導體層圖案化為一鰭部結構；形成一介電層跨越鰭部結構；以及去除鰭部結構的第一半導體層，而在鰭部結構的第二半導體層之間形成間隙。上述方法更包括：沉積一第一金屬層以包圍第二半導體層，而在介電層的兩相對側壁之間形成空孔；凹陷第一金屬層；在凹陷的第一金屬層上形成一阻擋層，而覆蓋空孔；以及在阻擋層上沉積一第二金屬層。

Description

半導體裝置及其形成方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其形成方法。
半導體積體電路(integrated circuit, IC)產業經歷了快速的增長。積體電路(IC)材料及設計方面的技術進步產生了一世代又一世代的積體電路，每一世代都有比上一世代更小、更複雜的電路。在積體電路(IC)的發展過程中，功能密度(即，每個晶片面積上內連接裝置的數量)普遍增加，而幾何尺寸(即，使用製造製程中可以形成的最小部件(或線路))卻為降低。此微縮化的製程通常透過提高生產效率及降低相關成本來提供諸多益處。上述微縮化也增加了加工及製造積體電路(IC)的複雜性。
近來，已導入多重閘極半導體裝置，以致力透過增加閘極與通道的耦合來改善閘極控制，降低關閉狀態(OFF-state)的電流，且降低短通道效應(short-channel effect, SCE)。其中一種已經導入的多重閘極半導體裝置為閘極全繞式電晶體(gate-all around transistor, GAA)。閘極全繞式電晶體(GAA)裝置的名稱來自閘極結構，其延伸至通道區周圍，提供通道區四面的通路，此容許通道區有更充分的空乏，並導致因更陡峭的亞閾值電流擺幅(sub-threshold current swing, SS)及更小的汲極誘發能障降低(drain induced barrier lowering, DIBL)，而降低短通道效應(SCE)。閘極全繞式電晶體(GAA)裝置與傳統的互補式金屬氧化物(complementary metal-oxide-semiconductor, CMOS)製程相容，其結構容許其在保持閘極控制及減輕短通道效應(SCE)的同時，積極微縮化。閘極全繞式電晶體(GAA)裝置以堆疊通道部件的形式提供一個通道區。然而，在通道部件周圍整合製造閘極全繞式電晶體(GAA)特徵部件會是一項挑戰。雖然目前的方法在許多方面為令人滿意的，但隨著電晶體尺寸不斷縮小至10nm以下的技術節點，仍然需要進一步改進閘極全繞式電晶體(GAA)裝置。
在一些實施例中，提供一種半導體裝置之形成方法，包括：交替堆積複數個第一半導體層及複數個第二半導體層於一基底上；圖案化第一及第二半導體層成為一鰭部結構；形成一介電層跨越鰭部結構；去除鰭部結構的第一半導體層，藉以在鰭部結構的第二半導體層之間形成複數個間隙；沉積一第一金屬層以包圍第二半導體層，其中複數個空孔形成於介電層的兩相對側壁之間；凹陷第一金屬層；形成一阻擋層於凹陷的第一金屬層上，藉以覆蓋空孔；以及沉積一第二金屬層於阻擋層上。
在一些實施例中，提供一種半導體裝置之形成方法，包括：形成複數個垂直堆疊的通道部件懸浮於一基底上方；形成一應變材料抵接於通道部件的兩相對端；沉積一功函數金屬層包圍通道部件，其中在沉積功函數金屬層後，位於通道部件之間的複數個間隙縮小但仍然存在；局部去除功函數金屬層；形成一阻擋層於功函數金屬層上，其中阻擋層密封位於其下方的間隙；以及沉積一金屬填充層於阻擋層上。
在一些實施例中，提供一種半導體裝置，包括：複數個半導體通道部件，垂直堆疊於一基底上；一閘極堆疊，包圍半導體通道部件，其中閘極堆疊包括：一第一金屬層、一第二金屬層、夾設於第一金屬層與第二金屬層之間的一阻擋層以及堆疊於第一金屬層與阻擋層之間的複數個空孔；一源極/汲極(S/D)磊晶特徵部件，與半導體通道部件接觸；一絕緣層，夾設於源極/汲極(S/D)磊晶特徵部件與閘極堆疊之間；以及複數個閘極間隙壁，設置於閘極堆疊的側壁上，其中第一金屬層位於閘極間隙壁的一上表面下方。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。此外，當一數值或數值範圍描述為“約”、“近似”及相似用語時，除非另有規定，否則此用語旨在包含所述數值的+/-10%以內的數值。舉例來說，用語“約5nm”包括從4.5nm至5.5nm的尺寸範圍。
本揭露式有關於一種半導體裝置及其製造方法，特別是有關於一種製造多重閘極裝置。這些多重閘極裝置可包括p型金屬-氧化物-半導體裝置或n型金屬-氧化物-半導體裝置。在此提出具體的示例，且因具有類似鰭部結構而稱之為鰭式場效電晶體(fin field-effect transistor, FinFET)。此處也提出一種稱為閘極全繞式(GAA)裝置的多重閘極電晶體的實施例。閘極全繞式電晶體(GAA)裝置包括其閘極結構或其部分形成於通道區的四面(例如，圍繞部分的通道區) 的任何裝置。通道區包括通道部件的堆疊，其以奈米片、奈米線、條形及/或其他與單一、連續的閘極結構相關的的合適通道配置。然而，所屬技術領域具有通常知識者可理解上述教示可適用於單一通道部件(例如，單一奈米線/奈米片)或任何數量的通道部件。所屬技術領域具有通常知識者可理解可從本揭露的型態而受益的其他半導體裝置示例。
隨著電晶體尺寸不斷縮小至10nm及以下的技術節點。空孔(或稱為縫隙，因其一般都有很高的深寬比)會在取代閘極(或稱為“後閘極(gate-last)”)製程流程中形成於功函數金屬(work function metal, WFM)層內，因為閘極溝槽的尺寸不斷縮小，而用於形成功函數金屬(WFM)層的導電材料的間隙填充能力有限。空孔中的內部空間可以穿過功函數金屬(WFM)層的外表面打開，並在後續的製造過程中被部分雜質所填充，例如在形成一金屬填充層的閘極堆疊中的金屬材料及/或在後續的蝕刻及沉積製造過程中的其他化學化合物。雜質接近功函數金屬(WFM)層會導致功函數金屬(WFM)電阻偏移及電晶體閾值電壓(Vt) 偏移，而降低晶圓允收測試(wafer acceptance test, WAT)效能。根據一些實施例，在功函數金屬(WFM)層上方形成一阻擋層，以密封空孔。阻擋層阻止不需要的雜質進入空孔。另外，阻擋層可以作為膠層，增加與後續沉積在功函數金屬(WFM)層之上的金屬填充層的黏著性。阻擋層改善了電晶體的效能，例如功函數金屬(WFM)電阻及閾值電壓的一致性。
第1-23圖繪示出根據本揭露的一些實施例之半導體裝置10在製造過程中處於中間階段的立體示意圖及剖面示意圖。在以下實施例中說明的半導體裝置10可應用於但不限於鰭式場效電晶體(FinFET)、閘極全繞式場效電晶體(GAAFET)，或其他包括多重閘極電晶體。
請參照第1圖，提供一基底100。在一些實施例中，基底100包括晶體矽基底(例如，晶圓)。根據設計要求，基底100可以包括各種摻雜區(例如，p型井區及/或n型井區)。在一些實施例中，摻雜區可以摻雜p型或n型摻雜物。舉例來說，摻雜區可摻雜p型摻雜物(例如硼或BF 2)、n型摻雜物(例如磷或砷)及/或其組合。摻雜區可以用於n型電晶體，也可以用於p型電晶體。在一些實施例中，在基底100的頂部進行防擊穿(anti-punch-through, APT)佈植，以形成防擊穿(APT)區。植入防擊穿(APT)區的摻雜物的導電類型與摻雜區(或井區)的導電類型相同。防擊穿(APT)區可以延伸至後續形成的源極/汲極(S/D)區140(第9圖)下方，並用於減少從源極/汲極(S/D)區140至基底100的漏電流。為了清楚起見，第1圖及後續的圖式中並未繪示出摻雜區及防擊穿(APT)區。在一些其他實施例中，基底100包括元素半導體(例如矽或鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP)或其組合。
如第1圖所示，在基底100上形成一半導體堆疊102。半導體堆疊102可以包括在Z方向上交替堆疊的多個第一層104及多個第二層106。雖然第1圖中只繪示出三個第一層104及三個第二層106，但本揭露的實施例並不限於此。在其他實施例中，第一層104及第二層106的數量由需要來進行調整，例如一個、兩個、四個或更多個第一層104及第二層106。
在一些實施例中，第一層104及第二層106包括不同的材料。舉例來說，第一層104為SiGe層，具有約在15%至40%範圍的鍺原子百分比，而第二層106為不含鍺的Si層。然而，本揭露的實施例並不限於此，在其他實施例中，第一層104及第二層106為具有不同的蝕刻選擇比的材料。在一些實施例中，第一層104及第二層106透過磊晶生長製程形成，例如分子束磊晶(molecular beam epitaxy, MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程或類似製程。在此情況下，第一層104為磊晶SiGe層，而第二層106為磊晶Si層。在一些其他實施例中，第一層104及第二層106透過適當的沉積形成，例如化學氣相沉積(chemical vapor deposition, CVD)，原子層沉積(atomic layer deposition, ALD)或類似沉積。在此情況下，第一層104為多晶矽鍺層，而第二層106為多晶矽層。
第一層104及第二層106可以有相同或不同的厚度。在一些實施例中，第一層104具有相同厚度T1，而第二層106具有相同厚度T2。在一些實施例中，厚度T1約在5nm至20nm的範圍，而第二厚度T2約在5nm至20nm的範圍。或者，由上而下的第一層104可以具有不同的厚度，而由上而下的第二層106可以具有不同的厚度。
如第1圖所示，在半導體堆疊102上形成一罩幕層108。罩幕層108可以包括單層結構、雙層結構或多層結構。舉例來說，罩幕層108包括氧化矽(SiO)層及位於氧化矽(SiO)層上的氮化矽(SiN)層。在一些實施例中，罩幕層108透過化學氣相沉積(CVD)，原子層沉積(ALD)或類似沉積而形成。
請參照第2圖，圖案化罩幕層108，以形成多個罩幕條118。然後透過使用罩幕條118作為罩幕來對半導體堆疊102及基底100進行圖案化，而形成多個溝槽12。在此情況下，在溝槽12之間形成多個鰭部基體111及多個堆疊在鰭部基體111上的半導體條112。溝槽12延伸至基底100，並具有相互平行的長度方向。在此，半導體條112的堆疊稱為奈米片堆疊112，而鰭部基底111及其上的奈米片堆疊112的組合稱為鰭部110。如第2圖所示，奈米片堆疊112包括沿Z方向交替堆疊並沿Y方向延伸的多個第一奈米片114及多個第二奈米片116。
在一些實施例中，鰭部110可以透過任何合適的方法進行圖案化。舉例來說，上述結構可以使用一或多道光學微影製程進行圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙圖案或多重圖案製程結合了光學微影製程及自對準製程，容許形成的圖案具有間距比使用單一、直接的光學微影製程可獲得的間距來的要小。舉例來說，在一實施例中，在基底上形成一犧牲層，並使用光學微影製程進行圖案化。使用自對準的製程在圖案化的犧牲層旁側形成間隔物。後續去除犧牲層，餘留的間隔物可用於圖案化出鰭部110。
雖然在第2圖中僅繪示出了兩個鰭部110，但本揭露的實施例並不限於此。在其他實施例中，可以根據需要調整鰭部110的數量，例如一個鰭部、三個鰭部、四個鰭部或更多個鰭部。另外，第2圖中繪示出的罩幕條118具有平坦的上表面。然而，本揭露的實施例並不限於此。在其他實施例中，由於高深寬比蝕刻，罩幕條118可以具有拱頂表面。
請參照第3圖，在溝槽12內形成一絕緣層113。在一些實施例中，在基底100上形成一絕緣材料，以覆蓋鰭部110並填滿溝槽12。除了鰭部110，絕緣材料更覆蓋罩幕條118。絕緣材料可包括氧化矽、氮化矽、氮氧化矽、旋塗式介電材料或低k值介電材料。此處，低k值介電材料一般是指介電常數低於3.9的介電材料。絕緣材料可以透過流動式化學氣相沉積(flowable chemical vapor deposition, FCVD)、高密度電漿化學氣相沉積(high-density-plasma chemical vapor deposition, HDP-CVD)、次常壓化學氣相沉積(sub-atmospheric CVD, SACVD)或旋塗形成。可以進行平坦化製程，以去除部分的絕緣材料及罩幕條118，直至露出鰭部110。在此情況下，如第3圖所示，鰭部110的上表面110t與平坦化絕緣層113的上表面113t共平面。在一些實施例中，平坦化製程包括化學機械研磨(chemical mechanical polish, CMP)、回蝕刻製程、其組合或類似的製程。
請參照第4圖，凹陷絕緣層113，以形成多個隔離區115。在凹陷絕緣層113之後，鰭部110從隔離區115的上表面115t突出。也就是說，隔離區115的上表面115t可以低於鰭部110的上表面110t。在一些實施例中，奈米片堆疊112由隔離區115露出。也就是說，隔離區115的上表面115t可以與奈米片堆疊112的下表面112bt共平面或低於下表面112bt。此外，隔離區115的上表面115t可以具有如圖所示的平坦表面、凸面、凹面(例如，碟化)或其組合。在一些實施例中，絕緣層113透過使用適當的蝕刻製程，如使用氫氟酸(HF)的濕式蝕刻製程、乾式蝕刻製程或其組合而凹陷。在一些實施例中，鰭部110的上表面110t及隔離區115的上表面115t之間的高度差從約30nm至100nm的範圍。在一些實施例中，隔離區115可為淺溝槽隔離(shallow trench isolation, STI)區、深溝槽隔離(deep trench isolation, DTI)區或類似區。
請參照第5圖，在基底100上形成一虛置介電層120。在一些實施例中，虛置介電層120順應地覆蓋奈米片堆疊112的表面及隔離區115的上表面115t。在一些實施例中，虛置介電層120包括氧化矽、氮化矽、氮氧化矽或類似物，且可以透過化學氣相沉積(CVD)，原子層沉積(ALD)或類似沉積而形成。虛置介電層120及隔離區115可以具有相同或不同的介電材料。
請參照第6圖，在部分的奈米片堆疊112及部分的隔離區115上形成一虛置閘極堆疊122。虛置閘極堆疊122可沿X方向(垂直於奈米片堆疊112的延伸方向)延伸。也就是說，可形成虛置閘極堆疊122跨越奈米片堆疊112。
具體而言，虛置閘極堆疊122可包括虛置閘極電極124及由虛置閘極電極124覆蓋的部分的虛置介電層120。此處，由虛置閘極電極124覆蓋的虛置介電層120的部分稱為虛置閘極介電層120m。在一些實施例中，虛置閘極電極124包括含矽的材料，如多晶矽、非晶矽或其組合。虛置閘極電極124可以使用合適的製程形成，如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積( PVD)、電鍍或其組合。儘管第6圖中所示的虛置閘極電124為單層結構，但本揭露的實施例並不限於此。在其他實施例中，虛置閘極電極124可為多層結構。虛置閘極堆疊122也可以包括位於虛置閘極電極124上方的硬式罩幕層126。在一些實施例中，硬式罩幕層126包括單層結構、雙層結構、多層結構。舉例來說，如第6圖所示，硬式罩幕層126包括氧化矽層126a及設置在氧化矽層126a上的氮化矽層126b。
仍請參照第6圖，在虛置閘極堆疊122的側壁上也形成了閘極間隙壁128。類似於虛置閘極堆疊122，形成的閘極間隙壁128也跨越在奈米片堆疊112上。在一些實施例中，閘極間隙壁128由介電材料形成，如氧化矽、氮化矽、氮碳化矽(SiCN)、SiCON或其組合。在一些實施例中，閘極間隙壁128的厚度從約2nm至10nm的範圍。儘管第6圖中所繪示的閘極間隙壁128為單層結構，但本揭露的實施例並不限於此。在其他的實施例中，閘極間隙壁128可為多層結構。舉例來說，閘極間隙壁128可以包括氧化矽層及設置在氧化矽層上的氮化矽層。虛置閘極堆疊122及閘極間隙壁128覆蓋奈米片堆疊112的中間部分，並露出未被覆蓋的兩相對端部。
請參照第7圖，去除並凹陷奈米片堆疊112的端部，以形成凹槽14。此處，凹槽14可稱為源極/汲極(S/D)凹槽14。在一些實施例中，奈米片堆疊112的端部可以透過異向性蝕刻製程、等向性蝕刻製程或其組合來去除。在一些實施例中，源極/汲極(S/D)凹槽14更延伸至鰭部基體111，並低於隔離區115的上表面115t。換句話說，完全去除奈米片堆疊112的端部，且進一步去除鰭部基體111的頂部。在此情況下，如第7圖所示，源極/汲極(S/D)凹槽14的下表面14bt比隔離區115的上表面115t低。在一些實施例中，去除若干部分的虛置介電層120，其他部分的虛置介電層120可以留在隔離區115上方並與隔離區115的邊緣對齊，且其他部分的虛置介電層120之間具有形成的源極/汲極(S/D)凹槽14。閘極間隙壁128可以覆蓋虛置閘極堆疊122(其中包括虛置閘極介電層120m、虛置閘極電極124及硬式罩幕層126)的側壁。
請參照第8圖，在形成源極/汲極(S/D)凹槽14之後，在第一奈米片114的兩相對端部形成多個內間隔層132。在一些實施例中，選擇性局部凹陷露出於源極/汲極溝槽14中的第一奈米片114的兩相對端部，以形成內間隔凹槽(未繪示)，而第二奈米片116則實質上未凹陷。在第二奈米片116實質上由矽(Si)組成，而第一奈米片114實質上由矽鍺(SiGe)組成的實施例中，第一奈米片114的選擇性及局部凹陷可以包括SiGe氧化製程，接著去除SiGe氧化物。SiGe氧化製程可以包括使用臭氧(O 3)。在其他一些實施例中，選擇性凹陷可為一選擇性的等向性蝕刻製程(例如，選擇性乾式蝕刻製程或選擇性濕式蝕刻製程)，而第一奈米片114的凹陷程度是由蝕刻製程的進行時間所控制。選擇性乾式蝕刻製程可包括使用一或多種氟基蝕刻劑，如氟氣或氫氟碳化物。選擇性乾式蝕刻製程可包括使用氫氟酸(HF)或NH 4OH蝕刻劑。在形成內間隔凹槽後，沉積內間隔材料層在半導體裝置10上，且包括在內間隔凹槽內。內間隔材料層可以包括氧化矽、氮化矽、碳化矽、碳化矽、金屬氮化物或合適的介電材料。然後回蝕刻沉積的內間隔材料層，以去除位於第二奈米片116的閘極間隙壁128及側壁上多餘的內間隔材料層，而形成內間隔層132。在一些實施例中，回蝕刻製程可為乾式回蝕刻程，包括使用含氧氣體、氫氣、氮氣、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如，Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如HBr及/或CHBr 3)、含碘氣體(例如CF 3I)、其他合適的氣體及/或電漿及/或其組合。
請參照第9圖，從源極/汲極(S/D)凹槽14磊晶生長一應變材料140(或高摻雜的低電阻材料)。在一些實施例中，應變材料140用來對第二奈米片116及鰭部基底111施加應變或應力。此處應變材料140可稱為源極/汲極(S/D)區140。在此情況下，應變材料140包括設置在虛置閘極堆疊122一側的一源極及設置在虛置閘極堆疊122另一側的一汲極。源極覆蓋了鰭部基體111的一端，而汲極覆蓋了鰭部基體111的另一端。源極/汲極(S/D)區140與第二奈米片116相抵接並電性連接，而源極/汲極(S/D)區140透過內間隔層132與第一奈米片114電性隔離。在一些實施例中，源極/汲極(S/D)區140延伸超過奈米片堆疊112的頂部表面。然而，本揭露的實施例並不限於此，在其他實施例中，源極/汲極(S/D)區140的上表面實質上對齊奈米片堆疊112的上表面。
源極/汲極(S/D)區140包括任何可接受的材料，例如適合於p型電晶體或n型電晶體。舉例來說，源極/汲極(S/D)區140可以包括SiGe、SiGeB、Ge、GeSn或類似材料，其適合於p型電晶體。在一些其他實施例中，源極/汲極(S/D)區140可以包括矽、SiC、SiCP、SiP或類似材料，其適合於n型電晶體。在一些實施例中，源極/汲極(S/D)區140是透過金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、原子層沉積(ALD)或類似方式形成。源極/汲極(S/D)區140可以包括一或多個半導體材料層。舉例來說，源極/汲極(S/D)區140可以包括一底層半導體材料層，一中間半導體材料層以及一蓋層半導體材料層。任何數量的半導體材料層可用於源極/汲極(S/D)區140。每個半導體材料層可由不同的半導體材料形成，並可摻雜不同的摻雜物濃度。在實施例中，源極/汲極(S/D)區140包括三個半導體材料層，可以沉積底層半導體材料層，中間半導體材料層可以沉積在底層半導體材料層上，而蓋層半導體材料層可以沉積在中間半導體材料層上。
在一些實施例中，源極/汲極(S/D)區140摻雜導電摻雜物。舉例來說，源極/汲極(S/D)區140(例如，SiGe)，可以用p型摻雜物進行磊晶生長，以施加應變於p型電晶體。也就是說，源極/汲極(S/D)區140摻雜p型摻雜物，成為p型電晶體的源極及汲極。p型摻雜物包括硼或BF 2，源極/汲極(S/D)區140可以透過LPCVD製程與原位摻雜進行磊晶生長。如上所述，源極/汲極(S/D)區140可以用不同摻雜物濃度磊晶生長多層，例如底層為SiGe:B，具有Ge原子百分比約在45%至55%，硼濃度約在1x10 21/cm 3至2x10 21/cm 3；中間層為SiGe:B，具有Ge原子百分比約在45%至60%，硼濃度約在8x10 20/cm 3至3x10 21/cm 3：以及蓋層為SiGe:B，具有Ge原子百分比約在25%至45%，硼濃度約在1x10 20/cm 3至8x10 20/cm 3。在一些其他實施例中，源極/汲極(S/D)區140，如SiC、SiP、SiC/SiP的組合或SiCP是用n型摻雜物進行磊晶生長的，以施加應變於n型電晶體。也就是說，源極/汲極(S/D)區140摻雜n型摻雜物，成為n型電晶體的源極及汲極。n型摻雜物包括砷及/或磷，源極/汲極(S/D)區140可以透過LPCVD製程與原位摻雜進行磊晶生長。在一些實施例中，源極/汲極(S/D)區140是用不同摻雜物濃度磊晶生長多層，例如底層為Si:P，磷濃度約在1x10 21/cm 3至2x10 21/cm 3；中間層為Si:P，磷濃度約在1x10 21/cm 3至約4x10 21/cm 3；以及蓋層為Si:As，砷濃度約在1x1020/cm3至約1x10 21/cm 3。
由於用於形成源極/汲極(S/D)區140的磊晶生長的製程，源極/汲極(S/D)區140的剖面會具有鑽石或五邊形的外型。然而，本揭露的實施例並不限於此。在其他實施例中，源極/汲極(S/D)區140的剖面也具有六邊形外型、柱狀外型或條狀外型。在一些實施例中，如第9圖所示，兩相鄰的源極/汲極(S/D)區140在磊晶生長的製程完成後彼此分開。或者，兩相鄰的源極/汲極(S/D)區140可以合併在一起。
請參照第10圖，在半導體裝置10上形成一層間介電(interlayer dielectric, ILD)層144。在源極/汲極(S/D)區140及層間介電(ILD)層144之間也可以形成一接觸蝕刻停止層(contact etch stop layer, CESL)。為了清楚起見，第10圖中並未繪示出接觸蝕刻停止層(CESL)。此外，為了繪示出層間介電(ILD)層144的前部後方的特徵部件，層間介電(ILD)層144的一些前部在第10圖及後續的圖式中並未繪示出，以便可以繪示出內部特徵部件。可以理解的是，層間介電(ILD)層144的未繪示出的部分仍然存在。
在一些實施例中，接觸蝕刻停止層(CESL)順應性覆蓋源極/汲極(S/D)區140及閘極間隙壁128的外側的側壁。接觸蝕刻停止層(CESL)可以包括氮化矽、氮氧化矽、含有氧(O)或碳(C)元素的氮化矽及/或其他材料，並且可以透過化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(ALD)或其他合適的方法形成。
層間介電(ILD)層144包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、旋塗玻璃(spin-on glass, SOG)、氟化矽玻璃(fluorinated silica glass, FSG)、碳摻雜的氧化矽(例如，SiCOH)、聚醯亞胺及/或其組合。在其他一些實施例中，層間介電(ILD)層144包括低k值介電材料。低 k 值介電材料的示例包括 BLACK DIAMOND® (加州聖塔克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶質氟化碳、聚對二甲苯、BCB (雙苯並環丁烯)、聚芳香烴醚(Flare)、SILK® (密西根州中部的陶氏化學公司)、含氫矽氧烷 (hydrogen silsesquioxane, HSQ) 或氟化矽氧化物 (SiOF)及/或其組合。在其他實施例中，層間介電(ILD)層144包括一或多種介電材料及/或一或多個介電層。在一些實施例中，層間介電(ILD)層144是透過流動式化學氣相沉積(FCVD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、次常壓化學氣相沉積(SACVD)、旋塗、濺鍍或其他合適的方法形成合適的厚度。舉例來說，最初形成一層間介電材料層以覆蓋隔離區115、虛置閘極堆疊122及閘極間隙壁128。隨後，減少層間介電材料層的厚度直至露出虛置閘極堆疊122，而形成層間介電(ILD)層144。可以透過化學機械研磨(CMP)製程、蝕刻製程或其他合適的製程來減少層間介電材料層厚度的製程。在此情況下，層間介電(ILD)層144的上表面可以與虛置閘極堆疊122的上表面共平面。
仍然請參照第10圖，去除虛置閘極堆疊122，以形成一閘極溝槽16。層間介電(ILD)層144及接觸蝕刻停止層(CESL)可以在去除虛置閘極堆疊122時保護源極/汲極(S/D)區140。虛置閘極堆疊122可以透過使用電漿乾式蝕刻及/或濕式蝕刻來去除。當虛置閘極電極為多晶矽，且層間介電(ILD)層144為氧化矽時，可使用濕式蝕刻劑(例如，TMAH溶液)，以選擇性去除虛置閘極電極。之後，透過使用另一種電漿乾式蝕刻及/或濕式蝕刻來去除虛置閘極介電層。
請參照第11圖，進行蝕刻製程，以去除第一奈米片114。在此情況下，第一奈米片114可以完全去除，以在第二奈米片116之間形成多個間隙18，也如第12圖所示。第12圖更清楚繪示出堆積的奈米片116的局部示意圖。第11圖中所繪示的層間介電(ILD)層144、源極/汲極(S/D)區140及閘極間隙壁128在第12圖中並未繪示，儘管這些特徵部件仍然存在。因此，第二奈米片116經由間隙18而彼此分開。另外，最下層的第二奈米片116也可以透過間隙18與鰭部基底111分開。如此一來，第二奈米片116為懸浮的。在一些實施例中，間隙18的高度約在5nm至20nm的範圍。在本實施例中，第二奈米片116包括矽，而第一奈米片114包括矽鍺。可以透過使用合適的氧化劑(例如，臭氧)氧化第一奈米片114而選擇性去除第一奈米片114。之後，氧化的第一奈米片114可以選擇性從閘極溝16內去除。在一些實施例中，蝕刻製程包括一乾式蝕刻製程，以選擇性去除第一奈米片114，例如，施加溫度約在20°C至300°C的HCL氣體，或施加CF 4、SF 6及CHF 3的混合氣體。懸浮的第二奈米片116的兩相對端與源極/汲極(S/D)區140相連接。懸浮的第二奈米片116在下文中可稱為通道部件116。蝕刻製程可稱為通道部件釋出製程。
請參照第13及14圖，在閘極溝16及間隙18內形成一閘極介電層152。第14圖更清楚繪示出閘極介電層152包圍通道部件116的示意圖。在一些實施例中，閘極介電層152包括一或多個介電材料層，如氧化矽、氮化矽或高k值介電材料、其他合適的介電材料及/或其組合。高k值介電材料的示例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鑭、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k值介電材料及/或其組合。在一些實施例中，閘極介電層152包括在通道部件116及高k值介電材料之間形成的一界面層(未繪示)。閘極介電層152可以透過化學氣相沉積(CVD)、原子層沉積(ALD)或任何合適的方法形成。在一實施例中，閘極介電層152是透過使用高度順應性沉積製程形成，例如原子層沉積(ALD)，以確保形成的閘極介電層在每個通道部件116周圍具有均勻的厚度。在一些實施例中，閘極介電層152的厚度約在0.5nm至3nm的範圍。
請參照第15圖，在閘極介電層152上形成一閘極電極154，然後透過使用例如化學機械研磨(CMP)製程進行平坦化，直至露出層間介電(ILD)層144的上表面。在此情況下，閘極電極154及閘極介電層152構成一閘極堆疊150。閘極電極154可以包括各種導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或其組合。閘極電極154可以包括一或多個導電材料層，例如一功函數金屬(WFM)層(例如，第16圖中的功函數金屬(WFM)層160)及一金屬填充層(例如，第20圖中的金屬填充層176)及/或其他合適的膜層。
在一些實施例中，可沉積功函數金屬(WFM)層，以環繞每個通道部件116。可以在功函數金屬(WFM)層內形成空孔。由於使用於功函數金屬(WFM)層的導電材料的間隙填充能力有限，空孔通常露出於功函數金屬(WFM)層的外表面。為了防止雜質在後續的沉積製程中帶入空孔，可以凹陷功函數金屬(WFM)層，並且可以沉積一阻擋層，從頂部密封功函數金屬(WFM)層及空孔。阻擋層阻止了雜質進入空孔，否則會導致功函數金屬(WFM)電阻偏移動及電晶體Vt偏移。後續可以沉積在阻擋層上一金屬填充層，以完成閘極電極154。
為了清楚起見，形成閘極電極154的步驟繪示於第16-22圖。第16、17a、17b、17c、18、19、20、21及22圖對應於沿第15圖中A-A’線的半導體裝置10的非完整的剖面示意圖。第23圖對應於沿第15圖中B-B’線的半導體裝置10的非完整的剖面示意圖。
請參照第16圖，功函數金屬(WFM)層160填充了位於閘極間隙壁128的兩相對側壁之間的閘極槽16，且環繞了每個通道部件116。功函數金屬(WFM)層160設定於一選定的功函數，以提高n型電晶體或p型電晶體的裝置效能。功函數金屬(WFM)層160由導電材料製成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或由這些材料的二或更多種組成的多層。對於n型電晶體，可以使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多種作為功函數金屬(WFM)，而對於p型電晶體，可以使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多種作為功函數金屬(WFM)。功函數金屬(WFM)層160可以透過原子層沉積(ALD)、物理氣相沉積( PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他合適的製程形成。再者，可以分別為n型電晶體及p型電晶體(它們可以使用不同的金屬層)形成功函數金屬(WFM)層160。
在功函數金屬(WFM)沉積於閘極溝槽16及間隙18期間，由於使用於功函數金屬(WFM)層160的導電材料的有限間隙填充能力而形成空孔170。特別是當閘極溝槽16的深寬比變得很高，電晶體尺寸不斷縮小至10nm以下的技術節點時，功函數金屬(WFM)就很難完全填滿間隙18。空孔170通常具有較高的深寬比(例如，長度與寬度之比率大於5)，且也可稱為縫隙170。空孔170處於開放狀態。也就是說，空孔170一般對功函數金屬(WFM)層160的外表面開放。位在間隙18 內的空孔170 (在最上層的通道部件116下方)一般沿通道部件116的長度方向(Y方向)水平延伸，且表示為空孔170a。在一些實施例中，空孔170a的寬度W1約在1nm至10nm的範圍，長度L1從1約在5nm至150nm的範圍。位於最上層的通道部件116上方的空孔170一般垂直延伸(Z方向)於閘極間隙壁128的兩相對側壁之間，且表示為空孔170b。在一些實施例中，空孔170b的寬度W2從約在1nm至5nm的範圍，長度L2大於約5nm。再者，最下層的通道部件160下方的空孔170a的長度L1可能比其上方的其他空孔170a大。這是由於位於底部的通道部件160的長度較大。如第16圖所示，連接通道部件160的端部的虛線具有相對於垂直方向的角度(表示為α)，其約在0至60度的範圍。
儘管第16圖只繪示出半導體裝置10中的一個電晶體，半導體裝置10可以包括各種電晶體，其具有不同堆疊條件的閘極介電層152及功函數金屬(WFM)層160，以適應電晶體的不同效能需求，例如實現不同的閾值電壓。閘極介電層152及功函數金屬(WFM)層160的不同堆疊條件可能導致不同區的空孔170a的形狀及體積不同。舉例來說，第17a、17b及17c圖分別繪示出在半導體裝置10的三個不同區域中，第16圖中虛線框所示的區域A的放大示意圖，以進一步繪示出根據一些實施例之在各種電晶體的兩相鄰的通道部件116之間堆疊的空孔170a的細節。
請一同參照第17a、17b及17c圖，根據一些實施例，半導體裝置10包括區域I、區域II及區域III。這些區域，如邏輯區、記憶體區、週邊區或其組合，用於形成不同的主動裝置。區域I可用於形成n型電晶體，如第一閾值Vn的n型閘極全繞式 (GAA)電晶體。區域II可用於形成p型電晶體，如第二閾值Vp1的p型閘極全繞式 (GAA)電晶體。區域III可用於形成p型電晶體，如第三閾值Vp2的p型閘極全繞式 (GAA)電晶體。區域I-III可為相鄰的。或者，每個區域可以與另一者分開，並且任何數量的裝置特徵部件(例如，其他區域、其他主動裝置、隔離結構等)可以設置在區域I、II及III之間。在一些實施例中，Vn可為標準n型電壓，Vp1可為標準p型電壓，而Vp2可為低p型電壓，使得Vn＞0＞Vp2＞Vp1。
在區域I、II及III中的每一個，閘極介電層152可以包括多個高k值介電材料層，例如所繪示實施例中的高k值介電材料層152a、152b、及152c。各個高k值介電材料層152a、152b及152c可以包括彼此不同的高k值介電材料組成。高k值介電材料的示例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鑭、氧化鋁、氧化鈦、氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k值介電材料及/或其組合。在一些實施例中，閘極介電層152包括在通道部件116與高k值介電材料層152a之間形成的界面層(未繪示)。在一些實施例中，高k值介電材料層152a、152b及152c可以在不同區域具有相同或不同的厚度，以適應各種裝置效能的需要。舉例來說，高k值介電材料層152a在所有三個區域I、II及III具有相同的厚度。高k值介電材料層152b可以在所有三個區域I、II及III中具有相同的厚度；高k值介電材料層152c在區域I中的厚度可以比在區域II及III中的厚。
在用於形成n型電晶體的區域I中，功函數金屬(WFM)層160包括n型功函數金屬(WFM)160a。n型功函數金屬(WFM)160a可為TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi或TaSi的單層，或由這些材料中的二或多種組成的多層。n型功函數金屬(WFM)160a與高k值介電材料層152c接觸。功函數金屬(WFM)160a並未填滿相鄰的通道部件116之間的間隙18，而在其間留下一空孔170a-1。空孔170a-1沿通道部件116的長度方向(Y方向)水平延伸。
在用於形成p型電晶體的區域II中，功函數金屬(WFM)層160包括第一p型功函數金屬(WFM)160b及設置在第一p型功函數金屬(WFM)160b上的n型功函數金屬(WFM)160a。第一p型功函數金屬(WFM)160b可為TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC或Co的單層，或由這些材料中的二或多種組成的多層。第一p型功函數金屬(WFM)160b與高k值介電材料層152c接觸。第一p型功函數金屬(WFM)160b及n型功函數金屬(WFM)160a並未填滿相鄰的通道部件116之間的間隙18，而在其間留下一個空孔170a-2。空孔170a-2沿著通道部件116的長度方向(Y方向)水平延伸。
在用於形成p型裝置的區域III中，功函數金屬(WFM)層160包括第一p型功函數金屬(WFM)160b、設置在第一p型功函數金屬(WFM)160b上的第二p型功函數金屬(WFM)160c以及設置在第二p型功函數金屬(WFM)160c上的n型功函數金屬(WFM)160a。第一p型功函數金屬(WFM)160b及第二p型功函數金屬(WFM)160c中各個都可為TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC或Co的單層，或者由這些材料中的二或多種組成的多層，但材料組成不同。第一p型功函數金屬(WFM)160b與高k值介電材料層152c接觸。第一p型功函數金屬(WFM)160b、第二p型功函數金屬(WFM)160c及n型功函數金屬(WFM)160a並未填滿相鄰的通道部件116之間的間隙18，而在其間留下一空孔170a-3。空孔170a-3沿著通道部件116的長度方向(Y方向)水平延伸。
由於在區域I、II及III中高k值介電層及WFMs的不同堆積條件，空孔170a的形狀及體積在區域I、II及III中也不同。舉例來說，區域II中的空孔170a-2可能具有最大的體積，這是因為較薄的高k值介電層152c及缺乏第二個p型功函數金屬(WFM)160c。作為比較，區域I中的空孔170a-1可能具有最小的體積，因為最厚的高k值介電層152c。區域III中的空孔170a-3的體積可能在這三者之間居中。空孔170a-2及170a-3的體積相對較大，導致n型功函數金屬(WFM)160a在區域II及III中不連續，因此n型功函數金屬(WFM)160a是不連續的，在相鄰的通道部件116之間的間隙18的角落積累，但不是以連續的形式。第一p型功函數金屬(WFM)160b的一部分也暴露在區域II的空孔170a-2中，而第二p型功函數金屬(WFM)160c的一部分也暴露在區域III的空孔170a-3中。作為比較，區域I中的n型功函數金屬(WFM)160a是連續的。在區域II及III中的n型功函數金屬(WFM)160a不連續的一個原因是，隨著半導體裝置的規模繼續縮小，兩個相鄰的通道部件116之間的空間(Z方向上的間隙18的尺寸)變得越來越小。該空間可能無法提供足夠的空間來容納一個或兩個連續形式的額外功函數金屬(WFM)層。另外，由於額外的第二p型功函數金屬(WFM)160c，區域III中的空孔170a-3可能具有最大的深寬比(第16中的de鰭部為L1/W1)。在圖示的實施例中，空孔170a-3在Y方向具有與空孔170a-2相同的實質長度，但在Z方向的寬度比空孔170a-2小。實質上與空孔170a-1的寬度相同，但長度比空孔170a-1大。
請參照第18圖，蝕刻功函數金屬(WFM)層160及閘極介電層152至閘極間隙壁128的上表面以下，以形成凹槽172。在一些實施例中，功函數金屬(WFM)層160及閘極介電層152是透過乾式及/或濕式蝕刻製程進行回蝕刻。功函數金屬(WFM)層160的凹陷上表面可具有一個凹入(例如，碟化)的輪廓。餘留的閘極高度(表示為GH，在一些實施例中，從凹入形狀的底部至最上層的通道部件116測量)約在20nm至40nm的範圍。在進行回蝕刻製程後，閘極介電層152底部的間距(表示為S1)大於閘極介電層152頂部的間距(表示為S2)。在一些實施例中，閘極間隙壁128的兩個外側壁之間的間距(表示為S3) 約在10nm至30nm的範圍。閘極介電層152及閘極間隙壁128之間的界面會具有一頸縮輪廓，例如曲率形狀，在一些實施例中，可以近似為半徑C1的圓的區段。在一些實施例中，半徑C1約在10nm至20nm的範圍。相對於層間介電(ILD)層144，蝕刻製程選擇性去除功函數金屬(WFM)層160及閘極介電層152，使得層間介電(ILD)層144未受蝕刻或實質上未受蝕刻。蝕刻製程可以局部去除閘極間隙壁128的頂部(延伸於凹陷的功函數金屬(WFM)層160上方)，使得閘極間隙壁128的頂部具有面向凹槽172的漸細側壁。靠近閘極間隙壁128的上表面，閘極間隙壁128的厚度變小。在一些實施例中，閘極間隙壁128的最上部分的厚度W4小於閘極間隙壁128的未受蝕刻的中間部分的厚度W3約2nm至5nm。這是由於對於更接近閘極間隙壁128上表面的介電材料來說，接觸蝕刻劑的時間更長。
請參照第19圖，在凹槽172的底部及側壁表面以及層間介電(ILD)層144的上表面上沉積一阻擋層174。阻擋層174覆蓋了閘極介電層152及功函數金屬(WFM)層160，使得空孔170a及170b密封於阻擋層174之下。阻擋層174阻擋來自後續製程的雜質進入空孔170a及170b。阻擋層174也可稱為密封層或蓋層。
在一些實施例中，阻擋層174是毯覆式(或順應性)沉積，例如在原子層沉積(ALD)製程中，用於形成阻擋層174的前驅物以循環方式施加。阻擋層174的厚度可以透過調整原子層沉積(ALD)製程中在沉積反應室中進行的沉積循環的次數來控制。在一些實施例中，阻擋層174的厚度約在2nm至10nm的範圍。阻擋層174可以包括任何合適的材料，諸如含氧材料(例如，氧化矽、碳氧化矽、氧化鋁、氮氧化鋁、氧化鉿、氧化鈦、氧化鋯鋁、氧化鋅、氧化鉭、氧化鑭、氧化釔、碳氧化矽等)、含氮材料(例如，氮碳化鉭、氮化矽、氮化鋯、碳化矽等)、含矽材料(例如，矽化鉿、矽、矽化鋯等)、其他合適的材料或其組合。值得注意的是，阻擋層174的組成選擇為明顯不同於閘極間隙壁128及閘極介電層152的組成，以確保在後續的製程步驟中，所述膜層之間有足夠的蝕刻選擇比。在上述一示例中，阻擋層174、閘極介電層152及閘極間隙壁128可以分別包括金屬氮化物(例如，TiN)、金屬氧化物(例如，HfO 2)及含氮材料(例如，氮化矽)。空孔170b的側壁及下表面構成功函數金屬(WFM)層160，而空孔170b的上表面構成阻擋層174。在一些實施例中，密封在阻擋層174下的空孔170b的寬度W2’ 約在1nm至3nm的範圍，長度L2’ 約在2nm至10nm的範圍。空孔170b及最上層的通道部件116之間的距離D1約在5nm至10nm的範圍。空孔170a及最上層的通道部件116之間的距離D2約在0至10nm的範圍；空孔170a及中間的通道部件116之間的距離D3約在0至10nm的範圍。在不同實施例中，距離D2及D3的總和一般小於30nm。當然，本實施例並未限於這些尺寸。
在一些實施例中，可以選擇性對阻擋層174的上表面施加氧處理。氧處理增加阻擋層174的頂部的氧原子濃度。氧原子濃度可以從阻擋層174的上表面的最高高度逐漸降低至實質上為零的阻擋層174的底部。根據一些實施例，最大氧濃度約在0.5%至10%的範圍。在一示例性的製程中，氧處理是源功率約在200W至1000W的範圍、壓力約在2mTorr至5mTorr的範圍以及溫度約在5°C至約150°C的範圍下所進行的含氧電漿處理，使用的源氣體包括O 2、O 3或H 2O。氧處理增加了阻擋層174與後續沉積於上方的金屬填充層176的黏著性。因此，阻擋層174也可以稱為膠層。
請參照第20圖，在凹槽172內及阻擋層174的上方沉積金屬填充層176。在選擇性蝕刻製程中去除未由金屬填充層176所覆蓋的阻擋層174的水平部分，例如使用氫氟酸(HF)的濕式蝕刻製程、乾式蝕刻製程或其組合。金屬填充層176可以包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、氮化矽鉭(TaSiN)、銅(Cu)、其他耐火金屬或其他合適的金屬材料或其組合。舉例來說，金屬填充層176可以由無氟鎢(fluorine-free tungsten, FFW)形成。在不同實施例中，金屬填充層176可以透過透過原子層沉積(ALD)、物理氣相沉積( PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他合適的製程形成。金屬填充層176可以沉積在層間介電(ILD)層144的上表面。進行平坦化製程，例如化學機械研磨(CMP)製程，以去除金屬層176的多餘部分(以及阻擋層174的水平部分，若事先未於蝕刻製程中去除)，以露出層間介電(ILD)層144的上表面。在一些實施例中，可以選擇性回蝕刻金屬填充層176的頂部，使得金屬填充層176的上表面具有凹入(或碟化)的輪廓。在一些實施例中，凹入外型可以近似為半徑C2的圓的區段。半徑C2比半徑C1小，在一些示例中，約在5nm至10nm的範圍。如第20圖示，連接金屬填充層176的中心點及邊緣點的虛線相對於水平線形成一角度(表示為γ)，約在10度至60度的範圍。在一些實施例中，凹陷的金屬填充層176的厚度約在3nm至20nm的範圍。在不同實施例中，凹陷的金屬填充層176的厚度通常小於閘極高度GH。阻擋層174密封了空孔170a及170b，因而防止金屬填充層176中的金屬元素及後續蝕刻及沉積製程中的其他化學化合物進入空孔170a及170b。功函數金屬(WFM)層160、阻擋層174及金屬填充層176共同構成了閘極電極154。閘極電極154及閘極介電層152共同構成閘極堆疊150。
請參照第21圖，在另一實施例中，在選擇性蝕刻製程中去除阻擋層174在層間介電(ILD)層144的上表面的水平部分及阻擋層174在閘極間隙壁128的側壁的垂直部分。舉例來說，在沉積金屬填充層176之前，用氫氟酸(HF)、乾式蝕刻製程或其組合進行選擇性蝕刻製程。選擇性蝕刻製程是以計時模式進行控制，使得閘極介電層128的側壁露出，而阻擋層174的底部仍然覆蓋閘極介電層152及功函數金屬(WFM)層160的上表面。由於阻擋層174的底部與阻擋層174的其他部分相比，厚度相對較大而被保留下來。選擇性蝕刻製程使阻擋層174的厚度減薄約40%至80%。閘極間隙壁128的頂部也受到蝕刻損失的影響，使得閘極間隙壁128的最頂部的厚度W4’小於閘極間隙壁128的中間部分(其未受蝕刻)的厚度W3約2nm至約5nm(W4’＜W3)。隨後，在阻擋層174的餘留部分上沉積金屬填充層176。可以選擇性對金屬填充層176的頂部進行回蝕刻，以露出閘極間隙壁128的側壁。回蝕刻的金屬填充層176可以完全覆蓋或局部覆蓋阻擋層174。在一些實施例中，金屬填充層176對阻擋層174的覆蓋率約在70%至100%的範圍。金屬填充層176的上表面可具有一凹入(或碟化)的輪廓。在一些實施例中，凹陷的金屬填充層176的厚度約在3nm至10nm的範圍。阻擋層174密封空孔170a及170b，因而防止金屬填充層176中的金屬元素及後續蝕刻及沉積製程中的其他化合物進入空孔170a及170b。
可以理解的是，第20及21圖中所繪示的配置在後續操作步驟中同樣適用。然而，為了清楚起見，第22圖是在第20圖中繪示的實施例的背景下進行說明。請參照第22圖，形成一閘極接點182、一源極/汲極(S/D)接點184以及一介層接點186。
在一些實施例中，在層間介電(ILD)層144上形成一第一圖案化罩幕(未繪示)，其在源極/汲極(S/D)區140上方具有一開口。蝕刻製程透過開口來蝕刻層間介電(ILD)層144，而在一溝槽內露出源極/汲極(S/D)區140。在矽化物形成製程中，在源極/汲極(S/D)區140上方形成矽化物特徵部件180。矽化物特徵部件180可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其組合或其他合適的化合物。隨後，在溝槽內形成源極/汲極(S/D)接點184，並透過在溝槽內沉積導電材料而位在矽化物特徵部件180上。導電材料可包括任何合適的材料，例如W、Co、Ru、Cu、Ta、Ti、Al、Mo、其他合適的導電材料或其組合，並可透過任何合適的方法沉積而成，例如化學氣相沉積(CVD)、物理氣相沉積( PVD)、原子層沉積(ALD)、電鍍、其他合適的方法或其組合。或者，可以跳過形成矽化物，源極/汲極(S/D)接點184直接接觸源極/汲極(S/D)區140。
在形成源極/汲極(S/D)接點184之後，在層間介電(ILD)層144上沉積一層間介電(ILD)層188。在一些實施例中，層間介電(ILD)層188包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、旋塗玻璃(SOG)、氟化矽玻璃(FSG)、碳摻雜氧化矽(e.g., SiCOH)、聚醯亞胺及/或其組合。在一些其他實施例中，層間介電(ILD)層188包括低k值介電材料。在一些實施例中，層間介電(ILD)層144及188包括不同的介電材料。層間介電(ILD)層188可以透過流動式化學氣相沉積(FCVD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、次常壓化學氣相沉積(SACVD)、旋塗、濺鍍或其他合適的方法形成合適的厚度。在所繪示的實施例中，部分的層間介電(ILD)層188沉積在金屬填充層176的凹入的上表面，因此低於層間介電(ILD)層144的上表面。
在形成層間介電(ILD)層188之後，在層間介電(ILD)層188上形成一第二圖案化罩幕(未繪示)，其在源極/汲極(S/D)接點184及金屬填充層176上方分別具有開口。蝕刻製程透過開口來蝕刻層間介電(ILD)層188，且在溝槽內露出源極/汲極(S/D)接點184及金屬填充層176。隨後，透過在溝槽內沉積導電材料，而在溝槽內形成介層接點186及閘極接點182，並分別位於源極/汲極(S/D)接點184及金屬填充層176上。導電材料可包括任何合適的材料，例如W、Co、Ru、Cu、Ta、Ti、Al、Mo、其他合適的導電材料或其組合，並可透過任何合適的方法沉積而成，例如化學氣相沉積(CVD)、物理氣相沉積( PVD)、原子層沉積(ALD)、電鍍、其他合適的方法或其組合。形成介層接點186及閘極接點182的導電材料可以與形成源極/汲極(S/D)接點184的導電材料不同。隨後，進行一平坦化製程，例如化學機械研磨(CMP)製程，以去除多餘的導電材料並露出層間介電(ILD)層188。
第23圖繪示出沿第15圖中B-B’線的半導體裝置10的非完整的剖面示意圖。為了看得更清楚，儘管其他特徵部件仍然存在，只繪示出通道部件116、閘極介電層152、功函數金屬(WFM)層160、阻擋層174、金屬填充層176、閘極接點182及空孔170。通道部件116位在底部的寬度一般比頂部還大。在一些實施例中，沿著X方向的通道部件116的寬度約在20nm至50nm的範圍。沿著Z方向的通道部件116的厚度約在5nm至10nm的範圍。從最上層的通道部件116的上表面至閘極介電層152的下表面的高度(表示為H) 約在40nm至80nm的範圍。閘極介電層152的兩相對側壁之間的距離(表示為D) 約在40nm至80nm的範圍。最上層的通道部件116與閘極接點182的下表面之間的距離(表示為T) 約在5nm至20nm的範圍(在一些實施例中，這也比通道部件116的厚度大)。由於回蝕刻製程，功函數金屬(WFM)層160的上表面具有凹入(或碟化)的輪廓。阻擋層174及金屬填充層176也分別呈現出凹入(或碟化)的輪廓。凹形的頂點可以從閘極電極的中心偏移，使得金屬填充層176的上表面形成一角度(表示為Agl.1)，其約在110度至170度的範圍；金屬填充層176的外側壁相對於垂直方向形成形成一角度(表示為Agl.2)，其約在10度至40度的範圍；以及金屬填充層176的外側壁相對於阻擋層174的外側壁形成一角度(表示為Agl.3)，其約在10度至60度的範圍。同樣如第23圖所示，空孔170a水平延伸於相鄰的通道部件116之間，且空孔170b垂直延伸於通道部件116的旁側。一些空孔170b可以延伸至最下層的通道部件116的下表面以下及最上層的通道部件116的上表面以上。再者，一些空孔170a及一些空孔170b可以連接並形成更大的空孔170，其三面環繞通道部件116的堆疊。
儘管無意限制，但本揭露的一或多個實施例為半導體裝置及其製作提供諸多好處。舉例來說，本揭露的實施例提供了一阻擋層密封了沉積功函數金屬(WFM)層期間所形成的空孔。阻擋層阻止雜質進入空孔，此增加了裝置效能一致性。再者，阻擋層的製作可以輕易整合至現有的半導體製程中。
在一示例性形態中，本揭露提供一種半導體裝置之形成方法。上述方法包括：交替堆積複數個第一半導體層及複數個第二半導體層於一基底上；圖案化第一及第二半導體層成為一鰭部結構；形成一介電層跨越鰭部結構；去除鰭部結構的第一半導體層，藉以在鰭部結構的第二半導體層之間形成複數個間隙；沉積一第一金屬層以包圍第二半導體層，其中複數個空孔形成於介電層的兩相對側壁之間；凹陷第一金屬層；形成一阻擋層於凹陷的第一金屬層上，藉以覆蓋空孔；以及沉積一第二金屬層於阻擋層上。在一些實施例中，上述方法更包括：凹陷第二金屬層；以及形成一金屬接點位於凹陷的第二金屬層上。在一些實施例中，金屬接點的一下表面低於介電層的頂部。在一些實施例中，第一金屬層的沉積覆蓋了介電層的兩相對側壁，而第一金屬層的凹陷露出了介電層的兩相對側壁的頂部。在一些實施例中，第一金屬層的凹陷也薄化介電層的厚度。在一些實施例中，阻擋層的形成包括：沉積一毯覆層於半導體裝置上；以及去除位於介電層的兩相對側壁外的毯覆層部分。在一些實施例中，阻擋層的形成更包括：去除沉積於介電層的兩相對側壁上的毯覆層部分，藉以露出兩相對側壁的頂部。在一些實施例中，毯覆層包括金屬氮化物。在一些實施例中，第一金屬層用以調整半導體裝置的功函數。
在另一示例性形態中，本揭露提供一種半導體裝置之形成方法。上述方法包括：形成複數個垂直堆疊的通道部件懸浮於一基底上方；形成一應變材料抵接於通道部件的兩相對端；沉積一功函數金屬層包圍通道部件，其中在沉積功函數金屬層後，位於通道部件之間的複數個間隙縮小但仍然存在；局部去除功函數金屬層；形成一阻擋層於功函數金屬層上，其中阻擋層密封位於其下方的間隙；以及沉積一金屬填充層於阻擋層上。在一些實施例中，上述方法更包括：對阻擋層的上表面進行氧處理。在一些實施例中，上述方法更包括：形成一介電層夾設於功函數金屬層與應變材料之間；以及在沉積功函數金屬層之前，沉積一閘極介電層包圍通道部件，其中閘極介電層與介電層直接接觸。在一些實施例中，功函數金屬層包括一n型金屬層分離地沉積於閘極介電層上。在一些實施例中，功函數金屬層的局部去除也局部去除閘極介電層。在一些實施例中，間隙包括一第一間隙，垂直延伸至一最上層的通道部件上方，且阻擋層蓋住第一間隙的一頂部開口。在一些實施例中，間隙包括一第二間隙，水平延伸於兩相鄰的通道部件之間。在一些實施例中，上述方法更包括：形成一層間介電層於應變材料上；以及凹陷金屬填充層，使得金屬填充層的一上表面低於層間介電層的一上表面。
又另一示例性形態中，本揭露提供一種半導體裝置，上述半導體裝置包括：複數個半導體通道部件，垂直堆疊於一基底上；一閘極堆疊，包圍半導體通道部件，其中閘極堆疊包括：一第一金屬層、一第二金屬層、夾設於第一金屬層與第二金屬層之間的一阻擋層以及堆疊於第一金屬層與阻擋層之間的複數個空孔；一源極/汲極(S/D)磊晶特徵部件，與半導體通道部件接觸；一絕緣層，夾設於源極/汲極(S/D)磊晶特徵部件與閘極堆疊之間；以及複數個閘極間隙壁，設置於閘極堆疊的側壁上，其中第一金屬層位於閘極間隙壁的一上表面下方。在一些實施例中，空孔包括：垂直延伸至最上層的半導體通道部件上方的一第一空孔，以及水平延伸至最上層的半導體通道部件下方的一第二空孔。在一些實施例中，第一金屬層的上表面具一凹入的輪廓。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
10: 半導體裝置 12: 溝槽 14: 凹槽；源極/汲極(S/D)凹槽 14bt, 112bt: 下表面 16: 閘極溝槽 18: 間隙 100: 基底 102: 半導體堆疊 104: 第一層 106: 第二層 108: 罩幕層 110: 鰭部 110t, 113t, 115t: 上表面 111: 鰭部基底 112: 半導體條；奈米片堆疊 113: 絕緣層 114: 第一奈米片 115: 隔離區 116: 第二奈米片/通道部件 118: 罩幕條 120: 虛置介電層 120m: 虛置閘極介電層 122: 虛置閘極堆疊 124: 虛置閘極電極 126: 硬式罩幕層 126a: 氧化矽層 126b: 氮化矽層 128: 閘極間隙壁 132: 內間隔層 140: 源極/汲極(S/D)區；應變材料 144: 層間介電(ILD)層 150: 閘極堆疊 152: 閘極介電層 152a, 152b, 152c: 高k值介電材料層 154: 閘極電極 160: 功函數金屬(WFM)層 160a: n型功函數金屬(WFM) 160b: 第一p型功函數金屬(WFM) 160c: 第二p型功函數金屬(WFM) 170:空孔；縫隙 170a, 170a-1, 170a-2, 170a-3, 170b: 空孔 172: 凹槽 174: 阻擋層 176: 金屬填充層 180: 矽化物特徵部件 182: 閘極接點 184: 源極/汲極(S/D)接點184 186: 介層接點 188: 層間介電(ILD)層 A, I, II, III:區域 Agl. 1, Agl. 2, Agl. 3, α, γ: 角度 C1, C2: 半徑 D, D1, D2, D3, T: 距離 GH: 閘極高度 H: 高度 L1, L2, L2’: 長度 T1, W3, W4, W4’: 厚度 T2: 厚度；第二厚度 S1, S2, S3: 間距 W1, W2, W2’: 寬度
第1、2、3、4、5、6、7、8、9、10、11、12、13、14及15圖繪示出根據本揭露的一或多個型態之製造過程中半導體結構的立體示意圖。 第16、17a、17b、17c、18、19、20、21、22及23圖繪示出根據本揭露的一些實施例之在製程中半導體結構的剖面示意圖。
無
10:半導體裝置
100:基底
116:第二奈米片/通道部件
128:閘極間隙壁
132:內間隔層
140:源極/汲極(S/D)區；應變材料
144:層間介電(ILD)層
150:閘極堆疊
152:閘極介電層
154:閘極電極
160:功函數金屬(WFM)層
170:空孔；縫隙
170a,170b:空孔
174:阻擋層
176:金屬填充層
180:矽化物特徵部件
182:閘極接點
184:源極/汲極(S/D)接點184
186:介層接點
188:層間介電(ILD)層

Claims (20)

  1. 一種半導體裝置之形成方法，包括： 交替堆積複數個第一半導體層及複數個第二半導體層於一基底上； 圖案化該第一及該第二半導體層成為一鰭部結構； 形成一介電層跨越該鰭部結構； 去除該鰭部結構的該等第一半導體層，藉以在該鰭部結構的該等第二半導體層之間形成複數個間隙； 沉積一第一金屬層，以包圍該等第二半導體層，其中複數個空孔形成於該介電層的兩相對側壁之間； 凹陷該第一金屬層； 形成一阻擋層於該凹陷的第一金屬層上，藉以覆蓋該等空孔；以及 沉積一第二金屬層於該阻擋層上。
  2. 如請求項1之半導體裝置之形成方法，更包括： 凹陷該第二金屬層；以及 形成一金屬接點位於該凹陷的第二金屬層上。
  3. 如請求項2之半導體裝置之形成方法，其中該金屬接點的一下表面低於該介電層的頂部。
  4. 如請求項1之半導體裝置之形成方法，其中該第一金屬層的沉積覆蓋了該介電層的該等相對側壁，而該第一金屬層的凹陷露出了該介電層的該等相對側壁的頂部。
  5. 如請求項1之半導體裝置之形成方法，其中該第一金屬層的凹陷也薄化該介電層的厚度。
  6. 如請求項1之半導體裝置之形成方法，其中該阻擋層的形成包括： 沉積一毯覆層於該半導體裝置上；以及 去除位於該介電層的該等相對側壁外的該毯覆層部分。
  7. 如請求項6之半導體裝置之形成方法，其中該阻擋層的形成更包括： 去除沉積於該介電層的該等相對側壁上的該毯覆層部分，藉以露出該等相對側壁的頂部。
  8. 如請求項6之半導體裝置之形成方法，其中該毯覆層包括金屬氮化物。
  9. 如請求項1之半導體裝置之形成方法，其中該第一金屬層用以調整該半導體裝置的功函數。
  10. 一種半導體裝置之形成方法，包括： 形成複數個垂直堆疊的通道部件懸浮於一基底上方； 形成一應變材料抵接於該等通道部件的兩相對端； 沉積一功函數金屬層包圍該等通道部件，其中在沉積該功函數金屬層後，位於該等通道部件之間的複數個間隙縮小但仍然存在； 局部去除該功函數金屬層； 形成一阻擋層於該功函數金屬層上，其中該阻擋層密封位於其下方的該等間隙；以及 沉積一金屬填充層於該阻擋層上。
  11. 如請求項10之半導體裝置之形成方法，更包括： 對該阻擋層的一上表面進行氧處理。
  12. 如請求項10之半導體裝置之形成方法，更包括： 形成一介電層夾設於該功函數金屬層與該應變材料之間；以及 在沉積該功函數金屬層之前，沉積一閘極介電層包圍該等通道部件，其中該閘極介電層與該介電層直接接觸。
  13. 如請求項12之半導體裝置之形成方法，其中該功函數金屬層包括一n型金屬層分離地沉積於該閘極介電層上。
  14. 如請求項12之半導體裝置之形成方法，其中該功函數金屬層的局部去除也局部去除該閘極介電層。
  15. 如請求項10之半導體裝置之形成方法，其中該等間隙包括一第一間隙，垂直延伸至一最上層的通道部件上方，且該阻擋層蓋住該第一間隙的一頂部開口。
  16. 如請求項15之半導體裝置之形成方法，其中該等間隙包括一第二間隙，水平延伸於兩相鄰的通道部件之間。
  17. 如請求項10之半導體裝置之形成方法，更包括： 形成一層間介電層於該應變材料上；以及 凹陷該金屬填充層，使得該金屬填充層的一上表面低於該層間介電層的一上表面。
  18. 一種半導體裝置，包括： 複數個半導體通道部件，垂直堆疊於一基底上； 一閘極堆疊，包圍該等半導體通道部件，其中該閘極堆疊包括：一第一金屬層、一第二金屬層、夾設於該第一金屬層與該第二金屬層之間的一阻擋層以及堆疊於該第一金屬層與該阻擋層之間的複數個空孔； 一源極/汲極磊晶特徵部件，與該等半導體通道部件接觸； 一絕緣層，夾設於該源極/汲極磊晶特徵部件與該閘極堆疊之間；以及 複數個閘極間隙壁，設置該於閘極堆疊的側壁上，其中該第一金屬層位於該閘極間隙壁的一上表面下方。
  19. 如請求項18之半導體裝置，其中該等空孔包括：垂直延伸至一最上層的半導體通道部件上方的一第一空孔，以及水平延伸至該最上層的半導體通道部件下方的一第二空孔。
  20. 如請求項18之半導體裝置，其中該第一金屬層的一上表面具一凹入的輪廓。
TW111133479A 2021-10-15 2022-09-05 半導體裝置及其形成方法 TWI844090B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163256049P 2021-10-15 2021-10-15
US63/256,049 2021-10-15
US17/721,432 US20230118990A1 (en) 2021-10-15 2022-04-15 Multi-Gate Semiconductor Device And Fabrication Method Thereof
US17/721,432 2022-04-15

Publications (2)

Publication Number Publication Date
TW202329254A TW202329254A (zh) 2023-07-16
TWI844090B true TWI844090B (zh) 2024-06-01

Family

ID=85574715

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111133479A TWI844090B (zh) 2021-10-15 2022-09-05 半導體裝置及其形成方法

Country Status (3)

Country Link
US (1) US20230118990A1 (zh)
CN (1) CN115842038A (zh)
TW (1) TWI844090B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190393327A1 (en) * 2018-06-22 2019-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device with t-shaped fin and method for forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190393327A1 (en) * 2018-06-22 2019-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device with t-shaped fin and method for forming the same

Also Published As

Publication number Publication date
TW202329254A (zh) 2023-07-16
CN115842038A (zh) 2023-03-24
US20230118990A1 (en) 2023-04-20

Similar Documents

Publication Publication Date Title
US11694931B2 (en) Metal gate structure cutting process
TWI773223B (zh) 多閘極裝置及其形成方法
US11791393B2 (en) Semiconductor device and method of forming the same
US11043558B2 (en) Source/drain metal contact and formation thereof
US10811253B2 (en) Methods of fabricating semiconductor devices having crystalline high-K gate dielectric layer
KR102545983B1 (ko) 에피택셜 피처
KR20190013408A (ko) 금속 게이트 구조체 및 그 제조 방법
TWI794900B (zh) 形成半導體裝置的方法
US12107087B2 (en) Semiconductor device with gate isolation structure and method for forming the same
TWI795748B (zh) 半導體元件的製造方法及半導體元件
US20220359765A1 (en) Method of forming semiconductor device
US20230352345A1 (en) Metal gate structure cutting process
KR102593872B1 (ko) 콘택 구조물을 형성하는 방법
TW202125832A (zh) 半導體裝置
KR20230158405A (ko) 언더 에피택시 격리 구조체
KR20240007620A (ko) 게이트 높이 변화에 의한 임계 전압 변조
TW202329242A (zh) 製造半導體裝置的方法
US20220285512A1 (en) Semiconductor Device With Gate Isolation Features And Fabrication Method Of The Same
TWI844090B (zh) 半導體裝置及其形成方法
KR20220108693A (ko) 게이트 콘택트 구조체
TWI850956B (zh) 半導體裝置的製造方法及半導體裝置
US20230131688A1 (en) Nanosheet channel formation method and structure
US20230047598A1 (en) Semiconductor devices and methods of manufacture
TW202347512A (zh) 半導體裝置的製造方法及半導體裝置
TW202209447A (zh) 半導體結構及其形成方法