KR20220108693A - 게이트 콘택트 구조체 - Google Patents

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KR20220108693A
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gate
metal
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쳉-치 추앙
후안-치에 수
솅-충 왕
린-유 후앙
치-하오 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조체 및 그 형성 방법이 제공된다. 일 실시형태에서, 반도체 구조체는, 기판 위의 활성 영역; 활성 영역 위에 배치된 게이트 구조체; 및 게이트 구조체 위에 배치된 하부 부분과 하부 부분 위에 배치된 상부 부분을 포함하는 게이트 콘택트를 포함한다.

Description

게이트 콘택트 구조체{GATE CONTACT STRUCTURE}
본 출원은, 전체가 참조로서 여기에 포함되고, 2021년 1월 27일에 출원되고 발명의 명칭이 "Gate Contact Structure"인 미국 가출원 제63/142,376호의 이익을 주장한다.
전자 산업은 점점 더 복잡하고 정교해지는 수많은 기능을 동시에 지원할 수 있는 더 작고 빠른 전자 디바이스에 대한 수요가 계속 증가하고 있다. 따라서, 반도체 산업에서는 저비용, 고성능, 저전력 집적 회로(IC)를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 반도체 IC 치수(예컨대, 최소 피처 사이즈)를 축소하여 생산 효율성을 개선하고 관련 비용을 낮춤으로써 대부분 달성되었다. 그러나, 이러한 확장으로 인해 반도체 제조 프로세스가 복잡해졌다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전을 실현하려면 반도체 제조 프로세스 및 기술에서 유사한 발전이 필요하다.
IC 디바이스의 축소가 계속됨에 따라 게이트 콘택트 피쳐 및 소스/드레인 콘택트 비아와 같은 콘택트 피쳐의 치수가 점점 더 작아지고 있다. 향상된 리소그래피 기술은 높은 종횡비 개구부의 형성을 가능하게 하지만, 높은 종횡비 개구부에 도전성 물질을 충전하는 것은 어려운 것으로 입증되었다. 콘택트 비아 또는 콘택트 개구부의 만족스럽지 않은 금속 충전은 저항을 증가시킬 수 있다. 콘택트/콘택트 비아를 형성하는 기존 방법은 의도된 목적에 적합하지만 모든 측면에서 만족스럽지는 않다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스 내에 콘택트 구조체를 형성하기 위한 방법의 플로우차트이다.
도 2-21은, 본 개시의 하나 이상의 양태에 따라, 도 1의 방법에 따른 다수의 제조 스테이지에서의 워크피스의 부분 단면도이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략"등으로 기술될 때, 용어는, 당업자에 의해 이해되는 바와 같이, 제조 과정에서 본질적으로 발생하는 변화를 고려한 합리적인 범위 내에 있는 숫자를 포함하는 것으로 의도된다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 연관된 특성을 가진 피쳐를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 설명된 숫자의 +/- 10 % 이내와 같은, 설명된 숫자를 포함하는 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 물질 층은 4.25 nm 내지 5.75 nm의 치수 범위를 포함할 수 있으며, 여기서 물질 층을 성막하는 것과 연관된 제조 공차는 당업자에 의해 +/- 15 % 인 것으로 알려져 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트-채널 커플 링을 증가시키는 것, 오프 상태 전류를 감소시키는 것, 및 단 채널 효과 (SCE: short-channel effect)를 감소시키는 것에 의한 게이트 제어를 향상시키기 위해, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(다중 게이트 MOSFET 또는 다중 게이트 디바이스)가 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 이상의 사이드(side) 위에 배치된 게이트 구조체 또는 그 일부를 구비한 디바이스로 지칭된다. 핀 타입 전계 효과 트랜지스터(Fin-type field effect transistor; FinFET) 및 다중 브리지 채널(MBC: multi-bridge-channel) 트랜지스터는 고성능 및 저 누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예이다. FinFET는 하나 이상의 사이드 상의 게이트로 감싸진 높은 채널(elevated channel)을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 물질의 "핀"의 상부(top)와 측벽을 감싸고 있다). MBC 트랜지스터는 2개 이상의 사이드 상의 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조체를 갖는다. 게이트 구조체가 채널 영역을 둘러싸고 있기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT: surrounding gate transistor) 또는 게이트 올 어라운드(GAA: gate-all-around) 트랜지스터라고도 불린다.
더 작은 다중 게이트 트랜지스터의 상호접속은, 게이트 콘택트(VG) 및 소스/ 드레인 콘택트 비아(VD)와 같은 더 작은 치수의 콘택트 피쳐가 필요하다. 향상된 리소그래피 기술은 높은 종횡비 개구부의 형성을 가능하게 하지만, 높은 종횡비 개구부에 도전성 물질을 충전하는 것은 어려운 것으로 입증되었다. 소스/드레인 콘택트는 소스/드레인 콘택트 비아의 높이를 감소시키므로 게이트 콘택트 개구부는 더 높은 종횡비를 갖는 경향이 있다. 금속 충전 층이 단일 스테이지 프로세스에서 게이트 콘택트 개구부에 성막되는 일부 예시적인 프로세스에서, 이미 더 작은 게이트 콘택트에 보이드(void) 또는 갭(gap)이 존재할 수 있다. 이러한 보이드 또는 갭은 접촉 저항을 크게 증가시켜서 디바이스 고장 또는 성능 저하로 이어질 수 있다.
본 개시는 제2 금속 충전 층이 에칭 백된(etched-back) 제1 금속 충전 층 위에 성막되기 전에 제1 금속 충전 층이 성막되고 에칭 백되는 다중 스테이지 금속 충전 프로세스를 제공한다. 본 개시의 다중 스테이지 금속 충전 프로세스는 다중 스테이지에서 콘택트 개구부 또는 콘택트 비아 개구부를 충전하는 각 스테이지에서의 금속 충전물은 더 작은 종횡비를 향한다(face). 단일 스테이지 고 종횡비 금속 충전을 다중 스테이지 저 종횡비 금속 충전 단계로 분해함으로써, 본 개시의 방법은 고 종횡비 개구부로의 만족스러운 금속 충전을 가능하게 한다. 일부 실시형태에서, 2개 이상의 금속 충전 층이 구현될 수 있다. 게이트 구조체와, 인접한 소스/드레인 피쳐를 커플링하는 로컬 상호접속이 필요한 경우, 본 개시의 다중 스테이지 금속 충전 프로세스는, 게이트 구조체 및 인접한 소스/드레인 피쳐에 걸쳐 있는 게이트 콘택트를 형성하는데 사용될 수 있다.
이제, 도면을 참조하여 본 개시의 다양한 양태가 더 상세히 논의될 것이다. 이와 관련하여, 도 1은 본 개시의 실시형태들에 따라 워크피스로부터 반도체 구조체를 형성하는 방법(100)을 예시하는 플로우차트이다. 방법(100)은 단지 예시일 뿐이며 본 개시를 방법(100)에 명시적으로 예시된 것으로 제한하려는 것은 아니다. 상기 방법(100) 이전, 도중, 및 이후에 추가 단계들이 제공될 수 있고, 설명한 일부 단계들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 단순함을 위해 모든 단계가 여기에서 자세히 설명되는 것은 아니다. 방법(100)은, 도 1에서의 방법(100)의 실시형태에 따른 상이한 제조 스테이지에서의 워크피스(200)의 부분 단면도인 도 2-21과 관련하여 아래에서 설명된다. 워크피스(200)가 반도체 구조체로 제조될 것이기 때문에, 워크피스(200)는 문맥이 요구하는 바와 같이 여기서 반도체 구조체 (200)로 지칭될 수 있다. 본 개시 전체에 걸쳐, 달리 명시적으로 제외되지 않는 한, 유사한 도면부호는 유사한 피쳐를 나타낸다. 회피를 위해, 도 2-21에서 X, Y, 및 Z 방향은 서로 수직이다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)이 수용되는 블록(102)을 포함한다. 도 2에 도시된 바와 같이, 워크피스(200)는 기판(202) 위에 배치된 활성 영역(204)을 포함한다. 활성 영역(204)은 다중 게이트 트랜지스터의 반도체 엘리먼트이다. 예컨대, 활성 영역(204)은 MBC 트랜지스터의 채널 부재의 수직 스택 또는 FinFET의 반도체 핀일 수 있다. 형상에 따라, MBC 트랜지스터의 채널 부재는 나노와이어, 나노시트, 또는 나노로드(nanorod)와 같은 상이한 나노구조체의 형태로 올(come) 수 있다. 활성 영역(204)는 복수의 채널 영역(204C) 및 복수의 소스/드레인 영역(204SD)를 포함할 수 있다. 이름에서 알 수 있듯이, 채널 영역(204C)은 다중 게이트 트랜지스터의 채널을 형성하기 위한 것이고 소스/드레인 영역(204SD)은 다중 게이트 트랜지스터의 소스/드레인 피쳐를 형성하기 위한 것이다. 워크피스(200)는 또한, 채널 영역(204C) 위에 배치된 게이트 구조체(220) 및 소스/드레인 영역(204SD) 위에 배치된 소스/드레인 콘택트(240)를 포함한다. 각각의 게이트 구조체(220)는, 게이트 구조체(220)가 게이트 스페이서(210)에 의해 소스/드레인 콘택트(2400로부터 이격되도록, 게이트 스페이서(210)에 의해 라이닝된다(lined). 도 2에 도시된 바와 같이, 워크피스(200)는 또한, 각각의 게이트 구조체(220) 상에 배치된 선택성 금속 층(230)을 포함한다. 자기 정렬 캡핑(self-aligned capping; SAC) 층(250)은 각각의 선택성 금속 층(230) 상에 배치된다.
기판(202)은 실리콘(Si) 기판과 같은 반도체 기판일 수 있다. 기판(202)은 반도체 기판 상에 형성된 도전성 층 또는 절연 층을 포함하는 다수의 층을 포함할 수 있다. 기판(202)은 당업계에 알려진 바와 같은 디자인 요구사항에 따라 다양한 도핑 구성을 포함할 수 있다. 기판(202)은 또한, 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시형태에서, 기판(202)은 에피택셜 층(epi-layer)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고, SOI(silicon-on-insulator) 구조체를 포함할 수 있고, 그리고/또는 다른 적합한 향상 피쳐를 가질 수 있다. 쉬운 예시를 위해, 기판(202)은 도 2에서 점선으로 도시되고 도 3-21로부터 생략된다.
활성 영역(204)은, 실리콘(Si)이나, 게르마늄(Ge)과 같은 다른 기본 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 도 2에 도시된 바와 같이, 활성 영역(204)은 X 방향을 따라 길이 방향으로 연장된다. 활성 영역(204)은 포토리소그래피 및 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는, 기판(202) 위에 놓인 포토레지스트 층을 형성하는 단계; 포토레지스트 층을 패턴에 노출시키는 단계; 노출 후 베이크 프로세스(post-exposure bake process)를 수행하는 단계; 및 포토레지스트 층을 포함하는 마스킹 엘리먼트를 형성하기 위해 포토레지스트 층을 현상하는 단계를 포함할 수 있다. 이어서, 마스킹 엘리먼트는 기판(202)의 영역을 보호하기 위해 사용될 수 있고, 에칭 프로세스가 기판(202)에 리세스를 형성함으로써 활성 영역(204)을 형성한다. 리세스는 건식 에칭(예컨대, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적합한 프로세스를 사용하여 에칭될 수 있다. 기판(202) 상에 활성 영역(204)을 형성하는 방법의 많은 다른 실시형태가 사용될 수도 있다. 활성 영역(204)이 MBC 트랜지스터의 채널 부재를 포함하는 실시형태에서, 제1 반도체 층 및 제2 반도체 층은 우선 교대로 층 스택을 형성하기 위해 기판(202) 상에 에피택셜 성장된다. 제1 반도체 층과 제2 반도체 층은 상이한 조성을 갖는다. 예컨대, 제1 반도체 층은 실리콘(Si)을 포함할 수 있고, 제2 반도체 층은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 이어서, 제1 반도체 나노구조체 및 제2 반도체 나노구조체를 가진 반도체 층 스택은 나노구조체의 핀 형상 스택을 형성하기 위해 패터닝된다. 이어서, 형상 스택의 채널 영역 내의 제2 반도체 층은, 나노와이어 또는 나노시트와 같은 부유 나노구조체로 제1 반도체 층을 릴리스(release)하기 위해 선택적으로 제거된다.
도 2에 예시된 바와 같이, 게이트 구조체(220)는, 게이트 구조체(220)가 연장되는 X 방향에 수직인 Y 방향을 따라 길이 방향으로 연장된다. 도 2에 명시적으로 도시되진 않았지만, 각각의 게이트 구조체(220)는 계면 층, 게이트 유전체 층, 하나 이상의 워크 펑션 층, 및 금속 충전 층을 포함한다. 일부 실시형태에서, 계면 층은 실리콘 산화물 또는 하프늄 실리케이트와 같은 유전체 물질을 포함할 수 있다. 게이트 유전체 층은 HfO2, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적합한 물질을 포함할 수 있는 하이 k(약 3.9보다 큰 유전 상수) 유전체 물질로 형성된다. 하나 이상의 워크 펑션 층은 n 타입 워크 펑션 층 및 p 타입 워크 펑션 층을 포함할 수 있다. 예시적 n 타입 워크 펑션 층은, 알루미늄(Al), 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 카바이드(TiAlC), 탄탈륨 실리콘 알루미늄(TaSiAl), 탄탈륨 실리콘 카바이드(TaSiC), 탄탈륨 실리사이드(TaC), 또는 하프늄 카바이드(HfC)로 형성될 수 있다. 예시적 p 타입 워크 펑션 층은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 텅스텐 탄질화물(WCN), 또는 몰리브덴(Mo)으로 형성될 수 있다. 금속 충전 층은 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 구리(Cu)와 같은 금속으로 형성될 수 있다. 게이트 유전체 층이 하이 k 유전체 물질로 형성되고 게이트 구조체(220)에서 금속을 사용하기 때문에, 게이트 구조체(220)는 하이 k 금속 게이트 구조체(220) 또는 금속 게이트 구조체(220)로도 지칭될 수 있다.
도 2에 명시적으로 도시되진 않았지만, 에피택셜 소스/드레인 피쳐는 활성 영역(204)의 소스/드레인 영역(204SD) 내에, 위에, 또는 주위에 형성된다. 도 2에 도시된 바와 같이, 각각의 채널 영역(204C)은 2개의 인접한 소스/드레인 영역(204SD) 사이에 샌드위칭된다. 소스/드레인 피쳐는 소스/드레인 영역(204SD) 위에 에피택셜 성장될 수 있다. 각각의 채널 영역(204C)은 게이트 구조체(220) 아래에 놓인다. 디바이스 타입 및 디자인 요구사항에 따라, 에피택셜 소스/드레인 피쳐는 n 타입 도펀트 또는 p 타입 도펀트로 도핑될 수 있다. 소스/드레인 콘택트(240)는 소스/드레인 영역(204SD) 내의 소스/드레인 피쳐 위에 배치되어 소스/드레인 피쳐에 전기적으로 커플링된다. 식별을 위해, 소스/드레인 콘택트(240) 중 2개는 제1 소스/드레인 콘택트(240-1) 및 제2 소스/드레인 콘택트(240-2)로 별도로 식별된다. 도면에 명시적으로 도시되진 않았지만, 소스/드레인 피쳐와 소스/드레인 콘택트(240) 사이의 계면에 실리사이드 피쳐가 배치될 수 있다. 실리사이드 피쳐는 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 및 접촉 저항을 감소시키기 위한 기능을 포함할 수 있다. 소스/드레인 콘택트(240)는 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo), 또는 니켈(Ni)을 포함한다. 도 2에 명시적으로 도시되진 않았지만, 각 소스/드레인 콘택트(240)는 제1 층간 유전체(interlayer dielectric; ILD) 층 내에 배치된다. 제1 ILD 층은 실리콘 산화물 또는 다수의 적합한 형태로 실리콘이 존재하는 물질을 함유하는 실리콘 산화물을 포함할 수 있다. 실시예로서, 제1 ILD 층은, 약 3.9인 실리콘 산화물의 k 값(유전 상수)보다 작은 k 값(유전상수)을 가진 로우 k 유전체 물질 또는 실리콘 산화물을 포함한다. 일부 실시형태에서, 로우 k 유전체 물질은, SiOCH, 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 보로포스포실리케이트 유리 (borophosphosilicate glass; BPSG)와 같은 도핑된 실리콘 산화물, 불소실리케이트 유리(fluorosilicate glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 불소 도핑된 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소 도핑된 실리콘 이산화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOCN), 스핀-온 실리콘 기반 폴리머 유전체, 또는 이들의 조합과 같은 다공성 유기 실리케이트 박막을 포함한다.
일부 실시형태에서, 게이트 스페이서(210)는 단일 층 또는 다중 층일 수 있다. 게이트 스페이서(210)를 위한 예시적 물질은, 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 또는 실리콘 탄질화물(SiCN)을 포함한다. 게이트 스페이서(210)를 위한 물질은, 게이트 스페이서(210) 및 제1 ILD 층이 상이한 에칭 선택도를 갖도록 선택된다.
게이트 구조체(220)의 상부 표면은 선택성 금속 층(230)에 의해 보호된다. 선택성 금속 층(230)은 게이트 구조체(220)를 보호하는 기능을 하고, 게이트 콘택트 개구부의 형성 동안 에칭 스탑 층으로서 기능한다. 선택성 금속 층(230)은 소스/드레인 콘택트(240)를 형성하는 금속과 상이한 물질로 형성될 수 있다. 일부 실시형태에서, 선택성 금속 층(230)은 텅스텐(W), 코발트(Co), 루테늄(Ru), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 도 2에 도시된 바와 같이, 선택성 금속 층(230)은 게이트 구조체(220) 바로 위에 배치되고 게이트 구조체(220)를 라이닝하는 2개의 게이트 스페이서(210) 사이에 직접 배치된다. 일부 예에서, 선택성 금속 층은 약 1 nm 내지 약 10 nm의 두께를 가질 수 있다.
계속 도 2를 참조하면, 각각의 SAC 층(250)은 선택성 금속 층(230) 위에 배치된다. SAC 층(250)은 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 또는 실리콘 탄질화물(SiCN)으로 형성될 수 있다. 본 개시에 따르면, SAC 층(250)은 상이한 구성을 가질 수 있다. 도 2에 도시된 일부 실시형태에서, 각각의 SAC 층(250)은 하부 부분(250B) 및 하부 부분(250B) 위의 상부 부분(250T)을 포함할 수 있다. 상부 부분(250T)과 하부 부분(250B) 사이의 분할 라인은 게이트 스페이서(210)의 상부 표면과 실질적으로 수평을 이룬다. 하부 부분(250B)은 게이트 구조체(220)의 상부 표면과 상부 부분(250T)의 하부 표면 사이에서 수직으로(Z 방향을 따름); 그리고 게이트 구조체(220)의 측벽을 라이닝하는 게이트 스페이서들(210) 사이에서 수평으로(X 방향을 따름) 규정된다. 상부 부분(211T)은 게이트 스페이서(210) 위에 배치된다. 일부 예에서, 상부 부분(250)은 1 nm 내지 약 30 nm의 두께를 가질 수 있고, 하부 부분은 약 1 nm 내지 약 50 nm의 두께를 가질 수 있다. SAC 층(250)의 전체 두께는 약 2 nm 내지 약 50 nm가 될 수 있다. SAC 층(250)은 다른 구성을 가질 수 있다는 것이 주목된다. 도 14에 도시된 일부 대체 실시형태에서, SAC 층(250) 전체는 2개의 게이트 스페이서(210) 사이에 배치될 수 있고, SAC 층(250)은 상이한 치수를 갖는 상이한 부분을 가지지 않는다. 도 15에 도시된 일부 다른 실시형태에서, 게이트 스페이서(210)와 선택성 금속 층(230)의 상부 표면은 실질적으로 동일 평면에 있고, SAC 층(250) 전체는 게이트 스페이서(210)와 선택성 금속 층(230) 위에 배치된다.
도 1 및 도 3을 참조하면, 방법(100)은 에칭 스탑 층(etch stop layer; ESL)(252) 및 제2 층간 유전체(ILD) 층(254)이 워크피스(200) 위에 성막되는 블록(104)을 포함한다. 일부 실시형태에서, ESL(252)은 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 또는 실리콘 탄질화물(SiCN)으로 형성될 수 있다. 일부 실시형태에서, ESL(252)은 CVD, ALD, 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 일 실시형태에서, ESL(252)은 실리콘 질화물(SiN)로 형성되고 약 3 nm 내지 약 20 nm의 두께를 갖는다. ESL(252)의 성막 후에, 블록(104)은 ESL(252) 위에 제2 ILD 층(254)을 성막한다. 일부 실시형태에서, 제2 ILD 층(254)은 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈륨 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈륨 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 일 실시형태에서, 제2 ILD 층(254)은 제1 ILD 층과 동일 조성을 공유할 수 있다. 이 실시형태에서, 제2 ILD 층(254)은 약 3.9인 실리콘 산화물의 k 값(유전상수)보다 작은 k 값(유전상수)을 갖는 로우 k 유전체 물질 또는 실리콘 산화물을 포함할 수 있다. 일부 실시형태에서, 로우 k 유전체 물질은, SiOCH, 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 보로포스포실리케이트 유리 (borophosphosilicate glass; BPSG)와 같은 도핑된 실리콘 산화물, 불소실리케이트 유리(fluorosilicate glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 불소 도핑된 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소 도핑된 실리콘 이산화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOCN), 스핀-온 실리콘 기반 폴리머 유전체, 또는 이들의 조합과 같은 다공성 유기 실리케이트 박막을 포함한다. 일부 예에서, 제2 ILD 층(254)은 약 3 nm 내지 약 40 nm의 두께를 가질 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은, 게이트 구조체(220) 위의 선택성 금속 층(230)을 노출시키기 위해 제2 ILD 층(254), ESL(252), 및 SAC 층(250)을 관통해 게이트 콘택트 개구부(256)가 형성되는 블록(106)을 포함할 수 있다. 게이트 콘택트 개구부(256)를 형성하기 위해 포토리소그래피 프로세스 및 에칭 프로세스의 조합이 사용될 수 있다. 예컨대, 우선 포토레지스트 층이 제2 ILD 층(254) 위에 성막된다. 이어서, 게이트 콘택트 개구부(256)가 형성될 영역을 노출시키는 패터닝된 포토레지스트 층을 형성하기 위해 포토리소그래피 프로세스를 사용하여 포토레지스트가 패터닝된다. 이어서, 제2 ILD 층(254), ESL(252), 및 SAC 층(250)을 관통해 게이트 콘택트 개구부(256)를 형성하여 선택성 금속 층(230)의 상부 표면을 노출시키기 위해 패터닝된 포토레지스트 층이 에칭 마스크로서 사용된다. 일부 구현예에서, 선택성 금속 층(230)은 부분적으로 에칭되고 게이트 콘택트 개구부(256)는 선택성 금속 층(230) 내에서 종료될(terminate) 수 있다. 블록(106)에서의 에칭 프로세스는, 산소, 산소 함유 가스, 수소, 불소 함유 가스(예컨대, CF4, SF6, NF3, BF3, CH2F2, CHF3, CH3F, C4H8, C4F6, 및/또는 C2F6), 탄소 함유 가스(예컨대, CO, CH4, 및/또는 C3H8), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현하는 건식 에칭 프로세스일 수 있다.
도 4에 도시된 바와 같이, 게이트 콘택트 개구부(256)는 Z 방향을 따른 제1 깊이(D1) 및 X 방향을 따른 제1 개구부 폭(W1)을 가질 수 있다. 일부 예에서, 게이트 콘택트 개구부(256)의 종횡비는 제1 깊이(D1)를 제1 개구부 폭(W1)으로 나눈 것으로 계산될 수 있다. 게이트 콘택트 개구부(256)의 종횡비(즉, D1/W1)는 약 4 내지 약 9가 될 수 있으며, 이는 단일 스테이지 금속 충전 프로세스에서 금속 충전 층을 게이트 콘택트 개구부(256)에 충분하게 충전하는데 문제를 야기할 수 있다. 단일 스테이지 금속 충전 프로세스는 이미 작은 게이트 콘택트에 보이드 또는 갭을 발생시켜 저항을 증가시킬 수 있다.
도 1 및 도 5를 참조하면, 방법(100)은 선택성 금속 층(230) 위에 제1 접착 층(262)이 성막되는 블록(108)을 선택적으로 포함할 수 있다. 제1 접착층(262)은 접착력을 향상시키고 제1 금속 충전 층(258)(후술함)의 열화를 방지하는 역할을 할 수 있다. 일부 실시형태에서, 제1 접착 층(262)은 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 제1 접착 층(262)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)로 형성될 수 있다. 제1 접착 층(262)은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 사용하여 성막될 수 있다. 일부 예에서, 제1 접착 층(262)의 두께는 형성될 때 약 1 Å 내지 약 30 Å의 두께를 가질 수 있다. 제1 접착 층(262)이 선택성 금속 층(230) 및 SAC 층(250)에 잘 접착되거나 산화되기 쉽지 않는 실시형태에서, 제1 접착 층(262)은 생략될 수 있다. 예컨대, 제1 금속 충전 층(258)(후술됨)이 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)로 형성되면, 제1 접착 층(262)은 생략될 수 있다. 제1 접착 층(262)이 생략된 실시형태는 도 11, 12, 14, 15, 16, 17, 및 18에 도시되어 있다. 제1 접착 층(262)이 형성된 실시형태는 도 13, 20, 및 21에 도시되어 있다.
도 1 및 도 5를 참조하면, 방법(100)은 게이트 콘택트 개구부(256) 내에 제1 금속 충전 층(258)이 형성되는 블록(110)을 포함한다. 제1 금속 충전 층(258)은, 도전성 금속 층이고, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 제1 금속 충전 층(258)은 코발트(Co), 구리(Cu), 또는 루테늄(Ru)을 포함할 수 있다. 일부 구현예에서, 제1 금속 충전 층(258)은 CVD 또는 ALD를 사용하여 성막될 수 있다. 도 5에 도시된 바와 같이, 제1 금속 충전 층(258)은, 게이트 콘택트 개구부(256) 내의 제1 금속 충전 층(258)의 상부 표면이 SAC 층(250)의 상부 표면보다 높아질 때까지 성막된다. 일부 실시형태에서, 제1 금속 충전 층(258)의 성막 후에, 제1 금속 충전 층(258)의 상부 표면은 ESL(252) 위로 또는 아래로, 약 0.5 nm 내지 약 5 nm가 될 수 있다. 일부 예에서, 선택성 금속 층(230)의 상부 표면으로부터 측정되는 바와 같이, 제1 금속 충전 층(258)의 높이는 약 5 nm 내지 약 40 nm일 수 있다.
도 1 및 도 6를 참조하면, 방법(100)은 성막된 제1 금속 충전 층(258)이 에칭 백(etched back)되거나 풀백(pulled back)되는 블록(112)을 포함한다. 일부 실시형태에서, 블록(112)에서의 에칭 백은, 산소(O2), 수소(H2), 아산화질소(N2O), 질소(N2), 불소 함유 가스(예컨대, CF4, SF6, NF3, BF3, CH2F2, CHF3, CH3F, C4H8, C4F6, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4 및/또는 BCl3), 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현하는 건식 에칭 프로세스를 포함할 수 있다. 블록(112)에서, 에칭 가스 종은 약 10 표준 입방 센티미터(sccm) 내지 약 300 sccm의 유속으로 공급될 수 있다. 일부 구현예에서 에칭 백은 약 100 볼트(V) 내지 약 800V의 직류(DC) 바이어스, 약 20℃ 내지 약 90℃의 온도, 및 약 100 와트(W) 내지 300W의 무선 주파수(RF) 전력으로 수행된다. 도 6에 도시된 실시형태에서, 블록(112)에서의 풀 백은 제1 금속 충전 층(258)의 상부 표면이 SAC 층(250)의 상부 표면과 실질적으로 동일 평면에 있을 때까지 수행된다. 일부 구현예에서, 에칭된 제1 금속 충전 층(258)은 약 0.5 nm 내지 약 10 nm까지 제1 금속 충전 층(258) 내로 연장되는 리세스를 가질 수 있다. 도 16 및 도 20에 도시된 일부 대체 실시형태에서, 블록(112)에서의 풀 백은 제1 금속 충전 층(258)의 상부 표면이 ESL(252)의 하부 표면과 상부 표면 사이에 배치될 때까지 수행된다. 도 17 및 도 20에 도시된 다른 일부 대체 실시형태에서, 블록(112)에서의 풀 백은 제1 금속 충전 층(258)의 상부 표면이 ESL(252)의 상부 표면보다 높게 유지될 때까지 수행된다.
도 6에 도시된 바와 같이, 블록(112)에서의 에칭 백 이후에, 게이트 콘택트 개구부(256)는 Z 방향을 따른 제2 깊이(D2) 및 X 방향을 따른 제2 개구부 폭(W2)을 가질 수 있다. 제1 금속 충전 층(258)의 존재로 인해, 제2 깊이(D2)는 제1 깊이(D1)보다 작다. 블록(112)에서의 에칭 백으로 인해, 제2 개구부 폭(W2)은 제1 개구부 폭(W1)보다 약간 클 수 있다. 따라서, 블록(112)의 동작 이후에, 게이트 콘택트 개구부(256)의 종횡비는 제2 깊이(D2)를 제2 개구부 폭(W2)으로 나눈 것으로 계산될 수 있다. 이 스테이지에서, 제1 금속 충전 층(258)의 존재로 인해, 게이트 콘택트 개구부(256)의 종횡비(즉, D2/W2)는 에칭 백된 제1 금속 충전 층(258)이 없는 종횡비보다 작은 약 2 내지 약 6이 될 수 있다. 감소된 종횡비는 금속 충전 프로세스 윈도우를 향상시키고 결함을 감소시킬 수 있다.
도 1 및 도 7을 참조하면, 방법(100)은, 제1 소스/드레인 콘택트(240-1)를 노출시키기 위해 제2 ILD 층(254) 및 ESL(252)를 관통해 소스/드레인 콘택트 비아 개구부(260)가 형성되는 블록(114)을 포함한다. 제1 금속 충전 층(258)의 에칭 백 이후에, 제1 소스/드레인 콘택트(240-1) 위에 소스/드레인 콘택트 비아 개구부(260)가 형성된다. 도 7에 명시적으로 도시되진 않았지만, 워크피스(200) 위에 패터닝된 마스크 층(패터닝된 포토레지스트 층, 패터닝된 하드 마스크 층, 또는 패터닝된 BARC(bottom antireflective coating) 층 등)이 형성될 수 있다. 패터닝된 마스크 층은 게이트 콘택트 개구부(256)를 보호하거나 커버하고, 제1 소스/드레인 콘택트(240-1) 위의 영역을 노출시킨다. 패터닝된 마스크 층을 사용하여, 워크피스(200)가 건식 에칭 프로세스를 거쳐서 제2 ILD 층(254) 및 ESL(252)을 관통해 소스/드레인 콘택트 비아 개구부(260)를 형성한다. 블록(114)에서의 건식 에칭 프로세스는, 산소, 산소 함유 가스, 수소, 불소 함유 가스(예컨대, CF4, SF6, NF3, BF3, CH2F2, CHF3, CH3F, C4H8, C4F6, 및/또는 C2F6), 탄소 함유 가스(예컨대, CO, CH4, 및/또는 C3H8), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합의 사용을 포함할 수 있다. 도시된 실시형태에서, 제1 소스/드레인 콘택트(240-1)는 부분적으로 에칭될 수 있고, 소스/드레인 콘택트 비아 개구부(260)는 제1 소스/드레인 콘택트(240-1) 내에서 종료될 수 있다. 소스/드레인 콘택트 비아 개구부(260)의 형성 이후에, 패터닝된 마스크 층이 애싱(ashing) 또는 에칭에 의해 제거된다.
도 1 및 도 8를 참조하면, 방법(100)은 워크피스(200) 위에 제2 접착 층(264)이 성막되는 블록(116)을 선택적으로 포함할 수 있다. 제2 접착 층(264)은 접착력을 향상시키고 제2 금속 충전 층(266)(후술함)의 열화를 방지하는 역할을 할 수 있다. 일부 실시형태에서, 제2 접착 층(264)은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 제2 접착 층(264)은 티타늄 질화물(TiN)로 형성될 수 있다. 제2 접착 층(264)은 CVD 또는 ALD를 사용하여 워크피스(200) 위에 등각으로 성막될 수 있다. 도 8에 도시된 바와 같이, 제2 접착 층(264)은 제2 ILD 층(254)의 상부 표면과 측벽, ESL(252)의 측벽, 에칭 백된 제1 금속 충전 층(258)의 상부 표면, 제1 접착 층(262)(형성된 경우)의 상부 표면, 및 제1 소스/드레인 콘택트(240-1)의 상부 표면 상에 배치된다. 일부 예에서, 제2 접착 층(264)(형성된 경우)은 약 1 Å 내지 약 30 Å의 두께를 가질 수 있다. 제2 금속 충전 층(266)(후술됨)이 제1 금속 충전 층(258), ESL9252), 및 제2 ILD 층(254)에 잘 접착되거나 산화되기 쉽지 않는 실시형태에서, 제2 접착 층(264)은 생략될 수 있다. 예컨대, 제2 금속 충전 층(266)(후술됨)이 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)로 형성되면, 제2 접착 층(264)은 생략될 수 있다. 제2 접착 층(264)이 생략된 실시형태는 도 11, 및 도 13에 도시되어 있다. 제2 접착 층(264)이 형성된 실시형태는 도 10, 12, 및 14-21에 도시되어 있다.
도 1 및 도 9를 참조하면, 방법(100)은 워크피스(200) 위에 제2 금속 충전 층(266)이 성막되는 블록(118)을 포함한다. 제2 금속 충전 층(266)은, 도전성 금속 층이고, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 게이트 콘택트 개구부(256)(도 8에 도시됨) 및 소스/드레인 콘택트 비아 개구부(260)(도 8에 도시됨) 위를 포함하는, 워크피스(200) 위에, CVD 또는 ALD를 사용하여 제2 금속 충전 층(266)이 성막될 수 있다. 제2 접착 층(264)이 형성되지 않으면, 성막된 제2 금속 충전 층(266)은 제1 금속 충전 층(258), 제1 접착 층(262)(존재하는 경우), 및 제1 소스/드레인 콘택트(240-1)와 직접 접촉하게 될 수 있다. 일부 구현예에서, 제2 금속 충전 층(266)의 조성은 제1 금속 충전 층(258)의 조성과 상이할 수 있다. 예컨대, 제1 금속 충전 층(258)은 텅스텐(W) 또는 코발트(Co)로 형성될 수 있고, 제2 금속 충전 층(266)은 루테늄(Ru)으로 형성될 수 있다. 본 실시예에서, 텅스텐(W) 또는 코발트(Co)의 성막 프로세스 및 전구체는, 더 적은 제1 금속 충전 층(258)이 유전체 측벽을 따라 성막되도록, 필요한 상향식 형성 능력(bottom-up formation capability)을 제공한다. 또한, 텅스텐(W) 또는 코발트(Co)로 제1 금속 충전 층(258)이 형성되면, 그 자신과 ESL(252) 및 제2 ILD 층(254)과 같은 유전체 층 간의 에칭 선택도를 제공한다. 제2 금속 충전 층(266)은 이러한 에칭 선택도를 필요로하지 않는다. 일부 대체 구현예에서, 제2 금속 충전 층(266)의 조성은 제1 금속 충전 층(258)의 조성과 동일할 수 있다. 이러한 대체 구현예에서, 제1 금속 충전 층(258)과 제2 금속 충전 층(266)은 동일 조성을 공유하고, 계면이 계속 존재할 수 있으며 2개의 금속 충전 층이 개별적으로 형성되어 용이하게 검출 가능하다.
도 1 및 도 10을 참조하면, 방법(100)은 게이트 콘택트(300) 및 소스/드레인 콘택트 비아(400)를 형성하기 위해 워크피스(200)가 평탄화되는 블록(120)을 포함한다. 제2 금속 충전 층(266)의 성막 후에, 워크피스(200)는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스와 같은 평탄화 프로세스를 거친다. 블록(120)에서의 평탄화 프로세스는, 제2 ILD 층(254)의 상부 표면 위에 제2 금속 충전 층(266) 및 제2 접착 층(264)(존재하는 경우)이 완전히 제거될 때까지 수행된다. 블록(120)에서의 동작의 결과로서, 도 10에 도시된 바와 같이, 게이트 콘택트(300) 및 소스/드레인 콘택트 비아(400)가 형성된다. 도 10에 도시된 실시형태에서, 게이트 콘택트(300)는 하부 부분 및 하부 부분 위에 배치된 상부 부분을 포함한다. 하부 부분은 제1 접착 층(262) 및 제1 금속 충전 층(258)을 포함하고, 상부 부분은 제2 접착 층(264) 및 제2 금속 충전 층(266)을 포함한다. 게이트 콘택트(300)의 상부 부분은 제2 ILD 층(254) 및 ESL(252)을 관통해 연장된다. 일부 예에서, 상부 부분은 제1 금속 충전 층(258)으로 부분적으로 연장될 수 있다. 게이트 콘택트(300)의 하부 부분은 SAC 층(250)을 관통해 연장되고 선택성 금속 층(230)으로 부분적으로 연장될 수 있다. 환언하면, 제2 ILD 층(254) 및 ESL(252) 내에 상부 부분이 배치되고, SAC 층(250) 내에 하부 부분이 배치된다. 소스/드레인 콘택트 비아(400)는 제2 ILD 층(254) 및 ESL(252)을 관통해 연장된다. 일부 예에서, 소스/드레인 콘택트 비아(400)는 제1 소스/드레인 콘택트(240-1)으로 부분적으로 연장될 수 있다.
도 11-21은 전술한 방법(100)을 사용하여 형성될 수 있는 게이트 콘택트(300) 및 소스/드레인 콘택트 비아(400)의 예시적 대체 실시형태를 도시한다. 도 11-21에 도시된 예시적 대체 실시형태는 완전하지 않으며 본 개시는 여기에 개시된 피쳐 또는 프로세스의 다른 조합을 고려한다는 점에 유의한다. 도 11은 블록(108 및 116)에서의 동작이 생략된 실시형태를 도시한다. 도 11에 도시된 바와 같이, 제1 접착 층(262) 및 제2 접착 층(264)의 부재로 인해, 제1 금속 충전 층(258)은 선택성 금속 층(230)과 직접 접촉하고 제2 금속 충전 층(266)은 제1 금속 충전 층(258)과 직접 접촉한다. 전술한 바와 같이, 도 11에서의 게이트 콘택트(300) 내의 제1 금속 충전 층(258) 및 제2 금속 충전 층(266)은 동일 조성을 공유하고 제1 금속 충전 층(258)과 제2 금속 충전 층(266) 사이의 계면이 용이하게 검출될 수 있다. 도 11에서의 소스/드레인 콘택트 비아(400)는 제1 소스/드레인 콘택트(240-1)와 직접 접촉한다.
도 12는 블록(108)에서의 동작이 생략된 실시형태를 도시한다. 도 12에 도시된 바와 같이, 제1 접착 층(262)의 부재로 인해, 제1 금속 충전 층(258)은 선택성 금속 층(230)과 직접 접촉하고 제2 금속 충전 층(266)은 제2 접착 층(264)에 의해 제1 금속 충전 층(258)으로부터 이격된다. 도 12에서의 소스/드레인 콘택트 비아(400)는 도 10에 도시된 소스/드레인 콘택트 비아(400)와 실질적으로 유사하다.
도 13은 블록(116)에서의 동작이 생략된 실시형태를 도시한다. 도 13에 도시된 바와 같이, 제1 접착 층(264)의 부재로 인해, 제1 금속 충전 층(266)은 선택성 금속 층(300)과 직접 접촉하고 제2 금속 충전 층(266)은 제2 접착 층(262)에 의해 제1 금속 충전 층(258)으로부터 이격된다. 도 13에서의 소스/드레인 콘택트 비아(400)는, 제1 소스/드레인 콘택트(240-1)와 직접 접촉하고, 도 11에 도시된 소스/드레인 콘택트 비아(400)와 유사하다.
도 14는, 블록(102)에서 수신된 워크피스(200)가 그 전체 내의 게이트 스페이서(210) 사이에 배치된 SAC 층(250)을 포함하는 실시형태를 도시한다. 본 실시형태에서, 게이트 스페이서(210) 위에 배치된 SAC 층(250)의 부분은 없다. 도 14에서의 SAC 층(250)은 그 높이에 걸쳐 균일한 폭을 포함하고 식별 가능한 상부 부분 또는 하부 부분을 포함하지 않는다.
도 15는, 블록(102)에서 수신된 워크피스(200)가 게이트 스페이서(210) 사이에 배치되지 않은 SAC 층(250)을 포함하는 실시형태를 도시한다. 도 15에 도시된 실시형태에서, 선택성 금속 층(230)의 상부 표면 및 게이트 스페이서(210)의 상부 표면은 실질적으로 동일 평면에 있고 SAC 층(250)은 이러하 동일 평면의 표면 상에 배치된다. 도 15에서의 SAC 층(250)은 그 높이에 걸쳐 균일한 폭을 포함하고 식별 가능한 상부 부분 또는 하부 부분을 포함하지 않는다.
도 16은, 제1 금속 충전 층(258)의 상부 표면이 ESL(252)의 상부 표면과 ESL(252)의 하부 표면 사이에 있을 때까지 블록(112)에서의 에칭 백이 수행되는 실시형태를 도시한다. 제1 금속 충전 층(258)의 상승된 상부 표면은 또한 제2 금속 충전 층(266)의 성막 직전에 게이트 콘택트 개구부(256)의 종횡비를 감소시킬 수 있다. 제1 금속 충전 층(258)의 상승된 상부 표면은 프로세스 변동을 수용하고 전체 수율을 향상시키기 위해 고안될 수 있다.
도 17은, 제1 금속 충전 층(258)의 상부 표면이 ESL(252)의 상부 표면보다 높아질 때까지 블록(112)에서의 에칭 백이 수행되는 실시형태를 도시한다. 제1 금속 충전 층(258)의 더 상승된 상부 표면은 또한 제2 금속 충전 층(266)의 성막 직전에 게이트 콘택트 개구부(256)의 종횡비를 감소시킬 수 있다. 제1 금속 충전 층(258)의 상승된 상부 표면은 프로세스 변동을 수용하고 전체 수율을 향상시키기 위해 고안될 수 있다.
도 18은 제2 금속 충전 층(266)의 성막 전에 추가 금속 충전 층이 성막되는 실시형태를 도시한다. 도 18을 참조하면, 블록(112)에서 제1 금속 충전 층(258)의 에칭 백 후에(또는 형성된 경우, 블록(114)에서의 제2 접착 층(264)의 성막 후에) 그리고 블록(118)에서의 제2 금속 충전 층(266)의 성막 전에, CVD 또는 ALD를 사용하여 중간 금속 충전 층(268)이 게이트 콘택트 개구부(256) 및 소스/드레인 콘택트 비아 개구부(260)로 성막된다. 일부 구현예에서, 중간 금속 충전 층(268)은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함할 수 있다. 중간 금속 충전 층(268)의 성막 후에, 방법(100)은 제2 금속 충전 층(266)이 성막되는 블록(118)으로 진행된다. 일부 대체 실시형태에서, 중간 금속 충전 층(268)은 제2 금속 충전 층(266)의 성막 전에 에칭 백 프로세스를 거칠 수 있다. 도 18에 도시된 실시형태에서, 중간 금속 충전 층(268)의 도입은 방법(100)에서의 2-스테이지 금속 충전 프로세스를 3-스테이지 금속 충전 프로세스로 변경한다. 추가 금속 충전 스테이지는 낮은 종횡비 금속 충전을 가능하게 하고 금속 충전 프로세스 윈도우를 향상시키고 이에 따라 게이트 콘택트(300) 또는 소스/드레인 콘택트 비아(400) 내의 보이드 형성을 회피한다. 중간 금속 충전 층(268)은 또한 양호한 홀 충전 특성(hole filling property)을 갖지 않은 제2 금속 충전 층(266) 내의 높은 도전성 물질의 사용을 가능하게 할 수 있다. 일 실시예에서, 제1 금속 충전 층(258)은 루테늄(Ru)으로 형성되고, 중간 금속 충전 층(268)은 코발트(Co)로 형성되고, 제2 금속 충전 층(266)은 구리(Cu)로 형성된다. 3개의 물질 중, 루테늄(Ru)과 코발트(Co)의 성막은 더 나은 갭 충전 능력을 갖지만 도전성이 약간 떨어진다. 구리(Cu)의 성막의 갭 충전 능력은 루테늄(Ru) 또는 코발트(Co)만큼 좋지 않지만 구리(Cu)는 루테늄(Ru) 및 코발트(Co)보다 도전성이 높다. 일부 예에서, 게이트 콘택트 개구부(256)의 측벽 또는 제2 접착 층(2640의 측벽으로부터 측정된 중간 금속 충전 층(268)의 두께는 약 1 nm 내지 약 20 nm가 될 수 있다.
도 18에 도시된 실시형태에서, 게이트 콘택트(300)는 하부 부분 및 하부 부분 위에 배치된 상부 부분을 포함한다. 하부 부분은 제1 접착 층(262)(형성된 경우) 및 제1 금속 충전 층(258)을 포함한다. 상부 부분은 제2 접착 층(264)(형성된 경우), 중간 금속 충전 층(268), 및 제2 금속 충전 층(266)을 포함한다. 도시된 실시형태에서, 제2 금속 충전 층(266)은 제2 접착 층(264)(형성된 경우) 및 중간 금속 충전 층(268)에 의해 제2 ILD 층(254)으로부터 이격된다. 또한, 제2 금속 충전 층(266)은 중간 금속 충전 층(268) 및 제2 접착 층(264)(형성된 경우)에 의해 제1 금속 충전 층(258)으로부터 이격된다. 다르게 말하면, 도 18에 도시된 실시형태에서, 제2 금속 충전 층(266)은 내부 층으로 지칭될 수 있는 반면 중간 금속 충전 층(268)은 외부 층으로 지칭될 수 있다. 외부 층은 내부 층의 측벽 및 하부 표면 주위를 감싼다. 도 18에 도시된 실시형태에서, 소스/드레인 콘택트 비아(400)는, 제2 접착 층(264)(형성된 경우), 제2 접착 층(264)(형성된 경우) 위의 중간 금속 충전 층(268), 및 중간 금속 충전 층(268) 위의 제2 금속 충전 층(266)을 포함한다. 소스/드레인 콘택트 비아(400)는 도 18에 도시된 게이트 콘택트(300)의 상부 부분과 유사한 구조를 공유한다.
도 19-21은 방법(100)을 사용하여 형성될 수도 있는 조합 게이트 콘택트(combination gate contact)(500)를 도시한다. 일부 회로 디자인은, 인접한 제2 소스/드레인 콘택트(240-2)에 대하여 게이트 구조체(220)가 단락되는 것을 요구할 수 있다. 도 19-20에서의 조합 게이트 콘택트(500)는, 게이트 콘택트, 소스/드레인 콘택트 비아, 및 게이트 콘택트와 소스/드레인 콘택트 비아를 전기적으로 커플링하는 로컬 상호접속부로서 기능한다. 이러한 조합 게이트 콘택트(500)를 원하는 경우, 블록(102 내지 112)에서의 동작은 상기한 바와 같이 수행된다. 볼록(114)에서, 제1 소스/드레인 콘택트(240-1) 위 대신, 제2 소스/드레인 콘택트(240-2) 바로 위에 소스/드레인 콘택트 비아 개구부(260)가 형성된다. 게이트 구조체에 대한 근접성으로 인해, 소스/드레인 콘택트 비아 개구부(260)는 에칭 백된 제1 금속 충전 층(258)에 의해 부분적으로 충전된 게이트 콘택트 개구부(256)와 병합되어(merged) 병합된 개구부를 형성한다. 병합된 개구부는 제1 금속 충전 층(258), SAC 층(250), 및 제2 소스/드레인 콘택트(240-2)에 걸쳐 있다. 이어서, 병합된 개구부에 대하여 후속 블록에서의 동작들이 수행된다. 도시된 실시형태에서, 제2 접착 층(264)(형성된 경우), 중간 금속 충전 층(268), 및 제2 금속 충전 층(266)이 병합된 개구부 위에 순차적으로 성막된다. 블록(120)에서의 평탄화 이후에, 도 19-21에서의 조합 게이트 콘택트(500)가 형성된다. 도 19-21에 도시된 제1 접착 층(262), 제2 접착 층(264), 및 중간 금속 충전 층(268)은 전술한 바와 마찬가지로 선택적이라는 것에 유의한다. 도 18-21에 명시적으로 도시되진 않았지만, SAC 층(250)은 도 10, 14, 또는 15에 도시된 다수의 구성을 가질 수 있다.
도 19-21에서의 조합 게이트 콘택트(500)는 또한 하부 부분 및 하부 부분 위의 상부 부분을 포함한다. 하부 부분은 제1 접착 층(262)(형성된 경우) 및 제1 금속 충전 층(258)을 포함한다. 상부 부분은 제2 접착 층(264)(형성된 경우), 중간 금속 충전 층(268)(형성된 경우), 및 제2 금속 충전 층(266)을 포함한다. 도 10-18에 도시된 다른 실시형태의 상부 부분과는 상이하게, 도 19-21에서의 조합 게이트 콘택트(500)의 상부 부분은 게이트 구조체(220), SAC 층(250), 및 제2 소스/드레인 콘택트(240-2) 위에 걸쳐 있고, 이에 따라 게이트 구조체(220)와 제2 소스/드레인 콘택트(240-2)가 전기적으로 접속된다. 조합 게이트 콘택트(500)의 상부 부분은 제1 금속 충전 층(258), 제1 접착 층(262)(형성된 경우), SAC 층(250), 및 제2 소스/드레인 콘택트(240-2)과 직접 접촉한다. 도 19-21에서의 조합 게이트 콘택트(500)에서의 차이점은 조합 게이트 콘택트(500)의 하부 부분의 높이에 있다. 도 19에서, 하부 부분의 상부 표면은 SAC 층(250)의 상부 표면과 실질적으로 동일 평면에 있다. 도 20에서, 하부 부분의 상부 표면은 ESL(252)의 하부 표면과 ESL(252)의 상부 표면 사이에 있다. 도 21에서, 하부 부분의 상부 표면은 ESL9252)의 상부 표면 위에 있다. 즉, 하부 부분은 제2 ILD 층(254)에서 종료된다.
도 1을 참조하면, 방법(100)은 추가 프로세스가 수행되는 블록(122)을 포함한다. 이러한 추가 프로세스는 워크피스(200)에서 제조되는 상호접속 디바이스를 위한 구조를 더 형성하기 위한 프로세스를 포함할 수 있다. 예컨대, 이러한 추가 프로세스는 워크피스(200) 위에 ILD 층을 성막하는 단계, 금속 라인을 형성하는 단계, 및 추가 콘택트 비아를 형성하는 단계를 포함할 수 있다.
따라서, 여기에 설명된 다양한 실시형태는 기존 기술에 비해 몇 가지 이점을 제공한다. 모든 이점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시형태들에 특별한 이점이 요구되지 않으며, 다른 실시형태들이 상이한 이점들을 제공할 수 있음이 이해될 것이다. 예컨대, 본 개시의 방법은 2-스테이지 또는 3-스테이지 금속 충전 프로세스에서 게이트 콘택트 개구부를 충전한다. 본 개시의 다중 스테이지 금속 충전 프로세스는 금속 충전 프로세스에 대한 게이트 콘택트 개구부의 종횡비를 감소시키고, 이에 따라 금속 충전 윈도우를 확대하고 콘택트 저항을 감소시킨다.
따라서, 본 개시의 실시형태들 중 하나는 반도체 구조체를 제공한다. 반도체 구조체는 기판 위의 활성 영역, 활성 영역 위에 배치된 게이트 구조체, 및 게이트 구조체 위에 배치된 하부 부분과 하부 부분 위에 배치된 상부 부분을 포함하는 게이트 콘택트를 포함한다.
일부 실시형태에서, 반도체 구조체는 하부 부분과 게이트 구조체 사이에 배치된 제1 접착 층을 더 포함할 수 있다. 일부 실시형태에서, 반도체 구조체는 하부 부분과 상부 부분 사이에 배치된 제2 접착 층을 더 포함할 수 있다. 일부 구현예에서, 반도체 구조체는 제2 접착 층과 상부 부분 사이에 배치된 중간 금속 충전 층을 더 포함할 수 있다. 중간 금속 충전 층은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함한다. 일부 구현예에서, 제2 접착 층은 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함한다. 일부 예에서, 하부 부분 및 상부 부분은 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함한다. 일부 실시형태에서, 반도체 구조체는 게이트 구조체 위의 선택성 금속 층 및 선택성 금속 층 위의 SAC(self-aligned capping) 층을 더 포함할 수 있다. 하부 부분은 선택성 금속 층 상에서 종료된다. 일부 구현예에서, 선택성 금속 층은 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 티타늄 질화물(TiN)을 포함한다. 일부 예에서, 반도체 구조체는 SAC 층 위의 ESL(etch stop layer) 및 ESL 위의 유전체 층을 더 포함할 수 있다. 게이트 콘택트는 유전체 층, ESL, 및 SAC 층을 관통해 연장된다. 일부 예에서, SAC 층은, 란탄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 이트륨 산화물(yittrium oxide), 탄탈륨 탄질화물(tantalum carbonitride), 지르코늄 실리사이드(zirconium silicide), 실리콘 산탄질화물(silicon oxycarbonitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 탄질화물(silicon carbonitride), 지르코늄 질화물(zirconium nitride), 지르코늄 알루미늄 산화물(zirconium aluminum oxide), 티타늄 산화물(titanium oxide), 탄탈륨 산화물(tantalum oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 실리콘 질화물(silicon nitride), 하프늄 실리사이드(hafnium silicide), 알루미늄 산질화물(aluminum oxynitride), 실리콘 산화물(silicon oxide), 실리콘 탄화물(silicon carbide), 또는 아연 산화물(zinc oxide)을 포함한다.
다른 실시형태에서, 반도체 구조체가 제공된다. 반도체 구조체는, 기판 위의 활성 영역; 활성 영역의 채널 영역 위에 배치된 게이트 구조체; 활성 영역의 소스/드레인 영역 위에 배치된 소스/드레인 콘택트; 게이트 구조체 상의 선택성 금속 층; 및 선택성 금속 층과 직접 접촉하는 하부 부분 및 하부 부분과 소스/드레인 콘택트 위에 걸쳐 있고 하부 부분과 소스/드레인 콘택트에 전기적으로 커플링된 상부 부분을 포함하는 게이트 콘택트를 포함한다.
일부 실시형태에서, 반도체 구조체는 선택성 금속 층 위의 SAC(self-aligned capping) 층, SAC 층 위의 ESL(etch stop layer), 및 ESL 위의 유전체 층을 더 포함할 수 있다. 하부 부분은 SAC 층을 관통해 연장되고, 상부 부분은 유전체 층을 관통해 연장된다. 일부 구현예에서, 하부 부분은 또한 ESL을 관통해 연장된다. 일부 실시형태에서, 반도체 구조체는 상부 부분과 하부 부분의 사이뿐만 아니라 상부 부분과 소스/드레인 콘택트 사이에 배치된 접착 층을 더 포함할 수 있다. 일부 실시형태에서, 상부 부분은 내부 층과 외부 층을 포함하고, 내부 층은 외부 층에 의해 접착 층으로부터 이격된다.
또 다른 실시형태에서, 방법이 제공된다. 방법은, 워크피스를 제공하는 단계 - 워크피스는, 활성 영역 위의 소스/드레인 콘택트 및 게이트 구조체와, 게이트 구조체 위의 선택성 금속 층과, 선택성 금속 층 위의 SAC(self-aligned capping) 층을 포함함 - ; SAC 층 위에 ESL(etch stop layer) 및 유전체 층을 성막하는 단계; 선택성 금속 층을 노출시키기 위해 유전체 층, ESL, 및 SAC 층을 관통해 게이트 콘택트 개구부를 형성하는 단계; 게이트 콘택트 개구부 위에 제1 금속 충전 층을 성막하는 단계; 제1 금속 충전 층을 에칭 백하는 단계; 에칭 백 후에, 소스/드레인 콘택트를 노출시키기 위해 유전체 층 및 ESL을 관통해 소스/드레인 콘택트 비아 개구부를 형성하는 단계; 제1 금속 충전 층 및 소스/드레인 콘택트 비아 개구부 위에 제2 금속 충전 층을 성막하는 단계; 및 제2 금속 충전 층의 성막 후에, 워크피스를 평탄화하는 단계를 포함한다.
일부 실시형태에서, 방법은 제1 금속 충전 층을 성막하기 전에, 게이트 콘택트 개구부 위에 제1 접착 층을 성막하는 단계를 포함할 수 있다. 일부 구현예에서, 방법은, 제2 금속 충전 층을 성막하기 전에, 제1 금속 충전 층 및 소스/드레인 콘택트 비아 개구부 위에 제2 접착 층을 성막하는 단계를 더 포함할 수 있다. 일부 예에서, 에칭 백은 불소 함유 가스, 염소, 수소, 산소, 아산화질소(nitrous oxide), 또는 질소의 사용을 포함한다. 일부 실시형태에서, 에칭 백은 약 100 볼트 내지 약 800 볼트의 바이어스 및 약 20 ℃ 내지 약 90 ℃의 온도를 포함한다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 구조체로서,
기판 위의 활성 영역;
상기 활성 영역 위에 배치된 게이트 구조체; 및
게이트 콘택트
를 포함하고,
상기 게이트 콘택트는,
상기 게이트 구조체 위에 배치된 하부 부분, 및
상기 하부 부분 위에 배치된 상부 부분
을 포함하는 것인, 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 하부 부분과 상기 게이트 구조체 사이에 배치된 제1 접착 층을 더 포함하는, 반도체 구조체.
[실시예 3]
실시예 1에 있어서,
상기 하부 부분과 상기 상부 부분 사이에 배치된 제2 접착 층을 더 포함하는, 반도체 구조체.
[실시예 4]
실시예 2에 있어서,
상기 제2 접착 층과 상기 상부 부분 사이에 배치된 중간 금속 충전 층을 더 포함하고, 상기 중간 금속 충전 층은, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
[실시예 5]
실시예 3에 있어서,
상기 제2 접착 층은, 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
[실시예 6]
실시예 1에 있어서,
상기 하부 부분 및 상기 상부 부분은, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
[실시예 7]
실시예 1에 있어서,
상기 게이트 구조체 위의 선택성 금속 층(selectivity metal layer); 및
상기 선택성 금속 층 위의 SAC(self-aligned capping) 층
을 더 포함하고,
상기 하부 부분은 상기 선택성 금속 층 상에서 종료되는(terminate) 것인, 반도체 구조체.
[실시예 8]
실시예 7에 있어서,
상기 선택성 금속 층은, 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 티타늄 질화물(TiN)을 포함하는 것인, 반도체 구조체.
[실시예 9]
실시예 7에 있어서,
상기 SAC 층 위의 ESL(etch stop layer); 및
상기 ESL 위의 유전체 층
을 더 포함하고,
상기 게이트 콘택트는 상기 유전체 층, 상기 ESL, 및 상기 SAC 층을 관통해 연장되는 것인, 반도체 구조체.
[실시예 10]
실시예 7에 있어서,
상기 SAC 층은, 란탄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 이트륨 산화물(yittrium oxide), 탄탈륨 탄질화물(tantalum carbonitride), 지르코늄 실리사이드(zirconium silicide), 실리콘 산탄질화물(silicon oxycarbonitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 탄질화물(silicon carbonitride), 지르코늄 질화물(zirconium nitride), 지르코늄 알루미늄 산화물(zirconium aluminum oxide), 티타늄 산화물(titanium oxide), 탄탈륨 산화물(tantalum oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 실리콘 질화물(silicon nitride), 하프늄 실리사이드(hafnium silicide), 알루미늄 산질화물(aluminum oxynitride), 실리콘 산화물(silicon oxide), 실리콘 탄화물(silicon carbide), 또는 아연 산화물(zinc oxide)을 포함하는 것인, 반도체 구조체.
[실시예 11]
반도체 구조체로서,
기판 위의 활성 영역;
상기 활성 영역의 채널 영역 위에 배치된 게이트 구조체;
상기 활성 영역의 소스/드레인 영역 위에 배치된 소스/드레인 콘택트;
상기 게이트 구조체 상의 선택성 금속 층; 및
게이트 콘택트
를 포함하고,
상기 게이트 콘택트는,
상기 선택성 금속 층과 직접 접촉하는 하부 부분, 및
상기 하부 부분 및 상기 소스/드레인 콘택트 위에 걸쳐 있고 상기 하부 부분 및 상기 소스/드레인 콘택트에 전기적으로 커플링된 상부 부분
을 포함하는 것인, 반도체 구조체.
[실시예 12]
실시예 11에 있어서,
상기 선택성 금속 층 위의 SAC(self-aligned capping) 층;
상기 SAC 층 위의 ESL(etch stop layer); 및
상기 ESL 위의 유전체 층
을 더 포함하고,
상기 하부 부분은 상기 SAC 층을 관통해 연장되고,
상기 상부 부분은 상기 유전체 층을 관통해 연장되는 것인, 반도체 구조체.
[실시예 13]
실시예 11에 있어서,
상기 하부 부분은 또한, 상기 ESL을 관통해 연장되는 것인, 반도체 구조체.
[실시예 14]
실시예 11에 있어서,
상기 상부 부분과 상기 하부 부분 사이뿐만 아니라 상기 상부 부분과 상기 소스/드레인 콘택트 사이에도 배치된 접착 층을 더 포함하는, 반도체 구조체.
[실시예 15]
실시예 14에 있어서,
상기 상부 부분은 내부 층 및 외부 층을 포함하고,
상기 내부 층은 상기 외부 층에 의해 상기 접착 층으로부터 이격되어 있는 것인, 반도체 구조체.
[실시예 16]
방법으로서,
워크피스를 제공하는 단계 - 상기 워크피스는, 활성 영역 위의 소스/드레인 콘택트 및 게이트 구조체와, 상기 게이트 구조체 위의 선택성 금속 층과, 상기 선택성 금속 층 위의 SAC(self-aligned capping) 층을 포함함 - ;
상기 SAC 층 위에 ESL(etch stop layer) 및 유전체 층을 성막하는 단계;
상기 선택성 금속 층을 노출시키기 위해 상기 유전체 층, 상기 ESL, 및 상기 SAC 층을 관통해 게이트 콘택트 개구부를 형성하는 단계;
상기 게이트 콘택트 개구부 위에 제1 금속 충전 층을 성막하는 단계;
상기 제1 금속 충전 층을 에칭 백하는 단계;
상기 에칭 백 후에, 상기 소스/드레인 콘택트를 노출시키기 위해 상기 유전체 층 및 상기 ESL을 관통해 소스/드레인 콘택트 비아 개구부를 형성하는 단계;
상기 제1 금속 충전 층 및 상기 소스/드레인 콘택트 비아 개구부 위에 제2 금속 충전 층을 성막하는 단계; 및
상기 제2 금속 충전 층의 성막 후에, 상기 워크피스를 평탄화하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 제1 금속 충전 층을 성막하는 단계 전에, 상기 게이트 콘택트 개구부 위에 제1 접착 층을 성막하는 단계를 더 포함하는, 방법.
[실시예 18]
실시예 16에 있어서,
상기 제2 금속 충전 층을 성막하는 단계 전에, 상기 제1 금속 충전 층 및 상기 소스/드레인 콘택트 비아 개구부 위에 제2 접착 층을 성막하는 단계를 더 포함하는, 방법.
[실시예 19]
실시예 16에 있어서,
상기 에칭 백하는 단계는, 불소 함유 가스, 염소, 수소, 산소, 아산화질소(nitrous oxide), 또는 질소의 사용을 포함하는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 에칭 백하는 단계는,
약 100 볼트 내지 약 800 볼트의 바이어스; 및
약 20 ℃ 내지 약 90 ℃의 온도
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판 위의 활성 영역;
    상기 활성 영역 위에 배치된 게이트 구조체; 및
    게이트 콘택트
    를 포함하고,
    상기 게이트 콘택트는,
    상기 게이트 구조체 위에 배치된 하부 부분, 및
    상기 하부 부분 위에 배치된 상부 부분
    을 포함하는 것인, 반도체 구조체.
  2. 제1항에 있어서,
    상기 하부 부분과 상기 게이트 구조체 사이에 배치된 제1 접착 층을 더 포함하는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 하부 부분과 상기 상부 부분 사이에 배치된 제2 접착 층을 더 포함하는, 반도체 구조체.
  4. 제3항에 있어서,
    상기 제2 접착 층과 상기 상부 부분 사이에 배치된 중간 금속 충전 층을 더 포함하고, 상기 중간 금속 충전 층은, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
  5. 제3항에 있어서,
    상기 제2 접착 층은, 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
  6. 제1항에 있어서,
    상기 하부 부분 및 상기 상부 부분은, 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 구리(Cu), 또는 이들의 조합을 포함하는 것인, 반도체 구조체.
  7. 제1항에 있어서,
    상기 게이트 구조체 위의 선택성 금속 층(selectivity metal layer); 및
    상기 선택성 금속 층 위의 SAC(self-aligned capping) 층
    을 더 포함하고,
    상기 하부 부분은 상기 선택성 금속 층 상에서 종료되는(terminate) 것인, 반도체 구조체.
  8. 제7항에 있어서,
    상기 SAC 층 위의 ESL(etch stop layer); 및
    상기 ESL 위의 유전체 층
    을 더 포함하고,
    상기 게이트 콘택트는 상기 유전체 층, 상기 ESL, 및 상기 SAC 층을 관통해 연장되는 것인, 반도체 구조체.
  9. 반도체 구조체로서,
    기판 위의 활성 영역;
    상기 활성 영역의 채널 영역 위에 배치된 게이트 구조체;
    상기 활성 영역의 소스/드레인 영역 위에 배치된 소스/드레인 콘택트;
    상기 게이트 구조체 상의 선택성 금속 층; 및
    게이트 콘택트
    를 포함하고,
    상기 게이트 콘택트는,
    상기 선택성 금속 층과 직접 접촉하는 하부 부분, 및
    상기 하부 부분 및 상기 소스/드레인 콘택트 위에 걸쳐 있고 상기 하부 부분 및 상기 소스/드레인 콘택트에 전기적으로 커플링된 상부 부분
    을 포함하는 것인, 반도체 구조체.
  10. 방법으로서,
    워크피스를 제공하는 단계 - 상기 워크피스는, 활성 영역 위의 소스/드레인 콘택트 및 게이트 구조체와, 상기 게이트 구조체 위의 선택성 금속 층과, 상기 선택성 금속 층 위의 SAC(self-aligned capping) 층을 포함함 - ;
    상기 SAC 층 위에 ESL(etch stop layer) 및 유전체 층을 성막하는 단계;
    상기 선택성 금속 층을 노출시키기 위해 상기 유전체 층, 상기 ESL, 및 상기 SAC 층을 관통해 게이트 콘택트 개구부를 형성하는 단계;
    상기 게이트 콘택트 개구부 위에 제1 금속 충전 층을 성막하는 단계;
    상기 제1 금속 충전 층을 에칭 백하는 단계;
    상기 에칭 백 후에, 상기 소스/드레인 콘택트를 노출시키기 위해 상기 유전체 층 및 상기 ESL을 관통해 소스/드레인 콘택트 비아 개구부를 형성하는 단계;
    상기 제1 금속 충전 층 및 상기 소스/드레인 콘택트 비아 개구부 위에 제2 금속 충전 층을 성막하는 단계; 및
    상기 제2 금속 충전 층의 성막 후에, 상기 워크피스를 평탄화하는 단계
    를 포함하는, 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553028B2 (en) * 2014-03-19 2017-01-24 Globalfoundries Inc. Methods of forming reduced resistance local interconnect structures and the resulting devices
EP3503168A1 (en) 2014-12-23 2019-06-26 INTEL Corporation Decoupled via fill
KR102285271B1 (ko) 2017-04-03 2021-08-03 삼성전자주식회사 반도체 장치
US10763338B2 (en) 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10297452B2 (en) * 2017-09-22 2019-05-21 Globalfoundries Inc. Methods of forming a gate contact structure for a transistor
US10170322B1 (en) * 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
US10636697B2 (en) 2017-11-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
US10867851B2 (en) * 2018-02-26 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and semiconductor device and method of forming the same
US10665506B2 (en) * 2018-06-27 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced via bridging risk
US11139203B2 (en) * 2018-10-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Using mask layers to facilitate the formation of self-aligned contacts and vias
US11189525B2 (en) 2020-02-21 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Via-first process for connecting a contact and a gate electrode

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