TWI830435B - 畫素電路 - Google Patents

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Abstract

一種畫素電路。畫素電路包括發光二極體、電壓選擇區塊以及驅動區塊。發光二極體具有陽極及接收系統低電壓的陰極。電壓選擇區塊接收第一系統高電壓、第二系統高電壓、以及灰階信號，以基於灰階信號輸出第一系統高電壓及第二系統高電壓的其中之一作為系統高電壓，其中第一系統高電壓高於第二系統高電壓。驅動區塊耦接於發光二極體的陽極及電壓選擇區塊，且接收資料電壓與系統高電壓，以基於資料電壓與系統高電壓提供驅動電流至發光二極體。

Description

畫素電路
本發明是有關於一種畫素電路，且特別是有關於一種發光二極體畫素電路。
因環保意識抬頭，節能省電、使用壽命、色彩飽和度及電源品質等訴求逐漸成為消費者考慮購買的因素，同時受到半導體技術迅速發展與成本降低，驅使發光元件成為未來照明與顯示器市場的發展主流。其中，有機發光二極體（OLED）與微型發光二極體（uLED）為當下使用於自發光顯示面板的主要元件。
因微型發光二極體（uLED）需要較大的驅動電流，因此在輸出高亮度時，大電流會導致驅動電晶體進入線性區，造成驅動電流控制不易。雖然，增加系統電壓之間的跨壓可解決上述問題，但會提高功率消耗。藉此，為了使功率消耗問題，需要對現有的驅動電路作相對應的改動或重新設計。
本發明提供一種畫素電路，可以降低在輸出低亮度時系統電壓端之間的跨壓，以達到節省功耗的效果。
本發明的畫素電路，包括發光二極體、電壓選擇區塊以及驅動區塊。發光二極體具有陽極及接收系統低電壓的陰極。電壓選擇區塊接收第一系統高電壓、第二系統高電壓、以及灰階信號，以基於灰階信號輸出第一系統高電壓及第二系統高電壓的其中之一作為系統高電壓，其中第一系統高電壓高於第二系統高電壓。驅動區塊耦接於發光二極體的陽極及電壓選擇區塊，且接收資料電壓與系統高電壓，以基於資料電壓與系統高電壓提供驅動電流至發光二極體。
基於上述，本發明實施例的畫素電路，電壓選擇區塊基於灰階信號輸出第一系統高電壓及第二系統高電壓的其中之一，亦即透過調變高灰階及低灰階下的系統高電壓的電壓準位，減少低灰階時所需之系統高電壓與系統低電壓之間的跨壓，進而減少畫素電路的功率消耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
圖1為依據本發明一實施例的畫素電路的電路示意圖。請參照圖1，在本發明實施例中，畫素電路100包括發光二極體LD1、電壓選擇區塊110、以及驅動區塊120，發光二極體LD1例如包括微型發光二極體，但本發明實施例不以此為限。
發光二極體LD1具有陽極及接收系統低電壓VSS的陰極。電壓選擇區塊110接收第一系統高電壓VDD_H、第二系統高電壓VDD_L、以及灰階信號V GRAY，以基於灰階信號VGRAY輸出第一系統高電壓VDD_H及第二系統高電壓VDD_L的其中之一作為系統高電壓VDD，其中第一系統高電壓VDD_H高於第二系統高電壓VDD_L。驅動區塊120耦接於發光二極體LD1的陽極及電壓選擇區塊110且接收資料電壓V DATA與系統高電壓VDD，以基於資料電壓V DATA與系統高電壓VDD提供驅動電流Idr至發光二極體LD1。
依據上述，電壓選擇區塊110基於灰階信號V GRAY輸出第一系統高電壓VDD_H及第二系統高電壓VDD_L的其中之一，亦即透過調變高灰階及低灰階下的系統高電壓VDD的電壓準位，減少低灰階時所需之系統高電壓VDD與系統低電壓VSS之間的跨壓，進而減少畫素電路100的功率消耗。
在本實施例中，電壓選擇區塊110包括第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第一電容C1以及第二電容C2，其中第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、以及第六電晶體T6個別以P型電晶體為例，但本發明實施例不以此為限。
第一電晶體T1具有接收第一系統高電壓VDD_H的第一端、控制端、以及提供系統高電壓VDD的第二端。第二電晶體T2具有接收灰階信號V GRAY的第一端、接收第一控制信號S1的控制端、以及第二端。第三電晶體T3具有接收高電壓V H的第一端、耦接第二電晶體T2的第二端的控制端、以及耦接第一電晶體T1的控制端的第二端。第一電容C1耦接於第一電晶體T1的控制端與第一發光控制信號EM1之間。
第四電晶體T4具有接收灰階信號V GRAY的第一端、接收第二控制信號S2的控制端、以及第二端。第五電晶體T5具有第一端、耦接第四電晶體T4的第二端的控制端、以及接收高電壓V H的第二端。第六電晶體T6具有接收第二系統高電壓VDD_L的第一端、耦接第五電晶體T5的第一端的控制端、以及耦接第一電晶體T1的第一端的第二端。第二電容C2耦接於第六電晶體T6的控制端與第一發光控制信號EM1之間。
在本實施例中，驅動區塊120包括第七電晶體T7、第八電晶體T8、第九電晶體T9、第十電晶體T10、以及第三電容C3，其中第七電晶體T7、第八電晶體T8、第九電晶體T9以及第十電晶體T10個別以P型電晶體為例，但本發明實施例不以此為限。
第七電晶體T7具有接收系統高電壓VDD的第一端、控制端、以及耦接發光二極體LD1的陽極的第二端。第八電晶體T8具有耦接第七電晶體T7的控制端的第一端、接收第三控制信號S3的控制端、以及接收參考電壓V REF的第二端。第九電晶體T9具有接收系統高電壓VDD的第一端、接收第一發光控制信號EM1的控制端、以及第二端。第三電容C3耦接於第九電晶體T9的第二端與第七電晶體T7的控制端之間。第十電晶體T10具有耦接第九電晶體T9的第二端的第一端、接收資料電壓V DATA的控制端、以及接收第二發光控制信號EM2的一第二端。
在本發明實施例中，第七電晶體T7可以與第十電晶體T10匹配，亦即第七電晶體T7的長寬比相同於第十電晶體T10的長寬比。
在本發明實施例中，當畫素電路100所顯示的亮度位於低灰階範圍中（例如灰階0~31），第二系統高電壓VDD_L不會使得第七電晶體T7操作於一線性區，亦即第七電晶體T7會操作於飽和區；當畫素電路100所顯示的亮度位於高灰階範圍（例如灰階32~255）中，第二系統高電壓VDD_L使得第七電晶體T7操作於線性區。並且，不論是高灰階範圍或低灰階範圍，第二系統高電壓VDD_L使得第七電晶體T7皆不會操作於線性區。
在本發明實施例中，當灰階信號V GRAY對應低灰階時（例如灰階0~31），電壓選擇區塊110輸出第二系統高電壓VDD_L作為系統高電壓VDD，並且當灰階信號V GRAY對應高灰階時（例如灰階32~255），電壓選擇區塊110輸出第一系統高電壓VDD_H作為系統高電壓VDD。
在本發明實施例中，灰階信號V GRAY是由畫素電路100外部的控制電路（例如時序控制器）所提供，並且每一畫素電路100是獨自接收單一灰階信號V GRAY，亦即畫素電路100所接收的灰階信號V GRAY不同於另一畫素電路的灰階信號V GRAY。
圖2為依據本發明一實施例的畫素電路顯示低灰階的驅動波形示意圖。在參照圖1及圖2，在本實施例中，畫素電路100至少是依序操作於重置期間Rst、第一調整期間Ad1、補償期間Cmp、第二調整期間Ad2、發光期間Emi、關閉期間Poff。
在重置期間Rst中，第一控制信號S1以及第三控制信號S3為致能準位（例如為閘極低電壓V GL），並且第二控制信號S2、第一發光控制信號EM1以及第二發光控制信號EM2為禁能準位（例如為閘極高電壓V GH），其中灰階信號V GRAY為灰階低電壓V GRAY_L。此時，第二電晶體T2、第八電晶體T8為導通，並且第四電晶體T4、第九電晶體T9為截止。其中，第一電晶體T1的控制端的節點電壓A為高電壓V H，第六電晶體T6的控制端的節點電壓B為未知電壓V X，第七電晶體T7的控制端的節點電壓C為參考電壓V REF，第九電晶體T9的第二端的節點電壓D為閘極高電壓V GH，第三電晶體T3的控制端的節點電壓E為灰階低電壓V GRAY_L，第五電晶體T5的控制端的節點電壓F為未知電壓V X。並且，第一電晶體T1因節點電壓A而截止，第三電晶體T3因節點電壓E而導通，第五電晶體T5因節點電壓F而狀態不明，第六電晶體T6因節點電壓B而狀態不明，第七電晶體T7因節點電壓C而截止，第十電晶體T10因資料電壓V DATA而導通。
在第一調整期間Ad1中，維持與重置期間Rst相同的操作狀態。
在補償期間Cmp中，第二控制信號S2、第三控制信號S3以及第二發光控制信號EM2為致能準位，並且第一控制信號S1以及第一發光控制信號EM1為禁能準位，其中灰階信號V GRAY為灰階低電壓V GRAY_L。此時，第四電晶體T4、第八電晶體T8為導通，並且第二電晶體T2、第九電晶體T9為截止。其中，第一電晶體T1的控制端的節點電壓A為高電壓V H，第六電晶體T6的控制端的節點電壓B為高電壓V H，第七電晶體T7的控制端的節點電壓C為參考電壓V REF，第九電晶體T9的第二端的節點電壓D為資料電壓V DATA┼第十電晶體T10的臨界電壓V TH10，第三電晶體T3的控制端的節點電壓E為灰階低電壓V GRAY_L，第五電晶體T5的控制端的節點電壓F為灰階低電壓V GRAY_L。並且，第一電晶體T1因節點電壓A而截止，第三電晶體T3因節點電壓E而導通，第五電晶體T5因節點電壓F而導通，第六電晶體T6因節點電壓B而截止，第七電晶體T7因節點電壓C而截止，第十電晶體T10因資料電壓V DATA而導通。
在第二調整期間Ad2中，畫素電路100的操作大致相同於補償期間Cmp，其不同之處在於灰階信號V GRAY改變為灰階高電壓V GRAY_H，以致於第五電晶體T5的控制端的節點電壓F改變為灰階高電壓V GRAY_H。此時，第五電晶體T5因節點電壓F而截止。
在發光期間Emi中，第一發光控制信號EM1以及第二發光控制信號EM2為致能準位，並且第一控制信號S1、第二控制信號S2以及第三控制信號S3為禁能準位，其中灰階信號V GRAY的電壓準位已不影響畫素電路100的操作，且可對應下一畫素電路100而設定。此時，第九電晶體T9為導通，並且第二電晶體T2、第四電晶體T4、第八電晶體T8為截止。其中，第一電晶體T1的控制端的節點電壓A為高電壓V H，第六電晶體T6的控制端的節點電壓B為高電壓V H┼閘極低電壓V GL－閘極高電壓V GH，第七電晶體T7的控制端的節點電壓C為(第二系統高電壓VDD_L－資料電壓V DATA┼第十電晶體T10的臨界電壓V TH10)┼參考電壓V REF，第九電晶體T9的第二端的節點電壓D為第二系統高電壓VDD_L，第三電晶體T3的控制端的節點電壓E為灰階低電壓V GRAY_L，第五電晶體T5的控制端的節點電壓F為灰階高電壓V GRAY_H。並且，第一電晶體T1因節點電壓A而截止，第三電晶體T3因節點電壓E而導通，第五電晶體T5因節點電壓F而截止，第六電晶體T6因節點電壓B而導通，第七電晶體T7因節點電壓C而導通，第十電晶體T10因資料電壓V DATA而截止。此時，驅動電流Idr是相關於資料電壓V DATA與參考電壓V REF。
在關閉期間Poff中，第一控制信號S1、第二控制信號S2、第三控制信號S3、第一發光控制信號EM1以及第二發光控制信號EM2為禁能準位，其中灰階信號V GRAY的電壓準位已不影響畫素電路100的操作。第二電晶體T2、第四電晶體T4、第八電晶體T8、第九電晶體T9為截止。其中，第一電晶體T1的控制端的節點電壓A為高電壓V H，第六電晶體T6的控制端的節點電壓B為高電壓V H，第七電晶體T7的控制端的節點電壓C為(閘極高電壓V GH－資料電壓V DATA┼第十電晶體T10的臨界電壓V TH10)┼參考電壓V REF，第九電晶體T9的第二端的節點電壓D為閘極高電壓V GH，第三電晶體T3的控制端的節點電壓E為灰階低電壓V GRAY_L，第五電晶體T5的控制端的節點電壓F為灰階高電壓V GRAY_H。並且，第一電晶體T1因節點電壓A而截止，第三電晶體T3因節點電壓E而導通，第五電晶體T5因節點電壓F而截止，第六電晶體T6因節點電壓B而截止，第七電晶體T7因節點電壓C而截止，第十電晶體T10因資料電壓V DATA而導通。
圖3為依據本發明一實施例的畫素電路顯示高灰階的驅動波形示意圖。在參照圖1、圖2及圖3，在本實施例中，畫素電路100的操作大致相同於圖2所示，其中相同或相似的元件使用相同或相似標號。圖2及圖3的實施例不同之處在於，在第一調整期間Ad1中，第三電晶體T3的控制端的節點電壓E為灰階高電壓V GRAY_H，以致於第三電晶體T3呈現截止；在第二調整期間Ad2中，第五電晶體T5的控制端的節點電壓F為灰階低電壓V GRAY_L，以致於第五電晶體T5呈現導通；在發光期間Emi中，第七電晶體T7的控制端的節點電壓C為(第一系統高電壓VDD_H－資料電壓V DATA┼第十電晶體T10的臨界電壓V TH10)┼參考電壓V REF，第九電晶體T9的第二端的節點電壓D為第一系統高電壓VDD_H。
參照本發明圖2及圖3所示實施例，灰階信號V GRAY對應低灰階的波形不同於灰階信號V GRAY對應高灰階的波形。
依據上述，本發明實施例可針對微型發光二極體畫素電路提出10T3C的電路架構，其應用於微型發光二極體拼接顯示器。其中，畫素電路100可透過調變高灰階及低灰階下的系統高電壓VDD的電壓準位，減少低灰階時所需之系統高電壓VDD與系統低電壓VSS之間的跨壓，進而減少畫素電路100的功率消耗。更者，透過第七電晶體T7可以與第十電晶體T10匹配，可補償驅動電晶體（亦即第七電晶體T7）的臨界電壓變異，並利用灰階信號V GRAY的準位波形選擇電流路徑，亦即在顯示高灰階時，使第六電晶體T6截止，電流路徑的跨壓為第一系統高電壓VDD_H至系統低電壓VSS；反之，在顯示低灰階時，使第一電晶體T1截止，電流路徑的跨壓為第二系統高電壓VDD_L至系統低電壓VSS，以降低低灰階時的靜態功率消耗。
藉此，有效降低低灰階時電流路徑系統高電壓VDD與系統低電壓VSS之間的總跨壓，達到節省功耗之效果，且可補償系統低電壓VSS的電源電壓升（I-R Rise）及第七電晶體T7的臨界電壓變異，以可增加發光電流的一致性。並且，在發光時，可透過第三電容C3耦合第一發光信號EM1的變化量至第一電晶體T1的控制端使發光二極體LD1開始發光。
在本實施例中，僅使用第十電晶體T10一顆達到重置、補償、截止之功能，可精簡整體架構。
綜上所述，本發明實施例的畫素電路，電壓選擇區塊基於灰階信號輸出第一系統高電壓及第二系統高電壓的其中之一，亦即透過調變高灰階及低灰階下的系統高電壓的電壓準位，減少低灰階時所需之系統高電壓與系統低電壓之間的跨壓，進而減少畫素電路的功率消耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:畫素電路 110:電壓選擇區塊 120:驅動區塊 A、B、C、D、E、F:節點電壓 Ad1:第一調整期間 Ad2:第二調整期間 C1:第一電容 C2:第二電容 C3:第三電容 Cmp:補償期間 EM1:第一發光控制信號 EM2:第二發光控制信號 Emi:發光期間 Idr:驅動電流 LD1:發光二極體 Poff:關閉期間 Rst:重置期間 S1:第一控制信號 S2:第二控制信號 S3:第三控制信號 T1:第一電晶體 T10:第十電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 T6:第六電晶體 T7:第七電晶體 T8:第八電晶體 T9:第九電晶體 V DATA:資料電壓 VDD:系統高電壓 VDD_H:第一系統高電壓 VDD_L:第二系統高電壓 V GH:閘極高電壓 V GL:閘極低電壓 V GRAY:灰階信號 V GRAY_H:灰階高電壓 V GRAY_L:灰階低電壓 V H:高電壓 V REF:參考電壓 VSS:系統低電壓
圖1為依據本發明一實施例的畫素電路的電路示意圖。 圖2為依據本發明一實施例的畫素電路顯示低灰階的驅動波形示意圖。 圖3為依據本發明一實施例的畫素電路顯示高灰階的驅動波形示意圖。
100:畫素電路
110:電壓選擇區塊
120:驅動區塊
A、B、C、D、E、F:節點電壓
C1:第一電容
C2:第二電容
C3:第三電容
EM1:第一發光控制信號
EM2:第二發光控制信號
Idr:驅動電流
LD1:發光二極體
S1:第一控制信號
S2:第二控制信號
S3:第三控制信號
T1:第一電晶體
T10:第十電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
T8:第八電晶體
T9:第九電晶體
VDATA:資料電壓
VDD:系統高電壓
VDD_H:第一系統高電壓
VDD_L:第二系統高電壓
VGRAY:灰階信號
VH:高電壓
VREF:參考電壓
VSS:系統低電壓

Claims (10)

  1. 一種畫素電路，包括：一發光二極體，具有一陽極及接收一系統低電壓的一陰極；一電壓選擇區塊，接收一第一系統高電壓、一第二系統高電壓、以及一灰階信號，以基於該灰階信號輸出該第一系統高電壓及該第二系統高電壓的其中之一作為一系統高電壓，其中該第一系統高電壓高於該第二系統高電壓；一驅動區塊，耦接於該發光二極體的該陽極及該電壓選擇區塊，且接收一資料電壓與該系統高電壓，以基於該資料電壓與該系統高電壓提供一驅動電流至該發光二極體，其中該電壓選擇區塊包括：一第一電晶體，具有接收該第一系統高電壓的一第一端、一控制端、以及提供該系統高電壓的一第二端；一第二電晶體，具有接收該灰階信號的一第一端、接收一第一控制信號的一控制端、以及一第二端；一第三電晶體，具有接收一高電壓的一第一端、耦接該第二電晶體的該第二端的一控制端、以及耦接該第一電晶體的該控制端的一第二端；一第一電容，耦接於該第一電晶體的該控制端與一第一發光控制信號之間；一第四電晶體，具有接收該灰階信號的一第一端、接收一第二控制信號的一控制端、以及一第二端； 一第五電晶體，具有一第一端、耦接該第四電晶體的該第二端的一控制端、以及接收該高電壓的一第二端；一第六電晶體，具有接收該第二系統高電壓的一第一端、耦接該第五電晶體的該第一端的一控制端、以及耦接該第一電晶體的該第一端的一第二端；以及一第二電容，耦接於該第六電晶體的該控制端與該第一發光控制信號之間。
  2. 如請求項1所述的畫素電路，其中該驅動區塊包括：一第七電晶體，具有接收該系統高電壓的一第一端、一控制端、以及耦接該發光二極體的該陽極的一第二端；一第八電晶體，具有耦接該第七電晶體的該控制端的一第一端、接收一第三控制信號的一控制端、以及接收一參考電壓的一第二端；一第九電晶體，具有接收該系統高電壓的一第一端、接收該第一發光控制信號的一控制端、以及一第二端；一第三電容，耦接於該第九電晶體的該第二端與該第七電晶體的該控制端之間；以及一第十電晶體，具有耦接該第九電晶體的該第二端的一第一端、接收該資料電壓的一控制端、以及接收一第二發光控制信號的一第二端。
  3. 如請求項2所述的畫素電路，其中該第七電晶體的長寬比相同於該第十電晶體的長寬比。
  4. 如請求項2所述的畫素電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體、該第七電晶體、該第八電晶體、該第九電晶體以及該第十電晶體個別為一P型電晶體。
  5. 如請求項2所述的畫素電路，其中當該畫素電路所顯示的亮度位於一低灰階範圍中，該第二系統高電壓不會使得該第七電晶體操作於一線性區；當該畫素電路所顯示的亮度位於一高灰階範圍中，該第二系統高電壓使得該第七電晶體操作於該線性區；以及，該第二系統高電壓使得該第七電晶體皆不會操作於該線性區。
  6. 如請求項1所述的畫素電路，其中當該灰階信號對應一低灰階時，該電壓選擇區塊輸出該第二系統高電壓作為該系統高電壓，並且當該灰階信號對應一高灰階時，該電壓選擇區塊輸出該第一系統高電壓作為該系統高電壓。
  7. 如請求項7所述的畫素電路，其中該灰階信號對應該低灰階的波形不同於該灰階信號對應該高灰階的波形。
  8. 如請求項1所述的畫素電路，其中該發光二極體包括一微型發光二極體。
  9. 如請求項1所述的畫素電路，其中該灰階信號不同於另一畫素電路的該灰階信號。
  10. 如請求項1所述的畫素電路，其中該灰階信號由該畫素電路外部的一控制電路所提供。
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